CN111755451A - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

半导体存储器装置及其制造方法。一种半导体存储器装置及其制造方法，该半导体存储器装置包括基板。该半导体存储器装置还包括设置在基板的第一区域上的源极结构、连接至源极结构的存储器单元串以及设置在基板的第二区域上的电容器结构。电容器结构与源极结构在水平方向上彼此间隔开。

Description

半导体存储器装置及其制造方法
技术领域
本公开总体上涉及半导体存储器装置及其制造方法，更具体地，涉及一种三维半导体存储器装置及其制造方法。
背景技术
为了实现高度集成的半导体存储器装置，已经提出了包括三维布置的存储器单元的三维半导体存储器装置。已经以各种方式开发了三维半导体存储器装置，以增加布置在有限区域中的存储器单元的密度并减小芯片尺寸。然而，这种形状因子的减小可能导致用于优化性能的电容的不足。
发明内容
根据本公开的一方面，一种半导体存储器装置包括基板。该半导体存储器装置还包括设置在基板的第一区域上的源极结构、连接至源极结构的存储器单元串以及设置在基板的第二区域上的电容器结构。电容器结构在水平方向上与源极结构间隔开。
根据本公开的另一方面，一种半导体存储器装置包括基板以及层叠在基板上的层间绝缘层，其中，层间绝缘层彼此间隔开。半导体存储器装置还包括在基板的第二区域上方设置在层间绝缘层之间的牺牲绝缘层。半导体存储器装置还包括设置在基板与虚设层叠结构之间的电容器结构，其中，虚设层叠结构包括层间绝缘层和牺牲绝缘层。
根据本公开的又一方面，一种制造半导体存储器装置的方法包括以下步骤：通过在基板上依次层叠第一掺杂半导体层、牺牲层和第二掺杂半导体层来形成第一层叠结构。该方法还包括形成将第一层叠结构分离为所述基板的第一区域上的初始源极结构和基板的第二区域上的电容器结构的分离层。该方法还包括在第一区域中形成使初始源极结构的牺牲层暴露的沟槽；以及通过沟槽将初始源极结构的牺牲层替换为接触源极层。
附图说明
在下文中参照附图描述了示例实施方式。然而，示例实施方式可以以不同形式体现，而不应被解释为限制本教导。呈现了有限数量的可能实施方式，使得本领域技术人员能够实现本公开。
在附图中，为了图示清楚，可能夸大了尺寸。在整个附图中，相似附图标记指代相似元件。
图1是示意性地例示了根据本公开的一个实施方式的半导体存储器装置的框图。
图2是例示了根据本公开的一个实施方式的半导体存储器装置的一部分的平面图。
图3例示了沿着图2所示的线I-I’截取的半导体存储器装置的截面。
图4A至图4C是例示了图3所示的第一电容器结构和第二电容器结构的示意图。
图5A至图5F是示意性地例示了根据本公开的各种实施方式的电容器结构和电容器节点接触件的截面图。
图6是例示了图2所示的单元插塞的截面的放大图。
图7A至图7H是例示了根据本公开的一个实施方式的半导体存储器装置的制造方法的截面图。
图8是例示了根据本公开的一个实施方式的存储器系统的配置的框图。
图9是例示了根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
出于描述根据本公开的构思的实施方式的目的，本文中公开的特定结构或功能描述仅是示例性的。根据本公开的构思的实施方式能够以各种形式来实现，因此，本教导不应被解释为限于在此阐述的实施方式。
根据本公开的构思的实施方式能够以各种方式修改并且具有各种形状。因此，实施方式例示在附图中，并且意图在本文中进行详细描述。然而，根据本公开的构思的实施方式不被解释为限于特定的公开，而是包括不脱离本公开的精神和技术范围的所有变型、等同或替代。
尽管可以使用诸如“第一”和“第二”之类的术语来描述各种组件，但是这些组件不一定理解为限于以上术语。以上术语仅用于将一个组件和另一组件区分开。例如，在不脱离本公开的权利范围的情况下，第一组件可以称为第二组件，同样地，第二组件可以称为第一组件。
将理解，当元件称为“连接”或“联接”至另一元件时，它能够直接连接或联接至另一元件，或者也可以存在中间元件。相反，当一个元件称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。
将理解，当元件称为在两个元件“之间”时，它能够是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
本申请中使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外明确指出，否则本公开中的单数形式也旨在包括复数形式。还将理解，诸如“包括”或“具有”等术语旨在指示说明书中公开的特征、数量、操作、动作、组件、部件或其组合的存在，并非旨在排除可以存在或可以添加一个或更多个其它特征、数量、操作、动作、组件、部分或其组合的可能性。
实施方式提供了一种包括电容器的半导体存储器装置及其制造方法。
图1是示意性地例示了根据本公开的一个实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置可以包括设置在基板SUB上的外围电路结构PC和存储器块BLK1至BLKn。存储器块BLK1至BLKn可以与外围电路结构PC交叠。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
外围电路结构PC可以包括构成用于控制存储器块BLK1至BLKn的操作的电路的行解码器、列解码器、页缓冲器、控制电路等。例如，外围电路结构PC可以包括电连接至存储器块BLK1至BLKn的NMOS晶体管、PMOS晶体管、电阻器和第一电容器结构。外围电路结构PC可以设置在基板SUB与存储器块BLK1至BLKn之间。
存储器块BLK1至BLKn中的每一个可以包括第一区域和第二区域。
存储器块BLK1至BLKn中的每一个的第一区域可以包括源极结构、位线、电连接至源极结构和位线的存储器单元串、电连接至存储器单元串的字线、以及电连接至存储器单元串的选择线。存储器单元串中的每一个可以包括通过沟道层串联连接的存储器单元和选择晶体管。选择线中的每一条用作与之对应的选择晶体管的栅极，并且字线中的每一条用作与之对应的存储器单元的栅极。
存储器块BLK1至BLKn中的每一个的第二区域可以包括第二电容器结构。存储器块BLK1至BLKn中的每一个的第二区域可以进一步包括连接至外围电路结构PC并且平行于沟道层延伸的外围接触插塞。
第一电容器结构和第二电容器结构可以用于存储器单元串的操作。例如，第一电容器结构和第二电容器结构中的每一个可以用作用于保持恒定电源电压的电容器和用于生成电平比电源电压的电平高的电压的电容器中的至少一个。
图2是例示了根据本公开的一个实施方式的半导体存储器装置100的平面图。半导体存储器装置100可以表示图1所示的半导体存储器装置的一部分。例如，图2中所示的结构可以构成图1所示的存储器块BLK1至BLKn中的每一个的一部分。
参照图2，半导体存储器装置100可以包括单元层叠结构CS和虚设层叠结构DM。单元层叠结构CS可以被狭缝SI和单元插塞CPL贯穿。虚设层叠结构DM可以在水平方向上连接至单元层叠结构CS，并且可以被外围接触插塞PCP和电容器节点接触件CNC贯穿。
单元插塞CPL中的每一个构成与其对应的存储器单元串。单元插塞CPL可以在狭缝SI的两侧贯穿单元层叠结构CS。单元插塞CPL可以以矩阵或之字形的方式布置。
尽管图中未示出，但是单元插塞CPL、外围接触插塞PCP和电容器节点接触件CNC可以连接到单元层叠结构CS和虚设层叠结构DM上所设置的金属线。连接至电容器节点接触件CNC的金属线可以构成第三电容器结构。
图3例示了沿着图2所示的线I-I’截取的半导体存储器装置100的截面。
参照图3，单元层叠结构CS和虚设层叠结构DM设置在包括第一区域A1和第二区域A2的基板101上。第二区域A2被定义为在水平方向上从第一区域A1延伸的区域。单元层叠结构CS和虚设层叠结构DM中的每一个可以包括多个层间绝缘层161，多个层间绝缘层161在彼此间隔开的同时沿着与水平方向交叉的垂直方向II层叠。层间绝缘层161中的每一个可以延伸以与基板101的第一区域A1和第二区域A2交叠。
虚设层叠结构DM设置在基板101的第二区域A2上。虚设层叠结构DM可以包括在第二区域A2上设置在层间绝缘层161之间的牺牲绝缘层163。牺牲绝缘层163由蚀刻速率与层间绝缘层161的蚀刻速率不同的材料形成。例如，层间绝缘层161可以包含氧化硅，并且牺牲绝缘层163可以包含氮化硅。
单元层叠结构CS设置在基板101的第一区域A1上。单元层叠结构CS可以包括在第一区域A1上设置在层间绝缘层161之间的栅极173。栅极173可以设置在与牺牲绝缘层163相同的水平处。栅极173中的每一个可以包含诸如掺杂硅层、金属层、金属硅化物层和阻挡层之类的各种导电材料，并且包含两种或更多种导电材料。例如，栅极173中的每一个可以包括钨和围绕钨的表面的氮化钛层(TiN)。钨是低电阻金属，并且可以降低栅极173的电阻。氮化钛层(TiN)是阻挡层，并且可以防止钨和层间绝缘层161之间的直接接触。
单元层叠结构CS和虚设层叠结构DM可以与外围电路结构PC交叠。外围电路结构PC可以包括晶体管TR、电阻器(未示出)和第一电容器结构CST1。晶体管TR和第一电容器结构CST1可以通过隔离层103彼此分离。
单元层叠结构CS和虚设层叠结构DM可以设置为与外围电路结构PC和基板101间隔开。
在本公开的实施方式中，源极结构SL可以设置在外围电路结构PC和单元层叠结构CS之间，并且第二电容器结构CST2可以设置在虚设层叠结构DM和外围电路结构PC之间。源极结构SL设置在基板101的第一区域A1上，并且第二电容器结构CST2设置在基板101的第二区域A2上，同时沿着水平方向与源极结构SL间隔开。换句话说，源极结构SL和第二电容器结构CST2可以基本上设置在相同水平上。源极结构SL和第二电容器结构CST2可以按照分离层160插置于它们之间的方式彼此面对。例如，源极结构SL的侧壁和第二电容器结构CST2的侧壁可以按照分离层160插置于其间的方式彼此面对。分离层160可以由绝缘层形成。例如，分离层160可以包括氧化物层。
第二电容器结构CST2可以连接至电容器节点接触件CNC。电容器节点接触件CNC可以由导电材料形成。电容器节点接触件CNC可以包括一个或更多个第一电容器节点接触件141和一个或更多个第二电容器节点接触件185。
第一电容器节点接触件141延伸以与基板101的被隔离层103划分的区域中的任何一个接触。隔离层103可以设置在基板101的掺杂有n型或p型杂质的阱区域(未示出)中。隔离层103可以由绝缘材料形成。
由隔离层103划分的区域可以用作用于驱动半导体存储器装置的各种区域。例如，由隔离层103划分的区域中的一些区域可以用作晶体管TR的结101A，而由隔离层103划分的区域中的其它区域可以用作电容器接触区域101B。第一电容器节点接触件141可以与电容器接触区域101B接触。
第一电容器结构CST1可以包括第一电容器节点接触件141和辅助电容器电极143。第一电容器节点接触件141可以从基板101的电容器接触区域101B延伸以连接至第二电容器结构CST2。辅助电容器电极143由导电材料形成，并且与第二电容器结构CST2和基板101间隔开。
晶体管TR可以包括NMOS晶体管和PMOS晶体管中的至少一个。晶体管TR中的每一个可以包括栅极绝缘层105、外围栅极107和结101A。栅极绝缘层105可以形成在隔离层103之间的基板101上。外围栅极107是控制与之相对应的晶体管TR的导通/截止功能的栅极。结101A设置在外围栅极107的两侧。设置在外围栅极107的两侧的结101A中的一个可以用作源极结，而结101A中的另一个可以用作漏极结。
晶体管TR和第一电容器结构CST1可以形成在包括多个绝缘层111、113、115、117、119、121、123和125的下绝缘层中。辅助电容器电极143和晶体管TR可以连接至下接触插塞131a至131d和下线133a至133d中的至少一个。下接触插塞131a至131d和下线133a至133d可以贯穿多个绝缘层111、113、115、117、119、121、123和125中的至少一个。
源极结构SL、分离层160和第二电容器结构CST2设置在构成下绝缘层的多个绝缘层111、113、115、117、119、121、123和125上。
源极结构SL可以包括第一源极层151A、接触源极层181和第二源极层159A。第一源极层151A设置在外围电路结构PC和单元层叠结构CS之间。第二源极层159A设置在第一源极层151A与单元层叠结构CS之间。接触源极层181设置在第一源极层151A和第二源极层159A之间。第一源极层151A、接触源极层181和第二源极层159A中的每一个可以包括掺杂半导体层。掺杂半导体层可以包括源极掺杂剂。例如，源极掺杂剂可以是n型杂质。例如，第一源极层151A、接触源极层181和第二源极层159A中的每一个可以包括n型掺杂硅层。
第二电容器结构CST2可以包括第一导电图案151B、牺牲层155和第二导电图案159B。第一导电图案151B通过分离层160在水平方向上与第一源极层151A间隔开，并且具有面对第一源极层151A的侧壁。第一导电图案151B可以基本上设置在与第一源极层151A相同的水平处，并且包括与第一源极层151A相同的材料。例如，第一导电图案151B可以由包含源极掺杂剂的掺杂半导体层形成。第二导电图案159B通过分离层160在水平方向上与第二源极层159A间隔开，并且具有面对第二源极层159A的侧壁。第二导电图案159B可以基本上设置在与第二源极层159A相同的水平处，并且包括与第二源极层159A相同的材料。例如，第二导电图案159B可以由包含源极掺杂剂的掺杂半导体层形成。牺牲层155可以设置在第一导电图案151B和第二导电图案159B之间。牺牲层155可以包括蚀刻速率与第一源极层151A、第二源极层159A、第一导电图案151B和第二导电图案159B的蚀刻速率不同的绝缘材料或半导体材料。例如，牺牲层155可以包含硅。例如，牺牲层155可以包含未掺杂硅。
第二电容器结构CST2还可以包括：第一绝缘层153，其设置在第一导电图案151B和牺牲层155之间；以及第二绝缘层157，其设置在第二导电图案159B和牺牲层155之间。第一绝缘层153和第二绝缘层157中的每一个可以包括氧化物层。
单元插塞CPL可以贯穿单元层叠结构CS并且延伸到源极结构SL的内部。单元插塞CPL可以包括沟道层CH、存储器层ML、芯绝缘层CO和掺杂图案DP。存储器层ML可以形成为围绕沟道层CH，并且芯绝缘层CO和掺杂图案DP可以被沟道层CH围绕。
沟道层CH可以由半导体层形成。例如，沟道层CH可以由硅层形成。掺杂图案DP可以设置在芯绝缘层CO上。沟道层CH可以沿着芯绝缘层CO和掺杂图案DP的外壁延伸。掺杂图案DP可以与沟道层CH接触。掺杂图案DP可以由掺杂半导体层形成。例如，掺杂图案DP可以由n型掺杂硅层形成。沟道层CH可以用作存储器单元串MCR的沟道区，并且掺杂图案DP可以用作存储器单元串MCR的漏极结。存储器层ML可以被接触源极层181贯穿，以分离为第一存储器图案ML1和第二存储器图案ML2。第一存储器图案ML1可以设置在单元层叠结构CS和沟道层CH之间，并且第二存储器图案ML2可以设置在源极结构的第一源极层151A和沟道层CH之间。源极结构SL的接触源极层181延伸以与第一存储器图案ML1和第二存储器图案ML2之间的沟道层CH的侧壁接触。
狭缝SI可以填充有间隔物绝缘层175和源极接触结构183。
间隔物绝缘层175可以形成在狭缝SI的侧壁上以覆盖单元层叠结构CS的侧壁。间隔物绝缘层175可以使源极接触结构183与单元层叠结构CS绝缘。
源极接触结构183可以平行于单元插塞CPL延伸以连接至源极结构SL。源极接触结构183可以由导电材料形成。源极接触结构183可以包括诸如掺杂硅层、金属层、金属硅化物层和阻挡层之类的各种导电材料，并且可以包括两种或更多种导电材料。例如，源极接触结构183可以形成为与源极结构SL接触的掺杂硅层和形成在掺杂硅层上的金属层的层叠结构。掺杂硅层可以包括n型掺杂剂，并且金属层可以包括诸如钨之类的低电阻金属，以降低其电阻。源极接触结构183可以从接触源极层181延伸。第二源极层159A可以被源极接触结构183贯穿。
栅极173可以用作存储器单元串MCR的源极选择线、字线和漏极选择线。例如，栅极173当中的靠近源极结构SL设置的最下端栅极可以用作源极选择线。栅极173当中的最远离源极结构SL设置的最上端栅极可以用作漏极选择线。然而，本公开的其它实施方式不限于此。例如，最下端栅极和沿着垂直方向II层叠在最下端栅极上方的一个或更多个栅极可以用作源极选择线。例如，最上端栅极和设置在最上端栅极下方的一个或更多个栅极可以用作漏极选择线。设置在源极选择线和漏极选择线之间的中间电极可以用作字线。
存储器单元串MCR可以包括至少一个源极选择晶体管、存储器单元和至少一个漏极选择晶体管。源极选择晶体管被限定在用作源极选择线的栅极和沟道层CH的交叉部分处。漏极选择晶体管被限定在用作漏极选择线的栅极和沟道层CH的交叉部分处。存储器单元被限定在用作字线的栅极和沟道层CH的交叉部分处。存储器单元串MCR中所包括的源极选择晶体管、存储器单元和漏极选择晶体管可以通过沟道层CH串联连接。存储器单元串MCR的沟道层CH连接至源极结构SL。
外围接触插塞PCP中的每一个可以由导电材料形成，并且电连接至晶体管TR中的与之对应的任何一个晶体管。为此，外围接触插塞PCP可以贯穿虚设层叠结构DM和分离层160，并且贯穿构成下绝缘层的多个绝缘层111、113、115、117、119、121、123和125中的至少一个。
电容器节点接触件CNC中的第二电容器节点接触件185可以贯穿虚设层叠结构DM以与第二电容器结构CST2接触。
第一电容器节点接触件141从第二电容器结构CST2的第一导电图案151B起朝向基板101延伸。第二电容器节点接触件185可以从第二电容器结构CST2的第二导电图案159B起平行于单元插塞CPL延伸。
第一电容器节点接触件141和第二电容器节点接触件185的布置结构和数量可以以各种方式修改。下面参照图5A至图5F描述各种修改例。
图4A至图4C是例示了图3所示的第一电容器结构CST1和第二电容器结构CST2的示意图。图4A例示了第一电容器结构CST1，并且图4B和图4C各自例示了第二电容器结构CST2。
参照图4A，第一电容器结构CST1可以包括限定在彼此相邻的第一电容器节点接触件141和辅助电容器电极143之间的垂直电容器C1。
在实施方式中，可以省略辅助电容器电极143。在实施方式中，图3所示的连接至第二电容器结构CST2的第一电容器节点接触件141没有限定垂直电容器C1，而是可以用作接触图案。
参照图4B，第二电容器结构CST2可以包括并联连接的水平电容器C2。例如，当牺牲层155由硅形成时，水平电容器C2可以被限定在牺牲层155和第一导电图案151B之间以及牺牲层155和第二导电图案159B之间。
参照图4C，第二电容器结构CST2可以包括水平电容器C2’。例如，当牺牲层155由绝缘材料形成时，水平电容器C2’可以限定在第一导电图案151B和第二导电图案159B之间。
图5A至图5F是示意性地例示了根据本公开的各种实施方式的电容器结构和电容器节点接触件的截面图。图5A至图5F例示了图3所示的第二电容器结构CST2以及与其连接的第一电容器节点接触件和第二电容器节点接触件的各种修改例。
参照图5A至图5F，图3所示的第二电容器结构CST2可以连接至第一电容器节点接触件141a至141f中的任何一个以及第二电容器节点接触件185a至185f中的任何一个。
在实施方式中，如图5A和图5B所示，第一电容器节点接触件141a和141b可以与第二电容器结构的第一导电图案151B接触。在另一实施方式中，如图5C所示，第一电容器节点接触件141c可以贯穿第二电容器结构的第一导电图案151B和第一绝缘层153并且延伸到牺牲层155的内部。在又一实施方式中，如图5D、图5E和图5F所示，第一电容器节点接触件141d、141e和141f可以贯穿第二电容器结构的第一导电图案151B、第一绝缘层153、牺牲层155和第二导电图案159B。
在实施方式中，如图5A、图5C、图5D和图5F所示，第二电容器节点接触件185a、185c、185d和185f可以与第二电容器结构的第二导电图案159B接触。在另一实施方式中，如图5B和图5E所示，第二电容器节点接触件185b和185e可以贯穿第二接触图案159B和第二绝缘层157并且延伸到牺牲层155的内部。
参照图5A，牺牲层155可以由硅形成。水平电容器可以限定在牺牲层155和第一导电图案151B之间以及牺牲层155和第二导电图案159B之间。
参照图5B，牺牲层155可以由硅形成。水平电容器可以限定在牺牲层155和第一导电图案151B之间。
参照图5C，牺牲层155可以由硅形成。水平电容器可以限定在牺牲层155和第二导电图案159B之间。
参照图5D、图5E和图5F，设置在相同水平处的导电材料层可以分别与第一电容器节点接触件141d、141e和141f中的一个以及第二电容器节点接触件185d、185e和185f中的一个接触。设置在相同水平处的导电材料可以通过设置在第一电容器节点接触件141d、141e和141f与第二电容器节点接触件185d、185e和185f之间的电容器绝缘层169d、169e和169f彼此分离。
参照图5D，连接至第一电容器节点接触件141d的第一导电图案151B、牺牲层155的一部分和第二导电图案159B的一部分可以用作第一电容器电极E11。第二导电图案159B的连接至第二电容器节点接触件185d的部分可以用作第二电容器电极E12。牺牲层155可以由硅形成。牺牲层155的与第二电容器电极E12交叠的部分可以用作第三电容器电极E13。
电容器绝缘层169d贯穿第二导电图案159B，使得第二导电图案159B被分离成用于第一电容器电极E11的图案和用于第二电容器电极E12的图案。电容器绝缘层169d贯穿牺牲层155，使得牺牲层155被分离成用于第一电容器电极E11的图案和用于第三电容器电极E13的图案。
根据上述结构，水平电容器可以限定在第一电容器电极E11与第三电容器电极E13之间以及第二电容器电极E12与第三电容器电极E13之间。
参照图5E，连接至第一电容器节点接触件141e的第一导电图案151B、牺牲层155的一部分和第二导电图案159B的一部分可以用作第一电容器电极E21。连接至第二电容器节点接触件185e的第二导电图案159B的一部分和牺牲层155的一部分可以用作第二电容器电极E22。
电容器绝缘层169e贯穿第二导电图案159B，使得第二导电图案159B被分离成用于第一电容器电极E21的图案和用于第二电容器电极E22的图案。电容器绝缘层169e贯穿牺牲层155，使得牺牲层155被分离成用于第一电容器电极E21的图案和用于第二电容器电极E22的图案。
根据上述结构，电容器可以限定在第一电容器电极E21和第二电容器电极E22之间。
参照图5F，连接至第一电容器节点接触件141f的第一导电图案151B、牺牲层155以及第二导电图案159B的一部分可以用作第一电容器电极E31。第二导电图案159B的连接至第二电容器节点接触件185f的部分可以用作第二电容器电极E32。
电容器绝缘层169f贯穿第二导电图案159B，使得第二导电图案159B被分离成用于第一电容器电极E31的图案和用于第二电容器电极E32的图案。
根据上述结构，电容器可以限定在第一电容器电极E31和第二电容器电极E32之间。
图6是例示了图2所示的单元插塞CPL的截面的放大图。
参照图6，单元插塞CPL的沟道层CH可以形成为限定芯区域COA的环形。芯区域COA可以填充有参照图3所述的芯绝缘层CO或掺杂图案DP。单元插塞CPL的存储器层ML可以包括依次层叠在沟道层CH的表面上的隧道绝缘层TI、数据储存层DL和阻挡绝缘层BI。
数据储存层DL可以由能够存储使用福勒-诺德海姆隧穿改变的数据的材料层形成。为此，数据储存层DL可以由各种材料形成。例如，数据储存层DL可以由能够捕获电荷的氮化物层形成。然而，本公开不限于此，并且数据储存层DL可以包括硅、相变材料、纳米点等。阻挡绝缘层BI可以包括能够阻挡电荷的氧化物层。隧道绝缘层TI可以由电荷能够通过其隧穿的氧化硅层形成。
图7A至图7H是例示了根据本公开的一个实施方式的半导体存储器装置100的制造方法的截面图。
参照图7A，参照图3描述的外围电路结构PC可以形成在包括第一区域A1和第二区域A2的基板201上。在下文中，省略了外围电路结构PC的重复描述。外围电路结构PC可以形成在构成下绝缘层的多个绝缘层211、213、215、217、219、221、223和225中。
外围电路结构PC可以包括第一电容器结构CST1，该第一电容器结构CST1包括第一电容器节点接触件241。第一电容器节点接触件241可以贯穿构成下绝缘层的多个绝缘层211、213、215、217、219、221、223和225，以连接到电容器接触区域201B，电容器接触区域201B是通过将杂质注入到基板201的第二区域A2中而形成的。
电容器接触区域201B可以通过基板201中所形成的隔离层203与结201A分离。
随后，可以在包括外围电路结构PC的多个绝缘层211、213、215、217、219、221、223和225上形成第一层叠结构STA。第一层叠结构STA延伸以与基板201的第一区域A1和第二区域A2交叠。
形成第一层叠结构STA的工序可以包括如下工序：在第一掺杂半导体层251上形成第一绝缘层253的工序、在第一绝缘层253上形成牺牲层255的工序、在牺牲层255上形成第二绝缘层257的工序、以及在第二绝缘层257上形成第二掺杂半导体层259的工序。
第一掺杂半导体层251和第二掺杂半导体层259可以包括掺杂硅层。第一掺杂半导体层251和第二掺杂半导体层259可以包括源极掺杂剂。例如，源极掺杂剂可以是n型杂质。
牺牲层255可以选自蚀刻速率与第一掺杂半导体层251和第二掺杂半导体层259的蚀刻速率不同的绝缘材料、半导体材料和导电材料。例如，牺牲层255可以包括硅层。硅层可以是未掺杂硅层。
第一绝缘层253和第二绝缘层257可以用作保护层，以用于防止第一掺杂半导体层251和第二掺杂半导体层259在选择性去除牺牲层255的后续工艺中损失。例如，第一绝缘层253和第二绝缘层257中的每一个可以包括氧化物层。
参照图7B，可以形成将第一层叠结构STA分离成初始源极结构PST和第二电容器结构CST2的分离层260。分离层260可以贯穿第二掺杂半导体层259、第二绝缘层257、牺牲层255、第一绝缘层253和第一掺杂半导体层251。分离层260可以由绝缘材料形成。
初始源极结构PST在基板201的第一区域A1上与基板201的第一区域A1交叠。第二电容器结构CST2与基板201的第二区域A2交叠，以连接至第一电容器节点接触件241。
参照图7C，可以在基板201上形成第二层叠结构STB，以与初始源极结构PST、分离层260和第二电容器结构CST2交叠。第二层叠结构STB可以通过在第二掺杂半导体层259上交替地层叠第一材料层261和第二材料层263来形成。第一材料层261和第二材料层263中的每一个可以在水平方向上延伸以与初始源极结构PST和分离层260交叠。
第一材料层261可以构成参照图3描述的层间绝缘层161。第二材料层263由蚀刻速率与第一材料层261的蚀刻速率不同的材料形成。例如，第一材料层261可以包括氧化硅，并且第二材料层263可以包括氮化硅。第二材料层263可以构成参照图3描述的牺牲绝缘层163。
随后，形成贯穿第一材料层261和第二材料层263的孔H。孔H与基板201的第一区域A1交叠。孔H可以贯穿初始源极结构PST的第二掺杂半导体层259、第二绝缘层257、牺牲层255和第一绝缘层253，并且可以延伸到第一掺杂半导体层251的内部。
随后，可以在每个孔H中形成存储器层265、沟道层267、芯绝缘层269和掺杂图案271。
存储器层265形成在每个孔H的表面上，并且可以形成为衬套形状(liner shape)，使得每个孔H的中央区域保持敞开。存储器层265可以包括参照图6描述的阻挡绝缘层BI、数据储存层DL和隧道绝缘层TI。
在实施方式中，沟道层267形成在存储器层265的表面上，并且可以形成为衬套形状，使得每个孔H的中央区域保持敞开。在另一实施方式中，沟道层267可以形成为填充每个孔H的中央区域。
在沟道层267形成为衬套形状之后，可以用芯绝缘层269和掺杂图案271来填充每个孔H的敞开的中央区域。
沟道层267可以包括硅层。芯绝缘层269可以包括氧化物。掺杂图案271可以包括n型掺杂硅层。
形成在孔H中的沟道层267可以延伸到初始源极结构PST的第一掺杂半导体层251的内部。
参照图7D，可以形成贯穿沟道层267之间的第一材料层261和第二材料层263的狭缝SI。在用于形成狭缝SI的蚀刻工艺中，针对用于蚀刻第一材料层261和第二材料层263的蚀刻剂具有抗蚀刻性的第二掺杂半导体层259可以用作蚀刻停止层。狭缝SI可以与初始源极结构PST交叠，并且包括使初始源极结构PST的第二掺杂半导体层259暴露的底表面。
随后，通过狭缝SI去除每个第二材料层263的与基板201的第一区域A1交叠的部分。因此，在沿着其层叠方向彼此相邻的第一材料层261之间限定了第一开口OP1。第一开口OP1与基板201的第一区域A1交叠。
每个第二材料层263的与基板201的第二区域A2交叠的另一部分未被去除而是可以保留下来。保留在基板201的第二区域A2上的第一材料层261和第二材料层263可以构成虚设层叠结构DM。虚设层叠结构DM可以与分离层260和第二电容器结构CST2交叠。
参照图7E，利用栅极273来填充图7D中所示的第一开口OP1。因此，可以形成单元层叠结构CS，该单元层叠结构CS包括在基板201的第一区域A1上交替层叠的第一材料层261和栅极273。单元层叠结构CS可以与初始源极结构PST交叠。
形成栅极273的工序可以包括以下工序：通过狭缝SI引入导电材料使得图7D所示的第一开口OP1被导电材料填充的工序，以及去除导电材料的形成在狭缝SI中的一部分以使得导电材料分离为栅极273的工序。
栅极273中的每一个可以包括掺杂硅层、金属硅化物层和金属层中的至少一个。栅极273中的每一个可以包括诸如钨之类的低电阻金属，以实现低电阻布线。栅极273中的每一个可以进一步包括诸如氮化钛层、氮化钨层或氮化钽层之类的阻挡层。
如参照图7D和图7E所述，可以通过经由狭缝SI将第二材料层的与基板201的第一区域A1交叠的部分替换为栅极273来形成单元层叠结构CS。
返回参照图7E，可以在狭缝SI的侧壁上形成覆盖单元层叠结构CS的侧壁的间隔物绝缘层275。狭缝SI的底表面被间隔物绝缘层275暴露而保留。初始源极结构PST的第二掺杂半导体层259可以通过狭缝SI的底表面暴露。
参照图7F，可以形成使图7D所示的初始源极结构PST的牺牲层255暴露的沟槽T。沟槽T可以连接至狭缝SI，并且可以贯穿图7E所示的初始源极结构PST的第二掺杂半导体层259和第二绝缘层257。
随后，可以通过沟槽T去除图7E所示的初始源极结构PST的牺牲层255。图7E所示的初始源极结构PST的第一绝缘层253和第二绝缘层257可以保护初始源极结构PST的第一掺杂半导体层251和第二掺杂半导体层259。
随后，可以通过去除初始源极结构PST的牺牲层255来去除暴露的存储器层的一部分。从中去除了初始源极结构PST的牺牲层255、第一绝缘层253和第二绝缘层257以及存储器层的一部分的区域可以被限定为第二开口OP2。
存储器层可以通过第二开口OP2被分离为第一存储器图案265a和第二存储器图案256b，并且可以通过第二开口OP2暴露沟道层267的侧壁。
在形成第二开口OP2期间，分离层260可以保护设置在基板201的第二区域A2上的第二电容器结构CST2的牺牲层255、第一绝缘层253和第二绝缘层257免受蚀刻工序的影响。
参照图7G，利用接触源极层281来填充参照图7F描述的第二开口OP2。接触源极层281可以与沟道层267、第一掺杂半导体层251和第二掺杂半导体层259中的每一个接触。
可以通过使用化学气相沉积工艺来形成接触源极层281，或者可以通过使用利用沟道层267、第一掺杂半导体层251和第二掺杂半导体层259中的每一个作为种子层的生长工艺来形成接触源极层281。接触源极层281是掺杂半导体层，并且可以包括例如掺杂硅层。设置在基板201的第一区域A1上的第一掺杂半导体层251、接触源极层281和第二掺杂半导体层259可以形成源极结构SL。接触源极层281中的杂质可以通过热处理扩散到沟道层267中。
如参照图7F和图7G所述，源极结构SL可以通过使用经由图7F所示的沟槽T将图7E所示的初始源极结构PST的牺牲层255、第一绝缘层253和第二绝缘层257替换为接触源极层281的技术来形成。
返回参照图7G，在形成源极结构SL之后，可以用源极接触结构283填充狭缝SI。源极接触结构283形成在间隔物绝缘层275上，并且与接触源极层281接触。源极接触结构283由导电材料形成。
参照图7H，可以形成贯穿虚设层叠结构DM和分离层260的外围接触插塞285。外围接触插塞285可以延伸到下绝缘层的一部分(例如，225)的内部，以与连接至外围电路结构的晶体管TR的下线233接触。
随后，可以形成贯穿虚设层叠结构DM并且与第二电容器结构CST2的第二掺杂半导体层259接触的第二电容器节点接触件287。
可以同时形成外围接触插塞285和第二电容器节点接触件287。外围接触插塞285由导电材料形成。
图7A至图7H例示了半导体存储器装置包括图5A所示的第二电容器结构以及第一电容器节点接触件和第二电容器节点接触件的情况。半导体存储器装置包括图5B至图5F中的每一个中所示的第二电容器结构以及第一电容器节点接触件和第二电容器节点接触件的情况可以通过应用和修改参照图7A至图7H描述的工序来形成。
图8是例示了根据本公开的一个实施方式的存储器系统1100的配置的框图。
参照图8，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以包括参照图2、图3和图6所述的单元层叠结构和电容器结构。电容器结构可以包括参照图3、图4A至图4C以及图5A至图5F描述的结构中的至少一个。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112对存储器控制器1110的数据交换执行整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC电路1114检测并校正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115与存储器装置1120接口连接。此外，存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据等的ROM。
如上所述配置的存储器系统1100可以是其中存储器装置1120与控制器1110结合的存储卡或固态磁盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过以下各种接口协议中的一种与外部(例如，主机)进行通信：诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动器电子(IDE)协议等。
图9是例示了根据本公开的一个实施方式的计算系统1200的配置的框图。
参照图9，计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器系统1210可以配置有存储器装置1212和存储器控制器1211。
根据本公开，通过使用为源极结构提供的层叠结构来形成电容器结构，从而可以确保电容器的电容。
根据本公开，通过使用保留在虚设层叠结构和基板之间的掺杂半导体层来形成电容器结构，从而能够在不增加芯片尺寸的情况下提高电容器的电容。
已经在附图和书面描述中例示并描述了本公开所提出的实施方式。尽管这里使用了特定的术语，但是它们仅用于解释所提出的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以有许多变型。对于本领域技术人员显而易见的是，除了本文公开的实施方式之外，还可以基于本公开的技术范围进行各种变型。
只要没有被不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有在字典中定义的含义的术语应当被理解为使得它们具有与相关技术的上下文一致的含义。只要在本申请中没有明确定义，就不应以理想的或过于形式的方式来理解术语。
相关申请的交叉引用
本申请要求于2019年3月26日提交的韩国专利申请No.10-2019-0034681的优先权，该韩国专利申请的整个公开内容通过引用合并于本文中。

Claims (28)

1.一种半导体存储器装置，该半导体存储器装置包括：
基板；
源极结构，该源极结构被设置在所述基板的第一区域上；
存储器单元串，该存储器单元串连接至所述源极结构；以及
电容器结构，该电容器结构被设置在所述基板的第二区域上，其中，所述电容器结构在水平方向上与所述源极结构间隔开。
2.根据权利要求1所述的半导体存储器装置，其中，所述源极结构的侧壁和所述电容器结构的侧壁彼此面对。
3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
下绝缘层，该下绝缘层被设置在所述基板上；以及
晶体管，该晶体管被设置在所述下绝缘层中，其中，所述晶体管构成所述半导体存储器装置的外围电路，
其中，所述源极结构和所述电容器结构被设置在所述下绝缘层上。
4.根据权利要求1所述的半导体存储器装置，其中，所述电容器结构包括第一导电图案和第二导电图案，在所述第一导电图案和所述第二导电图案之间具有牺牲层。
5.根据权利要求4所述的半导体存储器装置，其中，所述牺牲层包含蚀刻速率与所述第一导电图案和所述第二导电图案的蚀刻速率不同的材料。
6.根据权利要求4所述的半导体存储器装置，其中，所述源极结构包括：
第一源极层，该第一源极层在水平方向上与所述第一导电图案间隔开；
第二源极层，该第二源极层在水平方向上与所述第二导电图案间隔开；以及
接触源极层，该接触源极层被设置在所述第一源极层和所述第二源极层之间。
7.根据权利要求6所述的半导体存储器装置，其中，所述第一源极层和所述第一导电图案包含相同的材料，并且
所述第二源极层和所述第二导电图案包含相同的材料。
8.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
第一电容器节点接触件，该第一电容器节点接触件从所述第一导电图案朝向所述基板延伸；以及
第二电容器节点接触件，该第二电容器节点接触件从所述第二导电图案延伸。
9.根据权利要求8所述的半导体存储器装置，其中，所述电容器结构还包括：
第一绝缘层，该第一绝缘层被设置在所述第一导电图案和所述牺牲层之间；以及
第二绝缘层，该第二绝缘层被设置在所述第二导电图案和所述牺牲层之间，
其中，所述牺牲层包含硅。
10.根据权利要求9所述的半导体存储器装置，其中，所述第二电容器节点接触件贯穿所述第二导电图案和所述第二绝缘层并延伸至所述牺牲层的内部。
11.根据权利要求9所述的半导体存储器装置，其中，所述第一电容器节点接触件贯穿所述第一导电图案和所述第一绝缘层并延伸到所述牺牲层的内部。
12.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
第一电容器节点接触件，该第一电容器节点接触件从所述基板朝向所述第二导电图案延伸，其中，所述第一电容器节点接触件贯穿所述第一导电图案并连接至所述第二导电图案；
第二电容器节点接触件，该第二电容器节点接触件从所述第二导电图案延伸；以及
电容器绝缘层，该电容器绝缘层被设置在所述第一电容器节点接触件和所述第二电容器节点接触件之间，其中，所述电容器绝缘层贯穿所述第二导电图案并将所述第二导电图案分离为第一电容器电极和第二电容器电极。
13.根据权利要求12所述的半导体存储器装置，其中，所述电容器绝缘层朝向所述第一导电图案延伸以贯穿所述牺牲层。
14.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
第一绝缘层，该第一绝缘层位于所述第一导电图案和所述牺牲层之间；
第二绝缘层，该第二绝缘层位于所述第二导电图案和所述牺牲层之间；
第一电容器节点接触件，该第一电容器节点接触件从所述基板延伸穿过所述第一导电图案，穿过所述第一绝缘层，穿过所述牺牲层并且穿过所述第二绝缘层，以与所述第二导电图案电连接；
第二电容器节点接触件，该第二电容器节点接触件从虚设层叠结构延伸穿过所述第二导电图案并穿过所述第二绝缘层以与所述牺牲层电连接；以及
电容器绝缘层，该电容器绝缘层被设置在所述第一电容器节点接触件和所述第二电容器节点接触件之间，其中，所述电容器绝缘层贯穿所述第二导电图案和所述牺牲层，以将所述第二导电图案和所述牺牲层二者分离为与所述第一电容器节点接触件电连接的第一电容器电极和与所述第二电容器节点接触件电连接的第二电容器电极。
15.一种半导体存储器装置，该半导体存储器装置包括：
基板；
多个层间绝缘层，所述多个层间绝缘层层叠在所述基板上，其中，所述多个层间绝缘层彼此间隔开；
牺牲绝缘层，该牺牲绝缘层在所述基板的第二区域上方设置在所述多个层间绝缘层之间；以及
电容器结构，该电容器结构被设置在所述基板和虚设层叠结构之间，其中，所述虚设层叠结构包括所述多个层间绝缘层和所述牺牲绝缘层。
16.根据权利要求15所述的半导体存储器装置，该半导体存储器装置还包括：
栅极，该栅极在所述基板的第一区域上方设置在所述多个层间绝缘层之间；
源极结构，该源极结构被设置在所述基板和单元层叠结构之间，其中，所述单元层叠结构包括多个所述栅极和所述多个层间绝缘层；
沟道层，该沟道层贯穿所述单元层叠结构，其中，所述沟道层延伸至所述源极结构的内部；以及
存储器层，该存储器层围绕所述沟道层的外壁。
17.根据权利要求16所述的半导体存储器装置，其中，所述源极结构包括第一源极层、位于所述第一源极层上的第二源极层以及位于所述第一源极层和所述第二源极层之间的接触源极层；
其中，所述接触源极层贯穿所述存储器层以与所述沟道层的侧壁接触。
18.根据权利要求17所述的半导体存储器装置，其中，所述电容器结构包括：
第一导电图案，该第一导电图案的侧壁面对所述第一源极层；
第二导电图案，该第二导电图案的侧壁面对所述第二源极层；以及
牺牲层，该牺牲层位于所述第一导电图案和所述第二导电图案之间。
19.根据权利要求18所述的半导体存储器装置，其中，所述牺牲层包含蚀刻速率与所述第一源极层和所述第二源极层的蚀刻速率不同的材料。
20.根据权利要求18所述的半导体存储器装置，其中，所述电容器结构还包括：
第一绝缘层，该第一绝缘层被设置在所述第一导电图案和所述牺牲层之间；以及
第二绝缘层，该第二绝缘层被设置在所述第二导电图案和所述牺牲层之间，
其中，所述牺牲层包含硅。
21.一种制造半导体存储器装置的方法，该方法包括以下步骤：
通过在基板上依次层叠第一掺杂半导体层、牺牲层和第二掺杂半导体层来形成第一层叠结构；
形成将所述第一层叠结构分离为位于所述基板的第一区域上的初始源极结构和位于所述基板的第二区域上的电容器结构的分离层；
在所述第一区域中形成使所述初始源极结构的所述牺牲层暴露的沟槽；以及
通过所述沟槽将所述初始源极结构的所述牺牲层替换为接触源极层。
22.根据权利要求21所述的方法，该方法还包括以下步骤：在形成所述第一层叠结构之前，在所述基板上形成晶体管，其中，所述晶体管被设置在下绝缘层中并构成外围电路，
其中，所述第一层叠结构形成在所述下绝缘层上。
23.根据权利要求22所述的方法，该方法还包括以下步骤：在形成所述第一层叠结构之前，形成贯穿所述下绝缘层并连接至所述基板的所述第二区域的第一电容器节点接触件。
24.根据权利要求21所述的方法，其中，形成所述第一层叠结构的步骤还包括：
在形成所述牺牲层之前，在所述第一掺杂半导体层上形成第一绝缘层；以及
在形成所述第二掺杂半导体层之前，在所述牺牲层上形成第二绝缘层。
25.根据权利要求24所述的方法，该方法还包括以下步骤：通过所述沟槽将所述初始源极结构的所述第一绝缘层和所述第二绝缘层替换为所述接触源极层。
26.根据权利要求21所述的方法，其中，所述牺牲层包含蚀刻速率与所述第一掺杂半导体层和所述第二掺杂半导体层的蚀刻速率不同的材料。
27.根据权利要求21所述的方法，该方法还包括以下步骤：
在形成所述沟槽之前，
在所述第二掺杂半导体层上交替层叠第一材料层和第二材料层，其中，所述第一材料层和所述第二材料层中的每一个延伸以与所述分离层、所述初始源极结构和所述电容器结构交叠；
形成贯穿所述第一材料层和所述第二材料层并延伸到所述初始源极结构的内部的沟道层；
形成贯穿所述沟道层之间的所述第一材料层和所述第二材料层的狭缝；以及
通过所述狭缝将所述基板的所述第一区域上的所述第二材料层替换为栅极。
28.根据权利要求27所述的方法，该方法还包括以下步骤：形成第二电容器节点接触件，该第二电容器节点接触件贯穿所述基板的所述第二区域上的所述第一材料层和所述第二材料层并且与所述电容器结构的所述第二掺杂半导体层接触。
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