CN108122921A - 三维半导体器件 - Google Patents

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Abstract

一种三维半导体器件包括：包含单元阵列区和外围电路区的半导体衬底；电极结构，其包括垂直堆叠在单元阵列区上的电极；在外围电路区上的MOS电容器；覆盖电极结构和MOS电容器的层间电介质层；在层间电介质层上的第一电源线和第二电源线，其在第一方向上彼此间隔开并在第二方向上延伸；连接到第一电源线和MOS电容器的第一端子的第一下插塞；以及连接到第二电源线和MOS电容器的第二端子的第二下插塞。第二电源线在第一下插塞中的在第一方向和第二方向中的一个方向上与第二下插塞中的一些相邻的一个第一下插塞上。

Description

三维半导体器件
技术领域
本公开涉及三维半导体器件，更具体地，涉及包括电力电容器结构的三维半导体器件。
背景技术
由于半导体器件的小尺寸、多功能和/或低制造成本，其被认为是电子工业中的重要因素。半导体器件可以包括存储逻辑数据的存储器件、处理逻辑数据的运算的逻辑器件、以及具有存储器和逻辑元件的混合器件。
具有高集成度的半导体器件在电子工业中经常使用。对具有高操作速度和/或优良可靠性的半导体器件存在越来越多的需求。然而，由于半导体器件的高集成度的趋势，半导体器件的图案正变得更加精细。减小的线宽度已使得实现具有高操作速度和/或优良可靠性的半导体器件更具挑战。
发明内容
发明构思的一些示例实施方式涉及能够在有限区域内确保电力电容的三维半导体器件。
根据发明构思的一些示例实施方式，一种三维半导体器件可以包括：包含单元阵列区和外围电路区的半导体衬底；电极结构，其在半导体衬底上并包括垂直堆叠在单元阵列区上的电极；在外围电路区上的MOS电容器；覆盖电极结构和MOS电容器的层间电介质层；在层间电介质层上的第一电源线和第二电源线，第一电源线和第二电源线布置为使得第一电源线和第二电源线在第一方向上彼此间隔开并在交叉第一方向的第二方向上延伸；多个第一下插塞，其穿透层间电介质层并将第一电源线连接到MOS电容器的第一端子；以及多个第二下插塞，其穿透层间电介质层并将第二电源线连接到MOS电容器的第二端子。第二电源线可以在所述多个第一下插塞中的在第一方向和第二方向中的一个方向上与所述多个第二下插塞中的一些相邻的一个第一下插塞上。
根据发明构思的一些示例实施方式，一种三维半导体器件可以包括：MOS电容器，其在半导体衬底上并包括第一端子和第二端子；覆盖MOS电容器的层间电介质层；穿透层间电介质层并联接到MOS电容器的第一端子的第一下插塞；穿透层间电介质层并联接到MOS电容器的第二端子的第二下插塞；在层间电介质层上的第一电源线和第二电源线。第一电源线和第二电源线可以在第一方向上彼此间隔开并且可以在交叉第一方向的第二方向上延伸。第一电源线可以电连接到第一下插塞。第二电源线可以电连接到第二下插塞。第二电源线可以在第一下插塞中的在第一方向和第二方向中的一个方向上可与第二下插塞相邻的一个第一下插塞上。
根据发明构思的一些示例实施方式，一种三维半导体器件可以包括：MOS电容器，其在半导体衬底上并包括第一端子和第二端子；覆盖MOS电容器的层间电介质层；第一垂直电容器，其包括穿透层间电介质层并在第一方向上彼此相邻的第一下插塞和第二下插塞；第二垂直电容器，其包括穿透层间电介质层并在第二方向上与第二下插塞相邻的第三下插塞；以及在层间电介质层上并在第二方向上平行延伸的第一电源线和第二电源线。第一电源线可以通过第二下插塞和第三下插塞连接到MOS电容器的第一端子。第二电源线可以通过第一下插塞连接到MOS电容器的第二端子。
根据发明构思的一些示例实施方式，一种三维半导体器件可以包括：包含单元阵列区和外围电路区的衬底；栅极结构，其在外围电路区的紧邻外围电路区中的杂质区的部分上；覆盖栅极结构的层间电介质层；在外围电路区之上在层间电介质层上的多个电源线；以及在外围电路区上的多个下插塞。栅极结构可以包括在栅极电介质层上的栅电极。所述多个电源线可以包括彼此间隔开的第一电源线和第二电源线。所述多个下插塞可以垂直地穿过层间电介质层延伸。所述多个下插塞可以包括在栅极结构上并电连接到第一电源线的至少一个第一下插塞。所述多个下插塞可以包括电连接到第二电源线并布置在第二电源线与衬底的外围电路区之间的至少一个第二下插塞。
附图说明
图1和4是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。
图2和3是沿图1的线I-I'、II-II'和III-III'截取的剖视图。
图5是沿图4的线I-I'、II-II'和III-III'截取的剖视图。
图6是用于说明图1至5中所示的电力电容器结构的简化示意图。
图7和9是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。
图8和10分别是沿图7和9的线I-I'、II-II'和III-III'截取的剖视图。
图11是用于说明图7至10中所示的电力电容器结构的简化示意图。
图12和14是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。
图13和15分别是沿图12和14的线I-I'、II-II'和III-III'截取的剖视图。
图16是用于说明图12至15中所示的电力电容器结构的简化示意图。
图17是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。
图18是沿图17的线I-I'截取的剖视图。
图19是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。
图20是沿图19的线I-I'和II-II'截取的剖视图。
具体实施方式
在下文中，将结合附图讨论根据发明构思的一些示例实施方式的三维半导体器件。
图1和4是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。图2和3是沿图1的线I-I'、II-II'和III-III'截取的剖视图。图5是沿图4的线I-I'、II-II'和III-III'截取的剖视图。图6是用于说明图1至5中所示的电力电容器结构的简化示意图。
参照图1和2，衬底10可以包括单元阵列区CAR和外围电路区PCR。衬底10可以是具有半导体特性的材料(例如硅晶片)、绝缘材料(例如玻璃)、用绝缘材料覆盖的半导体、以及导体中的一种。例如，衬底10可以是具有第一导电类型的硅晶片。
单元阵列可以设置在单元阵列区CAR上。在一些示例实施方式中，单元阵列可以包括三维地布置在衬底10上的多个存储单元、以及电连接到存储单元的字线和位线。例如，单元阵列可以包括多个NAND单元串，所述多个NAND单元串可以包括联接到公共源极线的地选择晶体管、联接到位线的串选择晶体管、以及设置在地选择晶体管与串选择晶体管之间的多个存储单元(或者由联接到公共源极线的地选择晶体管、联接到位线的串选择晶体管、以及设置在地选择晶体管与串选择晶体管之间的多个存储单元构成)。例如，在一些示例实施方式中，NAND串可以垂直地取向使得至少一个存储单元位于另一存储单元之上。所述至少一个存储单元可以包括电荷俘获层。通过引用其全文合并于此的以下专利文献描述了三维存储阵列的适当构造，其中三维存储阵列被构造为多个层级，并具有在层级之间被共用的字线和/或位线：美国专利号7,679,133、8,553,466、8,654,587、8,559,235，以及美国专利公开号2011/0233648。
更详细地，单元阵列区CAR的单元阵列可以包括电极结构ST、穿透电极结构ST的多个垂直结构VS、设置在电极结构ST与垂直结构VS之间的数据存储层DS、以及跨过电极结构ST并电连接到垂直结构VS的位线BL。
在单元阵列区CAR上，电极结构ST可以在第一方向D1上延伸并且在第二方向D2上彼此间隔开设置。电极结构ST的每个可以包括在衬底10上垂直且交替堆叠的电极EL和绝缘层ILD。
电极结构ST可以在单元阵列区CAR的边缘处具有台阶式结构，从而将电极EL电连接到外围电路(例如行解码器)。例如，电极结构ST可以具有沿着第一方向D1下降的台阶式结构。
所述多个垂直结构VS可以在单元阵列区CAR上穿透电极结构ST。垂直结构VS可以包括半导体材料或导电材料。在俯视图中，垂直结构VS可以以Z字形形式或矩阵形式布置。在一些示例实施方式中，联接到接触插塞的接触垫可以被提供在垂直结构VS的顶部。
在一些示例实施方式中，垂直结构VS的每个可以包括下半导体图案LSP和上半导体图案USP。下半导体图案LSP可以穿透垂直结构VS的下部以与衬底10连接，上半导体图案USP可以穿透垂直结构VS的上部以与下半导体图案LSP连接。下半导体图案LSP和上半导体图案USP可以包括硅(Si)、锗(Ge)或其组合，并且可以具有彼此不同的晶体结构。下半导体图案LSP和上半导体图案USP可以具有包括单晶结构、非晶结构和多晶结构中的至少一种的晶体结构。下半导体图案LSP和上半导体图案USP可以不掺杂或者掺杂有其导电性与衬底10的导电性相同的杂质。下半导体图案LSP可以是柱形外延层，上半导体图案USP可以是中空的管形多晶硅层或空心形多晶硅层。在一些示例实施方式中，下半导体图案LSP可以被省略，并且上半导体图案USP可以直接连接到衬底10。
数据存储层DS可以设置在电极结构ST与垂直结构VS之间。数据存储层DS可以是NAND闪速存储器件的存储元件，并且可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。存储在数据存储层DS中的数据可以使用由电极EL与包括半导体材料的垂直结构VS之间的电压差引起的福勒-诺德海姆(Flower-Nordheim)隧穿而被改变。或者，数据存储层DS可以包括用于相变存储器或可变电阻存储器的薄膜。
数据存储层DS可以包括穿透电极结构ST的垂直绝缘层VL、以及从电极EL与垂直绝缘层VL之间朝电极EL的顶表面和底表面延伸的水平绝缘层HL。
垂直绝缘层VL可以包括NAND闪速存储器件的数据存储层的一部分(例如隧道绝缘层、电荷存储层)。例如，电荷存储层可以是包括陷阱绝缘层(trap insulation layer)或导电纳米点的绝缘层。或者，垂直绝缘层VL可以包括用于相变存储器或可变电阻存储器的薄膜。水平绝缘层HL可以是NAND闪速存储器件的数据存储层的一部分(例如隧道绝缘层、阻挡绝缘层)。
公共源极区CSR可以被提供在电极结构ST之间的衬底10中。公共源极区CSR可以在第一方向D1上平行于电极结构ST延伸。公共源极区CSR可以通过用第二导电类型杂质掺杂衬底10而形成。公共源极区CSR可以包括例如n型杂质(例如砷(As)或磷(P))。
子位线SBL可以设置在覆盖电极结构ST的第一层间电介质层110上，位线BL可以设置在覆盖子位线SBL的第二层间电介质层120上。子位线SBL可以通过位线接触插塞BPLG电连接到垂直结构VS。位线BL可以在跨越电极结构ST的同时在第二方向D2上延伸，并电连接到子位线SBL。或者，在一些示例实施方式中，子位线SBL可以不被提供，并且位线BL可以通过位线接触插塞BPLG电连接到垂直结构VS。
在一些示例实施方式中，电极结构ST的电极EL可以具有联接到单元接触插塞CPLG、下连接线LCL和上连接线UCL的它们自己的端部。单元接触插塞CPLG可以穿透覆盖电极结构ST的第一层间电介质层110，因而可以联接到对应的电极EL。单元接触插塞CPLG可以具有随着接近外围电路区PCR而增大的垂直长度，并具有基本上彼此共平面的顶表面。
下连接线LCL可以在第一层间电介质层110上在第二方向D2上延伸，并且可以将位于离衬底10相同水平处的电极EL公共地电连接。上连接线UCL可以在第一方向D1上延伸，同时在覆盖下连接线LCL的第二层间电介质层120上跨越下连接线LCL。上连接线UCL可以通过接触插塞电连接到对应的下连接线LCL。
外围逻辑电路可以被提供在衬底10的外围电路区PCR上。外围逻辑电路可以包括用于在存储单元中写入和读取数据的行解码器和列解码器、页缓冲器、以及控制电路。外围逻辑电路可以包括存储器单元、NMOS晶体管和PMOS晶体管、电阻器、以及电容器。
在一些示例实施方式中，外围电路区PCR可以在其上提供有电力电容器结构CAP，用于在半导体存储器件操作时滤除施加的电源电压和地电压上存在的噪声。电力电容器结构CAP可以包括MOS电容器和垂直电容器C1和C2。
MOS电容器可以包括在外围电路区PCR上的栅电极GE、在栅电极GE与衬底10之间的栅极电介质层GI、以及邻近于栅电极GE的在衬底10中的源极/漏极杂质区15S和15D。
更详细地，外围电路区PCR可以在其中提供有限定有源区域ACT的器件隔离层11。栅电极GE可以跨越有源区域ACT，栅极电介质层GI可以设置在栅电极GE与有源区域ACT之间。源极/漏极杂质区15S和15D可以设置在栅电极GE的彼此相反侧上的有源区域ACT中。
栅电极GE可以包括掺杂半导体、金属(例如钨、钛、钽等)、导电金属氮化物(例如钛氮化物、钽氮化物等)和金属半导体化合物(例如钛硅化物、钨硅化物、镍硅化物等)中的至少一种。栅极电介质层GI可以由高k电介质层形成，诸如铪氧化物、铪硅酸盐、锆氧化物或锆硅酸盐。源极/漏极杂质区15S和15D可以包括n型或p型杂质。
在一些示例实施方式中，在俯视图中，栅电极GE可以包括在第一方向D1上延伸的第一部分P1和在第二方向D2上延伸的第二部分P2。源极/漏极杂质区15S和15D可以设置在第一部分P1和第二部分P2的每个的彼此相反侧上的有源区域ACT中。换言之，栅电极GE可以设置于在第一方向D1上彼此相邻的源极/漏极杂质区15S和15D之间以及在第二方向D2上彼此相邻的源极/漏极杂质区15S和15D之间。
在一些示例实施方式中，栅电极GE可以用第一层间电介质层110覆盖，第一层间电介质层110覆于单元阵列区CAR的电极结构ST上，延伸到外围电路区PCR上。第一层间电介质层110可以具有比电极结构ST的厚度更大的厚度，并具有位于电极结构ST的顶表面(或最上电极EL的顶表面)之上的顶表面。
第一层间电介质层110可以用联接到栅电极GE的第一下插塞20a和联接到对应的源极/漏极杂质区15S和15D的第二下插塞20b穿透。第一下插塞20a和第二下插塞20b可以包括掺杂半导体、金属(例如钨、钛、钽等)、导电金属氮化物(例如钛氮化物、钽氮化物等)和金属-半导体化合物(例如钛硅化物、钨硅化物、镍硅化物等)中的至少一种。
更详细地，第一下插塞20a可以联接到栅电极GE的第一部分P1和第二部分P2，并且还联接到第一部分P1与第二部分P2之间的交叉点。在俯视图中，第一下插塞20a中的一个或更多个可以设置于在第一方向D1上彼此相邻的第二下插塞20b之间以及在第二方向D2上彼此相邻的第二下插塞20b之间。
第二层间电介质层120可以覆盖单元阵列区CAR和外围电路区PCR的第一层间电介质层110。第二层间电介质层120可以覆盖外围电路区PCR的第一下插塞20a和第二下插塞20b的顶表面。
第一电源线ML1和第二电源线ML2可以在第二层间电介质层120上在第二方向D2上延伸。在一些示例实施方式中，第一电源线ML1和第二电源线ML2可以在第一方向D1上彼此间隔开，并且第二电源线ML2可以设置在第一电源线ML1的彼此相反侧上。例如，第一电源线ML1可以被提供以地电压VG，第二电源线ML2可以被提供以电源电压VDS。
在一些示例实施方式中，第一电源线ML1可以在其下方提供有将第一电源线ML1电连接到第一下插塞20a的第一上插塞30a。没有第一上插塞30a可以被提供在第二电源线ML2与第一下插塞20a之间。就是说，第一电源线ML1可以通过第一下插塞20a和第一上插塞30a电连接到栅电极GE。位于第二电源线ML2下面的第一下插塞20a可以通过栅电极GE电连接到第一电源线ML1。
第二电源线ML2可以在其下方提供有将第二电源线ML2电连接到第二下插塞20b的第二上插塞30b。换言之，第二电源线ML2中的一个可以通过第二下插塞20b和第二上插塞30b电连接到源极杂质区15S，并且第二电源线ML2中的另一个可以通过第二下插塞20b和第二上插塞30b电连接到漏极杂质区15D。
由于栅电极GE连接到第一电源线ML1并且源极/漏极杂质区15S和15D连接到第二电源线ML2，因此MOS电容器的第一端子可以由栅电极GE形成(或者由栅电极GE构成)并且MOS电容器的第二端子可以由源极/漏极杂质区15S和15D以及栅电极GE下面的沟道形成(或者由源极/漏极杂质区15S和15D以及栅电极GE下面的沟道构成)。
在一些示例实施方式中，第一电源线ML1可以电连接到第一下插塞20a使得地电压VG可以被施加到第一下插塞20a，第二电源线ML2可以电连接到第二下插塞20b使得电源电压VDS可以被施加到第二下插塞20b。在一些示例实施方式中，由于第二下插塞20b的每个在第一方向D1和第二方向D2上与第一下插塞20a相邻设置，所以彼此相邻的第一下插塞20a和第二下插塞20b可以用作垂直电容器C1和C2的电极。在一些示例实施方式中，垂直电容器C1和C2可以具有其值取决于第一下插塞20a和第二下插塞20b的垂直长度、彼此相邻的第一下插塞20a与第二下插塞20b之间的间隔、以及第一层间电介质层110的介电常数的电容。第一下插塞20a和第二下插塞20b的垂直长度可以随着单元阵列区CAR的电极结构ST的垂直厚度的增加而增加。第一下插塞20a与第二下插塞20b之间的间隔可以随着三维半导体器件的集成度的增加而减小。
详细地，参照图2和6，由于第一下插塞20a设置于在第一方向D1上彼此相邻的第二下插塞20b之间，因此第一垂直电容器C1可以由在第一方向D1上彼此相邻的第一下插塞20a和第二下插塞20b形成(或者由在第一方向D1上彼此相邻的第一下插塞20a和第二下插塞20b构成)。此外，由于第一下插塞20a设置于在第二方向D2上彼此相邻的第二下插塞20b之间，因此第二垂直电容器C2可以由在第二方向D2上彼此相邻的第一下插塞20a和第二下插塞20b形成(或者由在第二方向D2上彼此相邻的第一下插塞20a和第二下插塞20b构成)。第一垂直电容器C1和第二垂直电容器C2可以并联电连接，使得可以增大包括第一下插塞20a和第二下插塞20b的电力电容器结构CAP的电容。由于在有限的区域内可靠地获得了电力电容，因此可以向三维半导体器件提供稳定的电力。
参照图1和3，单元阵列区CAR的电极结构ST可以包括下电极结构LST和在下电极结构LST上的上电极结构UST。
衬底10可以在其上提供有下电极结构LST，下电极结构LST包括在其间具有绝缘层ILD的多个垂直堆叠的下电极EL1，下电极结构LST可以在其上提供有上电极结构UST，上电极结构UST包括在其间具有绝缘层ILD的多个垂直堆叠的上电极EL2。
在一些示例实施方式中，第一层间电介质层110可以覆盖下电极结构LST的台阶式部分，并且在第一层间电介质层110上，第二层间电介质层120可以覆盖上电极结构UST的台阶式部分。第一层间电介质层110和第二层间电介质层120可以每个由绝缘材料(例如硅氧化物)形成。第二层间电介质层120的材料和/或密度可以与第一层间电介质层110的材料和/或密度相同或不同。
下电极EL1可以具有联接到对应的下单元插塞CPLG1的它们自己的端部，下单元插塞CPLG1的每个可以包括穿透第一上层间电介质层110a的第一插塞PLG1、以及穿透第一下层间电介质层110b以与第一插塞PLG1连接的第二插塞PLG2。上电极EL2可以具有联接到穿透第一上层间电介质层110a的对应的上单元插塞CPLG2的它们自己的端部。
在图3中所示的一些示例实施方式中，第一下插塞20a的每个可以包括穿透第一下层间电介质层110b以与栅电极GE联接的第一接触LCPa、以及穿透第一上层间电介质层110a以与第一接触LCPa联接的第二接触UCPa。第二下插塞20b的每个可以包括穿透第一下层间电介质层110b以与源极/漏极杂质区15S和15D中的一个联接的第一接触LCPb、以及穿透第一上层间电介质层110a以与第一接触LCPb联接的第二接触UCPb。
参照图4和5，中间线25可以被进一步提供为在第一层间电介质层110上在第一方向D1上延伸。中间线25可以联接到沿着第一方向D1布置的第一下插塞20a，并通过第一下插塞20a和栅电极GE电连接到第一电源线ML1。在一些示例实施方式中，中间线25可以位于与设置在单元阵列区CAR上的下连接线LCL的水平相同的水平处。中间线25可以由导电材料(例如金属、金属合金)形成。
图7和9是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。图8和10分别是沿图7和9的线I-I'、II-II'和III-III'截取的剖视图。图11是用于说明图7至10中所示的电力电容器结构的简化示意图。为了描述的简洁，将省略对前述特征的描述。
参照图7和8，在俯视图中，环形栅电极GE可以设置在外围电路区PCR上。栅电极GE可以具有暴露有源区域ACT的一部分的开口。详细地，栅电极GE可以包括在第一方向D1上平行延伸的第一部分和在第二方向D2上平行延伸的第二部分。源极/漏极杂质区15可以设置在通过栅电极GE的开口暴露的有源区域ACT中。
第一下插塞20a可以布置在第一方向D1和第二方向D2上以与栅电极GE联接，第二下插塞20b可以与源极/漏极杂质区15联接。
第一电源线ML1和第二电源线ML2可以在第二层间电介质层120上在第二方向D2上平行延伸，并且第一电源线ML1可以设置在第二电源线ML2的彼此相反侧上。
第一电源线ML1的每个可以在其下方提供有将第一下插塞20a连接到第一电源线ML1的第一上插塞30a。没有第一上插塞30a可以被提供在位于第二电源线ML2下面的第一下插塞20a上。就是说，位于第二电源线ML2下面的第一下插塞20a可以通过栅电极GE电连接到第一电源线ML1。第二电源线ML2可以在其下方提供有将第二下插塞20b连接到第二电源线ML2的第二上插塞30b。
在一些示例实施方式中，如图9和10中所示，还可以提供中间线25。在第一层间电介质层110上，中间线25的每个可以联接到沿着第一方向D1布置的第一下插塞20a。中间线25可以在跨越环形栅电极GE的同时在第一方向D1上延伸。
参照图11，在一些示例实施方式中，第一下插塞20a可以电连接到第一电源线ML1，第二下插塞20b可以电连接到第二电源线ML2。换言之，如上所讨论地，地电压VG可以被施加到第一下插塞20a，电源电压VDS可以被施加到第二下插塞20b。例如，第二下插塞20b可以设置于在第一方向D1上彼此相邻的第一下插塞20a之间以及在第二方向D2上彼此相邻的第一下插塞20a之间。因此，第一垂直电容器C1可以由第二下插塞20b与布置在第一方向D1上的第一下插塞20a一起形成(或者由第二下插塞20b与布置在第一方向D1上的第一下插塞20a一起构成)，第二垂直电容器C2可以由第二下插塞20b与布置在第二方向D2上的第一下插塞20a一起形成(或者由第二下插塞20b与布置在第二方向D2上的第一下插塞20a一起构成)。
图12和14是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。图13和15分别是沿图12和14的线I-I'、II-II'和III-III'截取的剖视图。图16是用于说明图12至15中所示的电力电容器结构的简化示意图。为了描述的简洁，将省略对前述特征的描述。
参照图12和13，岛形状的栅电极GE可以设置在外围电路区PCR上。在俯视图中，源极/漏极杂质区15可以设置为围绕栅电极GE。详细地，源极/漏极杂质区15可以在第一方向D1上设置在栅电极GE的彼此相反侧上，并且还可以在第二方向D2上设置在栅电极GE的另外的彼此相反侧上。
第一下插塞20a可以穿透第一层间电介质层110以与栅电极GE联接，第二下插塞20b可以布置在第一方向D1和第二方向D2上以与源极/漏极杂质区15联接。
第一电源线ML1和第二电源线ML2可以在第二层间电介质层120上在第二方向D2上平行延伸。第一电源线ML1可以跨越栅电极GE，第二电源线ML2可以设置在第一电源线ML1的彼此相反侧上。
第一电源线ML1可以在其下方提供有将第一下插塞20a电连接到第一电源线ML1的第一上插塞30a。第二电源线ML2的每个可以在其下方提供有将第二下插塞20b连接到第二电源线ML2的第二上插塞30b。没有第二上插塞30b可以被提供在位于第一电源线ML1下面的第二下插塞20b上。就是说，位于第一电源线ML1下面的第二下插塞20b可以通过源极/漏极杂质区15电连接到第二电源线ML2。
参照图14和15，中间线25可以在跨越源极/漏极杂质区15的同时在第一方向D1上延伸。在第一层间电介质层110上，中间线25的每个可以联接到沿着第一方向D1布置的第二下插塞20b。
参照图16，第一下插塞20a可以电连接到第一电源线ML1，第二下插塞20b可以电连接到第二电源线ML2。换言之，如上所讨论地，地电压VG可以被施加到第一下插塞20a，电源电压VDS可以被施加到第二下插塞20b。例如，第一下插塞20a可以设置于在第一方向D1上彼此相邻的第二下插塞20b之间以及在第二方向D2上彼此相邻的第二下插塞20b之间。因此，第一垂直电容器C1可以由第一下插塞20a与布置在第一方向D1上的第二下插塞20b一起形成(或者由第一下插塞20a与布置在第一方向D1上的第二下插塞20b一起构成)，第二垂直电容器C2可以由第一下插塞20a与布置在第二方向D2上的第二下插塞20b一起形成(或者由第一下插塞20a与布置在第二方向D2上的第二下插塞20b一起构成)。
图17是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。图18是沿图17的线I-I'截取的剖视图。
参照图17和18，外围电路区PCR可以在其上提供有包括MOS电容器和垂直电容器的电力电容器结构CAP。MOS电容器可以包括在具有p型导电性的衬底10中的n型阱13、在n型阱13中彼此间隔开的n型源极/漏极杂质区15S和15D、栅极电介质层GI、以及栅电极GE。
n型阱13可以被提供在外围电路区PCR中。器件隔离层11可以限定n型阱13处的有源区域ACT。栅电极GE可以具有跨越有源区域ACT并在第一方向D1上延伸的线形形状。如上所讨论地，栅电极GE可以改变为各种形状。栅极电介质层GI可以插置在n型阱13与栅电极GE之间。n型阱13可以在其中提供有设置在栅电极GE的彼此相反侧上的n型源极/漏极杂质区15S和15D。n型源极/漏极杂质区15S和15D可以具有其浓度高于n型阱13的浓度的n型杂质。
第一下插塞20a可以穿透第一层间电介质层110以与栅电极GE联接，第二下插塞20b可以穿透第一层间电介质层110以与源极/漏极杂质区15S和15D联接。
在第一层间电介质层110上，中间线25可以联接到沿着第一方向D1布置的第一下插塞20a。中间线25可以由第一层间电介质层110上的第二层间电介质层120覆盖。
第一电源线ML1和第二电源线ML2可以在第二层间电介质层120上在第二方向D2上延伸。第一电源线ML1可以通过穿透第二层间介质层120的第一上插塞30a联接到中间线25。例如，第一电源线ML1可以被提供以地电压(或负电压VG)，然后地电压(或负电压VG)可以通过第一上插塞30a、中间线25和第一下插塞20a被施加到栅电极GE。
第二电源线ML2可以通过穿透第二层间电介质层120的第二上插塞30b联接到对应的第二下插塞20b。例如，第二电源线ML2可以被提供以电源电压(或正电压VDS)，然后电源电压(或正电压VDS)可以通过第二上插塞30b和第二下插塞20b被施加到源极/漏极杂质区15S和15D。
在一些示例实施方式中，地电压(或负电压VG)可以被施加到栅电极GE，电源电压(或正电压VDS)可以被施加到源极/漏极杂质区15S和15D。因此，栅电极GE下面的n型阱13中存在的电子可以被推开远离栅电极GE，并且填充有空穴的耗尽层可以形成在栅极电介质层GI下面。可以形成通过栅极电介质层GI的电容器以及通过耗尽层的电容器。
此外，由于第一下插塞20a设置于在第二方向D2上彼此相邻的第二下插塞20b之间，因此彼此相邻的第一下插塞20a和第二下插塞20b可以联接为在第二方向D2上形成垂直电容器C2。
图19是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。图20是沿图19的线I-I'和II-II'截取的剖视图。为了描述的简洁，将省略对前述特征的描述。
参照图19和20，外围电路区PCR可以在其上提供有包括MOS电容器和垂直电容器的电力电容器结构CAP。MOS电容器可以包括在具有p型导电性的衬底10中的n型阱13、在n型阱13中彼此间隔开的n型源极/漏极杂质区15S和15D、多个栅电极GEa和GEb、以及栅极电介质层GI。
n型阱13可以被提供在外围电路区PCR中。器件隔离层11可以限定n型阱13处的有源区域ACT。栅电极GEa和GEb可以具有跨越有源区域ACT并在第二方向D2上延伸的线形形状。在一些示例实施方式中，第一栅电极GEa和第二栅电极GEb可以在源极/漏极杂质区15S和15D之间彼此间隔开地设置。第一栅电极GEa和第二栅电极GEb可以在第一方向D1上交替地设置。栅极电介质层GI可以被提供在衬底10与栅电极GEa和GEb之间。
第一下插塞20a可以穿透第一层间电介质层110以与第一栅电极GEa及源极/漏极杂质区15S和15D联接。第二下插塞20b可以穿透第一层间电介质层110以与第二栅电极GEb联接。在俯视图中，第一下插塞20a和第二下插塞20b可以在第一方向D1上交替地布置。
第一层间电介质层110可以在其上提供有对应于第一栅电极GEa的第一中间线25a并且还提供有对应于第二栅电极GEb的第二中间线25b。
第一电源线ML1和第二电源线ML2可以在第二层间电介质层120上在第一方向D1上延伸。
第一上插塞30a可以将第一下插塞20a连接到第一电源线ML1，第二上插塞30b可以将第二下插塞20b连接到第二电源线ML2。例如，第一电源线ML1可以提供以电源电压(或正电压)，第二电源线ML2可以提供以地电压(或负电压)。就是说，电源电压可以被施加到第一栅电极GEa及源极/漏极杂质区15S和15D，地电压可以被施加到第二栅电极GEb。因此，n型阱13可以在其中提供有在对应的第二栅电极GEb下面的耗尽层。换言之，通过栅极电介质层GI的电容器和通过耗尽层的电容器可以形成在n型阱13与第二栅电极GEb之间。
此外，由于第一下插塞20a电连接到第一电源线ML1，第二下插塞20b电连接到第二电源线ML2，因此彼此相邻的第一下插塞20a和第二下插塞20b可以在第一方向D1上形成垂直电容器C1。
根据发明构思的一些示例实施方式，电力电容器结构可以包括MOS电容器和多个垂直电容器。垂直电容器可以包括联接到MOS电容器的第一端子的第一下插塞和联接到MOS电容器的第二端子的第二下插塞。多对相邻的第一下插塞和第二下插塞可以在第一方向和第二方向上构成垂直电容器。在第一方向和第二方向上的垂直电容器可以并联电连接，使得可以增大电力电容器结构的电容。因此，随着电力电容器结构的电容在有限的区域内增大，可以向三维半导体器件提供稳定的电力。
虽然已经描述了发明构思的一些示例实施方式，但是所描述的实施方式仅是为了说明的目的，不是为了限制的目的。本领域技术人员将理解，可以进行各种各样的改变和修改而不背离权利要求的精神和范围。
本申请要求享有2016年11月28日提交的韩国专利申请第10-2016-0159577号的优先权，其全部内容通过引用合并于此。

Claims (25)

1.一种三维半导体器件，包括：
包括单元阵列区和外围电路区的半导体衬底；
在所述半导体衬底上的电极结构，所述电极结构包括垂直堆叠在所述单元阵列区上的多个电极；
在所述外围电路区上的MOS电容器；
覆盖所述电极结构和所述MOS电容器的层间电介质层；
在所述层间电介质层上的第一电源线和第二电源线，所述第一电源线和所述第二电源线在第一方向上彼此间隔开并在交叉所述第一方向的第二方向上延伸；
穿透所述层间电介质层的多个第一下插塞，所述多个第一下插塞连接到所述第一电源线和所述MOS电容器的第一端子；以及
穿透所述层间电介质层的多个第二下插塞，所述多个第二下插塞连接到所述第二电源线和所述MOS电容器的第二端子，
所述第二电源线在所述多个第一下插塞中的在所述第一方向和所述第二方向中的一个方向上与所述多个第二下插塞中的一些相邻的一个第一下插塞上。
2.根据权利要求1所述的三维半导体器件，其中所述多个第一下插塞和所述多个第二下插塞具有大于所述电极结构的垂直厚度的垂直长度。
3.根据权利要求1所述的三维半导体器件，其中
所述第一电源线在所述多个第二下插塞中的一个之上。
4.根据权利要求1所述的三维半导体器件，其中
所述多个第二下插塞包括在所述第一方向上彼此相邻的第一对第二下插塞和在所述第二方向上彼此相邻的第二对第二下插塞，
所述多个第一下插塞中的所述一个第一下插塞在所述第一对第二下插塞之间，以及
所述多个第一下插塞中的第二个在所述第二对第二下插塞之间。
5.根据权利要求1所述的三维半导体器件，还包括：
将所述多个第一下插塞连接到所述第一电源线的第一上插塞，所述第一电源线在所述第一上插塞中的一些上；以及
将所述多个第二下插塞连接到所述第二电源线的第二上插塞，所述第二电源线在所述第二上插塞中的一些上。
6.根据权利要求1所述的三维半导体器件，其中所述MOS电容器包括：
栅电极，其在所述半导体衬底的在所述半导体衬底中的杂质区之间的部分上；以及
在所述半导体衬底与所述栅电极之间的栅极电介质层，其中
所述第一下插塞联接到所述栅电极，以及
所述第二下插塞联接到所述杂质区。
7.一种三维半导体器件，包括：
在半导体衬底上的MOS电容器，所述MOS电容器包括第一端子和第二端子；
覆盖所述MOS电容器的层间电介质层；
穿透所述层间电介质层的第一下插塞，所述第一下插塞联接到所述MOS电容器的所述第一端子；
穿透所述层间电介质层的第二下插塞，所述第二下插塞联接到所述MOS电容器的所述第二端子；
在所述层间电介质层上的第一电源线和第二电源线，所述第一电源线和所述第二电源线在第一方向上彼此间隔开并在交叉所述第一方向的第二方向上延伸，所述第一电源线电连接到所述第一下插塞，所述第二电源线电连接到所述第二下插塞，
所述第二电源线在所述第一下插塞中的在所述第一方向和所述第二方向中的一个方向上与所述第二下插塞相邻的一个第一下插塞上。
8.根据权利要求7所述的三维半导体器件，其中所述第二下插塞中的一个在所述第一方向和所述第二方向中的至少一个上与所述第一下插塞相邻。
9.根据权利要求7所述的三维半导体器件，还包括：
将所述第一下插塞连接到所述第一电源线的第一上插塞，所述第一电源线在所述第一上插塞中的一些上；以及
将所述第二下插塞连接到所述第二电源线的第二上插塞，所述第二电源线在所述第二上插塞中的一些上。
10.根据权利要求7所述的三维半导体器件，其中所述第一下插塞中的至少一个在所述第一方向和所述第二方向中的一个方向上与所述第二下插塞中的一些相邻。
11.根据权利要求7所述的三维半导体器件，其中所述MOS电容器包括：
栅电极，其在所述半导体衬底的在所述半导体衬底中的杂质区之间的部分上；
在所述半导体衬底与所述栅电极之间的栅极电介质层，其中
所述第一下插塞联接到所述栅电极，以及
所述第二下插塞联接到所述杂质区。
12.根据权利要求11所述的三维半导体器件，其中所述栅电极包括在所述第一方向上延伸的第一部分和在所述第二方向上延伸的第二部分。
13.根据权利要求12所述的三维半导体器件，其中
所述第一下插塞中的所述一个第一下插塞在一对所述第二下插塞之间，并且所述对第二下插塞在所述第二电源线下面。
14.根据权利要求13所述的三维半导体器件，还包括：
在所述第一电源线和所述第二电源线下面在所述第一方向上延伸的中间线，
其中所述中间线联接到所述第一下插塞中的所述一个第一下插塞。
15.根据权利要求11所述的三维半导体器件，其中在俯视图中，所述杂质区围绕所述栅电极。
16.根据权利要求15所述的三维半导体器件，其中
所述第一下插塞中的一个第一下插塞在一对所述第二下插塞之间，以及
所述对第二下插塞在所述第一电源线下面。
17.根据权利要求16所述的三维半导体器件，还包括：
在所述第一电源线和所述第二电源线下面在所述第一方向上延伸的中间线，
其中所述中间线联接到所述第二下插塞中的所述对第二下插塞中的一个。
18.根据权利要求7所述的三维半导体器件，还包括：
在所述衬底上的电极结构；以及
覆盖所述电极结构的层间电介质层，其中
所述半导体衬底包括单元阵列区和外围电路区，
所述MOS电容器在所述外围电路区上，以及
所述电极结构包括垂直堆叠在所述半导体衬底上的多个电极。
19.根据权利要求18所述的三维半导体器件，其中所述第一下插塞和所述第二下插塞具有大于所述电极结构的垂直厚度的垂直长度。
20.根据权利要求7所述的三维半导体器件，其中
在所述第一方向上彼此相邻的所述第一下插塞和所述第二下插塞限定第一垂直电容器，
在所述第二方向上彼此相邻的所述第一下插塞和所述第二下插塞限定第二垂直电容器，以及
所述第一垂直电容器和所述第二垂直电容器彼此并联电连接。
21.一种三维半导体器件，包括：
包括单元阵列区和外围电路区的衬底，所述衬底在所述外围电路区中包括杂质区；
栅极结构，其在所述外围电路区的紧邻所述杂质区的部分上，所述栅极结构包括在栅极电介质层上的栅电极；
覆盖所述栅极结构的层间电介质层；
在所述外围电路区之上在所述层间电介质层上的多个电源线，所述多个电源线包括彼此间隔开的第一电源线和第二电源线；以及
在所述外围电路区上的多个下插塞，
所述多个下插塞垂直地穿过所述层间电介质层延伸，所述多个下插塞包括在所述栅极结构上并电连接到所述第一电源线的至少一个第一下插塞，
所述多个下插塞包括电连接到所述第二电源线并布置在所述第二电源线与所述衬底的所述外围电路区之间的至少一个第二下插塞。
22.根据权利要求21所述的三维半导体器件，其中
所述第一电源线和所述第二电源线在第一方向上彼此间隔开，
所述第一电源线和所述第二电源线在交叉所述第一方向的第二方向上延伸，
所述至少一个第一下插塞包括包含在所述第一电源线下面的所述栅极结构上在所述第二方向上彼此间隔开的三个第一下插塞的第一列和包含在所述第二电源线下面的所述栅极结构上的第一下插塞的第二列，
所述至少一个第二下插塞包括包含在所述第二电源线下面的所述杂质区上的第二下插塞的第一行，
第一垂直电容器由所述第一行中的在所述第一方向上与所述第一列中的所述三个第一下插塞中的一个间隔开的第二下插塞限定，以及
第二垂直电容器由所述第一行中的在所述第二方向上与所述第二列中的所述第一下插塞间隔开的第二下插塞限定。
23.根据权利要求21所述的三维半导体器件，其中
所述第一电源线和所述第二电源线在第一方向上彼此间隔开，
所述第一电源线和所述第二电源线在交叉所述第一方向的第二方向上延伸，
所述至少一个第二下插塞包括包含在所述第二电源线下面的所述杂质区上在所述第二方向上彼此间隔开的三个第二下插塞的第一列以及包含在所述第一电源线下面的所述杂质区上的一对第二下插塞的第二列，
所述至少一个第一下插塞包括包含在所述第一电源线下面的所述栅极结构上的第一下插塞的第一行，
第一垂直电容器由所述第一行中的在所述第一方向上与所述第一列中的所述三个第二下插塞中的一个间隔开的所述第一下插塞限定，以及
一对第二垂直电容器由所述第一行中的布置在所述第二列中的所述对第二下插塞之间的所述第一下插塞限定。
24.根据权利要求21所述的三维半导体器件，其中
所述第一电源线和所述第二电源线在第一方向上彼此间隔开，
所述第一电源线和所述第二电源线在交叉所述第一方向的第二方向上延伸，
所述至少一个第一下插塞包括包含在所述栅极结构上在所述第一方向上彼此间隔开的三个第一下插塞的第一行，
所述至少一个第二下插塞包括包含在所述杂质区上在所述第一方向上彼此间隔开的三个第二下插塞的第一行，
所述包含三个第一下插塞的第一行在所述第二方向上与所述包含三个第二下插塞的第一行间隔开，
所述第一电源线跨越所述包含三个第一下插塞的第一行和所述包含三个第二下插塞的第一行当中的一个第一下插塞和一个第二下插塞，以及
所述第二电源线跨越所述包含三个第一下插塞的第一行和所述包含三个第二下插塞的第一行当中的不同的第一下插塞和不同的第二下插塞。
25.根据权利要求21所述的三维半导体器件，还包括：
在所述单元阵列区上的存储单元阵列，其中
所述层间电介质层覆盖所述存储单元阵列，
所述第一电源线和所述第二电源线在第一方向上彼此间隔开并在交叉所述第一方向的第二方向上延伸，
所述存储单元阵列包括垂直地一个堆叠在另一个之上的多个电极、以及穿过所述多个电极在所述垂直方向上延伸的多个垂直结构、以及在所述多个电极与所述多个垂直结构之间的数据存储层，以及
所述多个下插塞具有大于所述多个电极的垂直厚度的垂直长度。
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