KR102550789B1 - 반도체 장치 - Google Patents

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KR102550789B1 KR1020160037078A KR20160037078A KR102550789B1 KR 102550789 B1 KR102550789 B1 KR 102550789B1 KR 1020160037078 A KR1020160037078 A KR 1020160037078A KR 20160037078 A KR20160037078 A KR 20160037078A KR 102550789 B1 KR102550789 B1 KR 102550789B1
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윤동규
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Abstract

반도체 장치가 제공된다. 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역에 배치되며, 제 1 방향으로 연장되는 비트 라인에 연결된 복수 개의 셀 스트링들을 포함하는 셀 어레이; 상기 주변 회로 영역에 배치되며, 상기 제 1 방향과 교차하고 상기 기판의 상부면에 평행한 제 2 방향을 따라 배열된 복수 개의 표준 셀들을 포함하는 표준 셀 행; 상기 제 1 방향으로 장축을 가지며, 상기 표준 셀들과 전기적으로 연결되는 제 1 연결 라인들; 및 상기 제 2 방향을 따라 연장되며, 상기 제 1 연결 라인들을 통해 상기 복수 개의 표준 셀들과 연결되는 하부 전원 라인들을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 3차원 반도체 메모리 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 발전함에 따라, 반도체 소자의 특성에 대한 요구치가 증가되고 있다. 예컨대, 보다 빠르게 동작하는 반도체 소자에 대한 요구가 증가되고 있으며, 및/또는 우수한 신뢰성을 갖는 반도체 소자에 대한 요구가 증가되고 있다. 하지만, 반도체 소자의 고집적화 경향으로 반도체 소자 내 패턴들이 점점 미세해지고 있다. 선폭의 감소로 인하여, 고속화된 반도체 소자 및/또는 우수한 신뢰성을 갖는 반도체 소자의 구현이 점점 어려워지고 있다.
<선행기술문헌>
선행문헌1) 미국등록특허 7,240,314
선행문헌2) 미국등록특허 8,933,502
선행문헌3) 미국공개특허 2013-0248975
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역에 배치되며, 제 1 방향으로 연장되는 비트 라인에 연결된 복수 개의 셀 스트링들을 포함하는 셀 어레이; 상기 주변 회로 영역에 배치되며, 상기 제 1 방향과 교차하고 상기 기판의 상부면에 평행한 제 2 방향을 따라 배열된 복수 개의 표준 셀들을 포함하는 표준 셀 행; 상기 제 1 방향으로 장축을 가지며, 상기 표준 셀들과 전기적으로 연결되는 제 1 연결 라인들; 및 상기 제 2 방향을 따라 연장되며, 상기 제 1 연결 라인들을 통해 상기 복수 개의 표준 셀들과 연결되는 하부 전원 라인들을 포함한다.
실시예들에 따르면, 상기 하부 전원 라인들은 상기 기판의 상부면으로부터 제 1 높이에 배치될 수 있다. 여기서, 상기 반도체 장치는: 상기 기판의 상부면으로부터 상기 제 1 높이보다 큰 제 2 높이에서, 상기 하부 전원 라인들과 나란히 연장되는 상부 전원 라인들; 및 상기 기판의 상부면으로부터 상기 제 1 높이보다 크고 상기 제 2 높이보다 작은 제 3 높이에 배치되며, 상기 제 1 방향으로 연장되어 상기 상부 전원 라인들과 상기 하부 전원 라인들을 연결하는 제 2 연결 라인들을 더 포함한다.
실시예들에 따르면, 상기 상부 전원 라인들 간의 피치(pitch)는 상기 하부 전원 라인들 간의 피치보다 클 수 있다.
실시예들에 따르면, 상기 하부 전원 라인들은 상기 제 1 방향으로 서로 번갈아 배열되는 제 1 하부 전원 라인들 및 제 2 하부 전원 라인들을 포함하고, 상기 상부 전원 라인들은 상기 제 1 방향으로 서로 번갈아 배열되는 제 1 상부 전원 라인들 및 제 2 상부 전원 라인들을 포함할 수 있다. 여기서, 상기 제 1 하부 전원 라인들은 상기 제 2 연결 라인들 중 어느 하나를 통해 상기 제 1 상부 전원 라인들과 연결되고, 상기 제 2 하부 전원 라인들은 상기 제 2 연결 라인들 중 다른 어느 하나를 통해 상기 제 2 상부 전원 라인들과 연결될 수 있다.
실시예들에 따르면, 상기 표준 셀들 각각은 상기 제 1 방향으로 동일한 길이를 가지며, 상기 제 1 연결 라인들의 상기 제 1 방향으로 길이는 상기 표준 셀의 길이보다 작을 수 있다.
실시예들에 따르면, 상기 셀 어레이는 상기 제 2 방향으로 연장되며, 상기 기판의 상부 면에 대해 수직하는 제 3 방향을 따라 적층된 복수 개의 워드 라인들; 상기 제 3 방향으로 연장되어 상기 워드 라인들을 관통하는 복수 개의 수직 구조체들; 및 상기 워드 라인들과 상기 수직 구조체들 사이에 배치된 데이터 저장막을 포함할 수 있다.
실시예들에 따르면, 상기 표준 셀 행은 인접하는 상기 표준 셀들 사이에 더미 영역을 포함하고, 상기 반도체 장치는 상기 표준 셀 행의 상기 더미 영역에서 상기 제 1 연결 라인들과 동일한 높이에 배치된 더미 라인들을 더 포함하되, 상기 더미 라인들은 상기 하부 전원 라인들과 각각 병렬적으로 연결될 수 있다.
실시예들에 따르면, 상기 더미 라인들은 상기 제 2 방향으로 상기 하부 전원 라인들과 나란히 연장될 수 있다.
실시예들에 따르면, 상기 더미 라인들은 상기 제 1 방향으로 상기 하부 전원 라인들을 가로지를 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판의 상부면으로부터 제 1 높이에서 제 1 방향을 따라 연장되며, 상기 제 1 방향과 교차하는 제 2 방향을 따라 번갈아 배열된 제 1 및 제 2 하부 전원 라인들; 상기 기판의 상부면으로부터 상기 제 1 높이보다 큰 제 2 높이에서 상기 제 2 방향을 따라 연장되며, 상기 제 1 방향을 따라 번갈아 배열된 제 1 및 제 2 상부 전원 라인들로서, 상기 제 1 상부 전원 라인들은 상기 제 1 하부 전원 라인들과 전기적으로 연결되고, 상기 제 2 상부 전원 라인들은 상기 제 2 하부 전원 라인들과 전기적으로 연결되는 것; 및 상기 제 1 높이보다 작은 제 3 높이에서, 상기 제 1 및 제 2 하부 전원 라인들과 전기적으로 병렬 연결된 더미 연결 라인들을 포함할 수 있다.
실시예들에 따르면, 상기 기판 상에 상기 제 1 방향을 따라 배열된 복수 개의 표준 셀들을 포함하는 복수 개의 표준 셀 행들; 및 상기 제 1 높이에서 상기 표준 셀들과 전기적으로 연결되며, 상기 제 2 방향으로 장축을 갖는 복수 개의 연결 라인들을 더 포함할 수 있다. 여기서, 상기 제 1 및 제 2 하부 전원 라인들은 상기 복수 개의 표준 셀 행들 각각 상에 한 쌍이 배치될 수 있다.
실시예들에 따르면, 상기 더미 연결 라인들은 상기 제 1 및 제 2 하부 전원 라인들과 나란하게 상기 제 1 방향으로 연장될 수 있다.
실시예들에 따르면, 상기 더미 연결 라인들은 상기 제 1 및 제 2 상부 전원 라인들과 나란하게 상기 제 2 방향으로 연장될 수 있다.
실시예들에 따르면, 상기 표준 셀 행들 각각은 인접하는 상기 표준 셀들 사이에 더미 영역을 포함하며, 상기 더미 연결 라인들은 상기 더미 영역 상에 배치될 수 있다.
실시예들에 따르면, 상기 제 1 방향을 따라 연장되며, 상기 기판 상에 수직적으로 적층된 복수 개의 워드 라인들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하는 복수 개의 수직 구조체들; 상기 워드 라인들과 상기 수직 구조체들 사이에 배치되는 데이터 저장막; 및 상기 적층 구조체 상에서 상기 제 2 방향을 따라 연장되며, 상기 수직 구조체들과 전기적으로 연결되는 비트 라인들 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 주변 회로 영역의 표준 셀들이 비트 라인들과 나란한 방향으로 장축을 갖는 연결 라인들을 이용하여 설계될 수 있다. 이에 따라, 표준 셀들에 전원 전압 및 접지 전압을 제공하는 전원 라인들이 서로 다른 층들에 나누어 배치될 수 있다. 그러므로, 제한된 면적 내에 배치되는 전원 라인들의 집적도가 보다 향상될 수 있다.
또한, 표준 셀들과 연결된 전원 라인들 아래에 더미 연결 라인들을 배치하고, 전원 라인들과 연결 라인들을 전기적으로 병렬 연결함으로써, 전원 라인들의 저항을 줄일 수 있다. 이에 따라, 표준 셀들에 제공되는 전원 전압의 전압 강하를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로를 간략히 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 주변 회로 영역의 일부분을 나타내는 평면도들이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 4의 I-I'선 및 II-II'선을 따라 자른 단면이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 4의 III-III' 선을 따라 자른 단면이다.
도 8a 및 도 8b는 도 7의 A 부분을 확대한 도면들이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로를 나타내는 평면도이다.
도 10 및 도 11은 도 9에 도시된 주변 회로의 일부분을 확대하여 나타내는 평면도들이다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로 영역에 배치되는 배선들의 레이아웃이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로 영역에 배치되는 배선들을 나타내는 사시도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이들(CAR)과 로우 디코더들(ROW DEC), 페이지 버퍼들(PB), 및 주변 회로들(PERI)을 포함할 수 있다.
셀 어레이들(CAR)은 3차원적으로 배열되는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결되는 비트라인들 및 워드라인들을 포함할 수 있다. 로우 디코더(ROW DEC)는 외부에서 입력된 어드레스를 디코딩하여 워드라인들 중 어느 하나를 선택할 수 있다. 페이지 버퍼(PB)는 비트 라인들을 통해 메모리 셀 어레이(CAR)와 연결되어, 메모리 셀들에 저장된 정보를 판독한다. 페이지 버퍼(PB)는 컬럼 디코더(미도시)로부터 디코딩된 어드레스에 따라 선택된 비트라인과 연결될 수 있다.
주변회로들(PERI)은 제어 신호들에 응답하여 메모리 셀들의 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다. 주변회로들(PERI)은 AND, OR, NAND, NOR, 인버터(inverter), 플립플롭(flip-flop) 및 래치(latch) 등과 등과 같은 다양한 논리 회로들을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 3차원 반도체 메모리 장치의 셀 어레이(CAR)는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드 라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WL3)이 배치될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로를 간략히 나타내는 도면이다.
도 3을 참조하면, 3차원 반도체 메모리 장치의 주변 회로(PERI)는 복수 개의 표준 셀 행들(SCR)을 포함하며, 표준 셀 행들(SCR) 각각은 복수 개의 표준 셀들(SC)을 포함한다. 각각의 표준 셀 행들(SCR)에서, 표준 셀들(SC)은 특정 논리 소자를 구현하기 위한 정보들을 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 표준 셀들(SC) 각각은 AND, OR, NOR, INV(inverter) 등과 같은 논리 회로들을 포함할 수 있다. 그리고, 다양한 표준 셀들(SC)은 결합되어 하나의 기능 회로를 구성할 수 있다. 즉, 표준 셀들(SC)은 그 기능에 따라 다양한 크기를 가질 수 있다.
나아가, 표준 셀들(SC)은 동일한 단위 길이를 갖되, 그 기능에 따라 폭이 다를 수 있다. 실시예들에 따르면, 각 표준 셀 행(SCR)에 배치되는 표준 셀들(SC)은 제 1 방향(D1)을 따라 배열될 수 있으며, 제 1 방향(D1)에서 폭이 서로 다를 수 있다. 그리고, 표준 셀들(SC)은 제 2 방향(D2)에서 동일한 단위 길이(L)를 가질 수 있으며, 표준 셀 행들(SCR)은 제 2 방향(D2)을 따라 배열될 수 있다. 표준 셀(SC)의 단위 길이(L)는 표준 셀(SC)에 포함되는 NMOS/PMOS의 크기 및 배선들의 최소 선폭 등에 따라 결정될 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 5a 및 도 5b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서 주변 회로 영역의 일부분을 나타내는 평면도들이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 4의 I-I'선 및 II-II'선을 따라 자른 단면이다. 도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 4의 III-III' 선을 따라 자른 단면이다. 도 8a 및 도 8b는 도 7의 A 부분을 확대한 도면들이다.
도 4, 도 6, 및 도 7을 참조하면, 기판(10)은 셀 어레이 영역(R1) 및 주변 회로 영역(R2)을 포함하며, 반도체 물질로 이루어질 수 있다. 예를 들어, 기판(10)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
실시예들에 따르면, 셀 어레이 영역(R1)의 기판(10) 상에 도 2를 참조하여 설명된 셀 어레이(CAR)가 배치될 수 있다. 그리고, 주변 회로 영역(R2)의 기판(10) 상에 도 3을 참조하여 설명된 표준 셀 행들(SCR)이 배치될 수 있다.
상세하게, 셀 어레이 영역(R1)에 배치되는 셀 어레이는 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)에서 서로 이격되는 적층 구조체들(ST), 적층 구조체들(ST)을 관통하는 수직 구조체들(VS), 적층 구조체들(ST)과 수직 구조체들(VS) 사이에 배치되는 데이터 저장막(DS), 및 적층 구조체들(ST) 상에서 제 2 방향(D2)으로 연장되는 비트 라인들(BL)을 포함할 수 있다.
보다 상세하게, 적층 구조체들(ST) 각각은 기판(10) 상에 수직적으로 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다. 예를 들어, 전극들(EL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 또한, 절연막들(ILD)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막과 같은 절연 물질을 포함할 수 있다. 적층 구조체들(ST)에서 전극들(EL)은 도 2를 참조하여 설명된 접지 선택 라인(GSL), 워드 라인들(WL), 및 스트링 선택 라인들(SSL)로 사용될 수 있다.
적층 구조체들(ST)은 전극들(EL)과 로우 디코더(도 1의 ROW DEC 참조) 간의 전기적 연결을 위해 셀 어레이 영역(R1)의 가장자리 부분에서 계단식 구조(stepwise structure)를 가질 수 있다. 예를 들어, 적층 구조체들(ST)은 제 1 방향(D1)을 따라 내려가는 형태의 계단식 구조를 가질 수 있다. 나아가, 계단식 구조를 갖는 적층 구조체들(ST)의 일부분들 상에 전극들(EL)과 로우 디코더(도 1의 ROW DEC 참조)를 연결하는 배선 구조체가 배치될 수 있다. 배선 구조체는 전극들(EL) 각각에 접속되는 콘택 플러그들(CPLG) 및 배선들을 포함할 수 있다.
나아가, 셀 어레이 영역(R1)의 기판(10) 상에 적층 구조체들(ST)을 관통하는 수직 구조체들(VS)이 배치될 수 있다. 수직 구조체들(VS)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 지그재그 형태로 배열되거나, 매트릭스 형태로 배열될 수 있다. 수직 구조체들(VS)의 상단에는 비트라인 콘택 플러그와 접속되는 콘택 패드가 위치할 수 있다.
일 예로, 수직 구조체들(VS) 각각은, 도 8a에 도시된 바와 같이, 기판(10)과 접촉하는 제 1 반도체 패턴(SP1) 및 제 1 반도체 패턴(SP1)과 전극들 사이에 개재되는 제 2 반도체 패턴(SP2)을 포함할 수 있다.
제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 기판(10)과 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 기판(10)을 전기적으로 연결할 수 있다. 그리고, 제 1 반도체 패턴(SP1)의 바닥면은 기판(10)의 상부면보다 낮은 레벨에 위치할 수 있다. 제 1 반도체 패턴(SP1)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제 1 반도체 패턴(SP1)의 하단은 닫힌 상태(closed state)일 수 있으며, 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 이와 달리, 제 1 반도체 패턴(SP1)는 원 기둥(pillar) 형태를 가질 수도 있다.
제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제 2 반도체 패턴(SP2)의 하부면은 제 1 반도체 패턴(SP1)의 하부면보다 위에 위치할 수 있으며, 기판(10)과 이격될 수 있다. 이와 달리, 제 2 반도체 패턴(SP2)은 기판(10)과 직접 접촉할 수도 있다.
제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다. 다른 예로, 수직 구조체들(VS) 각각은, 도 8b에 도시된 바와 같이, 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 기판(10)과 직접 접촉할 수 있으며, 적층 구조체(ST)의 최하층 전극(EL)을 관통할 수 있다. 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다.
일 예에서, 하부 및 상부 반도체 패턴들(LSP, USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 서로 다른 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
실시예들에 따르면, 데이터 저장막(DS)이 적층 구조체들(ST)과 수직 구조체들(VS) 사이에 배치될 수 있다. 데이터 저장막(DS)은 도 8a 및 도 8b에 도시된 바와 같이, 적층 구조체들(ST)을 관통하는 수직 절연층(VL) 및 전극들(EL)과 수직 절연층(VL) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장되는 수평 절연층(HL)을 포함할 수 있다.
실시예들에 따르면, 공통 소오스 영역(CSR)이 적층 구조체들(ST) 사이의 기판(10) 내에 제공될 수 있다. 공통 소오스 영역(CSR)은 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다. 기판(10) 내에 형성된 공통 소오스 영역들(CSR)은 도 2를 참조하여 설명된 공통 소오스 라인들(CSL)로 사용될 수 있다.
공통 소오스 플러그(CSP)가 공통 소오스 영역(CSR)에 접속될 수 있으며, 공통 소오스 플러그(CSP)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 다른 예로, 공통 소오스 플러그(CSP)가 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다.
매립 절연막(20)이 전극 구조체들(ST) 및 수직 구조체들(VS)을 덮을 수 있으며, 캡핑 절연막(30)이 매립 절연막(20) 상에서 공통 소오스 플러그들(CSP)을 덮을 수 있다.
실시예들에 따르면, 캡핑 절연막(30) 상에 인접하는 수직 구조체들(VS)을 전기적으로 연결하는 보조 배선들(SBL)이 배치될 수 있다. 보조 배선들(SBL)은 제 2 방향(D2)에서 장축을 갖되 서로 다른 길이를 가질 수 있다.
캡핑 절연막(30) 상에 보조 배선들(SBL)을 덮는 제 1 층간 절연막(40)이 배치될 수 있으며, 제 1 층간 절연막(40) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 연장될 수 있으며, 비트 라인 콘택 플러그들을 통해 보조 배선들(SBL)과 연결될 수 있다.
실시예들에 따르면, 주변 회로 영역(R2)의 기판(10) 상에 표준 셀 행들(SCR)이 제 2 방향(D2)을 따라 배치될 수 있으며, 각각의 표준 셀 행들(SCR)은 제 1 방향(D1)을 따라 배열된 복수 개의 표준 셀들(SC)을 포함할 수 있다.
보다 상세하게, 도 5a, 도 5b, 및 도 6을 참조하면, 주변 회로 영역(R2)에서 기판(10)은 제 1 및 제 2 표준 셀들(SC1, SC2)을 포함할 수 있다. 제 1 및 제 2 표준 셀들(SC1, SC2)은 미리 정해진 디자인 룰에 따라 도 5a 및 도 5b에 도시된 바와 같이 직사각형의 형태를 가질 수 있다. 제 1 및 제 2 표준 셀들(SC1, SC2)은 제 1 방향(D1)에서 서로 다른 폭을 가질 수 있으며, 제 2 방향(D2)에서 동일한 단위 길이(L)를 가질 수 있다. 제 1 및 제 2 표준 셀들(SC1, SC2) 각각은 다양한 크기의 MOS 트랜지스터들을 포함할 수 있다.
각각의 제 1 및 제 2 표준 셀들(SC1, SC2)은 NMOS 영역 및 PMOS 영역을 포함할 수 있으며, 소자 분리막(11)에 의해 정의된 활성 영역들(ACT)을 포함할 수 있다. 또한, 제 1 및 제 2 표준 셀들(SC1, SC2)은 활성 영역(ACT)을 가로지르는 게이트 전극(GE) 및 게이트 전극(GE)의 양측에 불순물 영역들(10s, 10d)을 포함할 수 있다.
실시예들에 따르면, 주변 회로 영역(R2)에 배치된 표준 셀들(SC, SC1, SC2)은 매립 절연막(20) 및 캡핑 절연막(30)에 의해 커버될 수 있다.
실시예들에 따르면, 주변 회로 영역(R2)에서 제 1 연결 라인들(110)이 표준 셀들(SC, SC1, SC2)과 연결될 수 있다. 도 5a 및 도 6을 참조하면, 제 1 연결 라인들(110)은 활성 영역(ACT), 게이트 전극(GE), 및 불순물 영역들(10s, 10d)에 접속될 수 있다.
제 1 연결 라인들(110)은 기판(10)으로부터 제 1 높이(H1)에 배치될 수 있으며, 비트 라인들(BL)과 나란하게 제 2 방향(D2)에서 장축을 가질 수 있다. 예를 들어, 제 1 연결 라인들(110)은 셀 어레이 영역(R1)에 배치된 보조 배선들(SBL)과 실질적으로 동일한 높이(H1)에 위치할 수 있다. 즉, 제 1 연결 라인들(110)은 셀 어레이 영역(R1)의 보조 배선들(SBL)과 동시에 형성될 수 있다. 그리고, 제 1 연결 라인들(110)은 매립 절연막(20) 및 캡핑 절연막(30)을 관통하는 콘택 플러그들(PPLG)을 통해 표준 셀들(SC, SC1, SC2)에 전기적으로 연결될 수 있다. 제 1 연결 라인들(110)은 제 2 방향(D2)에서 표준 셀들(SC, SC1, SC2)의 길이(L)보다 작은 길이를 가질 수 있다. 제 1 연결 라인들(110)은, 예를 들어, 도핑된 반도체, 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 및/또는 금속-반도체 화합물(ex, 티타늄실리사이드, 텅스텐실리사이드, 니켈실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
주변 회로 영역(R2)에서, 하부 전원 라인들(120, 120a, 120b)이 제 1 연결 라인들(110) 상에 배치될 수 있다. 실시예들에서, 하부 전원 라인들(120, 120a, 120b)은 제 1 방향(D1)을 따라 연장되어 제 1 연결 라인들(110)을 가로지를 수 있다. 일 예로, 하부 전원 라인들(120, 120a, 120b)은 제 1 층간 절연막(40) 상에 배치될 수 있다. 즉, 하부 전원 라인들(120, 120a, 120b)은 셀 어레이 영역(R1)에 배치된 비트 라인들(BL)과 동일한 높이에 배치될 수 있다.
하부 전원 라인들(120, 120a, 120b)은 표준 셀들(SC, SC1, SC2)에 제 1 전원(예를 들어, 접지 전압)을 제공하는 제 1 하부 전원 라인들(120a) 및 표준 셀들(SC, SC1, SC2)에 제 2 전원(예를 들어, 전원 전압; VDD)을 제공하는 제 2 하부 전원 라인들(120b)을 포함할 수 있다.
한 쌍의 제 1 및 제 2 하부 전원 라인들(120a, 120b)은 각 표준 셀 행(SCR)을 가로지를 수 있다. 그리고, 제 1 및 제 2 하부 전원 라인들(120a, 120b) 각각은 콘택 플러그를 통해 각 표준 셀(SC, SC1, SC2)에 연결된 제 1 연결 라인들(110)과 선택적으로 연결될 수 있다. 다시 말해, 각 표준 셀 행(SCR)에 배치된 표준 셀들(SC1, SC2)은 한 쌍의 제 1 및 제 2 하부 전원 라인들(120a, 120b)을 공유할 수 있다.
실시예들에 따르면, 제 1 층간 절연막(40) 상에 하부 전원 라인들(120, 120a, 120b)을 덮는 제 2 층간 절연막(50)이 배치될 수 있으며, 주변 회로 영역(R2)의 제 2 층간 절연막(50) 상에 제 2 연결 라인들(130)이 배치될 수 있다. 제 2 연결 라인들(130)은 제 2 방향(D2)을 따라 연장되어, 하부 전원 라인들(120, 120a, 120b)을 가로지를 수 있다.
실시예들에 따르면, 제 2 연결 라인들(130) 중 일부는 제 1 하부 전원 라인들(120a)과 전기적으로 연결될 수 있으며, 제 2 연결 라인들(130) 중 다른 일부는 제 2 하부 전원 라인들(120b)과 전기적으로 연결될 수 있다.
제 2 층간 절연막(50) 상에 제 2 연결 라인들(130)을 덮는 제 3 층간 절연막(60)이 배치될 수 있으며, 주변 회로 영역(R2)의 제 3 층간 절연막(60) 상에 상부 전원 라인들(140, 140a, 140b)이 배치될 수 있다. 실시예들에서, 상부 전원 라인들(140, 140a, 140b)은 제 1 방향(D1)을 따라 연장되어 제 1 및 제 2 연결 라인들(110, 130)을 가로지를 수 있다. 제 2 방향(D2)에서, 상부 전원 라인들(140, 140a, 140b) 간의 간격은 하부 전원 라인들(120, 120a, 120b) 간의 간격보다 클 수 있다. 또한, 상부 전원 라인들(140, 140a, 140b)의 선폭은 하부 전원 라인들(120, 120a, 120b)의 선폭보다 클 수 있다.
상부 전원 라인들(140, 140a, 140b)은 제 1 상부 전원 라인들(140a) 및 제 2 상부 전원 라인들(140b)을 포함할 수 있으며, 제 1 및 제 2 상부 전원 라인들(140a, 140b)은 제 2 방향(D2)에서 서로 번갈아 배치될 수 있다. 일 예로, 제 1 상부 전원 라인들(140a)은 콘택 플러그들 및 제 2 연결 라인들(130a)을 통해 제 1 하부 전원 라인들(120a)과 연결될 수 있으며, 제 2 상부 전원 라인들(140b)은 콘택 플러그들 및 제 2 연결 라인들(130b)을 통해 제 2 하부 전원 라인들(120b)과 연결될 수 있다. 이와 달리, 제 1 및 제 2 상부 전원 라인들(140a, 140b)은 제 1 및 제 2 연결 라인들(110, 130a, 130b)을 통해 표준 셀들(SC1, SC2)과 전기적으로 연결될 수도 있다.
실시예들에 따르면, 주변 회로 영역(R2)에서 제 1 방향(D1)으로 연장되는 하부 및 상부 전원 라인들(120a, 120b, 140a, 140b)이 기판(10)으로부터 서로 다른 높이에 나누어 배치되므로, 3차원 반도체 메모리 장치의 제조 공정시 주변 회로 영역(R2)에서 공정 마진이 향상될 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로를 나타내는 평면도이다.
도 9를 참조하면, 주변 회로 영역(R2)의 기판(10) 상에 도 3을 참조하여 설명된 표준 셀 행들(SCR)이 제 2 방향(D2)을 따라 배치될 수 있다. 각각의 표준 셀 행들(SCR)에서, 표준 셀들이 제 1 방향(D1)을 따라 배치될 수 있다. 도 5a, 도 5b, 및 도 6을 참조하여 설명한 것처럼, 표준 셀들(SC, SC1, SC2) 각각은 논리 소자들 및 논리 소자들과 연결된 제 1 연결 라인들(110)을 포함할 수 있다.
실시예들에 따르면, 한 쌍의 하부 전원 라인들(120a, 120b)이 각 표준 셀 행(SCR)에 제공될 수 있다. 보다 상세하게, 제 1 및 제 2 하부 전원 라인들(120a, 120b)이 제 1 방향(D1)을 따라 연장되며, 제 2 방향(D2)에서 서로 번갈아 배치될 수 있다. 제 1 및 제 2 하부 전원 라인들(120a, 120b)은 표준 셀들과 연결된 제 1 연결 라인들을 가로지를 수 있다. 제 1 하부 전원 라인들(120a)은 표준 셀들에 전원 전압을 제공할 수 있다. 제 2 하부 전원 라인들(120b)은 표준 셀들에 접지 전압을 제공할 수 있다.
하부 전원 라인들(120a, 120b) 상에 제 2 방향(D2)으로 연장되는 제 2 연결 라인들(130a, 130b)이 배치될 수 있다. 실시예들에 따르면, 제 2 연결 라인들(130a, 130b)은 전원 전압 라인들(130a) 및 접지 전압 라인들(130b)을 포함할 수 있으며, 전원 전압 라인들(130a) 및 접지 전압 라인들(130b)은 제 1 방향(D1)을 따라 번갈아 배열될 수 있다. 각 전원 전압 라인들(130a)은 콘택 플러그들을 통해 제 1 하부 전원 라인들(120a)과 연결될 수 있으며, 각 접지 전압 라인들(130b)은 콘택 플러그들을 통해 제 2 하부 전원 라인들(120b)과 연결될 수 있다.
제 2 연결 라인들(130a, 130b) 상에 제 1 방향(D1)으로 연장되는 상부 전원 라인들(140a, 140b)이 배치될 수 있다. 즉, 상부 전원 라인들(140a, 140b)은 제 2 연결 라인들(130a, 130b)을 가로지를 수 있다. 상부 전원 라인들(140a, 140b)은 전원 전압이 인가되는 제 1 상부 전원 라인들(140a) 및 접지 전압이 인가되는 제 2 상부 전원 라인들(140b)을 포함할 수 있다. 제 1 상부 전원 라인들(140a)은 전원 전압 라인들(130a)을 통해 제 1 하부 전원 라인들(120a)과 연결될 수 있으며, 제 2 상부 전원 라인들(140b)은 접지 전압 라인들(130b)을 통해 제 2 하부 전원 라인들(120b)과 연결될 수 있다. 제 1 및 제 2 상부 전원 라인들(140a, 140b)은 제 2 방향(D2)에서 서로 번갈아 배열될 수 있다. 상부 전원 라인들(140a, 140b)은 제 1 방향(D1)에서 서로 길이가 다를 수도 있다. 다시 말해, 상부 전원 라인들(140a, 140b)은 제 1 방향(D1)에서 서로 이격될 수도 있다.
상부 전원 라인들(140a, 140b)은 하부 전원 라인들(120a, 120b)의 제 1 피치(P1)보다 큰 제 2 피치(P2)로 제 2 방향(D2)을 따라 배열될 수 있다. 즉, 상부 전원 라인들(140a, 140b)은 하부 전원 라인들(120a, 120b)의 선폭(W1)보다 큰 선폭(W2)을 가질 수 있으며, 상부 전원 라인들(140a, 140b) 간의 간격(S2)은 하부 전원 라인들(120a, 120b) 간의 간격(S1)보다 클 수 있다.
도 10 및 도 11은 도 9에 도시된 주변 회로의 일부분을 확대하여 나타내는 평면도들이다.
도 10 및 도 11을 참조하면, 주변 회로 영역의 기판(10) 상에 표준 셀 행들(SCR)이 배치되며, 각 표준 셀 행(SCR) 내에 표준 셀들(SC)이 배치될 수 있다. 또한, 각 표준 셀 행(SCR)은 표준 셀들(SC) 및 표준 셀들(SC) 사이의 더미 영역(DR)을 포함할 수 있다. 표준 셀들(SC)은 제 1 방향(D1)에서 동일한 폭을 갖거나, 서로 다른 폭을 가질 수 있다. 그리고, 표준 셀들(SC)은 제 2 방향(D2)에서 동일한 단위 길이를 가질 수 있다.
표준 셀들(SC) 상에, 도 5a 및 도 5b를 참조하여 설명한 것처럼, 표준 셀들(SC)과 연결되는 제 1 연결 라인들(110)이 배치될 수 있다. 제 1 연결 라인들(110)은, 도 6을 참조하여 설명한 것처럼, 기판(10)으로부터 제 1 높이(H1)에 배치될 수 있다.
제 1 및 제 2 하부 전원 라인들(120a, 120b)이 기판(10)으로부터 제 1 높이(도 6의 H1 참조)보다 큰 제 2 높이에서 제 1 연결 라인들(110)을 가로지를 수 있다. 그리고, 전원 전압 라인들(130a) 접지 전압 라인들(130b)이 제 2 높이보다 큰 제 3 높이에서 제 1 연결 라인들(110)을 가로질 수 있다. 도 9를 참조하여 설명한 것처럼, 전원 전압 라인들(130a)은 제 1 하부 전원 라인들(120a)과 전기적으로 연결될 수 있으며, 접지 전압 라인들(130b)은 제 2 하부 전원 라인들(120b)과 전기적으로 연결될 수 있다.
실시예들에 따르면, 더미 연결 라인들(110d)이 더미 영역(DR)에서 기판(10)으로부터 제 1 높이(도 6의 H1 참조)에 배치될 수 있다. 즉, 더미 연결 라인들(110d)은 제 1 연결 라인들(110)과 동일한 높이에 배치될 수 있으며, 제 1 및 제 2 하부 전원 라인들(120a, 120b)과 나란하게 제 1 방향(D1)으로 연장될 수 있다.
일 예로, 도 10에 도시된 바와 같이, 제 1 연결 라인들(110)은 제 2 방향(D2)에서 장축을 가지며, 제 1 방향(D1)에서 서로 이격되어 배치될 수 있다. 그리고, 더미 연결 라인들(110d)은 제 1 방향(D1)에서 장축을 가지며, 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다.
다른 에로, 도 11에 도시된 바와 같이, 더미 연결 라인들(110d)은 제 1 및 제 2 하부 전원 라인들(120a, 120b) 아래에서 제 1 및 제 2 하부 전원 라인들(120a, 120b)을 가로지를 수 있다. 즉, 더미 연결 라인들(110d)은 제 2 방향(D2)에서 장축을 가지며, 제 1 방향(D1)에서 서로 이격되어 배치될 수 있다. 더미 연결 라인들(110d) 중 일부는 콘택 플러그들을 통해 제 1 하부 전원 라인들(120a)과 전기적으로 병렬 연결될 수도 있다. 즉, 제 1 하부 전원 라인들(120a)의 저항과 더미 연결 라인들(110d)의 저항이 병렬 연결되므로, 제 1 하부 전원 라인들(120a)에 의해 제공되는 전원 전압의 전압 강하를 줄일 수 있다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로 영역에 배치되는 배선들의 레이아웃이다. 도 13 및 도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 주변 회로 영역에 배치되는 배선들을 나타내는 사시도들이다.
도 12, 도 13, 및 도 14를 참조하면, 주변 회로 영역(R2)의 기판(10) 상에 도 3을 참조하여 설명된 표준 셀들(SC)이 배치될 수 있다. 도 5a, 도 5b, 및 도 6을 참조하여 설명한 것처럼, 표준 셀들 각각은 논리 소자들, 논리 소자들과 연결된 연결 라인들, 및 전원 라인들을 포함할 수 있다.
실시예들에 따르면, 주변 회로 영역(R2)의 기판(10) 상에 제 1 방향(D1)을 따라 연장되는 제 1 및 제 2 하부 전원 라인들(120a, 120b)이 배치될 수 있다. 제 1 및 제 2 하부 전원 라인들(120a, 120b)은 제 2 방향(D2)으로 서로 번갈아 배열될 수 있다. 예를 들어, 제 1 하부 전원 라인들(120a)은 전원 전압 라인일 수 있으며, 제 2 하부 전원 라인들(120b)은 접지 전압 라인일 수 있다.
제 1 및 제 2 하부 전원 라인들(120a, 120b) 상에 제 1 및 제 2 상부 전원 라인들(130a, 130b)이 배치될 수 있다. 제 1 및 제 2 상부 전원 라인들(130a, 130b)은 제 1 및 제 2 하부 전원 라인들(120a, 120b)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 서로 번갈아 배치될 수 있다. 예를 들어, 제 1 상부 전원 라인들(130a)은 전원 전압 라인일 수 있으며, 제 2 상부 전원 라인들(130b)은 접지 전압 라인일 수 있다.
실시예들에 따르면, 평면적 관점에서, 제 1 및 제 2 하부 전원 라인들(120a, 120b)과 제 1 및 제 2 상부 전원 라인들(130a, 130b)은 메쉬(mesh) 형태를 가질 수 있다. 제 1 콘택 플러그(CP1)들이 제 1 하부 전원 라인들(120a)과 제 1 상부 전원 라인들(130a)이 교차하는 지점들에 각각 접속될 수 있으며, 제 2 콘택 플러그들(CP2)이 제 2 하부 전원 라인들(120b)과 제 2 상부 전원 라인들(130b)이 교차하는 지점들에 각각 접속될 수 있다. 즉, 제 1 콘택 플러그들(CP1)은 서로 다른 높이에 위치하는 전원 전압 라인들을 전기적으로 연결하며, 제 2 콘택 플러그들(CP2)은 서로 다른 높이에 위치하는 전원 전압 라인들을 전기적으로 연결할 수 있다.
이에 더하여, 제 1 및 제 2 하부 전원 라인들(120a, 120b) 사이에 라우팅 배선들(120s) 및 더미 배선들(120d)이 배치될 수 있다.
라우팅 배선들(120s) 및 더미 배선들(120d)은 제 1 및 제 2 하부 전원 라인들(120a, 120b)과 동일한 도전 물질로 이루어질 수 있으며, 예를 들어, 도핑된 반도체, 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 및/또는 금속-반도체 화합물(ex, 티타늄실리사이드, 텅스텐실리사이드, 니켈실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 라우팅 배선들(120s) 및 더미 배선들(120d)은 제 1 및 제 2 하부 전원 라인들(120a, 120b)과 기판(10)의 상부면으로부터 동일한 레벨에 위치할 수 있다. 라우팅 배선들(120s)은 전기적 신호를 전달하는 금속 라인일 수 있다. 더미 배선들(120d)은 신호 무결성(signal integrity)을 향상시키기 위해 라우팅 배선들(120s) 사이와 제 1 및 제 2 하부 전원 라인들(120a, 120b) 사이의 빈 공간에 배치될 수 있다. 나아가, 도면에는 도시하지 않았으나, 더미 배선들(120d)은 제 1 및 제 2 상부 전원 라인들(130a, 130b) 사이의 빈 공간에도 배치될 수 있다.
일 예로, 라우팅 배선들(120s) 및 더미 배선들(120d)은 제 1 및 제 2 하부 전원 라인들(120a, 120b)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 더미 배선들(120d)의 제 1 방향(D1)으로의 길이는 다양하게 변형될 수 있다.
나아가, 실시예들에 따르면, 제 1 하부 전원 라인들(120a) 아래에 더미 연결 라인들(110d)이 배치될 수 있다. 더미 연결 라인들(110d)은 콘택 플러그(CP)를 통해 제 1 하부 전원 라인들(120a)과 전기적으로 연결될 수 있다.
일 예로, 더미 연결 라인들(110d)은, 도 13에 도시된 바와 같이, 제 1 하부 전원 라인들(120a)과 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 제 1 하부 전원 라인들(120a)과 각각 전기적으로 병렬 연결될 수 있다. 즉, 제 1 하부 전원 라인들(120a)의 저항(resistance)과 더미 연결 라인들(110d)의 저항이 병렬 연결되므로, 제 1 하부 전원 라인들(120a)에 의해 제공되는 전원 전압의 전압 강하를 줄일 수 있다. 이에 더하여, 더미 연결 라인들(110d) 사이의 빈 공간에 제 1 방향(D1)에서 장축을 갖는 하부 더미 배선들(110a)이 배치될 수도 있다.
다른 예로, 더미 연결 라인들(110d)은 도 14에 도시된 바와 같이, 제 2 방향(D2)으로 연장되어, 제 1 하부 전원 라인들(120a)을 가로지를 수 있다. 여기서, 더미 연결 라인들(110d) 각각은 제 1 방향(D1)으로 서로 이격된 제 1 하부 전원 라인들(120a)에 전기적으로 연결 될 수 있다. 또한, 더미 연결 라인들(110d) 사이의 빈 공간에 제 2 방향(D2)에서 장축을 갖는 하부 더미 배선들(110a)이 배치될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
    상기 셀 어레이 영역에 배치되며, 제 1 방향으로 연장되는 비트 라인에 연결된 복수 개의 셀 스트링들을 포함하 는 셀 어레이;
    상기 주변 회로 영역에 배치되는 표준 셀 행으로서, 상기 표준 셀 행은 상기 제 1 방향과 교차하고 상기 기판의 상부면에 평행한 제 2 방향을 따라 배열된 복수 개의 표준 셀들을 포함하되, 상기 표준 셀들 각각은 제1 및 제2 불순물 영역들 및 상기 제1 및 제2 불순물 영역들 사이의 활성 영역 상의 게이트 전극을 포함하는 것;
    상기 비트 라인들과 평행한 상기 제 1 방향으로 장축을 가지며, 상기 표준 셀들과 전기적으로 연결되는 제 1 연결 라인들로서, 상기 제1 연결 라인들 중 하나는 상기 표준 셀의 상기 게이트 전극에 연결되고, 상기 제1 연결 라인들 중 다른 하나는 상기 표준 셀의 상기 제1 불순물 영역에 연결되고, 상기 제1 연결 라인들 중 또 다른 하나는 상기 표준 셀의 상기 제2 불순물 영역에 연결되는 것; 및
    상기 제 2 방향을 따라 연장되며, 상기 제 1 연결 라인들을 통해 상기 복수 개의 표준 셀들과 연결되는 하부 전원 라인들을 포함하되,
    상기 하부 전원 라인들 중 한 쌍 사이에 상기 표준 셀 행이 배치되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 하부 전원 라인들은 상기 기판의 상부면으로부터 제 1 높이에 배치되되,
    상기 반도체 장치는:
    상기 기판의 상부면으로부터 상기 제 1 높이보다 큰 제 2 높이에서, 상기 하부 전원 라인들과 나란히 연장되는 상부 전원 라인들; 및
    상기 기판의 상부면으로부터 상기 제 1 높이보다 크고 상기 제 2 높이보다 작은 제 3 높이에 배치되며, 상기 제 1 방향으로 연장되어 상기 상부 전원 라인들과 상기 하부 전원 라인들을 연결하는 제 2 연결 라인들을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 상부 전원 라인들 간의 피치(pitch)는 상기 하부 전원 라인들 간의 피치보다 큰 반도체 장치.
  4. 제 2 항에 있어서,
    상기 하부 전원 라인들은 상기 제 1 방향으로 서로 번갈아 배열되는 제 1 하부 전원 라인들 및 제 2 하부 전원 라인들을 포함하고,
    상기 상부 전원 라인들은 상기 제 1 방향으로 서로 번갈아 배열되는 제 1 상부 전원 라인들 및 제 2 상부 전원 라인들을 포함하되,
    상기 제 1 하부 전원 라인들은 상기 제 2 연결 라인들 중 어느 하나를 통해 상기 제 1 상부 전원 라인들과 연결되고,
    상기 제 2 하부 전원 라인들은 상기 제 2 연결 라인들 중 다른 어느 하나를 통해 상기 제 2 상부 전원 라인들과 연결되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 표준 셀들은 상기 제 1 방향으로 동일한 길이를 가지며,
    상기 제 1 연결 라인들의 상기 제 1 방향으로 길이는 상기 표준 셀의 길이보다 작은 반도체 장치.
  6. 제 1 항에 있어서,
    상기 셀 어레이는:
    상기 제 2 방향으로 연장되며, 상기 기판의 상부면에 대해 수직하는 제 3 방향을 따라 적층된 복수 개의 워드 라인들;
    상기 제 3 방향으로 연장되어 상기 워드 라인들을 관통하는 복수 개의 수직 구조체들; 및
    상기 워드 라인들과 상기 수직 구조체들 사이에 배치된 데이터 저장막을 포함하는 반도체 장치.
  7. 기판;
    상기 기판 상에 제공되는 복수 개의 표준 셀 행들로서, 상기 표준 셀 행들 각각은 제 1 방향을 따라 배열된 복수 개의 표준 셀들을 포함하는 것;
    상기 기판의 상부면으로부터 제 1 높이에서 상기 제 1 방향을 따라 연장되며, 상기 제 1 방향과 교차하는 제 2 방향을 따라 번갈아 배열된 제 1 및 제 2 하부 전원 라인들로서, 상기 제 1 및 제 2 하부 전원 라인들은 상기 표준 셀들과 전기적으로 연결되며, 상기 복수 개의 표준 셀 행들 각각 상에 한 쌍이 배치되는 것;
    상기 기판의 상부면으로부터 상기 제 1 높이보다 큰 제 2 높이에서 상기 제 2 방향을 따라 연장되며, 상기 제 1 방향을 따라 번갈아 배열된 제 1 및 제 2 상부 전원 라인들로서, 상기 제 1 상부 전원 라인들은 상기 제 1 하부 전원 라인들과 전기적으로 연결되고, 상기 제 2 상부 전원 라인들은 상기 제 2 하부 전원 라인들과 전기적으로 연결되는 것; 및
    상기 제 1 높이보다 작은 제 3 높이에서, 상기 제 1 및 제 2 하부 전원 라인들과 전기적으로 병렬 연결된 더미 연결 라인들을 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 3 높이에서 상기 표준 셀들과 전기적으로 연결되며, 상기 제 2 방향으로 장축을 갖는 복수 개의 연결 라인들을 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 표준 셀 행들 각각은 인접하는 상기 표준 셀들 사이에 더미 영역을 포함하며,
    상기 더미 연결 라인들은 상기 더미 영역 상에 배치되는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 방향을 따라 연장되며, 상기 기판 상에 수직적으로 적층된 복수 개의 워드 라인들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 복수 개의 수직 구조체들;
    상기 워드 라인들과 상기 수직 구조체들 사이에 배치되는 데이터 저장막; 및
    상기 적층 구조체 상에서 상기 제 2 방향을 따라 연장되며, 상기 수직 구조체들과 전기적으로 연결되는 비트 라인들 더 포함하는 반도체 장치.
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