KR101212709B1 - 3차원 구조의 비휘발성 메모리 장치 - Google Patents

3차원 구조의 비휘발성 메모리 장치 Download PDF

Info

Publication number
KR101212709B1
KR101212709B1 KR1020100137773A KR20100137773A KR101212709B1 KR 101212709 B1 KR101212709 B1 KR 101212709B1 KR 1020100137773 A KR1020100137773 A KR 1020100137773A KR 20100137773 A KR20100137773 A KR 20100137773A KR 101212709 B1 KR101212709 B1 KR 101212709B1
Authority
KR
South Korea
Prior art keywords
memory cell
peripheral circuit
region
memory device
dimensional structure
Prior art date
Application number
KR1020100137773A
Other languages
English (en)
Other versions
KR20120075882A (ko
Inventor
김유성
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100137773A priority Critical patent/KR101212709B1/ko
Publication of KR20120075882A publication Critical patent/KR20120075882A/ko
Application granted granted Critical
Publication of KR101212709B1 publication Critical patent/KR101212709B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 주변회로 영역을 3차원 구조로 배치하여 반도체 장치의 공간 낭비를 최소화할 수 있는 3차원 구조의 비휘발성 메모리 장치에 관한 것으로, 본 발명은 기판; 기판 상부에 형성되는 메모리 셀 영역; 상기 기판과 메모리 셀 영역 사이에 형성되는 주변회로 영역; 및 상기 메모리 셀 영역과 상기 주변회로 영역을 전기적으로 연결하는 수직형 도전기둥을 포함하는 것을 특징으로 하며, 본 발명에 따르면, 메모리 셀 영역의 하부에 이와 연결되는 주변회로 영역을 배치한 후, 수직형 도전기둥을 통하여 상호 연결함으로써, 반도체 장치의 공간 낭비를 최소화할 수 있다.

Description

3차원 구조의 비휘발성 메모리 장치 {3D NON-VOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치의 주변회로 배치에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다.
비휘발성 메모리 장치는 메모리 셀이 형성되는 셀 영역과 메모리 셀을 제어하고, 전원 등을 공급하기 위한 주변회로 영역으로 나누어진다.
반도체 장치의 집적화를 위한 노력으로 셀 영역을 3차원 구조로 적층하는 기술이 개발되고 있는데, 이는 채널을 기판으로부터 돌출되게 하여 3차원 구조로 형성하여, 3차원 채널을 따라 메모리 셀을 형성하는 기술이다. 이에 대한 논문들은 'Bit Cost Scalable Technology with Punch and Pulg Process for Ultra High Density Flash Memory', 2007 Symposium on VLSI Technology Digest of Technical Papers,p14-15, 'Pipe-shaped BiCS Flash Memory with 16 Stacked Layers amd Mult-Level-Cell Operation for Ultra High Density Storage Devices', 2009 Symposium on VLSI Technology Digest of Technical Papers,p136-137, 'Vertical Cell Array using TCAT(Terabit Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory, 2009 Symposium on VLSI Technology Digest of Technical Papers,p192-193에 자세히 개시되어 있다.
그러나, 주변회로 영역은 상술한 셀 영역의 3차원 구조화에 대응하지 못하고, 종래의 2차원 구조를 그대로 이용하고 있다.
이하, 도면을 이용하여 종래기술의 문제점을 상세히 알아본다.
도 1a 내지 도 1b는 종래기술의 문제점을 설명하기 위한 도면으로서, 종래의 메모리 셀과 주변회로의 연결방법을 설명하기 위한 도면이다. 도 1a는 조감도(bird's view)이고, 도 1b는 평면도(top view)이다.
도 1a 및 도 1b를 참조하면, 예시된 메모리 블럭(MB)은 4개의 수직형 채널(CH)을 갖는다. 그리고 동 도면에서는 미도시 되었으나, 각 채널(CH)은 슬릿(미도시)으로 분리된다.
채널(CH)은 기판(10)으로부터 돌출된 수직형 구조로서, 채널(CH)을 따라 워드라인(WL)이 적층된다. 워드라인(WL)은 워드라인용 도전막(11)과 절연막(12)을 교대로 적층하여 형성하며, 주변회로와 연결을 위하여 계단형 스택으로 패터닝된다.
워드라인(WL)은 주변회로의 X-디코더와 연결되는데, 특히 X-디코더의 선택트렌지스터(SW)와 연결된다.
이를 위하여 각 워드라인(WL0~WL3)은 수직방향으로 형성된 제1콘택(C0~C3) 과 수평방향으로 형성된 라우팅 배선(R0~R3) 및 수직방향으로 형성된 제2콘택(C0'~C3')을 통하여 주변회로와 연결된다. 예를 들어, 워드라인(WL0)은 C0->R0->C0'을 통하여 스위치(SW0)과 연결된다. 여기서, 스위치(SW0)은 워드라인(WL0)에 바이어스를 인가하기 위한 고전압용 스위치이다.
이와 같이, 워드라인(WL)과 스위치(SW)를 연결을 위해서는 수평방향으로 배치된 라우팅 배선(R)이 필요하다. 즉, 라우팅 배선(R)을 형성하기 위한 여분의 면적(100)이 필요하다.
이와 같이, 종래기술은 셀 영역의 3차원 구조화에 주변회로 영역의 배치가 적절하게 대응하지 못하여, 효율적으로 반도체 장치의 공간을 활용하는데 문제가 있다. 이는 반도체 장치를 집적화하는데 장애요인이 된다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로, 주변회로 영역을 3차원 구조로 배치하여 반도체 장치의 공간 낭비를 최소화할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위해 제안된 본 발명은 기판; 기판 상부에 형성되는 메모리 셀 영역; 상기 기판과 메모리 셀 영역 사이에 형성되는 주변회로 영역; 및 상기 메모리 셀 영역과 상기 주변회로 영역을 전기적으로 연결하는 수직형 도전기둥을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 메모리 셀 영역의 하부에 이와 연결되는 주변회로 영역을 배치한 후, 수직형 도전기둥을 통하여 상호 연결함으로써, 반도체 장치의 공간 낭비를 최소화할 수 있다.
도 1a 내지 도 1b는 종래기술의 문제점을 설명하기 위한 도면
도 2는 본 발명의 일 실시 예에 적용될 수 있는 메모리 셀의 구조를 설명하기 위한 단면도
도 3은 본 발명의 일 실시 예에 적용될 수 있는 주변회로 구조를 설명하기 위한 평면도
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 도면
도 5는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 도면
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시 예에 적용될 수 있는 메모리 셀의 구조를 설명하기 위한 단면도이다.
도 2를 참조하면, 예시된 셀 블럭(200)에는 기판(20)으로부터 돌출된 수직형 채널(CH)을 따라 형성된 복수의 메모리 셀(MC0~MC3)을 포함한다.
채널(CH)을 따라 메모리 셀(MC0~MC3)은 직렬로 연결되어 하나의 스트링을 구성하며, 스트링의 일 끝단은 상부선택트랜지스터(UST)와 연결되고, 다른 끝단은 하부선택트랜지스터(LST)와 연결된다. 상부선택트랜지스터(UST)는 최상부의 메모리 셀(MC3)과 비트라인(BL)의 연결을 제어하며, 하부선택트랜지스터(LST)는 최하부의 메모리 셀(MC0)과 소스라인(SL)의 연결을 제어한다.
또한, 채널(CH) 사이의 공간에는 슬릿(slit, 201)이 형성되어, 동 도면을 기준으로 좌, 우 채널(CH)별로 스트링을 분리한다.
하나의 메모리 셀, 예를 들어 메모리 셀(MC_0)은 게이트 역활을 하는 워드라인(WL0)과 채널(CH) 사이에 전하차단막(미도시), 전하트랩막(미도시) 및 터널절연막(미도시)이 게재되어 형성된다.
메모리 셀(MC_0)에 프로그램 동작을 수행하는 경우에는 채널(CH)의 전자가 F-N터널링 등의 현상에 의하여 메모리 셀(MC_0)의 전하트랩막(미도시)에 저장되어 프로그램 동작이 수행된다. 이러한, 프로그램 동작을 수행하기 위해서 워드라인(WL0)에 고전압이 인가되는데, 이러한 고전압은 주변회로의 고전압 생성회로로부터 X-디코더의 고전압 스위치를 통하여 워드라인(WL0)에 인가된다.
도 3은 본 발명의 일 실시 예에 적용될 수 있는 주변회로 구조를 설명하기 위한 평면도이다.
메모리 셀 영역(301)을 제어하기 위하여 주변회로 영역(300)이 형성된다. 여기서, 예시되는 주변회로 영역(300)은 워드라인을 제어하기 위하 X-디코더영역이다. X-디코더영역은 프리디코더(310), 블럭선택회로(320) 및 스위치 회로부(330)를 포함한다.
프리디코더(310)는 소정의 동작을 수행하기 위해 다수의 글로벌 워드 라인의 바이어스를 결정하는데, 다수의 글로벌 워드 라인(GWL0~GWLn-1)을 통해 선택 전압 또는 비선택 전압을 공급한다.
블록 선택회로(320)는 셀 블록의 수에 대응되는 다수의 블록 스위치(320A)를 포함하여 구성되며 선택된 블록의 블록 스위치(320A)가 동작하여 블록 선택 신호를 블럭 워드라인(BLKWL)을 통하여 출력한다. 블록 선택신호는 선택된 블록의 스위치 회로부(330)를 턴 온시키고 선택되지 않은 블록의 패스 트랜지스터들은 턴 오프시킨다.
스위치 회로부(330)은 셀 블록 내의 워드 라인에 글로벌 워드 라인을 통한 소정의 전압을 인가하기 위한 스위칭을 수행하는데, 상부 선택트랜지스터 라인(USL), 워드라인(WL0~WLn-1) 및 하부 선택트랜지스터 라인(LSL)에 대응하는 스위치 트랜지스터를 포함한다. 특히, 스위치 트랜지스터에는 고전압이 인가될 수 있으므로, 스위치 트랜지스터는 고전압트랜지스터일 수 있다.
이하, 본 발명의 일 실시 예에 따른 주변회로 영역(300)과 메모리 셀 영역(301)의 3차원적 배치방법을 알아본다. 그리고, 이하에서 소개될 연결방법은 도 2에서 소개한 구조의 메모리 셀은 물론, 수직 채널(CH)을 따라 적층된 워드라인을 포함한 모든 메모리 셀에 적용될 수 있다. 그리고, 도 3에서 소개한 구조의 주변회로 영역(300)은 스위치 회로부(330)을 포함하는 모든 주변회로에 적용될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 도면으로서, 도 4a는 조감도이고, 도 4b는 평면도이다.
도 4a 및 도 4b를 참조하면, 기판(40) 상부에 메모리 셀 영역(301)이 형성된다. 메모리 셀 영역(301)은 채널(CH)을 따라 절연막(42)에 의하여 절연되는 복수 개의 도전막(41)이 적층되어 형성된 워드라인(WL0~WL3)을 포함한다. 여기서, 예시된 워드라인의 개수는 4개로, 본 발명은 이에 한정되지 않는다.
그리고, 동 도면에는 미도시 되었으나, 채널(CH) 사이의 워드라인(WL0~WL3)은 슬릿(미도시)에 의하여 상호 분리될 수 있다. 또한, 도면에는 생략되었으나, 메모리 셀 영역(301)은 상,하부 선택트랜지스터(미도시)를 더 포함할 수 있고, 채널(CH)의 일단은 비트라인(비트라인)과, 타단은 소스라인(미도시)과 연결된다. 그리고, 한 쌍의 채널(CH)이 파이프 라인 채널(미도시)을 통하여 'U'자 형상으로 연결되어 비트라인, 소스라인이 모두 메모리 셀 영역(301) 상부에 형성되는 구조일 수도 있다.
메모리 셀 영역(301) 하부에는 주변회로 영역(300)이 배치된다. 그리고, 메모리 셀 영역(301)과 주변회로 영역(300)은 층간절연막(미도시)이 형성될 수 있다. 여기서, 주변회로 영역(300)은 X-디코더 영역일 수 있다. 그리고, X-디코더 영역은 워드라인과 연결되는 스위치 회로부(330)을 포함한다. 스위치 회로부(330)는 워드라인에 고전압을 인가하기 위한 고전압용 스위치 트랜지스터(SW0~SW3)로 구성될 수 있다.
메모리 셀 영역(301)의 워드라인(WL0~WL3)은 X-디코더와 연결을 위하여, 역방향의 계단형 스택으로 패터닝된다. 이때, 워드라인(WL0~WL3)이 패터닝되면서, 워드라인(WL0~WL3) 사이에 게재된 절연막(42)도 함께 패터닝된다.
역방향의 계단형이란 워드라인(WL0)부터 워드라인(WL3)까지 순차적으로 적층된 워드라인 면적이 점점 넓어지는 구조를 말한다.
워드라인(WL0~WL3) 각각은 수직형 도전기둥(C0~C3)을 통하여 스위치 회로부(330)의 스위치 트랜지스터(SW0~SW3)와 전기적으로 연결된다. 수직형 도전기둥(C0~C3)은 층간절연막(미도시)을 관통하는 콘택 홀을 형성한 후, 콘택 홀에 도전물질 등을 매립하여 형성할 수 있다.
수직형 도전기둥(C0~C3) 형성을 위한 콘택 홀은 워드라인(WL0~WL3) 및 워드라인(WL~WL3) 사이에 게재된 절연막(42)을 관통하는 홀을 형성하여 가능하다. 상기 콘택 홀은 워드라인(WL0~WL3)이 역방형의 계단형 스택으로 형성되므로, 상호 독립적으로 형성가능하다. 예를 들어, 최상부에 형성되는 워드라인(WL3)은 워드라인(WL0~WL2)와 중첩되지 않는 공간을 가지므로, 상기 중첩되지 않는 공간에 콘택 홀을 형성할 수 있다. 나머지 워드라인(WL0~WL2)도 하부에 형성되는 워드라인과 중첩되지 않는 부분에 콘택홀을 형성할 수 있다. 이와 같이, 본 발명의 일 실시 예에 따른 반도체 장치는 수평방향으로 연장되는 별도의 라우팅 배선 면적이 필요 없는 장점이 있다.
워드라인(WL0~WL3)과 연결된 수직형 도전기둥(C0~C3)은 스위치트랜지스터(SW0~SW3)의 소스/드레인에 전기적으로 연결된다. 동 도면에서는 스위치 트랜지스터가 NMOS 트랜지스터인 경우의 예시로, 수직형 도전기둥(C0~C3)은 스위치 트랜지스터(SW0~SW3)의 소스(44A~44D)에 전기적으로 연결된다.
전술한 바와 같이, 본 발명의 일 실시 예에 따른 반도체 장치는 메모리 셀 영역의 하부에 주변회로 영역을 형성하고, 주변회로와 메모리 셀 영역을 수직형 도전기둥을 이용하여 연결함으로써, 반도체 장치의 배치의 잉여 면적의 감소를 가져오는 장점이 있다. 나아가, 메모리 셀 영역의 3차원 구조에 대응하여, 주변회로 영역도 3차원적으로 배치함으로써, 반도체 장치의 효율적인 집적화를 이룰 수 있는 장점이 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 도면이다.
본 발명의 다른 실시 예에 따른 반도체 장치는 메모리 셀 영역(301)의 하부에 X-디코더 영역을 예로든 주변회로영역(300)의 스위치 회로부(330) 뿐만 아니라, 프리디코더(310) 및 블럭선택회로(320) 등도 형성한다. 즉, 메모리 셀 영역(301)과 중첩되어, 스위치 회로부(330), 프리디코더(310) 및 블럭선택회로(320) 등이 배치된다.
본 발명의 다른 실시 예에 따른 반도체 장치의 경우, 도 4a 및 도 4b에서 예시한 반도체 장치와 동일하게, 수직형 도전기둥(C0~C3)을 통하여, 스위치 회로부(330)의 스위치 트랜지스터(SW0~SW3)에 전기적으로 연결된다.
스위치 트랜지스터(SW0~SW3)는 소스에 수직형 도전기둥(C0~C3)이 연결되는 것을 예시하였으며, 상기 소스에 대응되는 드레인으로부터 다수의 배선이 메모리 셀 영역(301)의 채널(CH) 방향으로 연장되어, 프리디코더(310)와 연결된다.
또한, 동 도면에는 구체적인 배선관계는 도시하지 않았으나, 블럭선택회로(320) 등도 메모리 셀 영역(301)과 중첩하여 배치된다.
이와 같이, 메모리 셀 영역(301)의 하부에 X-디코더 영역을 형성함으로써, X-디코더 영역과 메모리 셀 영역을 3차원 구조로 형성할 수 있고, 이로써, 잉여 면적을 크게 줄일 수 있다.
본 발명은 상기에서 서술한 실시 예에 한정되는 것이 아니라 서로 다양한 형태로 구현될 수 있으며, 상기의 실시 예는 본 발명의 개시가 완전하도록 하여 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 함을 주의하여야 한다.
10,20, 40 : 기판 11, 41 : 도전막
12, 22, 42 : 절연막

Claims (8)

  1. 기판;
    기판 상부에 형성되고, 수직형 셀 채널 및 상기 셀 채널을 따라 형성된 복수층의 워드라인을 포함하는 메모리 셀 영역;
    상기 기판과 메모리 셀 영역 사이에 형성되는 주변회로 영역; 및
    상기 메모리 셀 영역과 상기 주변회로 영역을 전기적으로 연결하는 수직형 도전기둥을 포함하고,
    여기서, 각 층의 워드라인은 자신의 바로 아래층의 워드라인보다 평면상 돌출된 단부를 갖고,
    상기 주변회로 영역의 일부는 상기 돌출된 단부와 중첩하고,
    상기 수직형 도전기둥은, 상기 돌출된 단부와 직접 접하는 상면 및 상기 주변회로 영역의 일부와 직접 접하는 하면을 갖는
    3차원 구조의 비휘발성 메모리 장치.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 주변회로 영역은 X-디코더 영역인
    3차원 구조의 비휘발성 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 X-디코더 영역은 상기 주변회로 영역의 일부에 배치되는 스위치회로를 포함하고,
    상기 수직형 도전 기둥은 상기 스위치회로에 전기적으로 연결되는
    3차원 구조의 비휘발성 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 스위치회로는 고전압 스위치 회로인
    3차원 구조의 비휘발성 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 X-디코더 영역은 프리디코더, 블럭선택회로 및 스위치 회로를 포함하는
    3차원 구조의 비휘발성 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 프리디코더, 블럭선택회로 및 스위치 회로는 상기 메모리 셀 영역과 중첩하는
    3차원 구조의 비휘발성 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 메모리 셀 영역과,
    상기 X-디코더영역은 중첩되어 배치되는
    3차원 구조의 비휘발성 메모리 장치.
KR1020100137773A 2010-12-29 2010-12-29 3차원 구조의 비휘발성 메모리 장치 KR101212709B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100137773A KR101212709B1 (ko) 2010-12-29 2010-12-29 3차원 구조의 비휘발성 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100137773A KR101212709B1 (ko) 2010-12-29 2010-12-29 3차원 구조의 비휘발성 메모리 장치

Publications (2)

Publication Number Publication Date
KR20120075882A KR20120075882A (ko) 2012-07-09
KR101212709B1 true KR101212709B1 (ko) 2012-12-14

Family

ID=46709694

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100137773A KR101212709B1 (ko) 2010-12-29 2010-12-29 3차원 구조의 비휘발성 메모리 장치

Country Status (1)

Country Link
KR (1) KR101212709B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171859B2 (en) 2014-01-23 2015-10-27 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9548316B2 (en) 2014-12-09 2017-01-17 Samsung Electronics Co., Ltd. Semiconductor device
US9595333B2 (en) 2014-07-22 2017-03-14 Samsung Electronics Co., Ltd. Nonvolatile memory device and programming method thereof
US10134756B2 (en) 2016-12-09 2018-11-20 Samsung Electronics Co., Ltd. Semiconductor device
US10424595B2 (en) 2016-03-28 2019-09-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101936846B1 (ko) 2012-10-24 2019-01-11 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
US9224473B1 (en) * 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory
KR102310511B1 (ko) * 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
CN106252355B (zh) 2015-06-15 2021-03-09 爱思开海力士有限公司 半导体器件及其制造方法
KR102376980B1 (ko) 2015-09-22 2022-03-22 에스케이하이닉스 주식회사 페이지 버퍼부를 포함한 메모리 장치
WO2018063226A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Inverted staircase contact for density improvement to 3d stacked devices
CN109216292B (zh) 2017-06-29 2020-11-03 晟碟信息科技（上海）有限公司 包含降低针脚电容的控制开关的半导体装置
CN109314114B (zh) 2018-06-28 2019-11-22 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
CN109314112B (zh) * 2018-06-28 2019-11-05 长江存储科技有限责任公司 形成用于三维存储器件双侧布线的阶梯结构的方法
WO2021232409A1 (en) * 2020-05-22 2021-11-25 Yangtze Memory Technologies Co., Ltd. Memory device and formation method thereof
KR20220053726A (ko) * 2020-10-22 2022-05-02 삼성전자주식회사 메모리 장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171859B2 (en) 2014-01-23 2015-10-27 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9595333B2 (en) 2014-07-22 2017-03-14 Samsung Electronics Co., Ltd. Nonvolatile memory device and programming method thereof
US9548316B2 (en) 2014-12-09 2017-01-17 Samsung Electronics Co., Ltd. Semiconductor device
US10424595B2 (en) 2016-03-28 2019-09-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
US10134756B2 (en) 2016-12-09 2018-11-20 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR20120075882A (ko) 2012-07-09

Similar Documents

Publication Publication Date Title
KR101212709B1 (ko) 3차원 구조의 비휘발성 메모리 장치
US11049879B2 (en) Three-dimensional vertical NOR flash thin-film transistor strings
KR102626137B1 (ko) 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
US9490019B2 (en) Nonvolatile semiconductor memory device and data erase method thereof
US20190244971A1 (en) Three-dimensional vertical NOR Flash Thin-Film Transistor Strings
US8488378B2 (en) Nonvolatile semiconductor memory device
CN107068182B (zh) 非易失性存储装置、擦除方法及包括该装置的存储系统
US9437300B2 (en) Semiconductor memory device
US8107286B2 (en) Three-dimensional nonvolatile semiconductor memory device for curbing a leak current and method of data read therein
KR101772572B1 (ko) 불휘발성 메모리 장치
KR101736454B1 (ko) 불휘발성 메모리 장치
US8315097B2 (en) Nonvolatile semiconductor memory device
CN102376357A (zh) 具有三维存储单元阵列的非易失性存储器件
KR20130095499A (ko) 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
JP5524158B2 (ja) 不揮発性半導体記憶装置
KR20130104590A (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
US11355194B2 (en) Non-volatile memory device
US8687425B2 (en) Nonvolatile memory device, method for operating the same, and method for fabricating the same
KR101582059B1 (ko) 수직형 nand 메모리
KR101691094B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20120058380A (ko) 불휘발성 반도체 기억 장치 및 그 제어 방법
JP2024018698A (ja) 半導体記憶装置
US20240145004A1 (en) Three-dimensional flash memory and operation method therefor
US11901008B2 (en) Three-dimensional flash memory and operation method therefor
US20230410919A1 (en) Three-dimensional flash memory for improving integration and operation method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee