CN102376357A - 具有三维存储单元阵列的非易失性存储器件 - Google Patents

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Abstract

公开了一种非易失性存储器件，其包括：三维存储单元阵列，所述的三维存储单元阵列具有从最靠近衬底的最低存储单元阵列层向最远离衬底的最高存储单元阵列层延伸的字线；电压生成器电路，其产生第一电压信号和第二电压信号；以及行选择电路，其同时施加第一电压信号到被选字线和第二电压信号到未选字线。被选字线和未选字线具有不同电阻；然而在定义的时段内以相同的上升斜率将第一电压信号施加到被选字线以及将第二电压信号施加到未选字线。

Description

具有三维存储单元阵列的非易失性存储器件
相关申请的交叉引用
本申请要求分别于2010年8月9日和2010年2月9日提交的韩国专利申请第10-2010-0076537号和第10-2011-0011609号的优先权，其内容全部通过引用合并于此。
技术领域
本发明构思一般涉及半导体存储器件，具体来说，涉及非易失性存储器件。
背景技术
半导体存储器件可以根据其操作性质大致分类为易失性或非易失性。易失性存储器件在缺少外加电源时丢失存储的数据，并且包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等等。非易失性存储器件即使在缺少外加电源时仍保持存储的数据。非易失性存储器件包括只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等等。目前，闪速存储器是一种重要的非易失性存储器类型，其包括NOR(或非)型闪速存储器和NAND(与非)型闪速存储器。
对于半导体存储器件所占单位面积上的数据存储密度的需求的不断增长，促进了具有三维(3D)存储单元阵列架构的半导体存储器件的发展。然而，有效设计和制造三维存储单元阵列是困难的任务。
发明内容
在一个实施例中，本发明构思提供一种非易失性存储器件，包括：三维存储单元阵列，其包括排列成堆叠于衬底上的多个存储单元阵列层的多个存储单元，以使多个字线跨越多个存储单元阵列层、从最靠近衬底的最低存储单元阵列层向最远离衬底的最高存储单元阵列层延伸；电压生成器电路，其生成第一电压信号和第二电压信号；以及行选择电路，其同时将第一电压信号施加到多个字线当中的被选字线、将第二电压信号施加到多个字线当中的未选字线。被选字线和未选字线具有不同的电阻；但是在定义的时段内以相同的上升斜率将第一电压信号施加到被选字线以及将第二电压信号施加到未选字线。
在另一实施例中，本发明构思提供一种非易失性存储器件，其包括：三维(3D)存储单元阵列，其包括排列成堆叠于衬底上的多个存储单元阵列层的多个存储单元，以使多个字线跨越多个存储单元阵列层、从最靠近衬底的最低存储单元阵列层向最远离衬底的最高存储单元阵列层延伸，其中，所述三维存储单元阵列包括柱，所述柱穿过多个存储单元阵列层延伸，并且随着其从最高存储单元阵列层向最低存储单元阵列层延伸，其宽度逐渐变窄；电压生成器电路，其生成第一电压信号和第二电压信号；以及行选择电路，其同时将第一电压信号施加到多个字线当中的被选字线、将第二电压信号施加到多个字线当中的未选字线。多个字线中的每一个以不同的横截面积与所述柱相交，以使被选字线和未选字线具有不同的电阻；并且在定义的时段内以相同的上升斜率将第一电压信号施加到被选字线以及将第二电压信号施加到未选字线。
附图说明
从参照以下附图的以下描述，上述及其它特征将变得清楚。
图1是示出根据本发明构思的实施例的非易失性存储器件的框图。
图2是进一步示出图1的存储单元阵列的概念框图。
图3是进一步示出根据本发明构思的特定实施例的图2的存储块的透视图。
图4是沿图3中的I-I’线截取的存储块的截面图。
图5是进一步示出图4的晶体管结构的截面图。
图6是根据本发明构思的特定实施例的例如在图3、图4和图5中示出的存储块的等效电路图。
图7是示出典型驱动信号的上升斜率的波形图。
图8是示出根据本发明的特定实施例的可用于生成驱动信号的高电压生成器和斜坡逻辑的一个可能的例子的框图。
图9是示出由图8的第一电压生成器生成的第一电压信号的波形图。
图10是示出由图8的第二电压生成器生成的第二电压信号的波形图。
图11是进一步示出图1的行选择电路的框图。
图12是进一步示出图11的驱动块的框图。
图13和图14是示出当将图1的高电压生成器生成的电压信号作为驱动信号提供给字线时的驱动信号的上升斜率的波形图。
图15是示出根据本发明构思的另一实施例的非易失性存储器件的框图。
图16概念性地示出了可以合并到本发明构思的实施例中的多电平存储单元的示例性电压分布。
图17是示例性的控制信号波形的集合，图18是概述存储单元状态的表，它们一起描述了由于具有不同上升斜率的驱动信号产生的读干扰。
图19是进一步示出图1的高电压生成器和斜坡逻辑的框图。
图20是进一步示出根据本发明构思的另一实施例的图1的高电压生成器和斜坡逻辑的框图。
图21是示出根据本发明构思的另一示例性实施例的非易失性存储器件的框图。
图22是示出典型情况下驱动信号的上升斜率的波形图。
图23是进一步示出图21的字线驱动器和斜坡器(ramper)的框图。
图24是进一步示出图23的驱动块的框图。
图25是进一步示出图23的斜坡块的示图。
图26是进一步描述图25的第一斜坡块的操作的时序图。
图27和图28是示出具有经第一斜坡块调整后的上升斜率的第一驱动信号的波形图。
图29是示出根据本发明构思的另一实施例的非易失性存储器件的框图。
图30是进一步示出图29的字线驱动器的框图。
图31是根据本发明构思的另一实施例的图2中的存储块的透视图。
图32是沿图31中的II-II’线截取的存储块的截面图。
图33是图31和图32中描述的存储块的等效电路图。
图34是图31、图32和图33中描述的向存储块提供驱动信号的字线驱动器的框图。
图35是根据本发明构思的另一实施例的在图3、图4和图5中描述的存储块的等效电路图。
图36是根据本发明构思的另一实施例的参照图3、图4和图5描述的存储块的另一等效电路图。
图37是根据本发明构思的另一实施例的参照图3、图4和图5描述的存储块的另一等效电路图。
图38是根据本发明构思的另一实施例的参照图3、图4和图5描述的存储块的另一等效电路图。
图39是进一步示出根据本发明构思的另一实施例的图2的存储块之一的透视图。
图40是进一步示出根据本发明构思的另一实施例的图39的存储块的透视图。
图41是进一步示出根据本发明构思的另一实施例的图3的存储块之一的透视图。
图42是沿图41中的III-III’线截取的存储块的截面图。
图43是进一步示出根据本发明构思的另一实施例的图41的存储块的透视图。
图44是沿图43中的IV-IV’线截取的存储块的截面图。
图45是进一步示出根据本发明构思的另一实施例的图3的存储块之一的透视图。
图46是沿图45中的V-V’线截取的存储块的截面图。
图47是进一步示出根据本发明构思的实施例的图45的存储块的透视图。
图48是沿图47中的VI-VI’线截取的存储块的截面图。
图49是进一步示出根据本发明构思的另一实施例的图2的存储块之一的透视图。
图50是沿图49中的VII-VII’线截取的存储块的截面图。
图51是包括诸如图1、图15、图21和/或图29中描述的那些类型的非易失性存储器件的存储系统的总的框图。
图52是示出图51的存储系统的一个可能的应用的框图。
图53是包括诸如参照图52描述的类型的存储系统的计算系统的总的框图。
具体实施方式
现在将参照附图更加具体地描述本发明构思的特定实施例。然而，本发明构思可以以许多不同的形式实现，并且不应理解为仅仅局限于此处示出的实施例。相反地，提供这些实施例是为了使本公开更加全面和完整，并且充分地向本领域技术人员传达本发明构思的范围。在书面描述和附图中，相同的参考数字和标记始终用于表示相同或相似的元素。
将理解到，尽管此处可能使用词语“第一”、“第二”、“第三”等来描述不同的元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些词语的限制。这些词语仅仅用于将一个元件、组件、区域、层或部分于另一个元件、组件、区域、层或部分区分开来。因而，下面讨论的第一元件、组件、区域、层或部分也可以被称为第二元件、组件、区域、层或部分，而不会脱离本发明构思的教导。
此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间上相对的词语，以便描述附图中所示的一个元件或特征与其它元件或特征的关系。将理解到，这些空间上相对的词汇旨在包含使用中或操作中的器件的、除了附图中描绘的方向之外的其它方向。例如，如果翻转附图中的器件，则被描述为在其它元件或特征“下方”或“之下”或“下面”的元件的方向将改为在其它元件或特征的“上方”。因而，示例性的词汇“下方”和“下面”能够包含上和下两个方向。器件也可能具有其它朝向(旋转90度或处于其它方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
此处使用的术语仅仅是为了描述特定实施例，并非旨在限定本发明构思。此处使用的单数形式“一”、“该”旨在也包括复数形式，除非上下文明确给出相反指示。将进一步理解到，当本说明书中使用术语“包括”和/或“包含”时，其表明存在所述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。此处使用的词语“和/或”包括相关的所列项目中的任何一个或其中的一个或多个的全部组合。
将理解到，当元件或层被称为在另一元件或层“上”，或者“连接到”、“耦合到”或“邻近”另一元件或层时，其可以直接在另一元件或层“上”，或者直接连接到、耦合到或邻近另一元件或层，或者也可以存在居间的元件或层。相反，当元件被称为“直接”在另一元件或层上、或“直接连接到”、“直接耦合到”或“紧邻”另一元件或层时，不存在居间的元件或层。
除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义与本发明构思所属技术领域内的普通技术人员之一所通常理解的含义相同。还将理解，诸如通常使用的词典中定义的那些术语应该被解释为所具有的含义与它们在相关领域和/或本说明书的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。
在设计和制造三维存储单元阵列相关的挑战当中，上面提到了特定的驱动信号，如在编程操作、读操作和擦除操作期间提供给字线的那些驱动信号，可能由于制造工艺或操作因素的变化而具有不同的上升斜率(slope)。读裕量(read margin)可能由于驱动信号上升斜率的这些差异而减小。减小的读裕量可能在极端环境下导致读取失败。
根据本发明构思的特定实施例的非易失性存储器件能够使用斜坡(ramping)技术是驱动信号保持基本恒定的上升斜率。因此，可以避免读裕量的损失。为描述简单且为了避免重复，将在编程操作的上下文中描述根据本发明构思的实施例的非易失性存储器件。在本上下文中，“编程操作”是指任何将数据输入一个或多个非易失性存储单元的操作。本领域技术人员将理解，如何容易地将下文描述的关于稳定的驱动信号(即，恒定的上升斜率)的考虑应用于所有类型的驱动信号，例如类似地在读操作和擦除操作期间使用的那些驱动信号。
图1是示出根据本发明构思的实施例的非易失性存储器件的框图。参照图1，非易失性存储器件100通常在相关部分中包括存储单元阵列110、高电压生成器120、行选择电路130、读/写电路140、数据输入输出(I/O)电路150以及控制逻辑160。
存储单元阵列110经由多个字线(共同地和分别地表示为“WL”)连接到行选择电路130。存储单元阵列110经由多个位线(共同地和分别地表示为“BL”)连接到读/写电路140。存储单元阵列110包括多个存储单元，每个存储单元分别能够存储一个或多个比特的数据。
在图1的示例中，高电压生成器120被配置为响应于斜坡逻辑(rampinglogic)170的控制生成第一电压信号VS_1和第二电压信号VS_2。这里，第一电压信号VS_1可以是指示目标电压是编程电压Vpgm的电压信号，并且第二电压信号VS_2可以是指示目标电压是通过电压的电压信号。
在编程操作期间，高电压生成器120在斜坡逻辑170的控制下，使用恒定的斜坡函数(例如，在定义的时段内恒定的电压上升)，使第一电压信号VS_1的电压电平增加到编程电压Vpgm。因此，可以经由行选择电路130将第一电压信号VS_1提供给被选字线。也就是说，可以在第一电压信号VS_1向编程电压Vpgm斜坡上升的同时将第一电压信号VS_1提供给被选字线。因此，所描述的稳定的斜坡函数也可以被描述为具有恒定的斜坡步幅(ramping step)(例如，在一段时间内电压的升幅)。
此外，在编程操作期间，高电压生成器120在斜坡逻辑170的控制下，使用恒定斜坡步幅，将第二电压信号VS_2的电压电平增加到通过电压Vpass。因此，可以经由行选择电路130将第二电压信号VS_2提供给未选字线。用于定义第一电压信号VS_1和第二电压信号VS_2的恒定斜坡步幅可以是相同的或不同的。
行选择电路130从高电压生成器120接收第一电压信号VS_1和第二电压信号VS_2。在图1示出的例子中，行选择电路130包括字线驱动器131和行译码器133。
字线驱动器131从高电压生成器120接收第一电压信号VS_1和第二电压信号VS_2，并根据所施加的行地址RA，或者更具体地，根据行地址RA的第一部分RAi，向适当的信号线提供第一电压信号VS_1或第二电压信号VS_2。在编程操作期间，例如，字线驱动器131可以将第一电压信号VS_1作为驱动信号DS提供给对应于被选字线的信号线。字线驱动器131可以将第二电压信号VS_2作为驱动信号DS提供给各自对应于未选字线的信号线。
行译码器133从字线驱动器131接收不同地定义的驱动信号DS，并响应于行地址RA，或者更具体地，响应于行地址RA的第二部分RAj，向存储单元阵列110的字线施加驱动信号DS。
在根据本发明构思的特定实施例中，提供给行译码器133的地址的第二部分RAj可以是从多个存储块(BLK1到BLKz)当中选择特定存储块(BLKi)的地址。在这种情况下，行译码器133将驱动信号DS有效地传送到与被选存储块相关联的字线。因此，作为第一驱动信号DS1的第一电压信号VS_1可以被提供给被选字线，并且作为第二驱动信号DS2的第二电压信号VS_2可以被提供给未选字线。
读/写电路140经由位线BL连接到存储单元阵列110，并且经由数据线DL连接到数据I/O电路150。读/写电路140能够从数据I/O电路150接收数据，以将接收的数据写入存储单元阵列110中。读/写电路140还能够接收从存储单元阵列110读取的数据，并将读取的数据传送到数据I/O电路150。在特定实施例中，读/写电路140可以包括作为组成部分的、传统理解的元件，如，能够读和/或写数据的页缓冲器(或，页寄存器)、选择位线的列选择电路，等等。
如上面提到的，数据I/O电路150经由多个数据线DL连接到读/写电路140。数据I/O电路150在控制逻辑160的控制下操作，以便在一个或多个外部设备与读/写电路140之间交换数据。在特定实施例中，数据I/O电路150可以包括作为组成部分的且传统理解的元件，如数据缓冲器等等。
控制逻辑160控制包括至少高电压生成器120、行选择电路130、读/写电路140和数据I/O电路150的非易失性存储器件100的总体操作。在图1示出的例子中，控制逻辑160包括斜坡逻辑170，如上面提到的，斜坡逻辑170可以控制高电压生成器120生成第一电压信号VS_1和第二电压信号VS_2。
由于第一电压信号VS_1和第二电压信号VS_2按照所定义的斜坡步幅步进式地增加，因此，最终施加到字线WL的驱动信号DS可以维持恒定的上升斜率，即便例如由于不同的字线电阻导致可变负载也是如此。因此，可以避免由于字线间编程速度的差异而造成的读裕量的损失。以下，将更具体地描述根据本发明构思的特定实施例的存储单元阵列110。
图2是图1的存储单元阵列110的总体框图。参照图2，存储单元阵列110包括多个存储块BLK1到BLKz，每个存储块具有三维结构或垂直结构。在本上下文中，术语“垂直”任意地假定存储单元阵列的方向，其中，各个存储单元层的行和列排列在X-Y平面上，然后，多个存储单元层在正交的Z方向上一个叠一个地堆叠。因此，每个存储块BLK可被称为在第一方向、第二方向和第三方向上延伸。
在根据本发明构思的特定实施例中，每个存储块BLK包括沿第一、第二或第三方向之一延伸的多个NAND串(NS)。每个NAND串可以耦合到位线BL、串选择线SSL、地选择线GSL、字线WL和公共源极线CSL。也就是说，每个存储块可以与多个位线BL、多个串选择线SSL、多个地选择线GSL、多个字线WL和公共源极线CSL耦合。下面将参照图3更具体地描述存储块BLK1到BLKz。
在图1和图2所示的实施例中，例如，存储块BLK1到BLKz可以唯一地或共同地被行选择电路130选择。例如，行选择电路130可以选择存储块BLK1到BLKz当中与译码的行地址相对应的特定存储块BLKi。
图3是进一步示出根据本发明构思的实施例的图2的存储块之一的透视图。图4是沿图3中的I-I’线截取的存储块的截面图。
参照图3和图4，存储块BLKi包括在第一、第二和第三方向上延伸的结构。
实现存储块BLKi的半导体器件可以在衬底111上形成。举例来说，衬底111可以是以第一类型的杂质形成的阱区域。例如，衬底111可以是通过注入诸如硼(B)的一个或多个第五主族(group-V)元素而形成的P阱。举例来说，衬底111可以是在N阱中提供的袋型(pocket)P阱。在下文中，假定衬底111是P阱。然而，衬底111不局限于此。
可以在衬底111中提供沿第一方向延伸的多个掺杂区311到314。例如，多个掺杂区311到314可以分别具有不同于衬底111的第二类型。例如，掺杂区311到314可以是N型。在下文中，假定第一掺杂区311到第四掺杂区314是N型。然而，第一掺杂区311到第四掺杂区314不局限于此。
在第一掺杂区311与第二掺杂区312之间的衬底111的区域上，可以沿第二方向顺序地提供多个沿第一方向延伸的绝缘材料112。例如，多个绝缘材料112可以沿第二方向相互隔开。举例来说，绝缘材料112可以包括诸如硅氧化物的绝缘材料。
在第一掺杂区311和第二掺杂区312之间的衬底111的区域上，可以沿第一方向设置多个柱113，并且所述多个柱113可以沿第二方向穿过绝缘材料112。举例来说，柱113中的每一个可以通过绝缘材料112连接到衬底111。
举例来说，每个柱113可以由多种材料形成。例如，每个柱113的表层114可以包括具有第一类型的硅材料。例如，每个柱113的表层114可以包括具有与衬底111相同类型的硅材料。在下文中，假定每个柱113的表层114包括P型硅。然而，每个柱113的表层114可以不局限于此。
每个柱113的内层115可以由绝缘材料形成。例如，每个柱113的内层115可以包括诸如硅氧化物的绝缘材料。举例来说，每个柱113的内层115可以包括空气隙(air gap)。
在第一掺杂区311与第二掺杂区312之间，可以沿着衬底111、绝缘材料112和柱113的暴露表面提供绝缘层116。例如，可以去除向沿第二方向上提供的最后的绝缘材料112的(向第二方向放置)的暴露表面上提供的绝缘层116。
例如，绝缘层116的厚度可以小于绝缘材料112之间的距离的一半。也就是说，在绝缘材料112当中的第一绝缘材料的底面提供的绝缘层116与在位于该第一绝缘材料的下面的第二绝缘材料的顶面提供的绝缘层116之间，可以提供一区域，在该区域中布置除绝缘材料112和绝缘层116之外的材料。
在第一掺杂区311和第二掺杂区312之间，可以在绝缘层116的暴露表面上提供导电材料211到291。例如，可以在衬底111与邻近衬底111的绝缘材料112之间提供沿第一方向延伸的导电材料211。更具体地，可以在衬底111与邻近衬底111的绝缘材料112的底面的绝缘层116之间提供沿第一方向延伸的导电材料211。
在下文中，可以定义第一导电材料211到291、212到292以及213到293的高度。第一导电材料211到291、212到292和213到293被定义为从衬底111起顺序地具有第一高度到第九高度。也就是说，邻近衬底111的第一导电材料211到213可以具有第一高度。邻近第二导电材料331到333的第一导电材料291到293可以具有第九高度。当第一导电材料与衬底111之间的距离增加时，第一导电材料的高度可以随之增加。
在绝缘材料112当中的特定绝缘材料的顶面的绝缘层116、与布置在该特定绝缘材料的上方的绝缘材料的底面的绝缘层116之间，可以提供沿第一方向延伸的第一导电材料。举例来说，可以在绝缘材料112之间提供沿第一方向延伸的第一导电材料221到281。举例来说，第一导电材料211到291可以是金属材料。举例来说，第一导电材料211到291可以是诸如多晶硅的导电材料。
可以在第二掺杂区312与第三掺杂区313之间提供与第一掺杂区311和第二掺杂区312上的结构相同的结构。举例来说，在第三掺杂区313与第四掺杂区314之间，提供沿第一方向延伸的绝缘材料112、沿第一方向顺序地布置的并且沿第三方向穿过绝缘材料112的柱113、提供到柱113和绝缘材料112的暴露表面的绝缘层116、以及沿第一方向延伸的第一导电材料213到293。
在第三掺杂区313与第四掺杂区314之间，可以提供与第一掺杂区311和第二掺杂区312上的结构相同的结构。举例来说，在第三掺杂区313与第四掺杂区314之间，提供沿第一方向延伸的绝缘材料112、沿第一方向顺序地布置的并且沿第三方向穿过绝缘材料112的柱113、提供到柱113和绝缘材料112的暴露表面的绝缘层116、以及沿第一方向延伸的第一导电材料213到293。
可以在柱113上分别提供漏极320。举例来说，漏极320可以是第二类型的硅材料。例如，漏极320可以是N型硅材料。在下文中，假定漏极320包括N型硅。然而，漏极320不局限于此。举例来说，漏极320中的每一个的宽度可以比相应的柱113的宽度宽。例如，每个漏极320可以被提供在相应的柱113的顶面，以具有垫形(pad)形状。
可以在漏极320上提供沿第三方向延伸的第二导电材料331到333。可以沿第一方向顺序地布置第二导电材料331到333。第二导电材料331到333中的每一个可以分别连接到相应的漏极320。举例来说，漏极320和沿第三方向延伸的第二导电材料333可以通过接触插塞(contact plug)连接。举例来说，第二导电材料331到333可以是金属材料。举例来说，第二导电材料331到333可以是诸如多晶硅的导电材料。
在图3和图4中，每个柱113可以与绝缘层116的相邻区域以及多个第一导线211到291、212到292和213到293当中的相邻区域一起形成串。例如，每个柱113可以与绝缘层116的相邻区域以及多个第一导线211到291、212到292和213到293当中的相邻区域一起形成NAND串NS。NAND串NS可以包括多个晶体管结构TS。晶体管结构TS将在下面参照图5更详细地描述。
图5是进一步示出可以在图4的配置中使用的类型的晶体管结构的截面图。参照图3、图4和图5，绝缘层116可以包括第一子绝缘层117到第三子绝缘层119。
柱113的包括P型硅的表层可以用作主体。邻近柱113的第一子绝缘层117可以用作隧穿绝缘层(tunneling insulation layer)。例如，邻近柱113的第一子绝缘层117可以包括热氧化物层。
第二子绝缘层118可以用作电荷存储层。例如，第二子绝缘层118可以用作电荷俘获层。例如，第二子绝缘层118可以包括氮化物层或金属氧化物层(例如，铝氧化物层或铪氧化物层)。
邻近第一导电材料233的第三子绝缘层119可以用作阻挡绝缘层。举例来说，邻近沿第一方向延伸的导电材料233的第三子绝缘层119可以被形成为单层或多层。第三子绝缘层119可以是介电常数高于第一子绝缘层117和第二子绝缘层118的高电介质层(high dielectric layer)(例如，铝氧化物层，铪氧化物层，等等)。
第一导电材料233可以用作栅极(或控制栅极)。也就是说，用作栅极(或控制栅极)的第一导电材料233、用作阻挡绝缘层的第三子绝缘层119、用作电荷存储层的第二子绝缘层118、用作隧穿绝缘层的第一子绝缘层117、以及包括P型硅且用作主体的表层114，可以构成晶体管(或存储单元晶体管结构)。举例来说，第一子绝缘层117到第三子绝缘层119可以形成氧化物-氮化物-氧化物(ONO)。在下文中，柱113的包括P型硅的表层114可以被称为第二方向主体。
存储块BLKi可以包括多个柱113。也就是说，存储块BLKi可以包括多个NAND串NS。更详细地，存储块BLKi可以包括沿第二方向(或垂直于衬底的方向)延伸的多个NAND串NS。每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS中的晶体管结构TS中的至少一个可以用作串选择晶体管SST。每个NAND串NS的晶体管结构TS中的至少一个可以用作地选择晶体管GST。
栅极(或控制栅极)可以对应于沿第一方向延伸的第一导电材料211到291、212到292和213到293。也就是说，栅极(或控制栅极)可以沿第一方向延伸，并且可以形成字线和至少两个选择线(例如，至少一个串选择线SSL和至少一个地选择线GSL)。
沿第三方向延伸的第二导电材料331到333可以分别连接到NAND串NS的一端。举例来说，沿第三方向延伸的第二导电材料331到333可以用作位线BL。也就是说，在一个存储块BLKi中，多个NAND串可以连接到一个位线BL。
可以向NAND串的另一端提供沿第一方向延伸的第二类型掺杂区311到314。沿第一方向延伸的第二类型掺杂区311到314可以用作公共源极线CSL。
综上所述，存储块BLKi可以包括在垂直于衬底111的方向(即，第二方向)上延伸的多个NAND串，并且当多个NAND串NS连接到一个位线BL时可以用作NAND闪速存储块(例如，电荷俘获型)。
在图3、图4和图5中，已经描述了在九(9)层中提供第一导线211到291、212到292以及213到293的示例情况。然而，第一导线211到291、212到292以及213到293不局限于此。例如，第一导线可以被提供在形成存储单元的至少八层上以及形成选择晶体管的至少两层上。第一导线可以被提供在形成存储单元的至少十六层上以及形成选择晶体管的至少两层上。并且，第一导线可以被提供在形成存储单元的多层上以及形成选择晶体管的至少两层上。例如，第一导电材料可以被提供在形成伪(dummy)存储单元的层上。
在图3、图4和图5中，描述了三(3)个NAND串NS连接到一(1)个位线BL的示例情况。然而，本发明构思可以不局限于此。举例来说，在存储块BLKi中，m个NAND串NS可以连接到一个位线BL。在这种情况下，沿第一方向延伸的导电材料211到291、212到292和213到293的数量以及用作公共源极线CSL的掺杂区311到314的数量也可以被控制为与连接到一个位线BL的NAND串NS的数量成比例。
在图3、图4和图5中，描述了三(3)个NAND串NS连接到沿第一方向延伸的一个第一导电材料的示例情况。然而，本发明构思不局限于此。例如，n个NAND串NS可以连接到一个第一导电材料。在这种情况下，位线331到333的数量可以被控制为与连接到一个第一导电材料的NAND串NS的数量成比例。
例如，越靠近衬底111，沿第一/第三方向截取的柱113的面积必然越小。例如，沿第一方向和第三方向的截取的柱113的面积可以由于处理特性或误差而改变。
举例来说，柱113可以是通过在通过蚀刻形成的孔内提供诸如硅材料和绝缘材料之类的材料而形成的。随着蚀刻深度增加，沿第一/第三方向截取的通过蚀刻过程形成的孔的有效面积可能减小。也就是说，随着在第二方向上到衬底111的距离减小，柱113在第一和/或第三方向上占据的面积会缩小。
图6是根据本发明构思的实施例的、图3、图4和图5中的存储块的等效电路。
参照图3到图6，可以在第一位线BL1与公共源极线CSL之间提供NAND串NS11到NS31。可以在第二位线BL2与公共源极线CSL之间提供NAND串NS12到NS32。可以在第三位线BL3与公共源极线CSL之间提供NAND串NS13到NS33。第一位线BL1到第三位线BL3可以分别对应于沿第三方向延伸的第二导电材料331到333。
每个NAND串NS的串选择晶体管SST可以连接到相应的位线BL。每个NAND串NS的地选择晶体管GST可以连接到公共源极线CSL。可以在每个NAND串NS中的串选择晶体管SST和公共源极线CSL之间提供存储单元MC(memory cell)。
在下文中，可以以行和列为单位定义NAND串NS。共同连接到一个位线的NAND串NS可以形成一列。例如，连接到第一位线BL1的NAND串NS11到NS31可以对应于第一列。连接到第二位线BL2的NAND串NS12到NS32可以对应于第二列。连接到第三位线BL3的NAND串NS13到NS33可以对应于第三列。
连接到一个串选择线SSL的NAND串可以形成一行。例如，连接到第一串选择线SSL1的NAND串NS11到NS13可以形成第一行。连接到第二串选择线SSL2的NAND串NS21到NS23可以形成第二行。连接到第三串选择线SSL3的NAND串NS31到NS33可以形成第三行。
在每个NAND串NS中定义高度。根据示出的例子，在每个NAND串NS中，地选择晶体管GST的高度可以被定义为层1，或简单地“1”。邻近地选择晶体管GST的存储单元MC1的高度可以被定义为2。串选择晶体管SST的高度可以被定义为9。邻近串选择晶体管SST的存储单元MC7的高度可以被定义为8。随着存储单元MC与地选择晶体管GST之间的距离增加，存储单元MC的高度可以增加。也就是说，第一存储单元MC1到第七存储单元MC7可以分别被定义为具有第二到第八高度。
NAND串NS可以共用地选择线GSL。地选择线GSL可以对应于具有第一高度的第一导线211到213。也就是说，地选择晶体管GST可以分别具有第一高度。
在同一行的NAND串NS中具有相同高度的存储单元可以共用字线WL。不同行中的NAND串NS的具有相同高度的字线WL可以公共连接。也就是说，具有相同高度的存储单元可以共用字线WL。
具有第二高度的第一导线221到223可以公共连接，以形成第一字线WL1。具有第三高度的第一导线231到233可以公共连接，以形成第二字线WL2。具有第四高度的第一导线241到243可以公共连接，以形成第三字线WL3。具有第五高度的第一导线251到253可以公共连接，以形成第四字线WL4。具有第六高度的第一导线261到263可以公共连接，以形成第五字线WL5。具有第七高度的第一导线271到273可以公共连接，以形成第六字线WL6。具有第八高度的第一导线281到283可以公共连接，以形成第七字线WL7。
同一行的NAND串NS可以共用串选择线SSL。不同行的NAND串NS可以分别连接到串选择线SSL1到SSL3。第一串选择线SSL1到第三串选择线SSL3可以分别对应于具有第九高度的第一导线291到293。
在下文中，第一串选择晶体管SST1可以被定义为连接到第一串选择线SSL1的串选择晶体管SST。第二串选择晶体管SST2可以被定义为连接到第二串选择线SSL2的串选择晶体管SST。第三串选择晶体管SST3可以被定义为连接到第三串选择线SSL3的串选择晶体管SST。
公共源极线CSL可以共同连接到NAND串NS。例如，在衬底111的有源区中，第一掺杂区311到第四掺杂区314可以连接，以形成公共源极线CSL。
如图6所示，具有相同高度的字线WL可以公共连接。因此，当选择了特定字线WL时，连接到该特定字线WL的所有NAND串NS可以都被选择。
不同行的NAND串NS可以分别连接到不同的串选择线SSL。通过选择和不选择串选择线SSL1到SSL3，可以将连接到相同字线WL的NAND串NS当中的未选行的NAND串NS与相应的位线分开，并且被选行的NAND串可以连接到相应的位线。
在前述示例结构中执行的读操作和编程操作期间，可以选择串选择线SSL1和SSL2之一。也就是说，可以按NAND串NS11到NS13、NS21到NS23和NS31到NS33的行来执行编程和读取。
也就是说，在读操作和编程操作中，可以向被选行中的被选字线施加选择电压，并且可以向未选字线施加未选择(non-selection)电压。例如，选择电压可以是编程电压Vpgm或选择读电压Vrd。举例来说，未选择电压可以是通过电压Vpass或未选择读电压Vread。也就是说，可以按NAND串NS11到NS13、NS21到NS23和NS31到NS33的被选行的字线执行编程和读取。
图7是示出在存储单元阵列中典型地施加到信号线的驱动信号的上升斜率的波形图。
如参照图3、图4和图5所描述的，柱113占据的面积(例如，X-Y)随着朝向衬底111的蚀刻距离(Z)而趋向减小。例如，在图2的第一方向和第三方向所定义的平面内的柱113的面积随着柱113在第二方向上朝衬底111的延伸而缩小。
柱113的面积减小导致沿第二/第三方向截取的第一导线的面积增大。也就是说，越靠近衬底111，沿第二/第三方向截取的字线的面积越宽。例如，如图4所示，具有第二高度的第一导线221到223的面积(沿第二/第三方向截取的)可以比具有第八高度的第一导线281到283(沿第二/第三方向截取的)的面积宽。参照图6，具有第二高度的第一字线WL1的面积(沿第二/第三方向截取的)可以比具有第八高度的第七字线WL7(沿第二/第三方向截取的)的面积宽。因此，由于字线电阻与面积成反比，所以在前述条件下，第一字线WL1的电阻将小于第七字线WL7的电阻。
因此，整个三维存储单元阵列中，各个字线电阻趋向于按照结构内的相对垂直高度(或层高)的函数而变化。因此，传统的包括三维存储单元阵列的非易失性存储器件表现出驱动信号具有随字线高度而变化的不同的上升斜率。上升斜率的差异可能导致不同的编程速度，进而可能导致读裕量损失。
例如，参照图7，并且假定进行传统的编程操作，则施加到第一字线WL1的第一驱动信号DS<1>具有第一上升斜率‘γ’，直到其电平达到被定义为通过电压Vpass的电平。相反，施加到第七字线WL7的第七驱动信号DS<7>具有第二上升斜率‘α’，直到其电平达到通过电压Vpass，该第二上升斜率α与第一上升斜率γ相比明显较为平缓。
类似地，当从通过电压Vpass上升到编程电压Vpgm时，第一和第七驱动信号DS<1>和DS<7>可以具有相应的第三和第四上升斜率‘β’和‘δ’。再有，第一驱动信号DS<1>的第三上升斜率比第七驱动信号DS<7>的第四上升斜率陡得多。
因此，在针对分别连接到第一和第七字线WL1和WL7的存储单元的编程操作期间，连接到第一字线WL1的特定存储单元将比连接到第七字线W7的其它存储单元更快速地被编程。因此，传统方式中可能会产生编程速度差，并导致读裕量降低。
为了避免上述现象，根据本发明构思的实施例的图1中的非易失性存储器件100可以被配置为响应于图1中的斜坡逻辑170的控制，生成步进式增加到编程电压Vpgm的第一电压信号VS_1和步进式增加到通过电压Vpass的第二电压信号VS_2。非易失性存储器件100可以将第一电压信号VS_1提供给被选字线，并且将第二电压信号VS_2提供给未选字线，以作为驱动信号DS。以下，将更具体地描述高电压生成器120和斜坡逻辑170的例子。
图8是示出与本发明的特定实施例一致的可以用于生成驱动信号的高电压生成器和斜坡逻辑的一个可能的例子的框图。参照图8，高电压生成器120包括第一高电压生成器121和第二高电压生成器122，并且斜坡逻辑170包括第一子斜坡逻辑171和第二子斜坡逻辑172。
第一电压生成器121可以用于在第一子斜坡逻辑171的控制下生成步进式增加到编程电压Vpgm的第一电压信号VS_1。在编程操作期间，第一电压信号VS_1可以被提供给被选字线以作为驱动信号DS。
第二电压生成器122可以用于在第二子斜坡逻辑172的控制下生成步进式增加到通过电压Vpass的第二电压信号VS_2。在编程操作期间，第二电压信号VS_2可以被提供给未选字线以作为驱动信号DS。
图9是示出由图8的第一电压生成器121生成的第一电压信号VS_1的波形图。
参照图7和图9，第一电压信号VS_1的上升斜率可以被设置为相对于传统预期的(即，在未提供与第一电压生成器121结合的图8的第一子斜坡逻辑171的情况下)上升斜率较为缓慢，或不同于传统预期的上升斜率。如图9所示，例如，可以考虑最缓慢电压信号(例如，第七驱动信号DS<7>)的最大实际上升斜率来设置第一电压信号VS_1的第一上升斜率。在本上下文中，“最缓慢”电压信号是指，在传统条件下，在给定特定高度(例如，衬底之上的最高高度)的相应垂直柱的水平横截面积下，具有最平缓斜率的电压信号。
在图9示出的例子中，第一电压信号VS_1(以及潜在地所有其它电压信号VS_2到VS_7)的上升斜率可以被设置为等于提供给具有最大电阻的字线(例如，第七字线WL7)的最缓慢电压信号(例如，第七驱动信号DS<7>)的上升斜率。因此，施加到第一字线WL1的第一电压信号VS_1的上升斜率可以相对于施加到其它所有(或其它一些)字线(第一字线WL1到第六字线WL6)的其它所有(或其它一些)电压信号(VS_2到VS_7)而恒定地维持，与最高电阻字线(第七字线WL7)相比，所述其它所有(或其它一些)字线(第一字线WL1到第六字线WL6)中的每个都展现出相对小的电阻。
图10是示出由图8的第二电压生成器122生成的第二电压信号VS_2的波形图。
参照图10，可以使用图8的第二子斜坡逻辑172，如前面描述的那样类似地调整第二电压信号VS_2的上升斜率。像图9中描述的第一电压信号VS_1那样，可以考虑最缓慢驱动信号(例如，第七驱动信号DS<7>)来设置第二电压信号VS_2的上升斜率。因此，以类似的方式，第二电压信号VS_2的上升斜率可以相对于与最高电阻字线(例如第七字线WL7)相比展现出相对较小电阻的其它所有(或其它一些)字线(即，图6中的第一字线WL1到第七字线WL7)保持恒定。上述所有驱动信号当中的“最缓慢”驱动信号和/或所有字线当中的最高电阻字线可以依经验确定或从概念上确定。
如图8、图9和图10所描述的，第一电压生成器121和第二电压生成器122可以用于在第一子斜坡逻辑171和第二子斜坡逻辑172的控制下生成具有恒定的且合理定义的上升斜率的第一电压信号VS_1和第二电压信号VS_2。
现在将参照图11和图12更详细地描述图1的行选择电路130，行选择电路130能够将第一电压信号VS_1和第二电压信号VS_2作为驱动信号提供给相应的字线。
图11是进一步示出图1的行选择电路130的框图。参照图11，行选择电路130包括字线驱动器131和行译码器133，其中字线驱动器131包括译码块131_a以及第一驱动块131_b1到第七驱动块131_b7。
译码块131_a被配置为接收第一行地址部分RAi。然后，译码块131_a译码第一行地址部分RAi以生成译码的行地址DRAi。然后，译码块131_a将译码的行地址DRAi分别提供给第一驱动块131_b1到第七驱动块131_b7。
第一驱动块131_b1到第七驱动块131_b7中的每一个接收译码的行地址DRAi，并响应于译码的行地址DRAi输出第一电压信号VS_1和第二电压信号VS_2之一作为驱动信号。下面将参照图12更具体地描述个体驱动块131_b。
在图11示出的例子中，行译码器133经由信号线SL1到SL7连接到字线驱动器131。行译码器133还可以连接到多个存储块BLK1到BLKz(图2)，每个存储块经由相应的字线WL1到WL7连接到行译码器133。行译码器133可以响应于第二行地址部分RAj选择存储块。利用所述配置，行译码器133可以将分别经由信号线SL1到SL7传送的驱动信号DS<1>到DS<7>提供给被选存储块的字线WL1到WL7。
图12是在第一驱动块131_b1的上下文中进一步示出驱动块131_bn的框图。
参照图1和图12，第一驱动块131_b1包括第一开关S/W1和第二开关S/W2。第一开关S/W1从高电压生成器120接收第一电压信号VS_1并从控制逻辑160接收第一使能信号EN_1。第二开关S/W2从高电压生成器120接收第二电压信号VS_2并从控制逻辑160接收第二使能信号EN_2。第一开关S/W1和第二开关S/W2进行功能组合，以响应于从图11的译码块131_a提供的译码的行地址DRAi1，输出第一电压信号VS_1和第二电压信号VS_2之一作为第一驱动信号DS<1>。
图13和图14是示出当将由图1的高电压生成器生成的电压信号作为驱动信号提供给字线时的驱动信号的上升斜率的波形图。
在图13中，示出了这样的情况，其中，第一电压信号VS_1作为驱动信号被提供给被选的第七字线WL7，并且第二电压信号VS_2作为驱动信号被提供给未选字线(例如，第一字线WL1到第六字线WL6)。在图14中，示出了这样的情况，其中，第一电压信号VS_1作为驱动信号被提供给被选的第一字线WL1，并且第二电压信号VS_2作为驱动信号被提供给未选字线(例如，第二到第七字线WL2到WL7)。
如图13所示，如果在编程操作期间第七字线WL7被选择，则相应的第七驱动信号DS<7>在从地电压Vss上升到通过电压Vpass时具有上升斜率‘α’，并且在从通过电压Vpass上升到编程电压Vpgm时具有上升斜率‘β’。在这种情况下，未选字线WL1到WL6可以分别被提供在上升到通过电压Vpass时具有上升斜率‘α’的驱动信号DS<1>到DS<6>。
如图14所示，如果在编程操作时选择第一字线WL1，则第一驱动信号DS<1>在从地电压Vss上升到通过电压Vpass时具有上升斜率‘α’，并且在从通过电压Vpass上升到编程电压Vpgm时具有上升斜率‘β’。在这种情况下，未选字线WL2到WL7可以分别被提供在上升到通过电压Vpass时具有上升斜率‘α’的驱动信号DS<2>到DS<7>。
照这样，根据本发明构思的特定实施例，非易失性存储器件可以为多个字线提供相应的具有基本相同的上升斜率的驱动信号，而不管字线之间的电阻差异。结果，根据本发明构思的非易失性存储器件能够防止由于编程速度差异而导致的读裕量损失。
图15是示出根据本发明构思的另一实施例的非易失性存储器件的框图。图15中的非易失性存储器件类似于图1的非易失性存储器件，除了在控制逻辑260外部提供单独的斜坡控制单元270。在根据本发明构思的特定实施例中，斜坡控制单元270可以通过独立于实现控制逻辑260的模块或集成电路芯片的模块或集成电路芯片来实现。
在这样的配置中，斜坡控制单元270可以在控制逻辑260的控制下操作，从而使高电压生成器220响应于斜坡控制单元270的控制生成步进式增加的第一电压信号VS_1和第二电压信号VS_2。在其它情况中，高电压生成器220可以类似于图1的高电压生成器120。
图1到图15示出的实施例是示例性的非易失性存储器件，该非易失性存储器件可以被配置为不考虑字线电阻差异，在编程操作期间提供具有基本相同的上升斜率的字线驱动信号。这样的非易失性存储器件可以结合不同类型的二维和三维存储单元阵列来使用，并且可以合并在各种存储系统、主机设备中，和/或用于不同的应用。
现在，将参照图16、图17和图18进一步描述当使用具有不同上升斜率的字线驱动信号时可能导致的读干扰。
在图16中，示出了存储单元MC的阈值电压分布。示出了分别对应于4个逻辑状态E、P1、P2和P3的四(4)个阈值电压分布。也就是说，每个存储单元可以存储2比特数据，但是本发明构思的范围不局限于仅仅使用2比特存储单元。
图17是描述在使用具有不同上升斜率的字线驱动信号时执行的读操作的时序图集合。假定越靠近衬底，提供给第一字线WL1到第七字线WL7的驱动信号的上升斜率越大。此外，假定对连接到第二字线WL2的存储单元执行读操作。
图18是概述图17中与被选串选择线相对应的被选NAND串的沟道电压的表。具体来说，图18示出了在第六时间t6 NAND串的沟道电压(参照图17)。第一存储单元MC1到第七存储单元MC7可以对应于第一字线WL1到第七字线WL7的存储单元当中的同一NAND串中的存储单元。假定第三存储单元MC3具有与逻辑状态P3相对应的阈值电压，并且第一存储单元MC1、第二存储单元MC2以及第四存储单元MC4到第七存储单元MC7具有与逻辑状态E，即擦除状态，相对应的阈值电压，
参照图16、图17和图18，位线BL可以被预充电到位线预充电电压VBL。之后，串选择电压VSSL和地选择电压VGSL可以分别被提供给被选串选择线和地选择线GSL。此外，可以将第一选择读电压Vrd1施加到第二字线WL2，并且可以将未选择读电压Vread分别施加到未选字线WL1以及WL3到WL7。
越靠近衬底，上升斜率越大。由于这个原因，提供到第一字线WL1到第七字线WL7的第一驱动信号DS<1>到第七驱动信号DS<7>可以分别顺序地达到第一选择读电压Vrd1的电压电平。在这种情况下，由于除了存储单元MC3之外的存储单元MC1、、MC2以及MC4到MC7具有擦除状态E的阈值电压，因此它们可以被顺序地导通。例如，第一存储单元MC1可以在第三时间t3导通，与具有擦除状态的其它存储单元相比，第一存储单元MC1最快速；第七存储单元MC7在第六时间t6导通，与具有擦除状态的其它存储单元相比第七存储单元MC7最缓慢。
由于第三存储单元MC3具有与逻辑状态P3相对应的阈值电压，因此如果施加到第三字线WL3的第三驱动信号DS<3>达到例如未选择读电压Vread，则第三存储单元MC3导通。因此，第三存储单元MC3可以在时间t6导通，与其余存储单元MC1、MC2以及MC4到MC7相比最缓慢。
在这种情况下，如图18所示，可以基于第三存储单元MC3分割包括第一存储单元MC1到第七存储单元MC7的NAND串的沟道电压。也就是说，在时间t6，由于第三存储单元MC3截止并且其余存储单元MC1、MC2以及MC4到MC7导通，因此NAND串的沟道电压可以基于第三存储单元MC3被分成地电压Vss和位线预充电电压VBL。沟道电压Vss与VBL之间的差可以造成由于热电子注入而导致的读干扰。该意味着读裕量降低。
为了避免上述读干扰，根据本发明构思的实施例的非易失性存储器件可以被配置为在读操作期间生成步进式增加到目标电压的电压信号，其中，所述电压信号被作为驱动信号提供给字线。将参照图19和图20更详细地描述这一方法。
图19是进一步示出图1的高电压生成器和斜坡逻辑的框图。参照图19，高电压生成器120包括第一电压生成器121和第二电压生成器122。斜坡逻辑170包括第一子斜坡逻辑171和第二子斜坡逻辑172。
如图19所示，第一电压生成器121可以用于在第一子斜坡逻辑171的控制下生成第一电压信号VS_1。第一电压信号VS_1可以步进式增加到选择读电压Vrd。也就是说，第一电压生成器121可以生成第一电压信号VS_1，其在编程操作期间步进式增加到编程电压Vpgm，并在读操作期间步进式增加到选择读电压Vrd。然后，第一电压生成器121生成的第一电压信号VS_1可以被作为驱动信号提供给被选字线。
同样地，第二电压生成器122可以用于在第二子斜坡逻辑172的控制下生成第二电压信号VS_2。第二电压生成器122可以生成第二电压信号VS_2，其在编程操作期间步进式增加到通过电压Vpass，并在读操作期间步进式增加到未选择读电压Vread。然后，第二电压生成器122生成的第二电压信号VS_2可以被作为驱动信号提供给未选字线。
如上所述，第一电压生成器121和第二电压生成器122可以分别生成在读操作时步进式增加的第一电压信号VS_1和第二电压信号VS_2，从而避免读干扰。
如图19中所述，第一电压生成器121和第二电压生成器122可以被配置为在编程操作和读操作期间都工作。然而，可替换地，高电压生成器120也可以由在编程操作期间工作的一个电压发生器和在读操作期间工作的另一个电压发生器来实现。将参照图20更全面地描述所述方法。
图20是进一步示出根据本发明构思的另一实施例的图1的高电压生成器和斜坡逻辑的框图。参照图20，高电压生成器120包括第一电压生成器121到第四电压生成器124，并且斜坡逻辑170包括第一子斜坡逻辑171到第四子斜坡逻辑174。
如图20所示，第一电压生成器121和第二电压生成器122可以分别在第一子斜坡逻辑171和第二子斜坡逻辑172的控制下在编程操作期间工作，以生成第一电压信号VS_1和第二电压信号VS_2。第一电压信号VS_1可以步进式增加到编程电压Vpgm，并且第二电压信号VS_2可以步进式增加到通过电压Vpass。
图20的第三电压生成器123和第四电压生成器124可以分别在第三子斜坡逻辑173和第四子斜坡逻辑174的控制下在读操作期间工作，以生成第三电压信号VS_3和第四电压信号VS_4。第三电压信号VS_3可以步进式增加到选择读电压Vrd，并且第四电压信号VS_4可以步进式增加到未选择读电压Vread。因此，可以避免编程操作期间的读裕量降低以及读操作期间的读干扰两者。
参照图19和图20描述的电压生成电路可以应用于图1的非易失性存储器件100和图15的非易失性存储器件200。
在假设非易失性存储器件100和200生成步进式增加到目标电压的第一电压信号VS_1和第二电压信号VS_2的情况下示例性地描述了图1到图20。然而，非易失性存储器件100和200可以被配置成使得将被提供到未选字线的第二电压信号VS_2步进式增加到目标电压。
斜坡逻辑170可以根据非易失性存储器件100的操作，灵活地调整第一电压信号VS_1和第二电压信号VS_2中的每一个的斜坡步幅的大小。例如，斜坡逻辑170可以根据第一电压信号VS_1和第二电压信号VS_2的目标电平控制高电压生成器120，以使得第一电压信号VS_1和第二电压信号VS_2具有不同的斜坡步幅。
图21是示出根据本发明构思的另一实施例的非易失性存储器件的框图。参照图21，非易失性存储器件300包括存储单元阵列310、高电压生成器320、行选择电路330、读/写(R/W)电路340、数据输入/输出电路(I/O)350以及控制逻辑360。
存储单元阵列310可以通过字线WL连接到行选择电路330，并且通过位线BL连接到读/写电路340。存储单元阵列310可以包括多个存储单元。在示例性实施例中，存储单元阵列310可以由每个存储一比特或多比特数据的存储单元形成。存储单元阵列310可以类似于图2到图6的存储单元阵列。
高电压生成器320可以生成将用于编程的编程电压Vpgm和通过电压Vpass，并且可以将编程电压Vpgm和通过电压Vpass传送到字线驱动器331。高电压生成器320可以响应于控制逻辑360的控制而操作。在示例性实施例中，高电压生成器320可以由多个晶体管和多个泵浦电容器形成。
可以从高电压生成器320向行选择电路330供应编程电压Vpgm和通过电压Vpass。在编程操作期间，行选择电路330将编程电压Vpgm提供到被选字线，并将通过电压Vpass提供到未选字线。行选择电路330可以包括字线驱动器331、斜坡器332和行译码器333。
来自高电压生成器320的编程电压Vpgm和通过电压Vpass可以被施加到字线驱动器331。字线驱动器331可以响应于第一行地址部分RAi，将编程电压Vpgm或通过电压Vpass传送到每个信号线SL。例如，在编程操作期间，字线驱动器331可以将编程电压Vpgm提供给与被选字线相对应的信号线，并将通过电压Vpass提供给与未选字线相对应的信号线。
斜坡器332可以被提供以来自字线驱动器331的、与每个字线相对应的编程电压Vpgm或通过电压Vpass。斜坡器332可以生成每个均步进式增加到目标电压电平的驱动信号DS。例如，当被提供以编程电压Vpgm时，斜坡器332可以生成驱动信号，该驱动信号的电压电平步进式增加到编程电压Vpgm。当被提供以通过电压Vpass时，斜坡器332可以生成驱动信号，该驱动信号的电压电平步进式增加到通过电压Vpass。
行译码器333可以接收来自斜坡器332的驱动信号DS。行译码器333可以响应于第二行地址部分RAj，选择将向其施加驱动信号DS的字线WL。例如，接收的地址RAj可以是用于选择存储块的地址。在这种情况下，行译码器333可以响应于第二行地址部分RAj选择存储块。行译码器333可以将驱动信号DS分别传送到被选存储块的字线。
读/写电路340通过位线BL连接到存储单元阵列310，并且通过数据线DL与数据I/O电路350连接。读/写电路340可以从数据输入/输出电路350接收数据，以将接收的数据写入存储单元阵列310中。读/写电路340可以从存储单元阵列310读取数据，以将读取的数据传送到数据输入/输出电路350。在示例性实施例中，读/写电路340可以包括诸如用于读写数据的页缓冲器(或，页寄存器)、用于选择位线的列选择电路等等的组成元件。
数据I/O电路350通过数据线DL连接到读/写电路340。数据I/O电路350可以响应于控制逻辑360的控制而操作。数据I/O电路350可以被配置为与外部设备交换数据。数据输入/输出电路350可以通过数据线DL将从外部提供的数据传送到读/写电路340。数据I/O电路350可以通过数据线DL将从读/写电路340传送的数据输出到外部设备。在示例性实施例中，数据I/O电路350可以包括诸如数据缓冲器等等的组成元件。
控制逻辑360可以控制非易失性存储器件300的总体操作。控制逻辑360可以被配置为控制组成元件320、330、340和350。控制逻辑360可以响应于来自外部设备的控制信号CTRL而操作。
非易失性存储器件300可以被配置为向字线提供具有恒定上升斜率的驱动信号DS<n:1>。由于驱动信号DS<n:1>具有恒定的上升斜率，因此非易失性存储器件300可以避免由于编程速度差异造成的读裕量减小。因此，可以提高非易失性存储器件300的可靠性。
图22是示出典型地施加到存储单元阵列的字线的驱动信号的上升斜率的波形图。
参照图22，在编程操作期间，施加到第一字线WL1的第一驱动信号DS<1>具有第一上升斜率‘γ’，直到其电平达到通过电压Vpass，并且，施加到第七字线WL7的第七驱动信号DS<7>具有上升斜率‘α’，直到其电平达到通过电压Vpass。也就是说，在驱动信号的电压电平上升到通过电压Vpass的同时，第一驱动信号DS<1>的上升斜率比第七驱动信号DS<7>的上升斜率陡。当从通过电压Vpass上升到编程电压Vpgm时，第一驱动信号DS<1>具有上升斜率‘β’，并且第七驱动信号DS<7>具有上升斜率‘δ’。也就是说，当上升到编程电压Vpgm时，第一驱动信号DS<1>的上升斜率比第七驱动信号DS<7>的上升斜率陡。因此，在对与第一字线WL1和第七字线WL7连接的存储单元进行编程时，与第一字线WL1连接的存储单元将比与第七字线WL7连接的存储单元更快速地被编程，并且编程速度差异可能导致读裕量减小。
为了避免上述现象，图21的非易失性存储器件300可以被配置为使用斜坡器(ramper)332调整各个驱动信号的一个或多个上升斜率。例如，使用斜坡器332，非易失性存储器件300可以控制第一驱动信号DS<1>的上升斜率，以使第一驱动信号DS<1>的上升斜率(γ)与第七驱动信号DS<7>的上升斜率(α)基本相同。此外，使用斜坡器332，非易失性存储器件300可以控制第一驱动信号DS<1>的上升斜率，以使第一驱动信号DS<1>的上升斜率(δ)与第七驱动信号DS<7>的上升斜率(β)基本相同。
图23是进一步示出图21的字线驱动器和斜坡器的框图。参照图23，字线驱动器331包括译码块331_a以及第一驱动块331_b1到第七驱动块331_b7。斜坡器332可以包括第一斜坡块331_1到第七斜坡块332_7。
译码块331_a接收行地址RAi。然后，译码块331_a译码第一行地址部分RAi以生成译码的行地址DRAi。然后，译码块331_a将译码的行地址DRAi传送到第一驱动块331_b1到第七驱动块331_b7。
第一驱动块331_b1到第七驱动块331_b7从高电压生成器320接收编程电压Vpgm和通过电压Vpass，并从译码块331_a接收译码的行地址DRAi。然后，第一驱动块331_b1到第七驱动块331_b7可以分别响应于译码的行地址DRAi输出编程电压Vpgm和通过电压Vpass中的任何一个。
第一斜坡块332_1到第七斜坡块332_7可以分别与第一驱动块331_b1到第七驱动块331_b7连接。第一斜坡块332_1到第七斜坡块332_7可以分别从第一驱动块131_b1到第七驱动块131_b7接收编程电压Vpgm或通过电压Vpass。第一斜坡块332_1到第七斜坡块332_7可以分别生成第一驱动信号DS<1>到第七驱动信号DS<7>。
第一斜坡块332_1到第七斜坡块332_7可以使用斜坡控制第一驱动信号DS<1>到第七驱动信号DS<7>的上升斜率恒定。也就是说，第一斜坡块332_1到第七斜坡块332_7可以生成每个都具有恒定的上升斜率的第一驱动信号DS<1>到第七驱动信号DS<7>。这里，斜坡是指电压步进式增加。
例如，参照图3到图6以及图22，由于沿第二/第三方向截取的第一字线WL1的面积大于沿第二/第三方向截取的第七字线WL7的面积，因此对应的第一驱动信号DS<1>的上升斜率可能比第七驱动信号DS<7>的上升斜率陡。在这种情况下，第一斜坡块332_1可以调整第一驱动信号DS<1>，使其具有与第七(最缓慢的)驱动信号DS<7>的上升斜率基本相同的上升斜率。同样地，第二到第六斜坡块332_2到332_6可以调整第二到第六驱动信号DS<2>到DS<6>，使其也具有与第七驱动信号DS<7>的上升斜率基本相同的上升斜率。
图24是在第一驱动块331_b1连接到第一斜坡块332_1的上下文中进一步示出图23的驱动块的框图。参照图24，第一驱动块331_b1包括第一开关S/W1’和第二开关S/W2’。第一开关S/W1’接收来自高电压生成器320的通过电压Vpass和来自控制逻辑360的第一使能信号EN_1’。第二开关S/W2’接收来自高电压生成器320的编程电压Vpgm和来自控制逻辑360的第二使能信号EN_2’。第一开关S/W1’和第二开关S/W2’可以响应于来自译码块331_a的译码的行地址DRAi1切换编程电压Vpgm和通过电压Vpass中的任何一个。
第一斜坡块332_1可以接收通过电压Vpass或编程电压Vpgm。第一斜坡块332_1可以生成具有期望的输入电压电平的第一驱动信号DS<1>。
图25是在第一斜坡块332_1的上下文中进一步示出图23的斜坡块的示图。假定第一斜坡块332_1从第一驱动块331_b1接收编程电压Vpgm。参照图25，第一斜坡块332_1包括第一开关S/W1到第六开关S/W6以及第一晶体管NM1到第十一晶体管NM11。
第一开关S/W1到第六开关S/W6接收高电压Vpp，并且分别响应于第一斜坡使能信号Ramp_EN_1到第六斜坡使能信号Ramp_EN_6而操作。第一开关S/W1到第六开关S/W6分别响应于相应的斜坡使能信号，将高电压Vpp传送到第六晶体管NM6到第十一晶体管NM11的栅极。
第一晶体管NM1到第五晶体管NM5可以串联连接。也就是说，第一晶体管NM1到第四晶体管NM4中的每一个的栅极和漏极可以与第二晶体管NM2到第五晶体管NM5中的每一个的源极连接。第一晶体管NM1的源极可以与第六晶体管NM6的漏极连接，并且第五晶体管NM5的漏极可以与编程电压Vpgm连接。
第六晶体管NM6到第十一晶体管NM11的栅极可以分别与第一开关S/W1到第六开关S/W6连接。第六晶体管NM6到第十一晶体管NM11的漏极可以分别与第一晶体管NM1到第五晶体管NM5的源极连接。第六晶体管NM6到第十一晶体管NM11的源极可以与用于输出第一驱动信号DS<1>的同一节点连接。
图26是描述图25的第一斜坡块的一个可能的操作的时序波形的集合。假定第一驱动信号DS<1>的电压电平从通过电压Vpass上升到编程电压Vpgm。
参照图25和图26，第一斜坡使能信号Ramp_EN_1首先被激活。然后，第一开关S/W1响应于第一斜坡使能信号Ramp_EN_1的激活将高电压Vpp传送到第六晶体管NM6的栅极。因此，第六晶体管NM6被导通。第六晶体管NM6的漏极与第一晶体管NM1的漏极连接。
因此，第六晶体管NM6的源极被提供以电压Vpgm-5Vth，其中，Vth是第一晶体管NM1到第五晶体管NM5的阈值电压。也就是说，第一驱动信号DS<1>可以具有电压(Vpgm-5Vth)。在这种情况下，第一驱动信号DS<1>的电压电平(Vpgm-5Vth)可以被称为第一斜坡电平。
如果第二斜坡使能信号Ramp_EN_2随后被激活，则第七晶体管NM7导通，从而第一驱动信号DS<1>可以具有电压(Vpgm-4Vth)。也就是说，第一驱动信号DS<1>可以具有电压(Vpgm-4Vth)。在这种情况下，第一驱动信号DS<1>的电压电平(Vpgm-4Vth)可以被称为第二斜坡电平。第二斜坡电平可以比第一斜坡电平高出第一晶体管NM1的阈值电压。
随着第三到第六使能信号Ramp_EN_3到Ramp_EN_6被顺序地激活，第一驱动信号DS<1>的电压电平可以步进式增加。因此，第一驱动信号DS<1>的电压电平可以步进式增加到编程电压Vpgm。
在示出的实施例中，第一驱动信号DS<1>的上升斜率可以被调整为与定义的参考驱动信号(例如，最缓慢的驱动信号)的上升斜率基本相同。例如，可以通过调整各个斜坡使能信号的转变时间t1到t6，来调整第一驱动信号DS<1>的上升斜率，使其与参考驱动信号的上升斜率相同。在另一个示例性实施例中，可以通过将第一斜坡块332_1的晶体管的数量设置为不同于第七斜坡块332_7的晶体管的数量，来调整第一驱动信号DS<1>的上升斜率，使其与参考驱动信号的上升斜率相同。
具体来说，在传统情况(参照图22)中，由于第七字线的电阻大于第一字线的电阻，因此第七驱动信号DS<7>的上升斜率小于第一驱动信号DS<1>的上升斜率。假定由于第七驱动信号DS<7>的上升斜率小于第一驱动信号DS<1>的上升斜率，因此第七驱动信号DS<7>被设置为参考驱动信号。此外，假定第七斜坡块332_7具有与第一斜坡块332_1相同的结构。
在这种情况下，第一斜坡块332_1的斜坡使能信号的转换时间t1到t6之间的间隔可以被设置为比第七斜坡块332_7的长。因此，第一驱动信号DS<1>的上升斜率可以变得相对缓慢，从而第一驱动信号DS<1>的上升斜率被调整为与第七驱动信号DS<7>的相同。
图27和图28是进一步示出产生具有由第一斜坡块调整后的上升斜率的第一驱动信号的示图。
如图27所示，当第一驱动信号DS<1>上升到通过电压Vpass时，其上升斜率与其未经斜坡处理的情况相比可以变得较为缓慢。当第一驱动信号DS<1>上升到编程电压Vpgm时，其上升斜率与其未经斜坡处理的情况相比可以变得较为缓慢。
因此，如图28所示，第一驱动信号DS<1>的上升斜率可以被调整为从地电压Vss直到通过电压Vpass具有上升斜率‘α’，并且从通过电压Vpass直到编程电压Vpgm具有上升斜率‘β’。也就是说，第一驱动信号DS<1>的上升斜率可以被调整成具有与第七驱动信号DS<7>的上升斜率相同的上升斜率。
同样地，第二驱动信号DS<2>到第六驱动信号DS<6>的上升斜率可以被调整成具有与第七驱动信号DS<7>的上升斜率相同的上升斜率。这可以用与图24到图28中描述的一样的方法来完成，因此省略对其的详细描述。
如上所述，根据本发明构思的示例性实施例的非易失性存储器件可以使用斜坡调整施加到字线的驱动信号的上升斜率，使其恒定。因此，可以避免由于编程速度差异所致的读裕量降低。
在图27和图28中，示例性地示出了上升斜率α和β不同的情况。然而，可以控制驱动信号，以使上升斜率α和β具有相同的值。
在图27和图28中，示例性地描述了第一驱动信号DS<1>到第七驱动信号DS<7>均被斜坡处理的情况。可以对第一驱动信号DS<1>到第七驱动信号DS<7>当中的邻近衬底111的驱动信号进行斜坡处理。这将参照图29和图30更全面地描述。
图29是示出根据本发明构思的另一实施例的非易失性存储器件的框图。
图29的非易失性存储器件400类似于图21的非易失性存储器，除了字线驱动器431被配置为包括斜坡器432。也就是说，图21中的非易失性存储器件300对所有驱动信号进行斜坡处理，而图29中的非易失性存储器件400对一些驱动信号进行斜坡处理。
图30是进一步示出图29的字线驱动器的框图。
参照图30，字线驱动器431包括译码块431_a、第一驱动块431_b1到第七驱动块431_b7以及斜坡器432。斜坡器432可以包括第一斜坡块432_1和第二斜坡块432_2。除了驱动块和斜坡块之间的互连之外，字线驱动器431和斜坡器432可以类似于图23中的字线驱动器331和斜坡器332。这将在下面更全面地描述。
参照图23和图30，第一驱动块431_b1到第七驱动块431_b7中的第一驱动块431_b1和第二驱动块431_b2可以与第一斜坡块432_1和第二斜坡块432_2连接。也就是说，第一驱动信号DS<1>和第二驱动信号DS<2>的上升斜率可以被调整为具有参考驱动信号的上升斜率，而第三驱动信号DS<3>到第七驱动信号DS<7>的上升斜率可以不经调整而输出。这里，参考驱动信号可以是第三驱动信号DS<3>到第七驱动信号DS<7>中的任何一个。
参照图4到图23，越靠近衬底111(参照图3)，沿第二/第三方向截取的字线的面积越大。也就是说，越靠近衬底111，字线的电阻值越小。因此，在传统情况中，施加到靠近衬底111的字线的驱动信号的上升斜率与施加到远离衬底111的字线的驱动信号相比可能较为陡峭(sharp)。在这种情况下，由于编程速度差异所致的读裕量降低可能主要由施加到靠近衬底111的字线的驱动信号造成。
因此，如图30所示，施加到靠近衬底111的字线的第一驱动信号DS<1>和第二驱动信号DS<2>的上升斜率可以被调整为具有参考驱动信号的上升斜率。也就是说，第一驱动块431_b1到第七驱动块431_b7中的第一驱动块431_b1和第二驱动块431_b2可以被配置为分别与第一斜坡块432_1和第二斜坡块432_2连接。因此，可以避免由于编程速度差异所致的读裕量降低。
在图30中，示例性地示出了调整第一驱动信号DS<1>和第二驱动信号DS<2>的上升斜率的情况。非易失性存储器件400可以被实现为仅仅调整第一驱动信号DS<1>到第七驱动信号DS<7>中的第一驱动信号DS<1>的上升斜率。
此处应注意，图3到图6以及图21到图30中示出的实施例假定穿透堆叠的水平存储单元阵列的垂直柱结构是单个蚀刻处理的结果，所述单个蚀刻处理导致柱的面积逐渐变窄。然而，可以配置本发明构思的其它实施例，使得在衬底上堆叠两个或更多个串联连接但单独形成的柱。将参照图31到图33更全面地描述这类配置。
图31是根据本发明构思的另一实施例的图2中的存储块的透视图。图32是沿图31中的II-II’线截取的存储块的截面图。
除了存储块BLKi’的一个或多个柱由第一子柱113a和第二子柱113b形成之外，存储块BLKi’可以类似于参照图4到图6以及图21到图30描述的存储块。
参照图31和图32，可以在衬底111上提供第一子柱113a。例如，第一子柱113a的表层114a可以包括P型硅材料，并且第一子柱113a的表层114a可以用作第二方向的主体。第一子柱113a的内层115a可以由绝缘材料形成。
可以在第一子柱113a上提供第二子柱113b。例如，第二子柱113b的表层114b可以包括P型硅材料，并且第二子柱113b的表层114b可以用作第二方向的主体。第二子柱113b的内层115b可以由绝缘材料形成。
在示例性实施例中，第一子柱113a的表层114a和第二子柱113b的表层114b可以互连。例如，如图31和图32所示，第一子柱113a的表层114a和第二子柱113b的表层114b可以通过P型硅垫SIP互连。
图33是参照图31和图32描述的存储块的等效电路图。与图6中的存储块BLKi相比，存储块BLKi’-1a可以包括提供在字线WL3与WL4之间的(或，在一组字线WL1到WL3与一组字线WL4到WL6之间的)伪字线DWL。
具有第二到第四高度的存储单元MC1到MC3可以分别公共连接到第一字线WL1到第三字线WL3。可以在第五高度提供伪存储单元DMC，并且伪存储单元DMC可以与伪字线DWL公共连接。具有第六到第八高度的存储单元MC4到MC6可以与第四字线WL4到第六字线WL6公共连接。
在示出的实施例中，各自具有与硅垫SIP相对应的高度的第一导线可以公共连接以形成伪字线DWL。在图33中，示例性地示出了伪字线DWL由第五高度的第一导线251到253(参照图32)形成的情况。但是，形成伪字线DWL的第一导线的高度不局限于此。
继续参照图31到图33，随着每个子柱朝向衬底111下降，与第一子柱113a和第二子柱113b相对应的、沿第二/第三方向截取的字线的面积的大小增大。此外，对应于第一子柱113a的、沿第二/第三方向截取的第一字线WL1到第三字线WL3的面积可以与对应于第二子柱113b的、沿第二/第三方向截取的第四字线WL4到第六字线WL6的面积相同或相似。
具体来说，沿第二/第三方向截取的第一字线WL1的面积可以比第二字线WL2和第三字线WL3的面积宽，并且可以与第四字线WL4的相等或相似。第二字线WL2的面积可以比第三字线WL3的宽，并且可以与第五字线WL5的相等或相似。第三字线WL3的面积可以比第六字线WL6的宽。
由于第一字线WL1和第四字线WL4具有最大的面积，因此在一般情况下，对应于第一字线WL1和第四字线WL4的驱动信号的上升斜率与对应于其余字线的驱动信号的上升斜率相比较为陡峭。因此，由于编程速度差异所致的读裕量降低可能主要由施加到第一字线WL1和第四字线WL4的驱动信号造成。为了避免这一问题，根据本发明构思的示例性实施例的非易失性存储器件400可以被配置为调整与第一字线WL1和第四字线WL4相对应的驱动信号的上升斜率。将参照图34更全面地对此进行描述。
图34是进一步示出图31到图33中描述的向存储块提供驱动信号的字线驱动器的框图。参照图34，字线驱动器531包括译码块531_a、伪驱动块531_b0、第一驱动块531_b1到第六驱动块531_b6、以及第一斜坡块532_1和第二斜坡块532_2。这里，第一斜坡块532_1和第二斜坡块532_2可以被称作斜坡器。
除了驱动块与斜坡块之间的互连之外，图34中的字线驱动器531可以与图30中的类似，将会在下面对此进行更全面的描述。
参照图34，第一驱动信号DS<1>到第三驱动信号DS<3>可以分别被提供给第一字线WL1到第三字线WL3(参照图33)。第四驱动信号DS<4>到第六驱动信号DS<6>可以分别被提供给第四字线WL4到第六字线WL6(参照图33)。伪驱动信号DS<D>可以被提供给伪字线DWL(参照图33)。第一字线WL1到第三字线WL3可以构成第一字线组，第四字线WL4到第六字线WL6可以构成第二字线组。第一斜坡块532_1和第二斜坡块532_2可以分别连接到第一驱动块531_b1和第四驱动块531_b4。
如图31到图33中所述，由于第一字线组中的第一字线WL1具有最大的横截面积，因此在一般情况下，与第一字线组中的其余字线相比，第一驱动信号DS<1>的上升斜率可以是最大的。同样地，由于第二字线组中的第四字线WL4具有最大的横截面积，因此在一般情况下，与第二字线组中的其余字线相比，第四驱动信号DS<4>的上升斜率可以是最大的。因此，如图34所示，字线驱动器531可以被实现为调整第一驱动信号DS<1>和第四驱动信号DS<4>的上升斜率。通过调整第一驱动信号DS<1>和第四驱动信号DS<4>的上升斜率，可以避免由于编程速度差异所致的读裕量损失。
图35是根据本发明构思的另一实施例的图3到图5中描述的存储块的等效电路图。与参照图6描述的等效电路相比，存储块BLKi_2还可以包括与每个NAND串相关联的横向晶体管LTR。
在每个NAND串NS中，横向晶体管LTR可以连接在地选择晶体管GST与公共源极线CSL之间。横向晶体管LTR的栅极(或，控制栅极)可以与地选择晶体管GST的栅极(或，控制栅极)一起连接到地选择线GSL。
如参照图3到图6所描述的，具有第一高度的第一导线211、212和213可以对应于地选择线GSL。
如果特定电压被施加到具有第一高度的第一导线211、212和213，在邻近第一导线211、212和213的表层114的区域中可以形成沟道。也就是说，可以在地选择晶体管GST中形成沟道。此外，如果特定电压被施加到第一导线211、212和213，则在邻近第一导线211、212和213的衬底111的区域中可以形成沟道。
第一掺杂区311可以与由第一导线211的电压在衬底111形成的沟道连接。由第一导线211的电压形成的沟道可以与由第一导线211的电压在表层114形成的沟道连接。在表层114形成的沟道可以用作第二方向的主体。
同样地，第一导线211、212和213的电压可以在衬底111形成沟道。第一掺杂区311到第四掺杂区314可以通过第一导线211、212和213的电压在衬底111形成的沟道连接到表层114，表层114用作第二方向的主体。
如参照图3到图6所描述的，第一掺杂区311到第四掺杂区314可以公共连接以形成公共源极线CSL。公共源极线CSL和存储单元MC1到MC7的沟道可以通过由地选择线GSL的电压形成的、垂直于衬底111以及平行于衬底111的沟道电连接。也就是说，应当理解，可以在公共源极线CSL与存储单元MC1到MC3之间，提供垂直于衬底、平行于衬底、并且由地选择线GSL驱动的晶体管。垂直于衬底的晶体管可以被认为是地选择晶体管GST，而平行于衬底的晶体管可以被认为是横向晶体管LTR。
图36是根据本发明构思的另一示例性实施例的参照图3到图5描述的存储块的等效电路图。与图6中的存储块BLKi_1相比，在每个NAND串中，可以在公共源极线CSL与存储单元MC1和MC6之间提供两个地选择晶体管GST1和GST2。所述两个地选择晶体管GST1和GST2可以连接到一个地选择线GSL。
图37是根据本发明构思的另一示例性实施例的参照图3到图5描述的存储块的等效电路图。与图36中的存储块BLKi_3相比，在每个NAND串NS中，可以在存储单元MC1到MC5与位线BL之间提供两个串选择晶体管SST1和SST2。
对于同一行中的NAND串，相同高度的串选择晶体管SST可以共用一个串选择线SSL。例如，在第一行中的NAND串NS11到NS13中，第一串选择晶体管SST1可以共用串选择线SSL11，并且第二串选择晶体管SST2可以共用串选择线SSL21。
在第二行中的NAND串NS21到NS23中，第一串选择晶体管SST1可以共用串选择线SSL12，并且第二串选择晶体管SST2可以共用串选择线SSL22。
在第三行中的NAND串NS31到NS33中，第一串选择晶体管SST1可以共用串选择线SSL13，并且第二串选择晶体管SST2可以共用串选择线SSL23。
图38是根据本发明构思的另一示例性实施例的参照图3到图5描述的存储块的等效电路图。与图37的存储块BLKi_4相比，与同一行的NAND串NS相对应的串选择线SSL公共连接。
图39是根据本发明构思的另一示例性实施例的图2中的存储块之一的透视图。沿线I-I’截取的存储块BLKj的横截视图与图4中示出的相同。
与图中的存储块BLKi相比，存储块BLKj可以包括方形柱113′。可以在柱113’之间的提供沿第一方向隔开的绝缘材料101。例如，绝缘材料101可以沿第二方向延伸以便与衬底111接触。
在图3中描述的第一导电材料211到291、212到292以及213到293可以被绝缘材料101分成第一部分211a到291a、212a到292a和213a到293a以及第二部分211b到291b、212b到292b以及213b到293b。
在第一掺杂区311与第二掺杂区312之间的区域，每个柱113’可以连同第一导电材料的第一部分211a到291a以及绝缘膜116一起形成一个NAND串NS，并且连同第一导电材料的第二部分211b到291b以及绝缘膜116一起形成另一个NAND串NS。
在第二掺杂区312与第三掺杂区313之间的区域，每个柱113’可以连同第一导电材料的第一部分212a到292a以及绝缘膜116一起形成一个NAND串NS，并且连同第一导电材料的第二部分212b到292b以及绝缘膜116一起形成另一个NAND串NS。
在第三掺杂区313与第四掺杂区314之间的区域，每个柱113’可以连同第一导电材料的第一部分213a到293a以及绝缘膜116一起形成一个NAND串NS，并且连同第一导电材料的第二部分213b到293b以及绝缘膜116一起形成另一个NAND串NS。
也就是说，通过利用绝缘材料101将提供在每个柱113’两侧的第一导电材料分成第一部分211a到291a以及第二部分211b到291b，每个柱113’可以形成两个NAND串。
存储块BLKj可以通过图6或图21到图24中描述的等效电路来实现。可以恒定地保持在编程操作中提供给存储块BLKj的字线的编程电压Vpgm和通过电压Vpass的上升斜率。因此，可以避免由于编程速度差异所致的读裕量降低。可以恒定地保持在读操作中提供给存储块BLKj的字线的选择读电压Vrd和未选择读电压Vread的上升斜率。因此，可以避免读干扰。
图40是进一步示出根据本发明构思的另一示例性实施例的图39的存储块的透视图。沿线I-I’截取的存储块BLKj’的截面图可以与图32中示出的相同。除了存储块BLKj’的一个柱包括第一子柱113a和第二子柱113b之外，存储块BLKj’可以与图39中描述的相同。
存储块BLKj’中的一个柱可以包括第一子柱113a和第二子柱113b。第一子柱113a和第二子柱113b可以被配置为与图31和图32中描述的相同。
一个柱113’可以形成两个NAND串。第一导电材料的第一部分211a到291a以及第二部分211b到291b、212b到292b和213b到293b可以对应于地选择线GSL、字线WL和串选择线SSL。具有相同高度的字线可以公共连接。
存储块BLKj’可以通过图6或图33到图38中描述的等效电路来实现。可以恒定地调整在编程操作中提供给存储块BLKj’的字线的编程电压Vpgm和通过电压Vpass的上升斜率。因此，可以避免由于编程速度差异所致的读裕量降低。可以调整在读操作中提供给存储块BLKj’的字线的选择读电压Vrd和未选择读电压Vread的上升斜率。因此，可以避免读干扰。
图41是进一步示出根据本发明构思的另一示例性实施例的图3的存储块之一的透视图。图42是沿图41中的III-III’线截取的存储块的截面图。
除了形成公共源极线CSL的N型掺杂区315被配置为具有板状(plate)形状之外，存储块BLKm可以与图3到图5中描述的相同。在示例性实施例中，N型掺杂区315可以由N型阱形成。
存储块BLKm可以通过图6或图35到图38中描述的等效电路来实现。可以恒定地保持在编程操作中提供给存储块BLKm的字线的编程电压Vpgm和通过电压Vpass的上升斜率。因此，可以减少由于编程速度差异所致的读裕量损失。可以恒定地保持在读操作中提供给存储块BLKm的字线的选择读电压Vrd和未选择读电压Vread的上升斜率。因此，可以避免读干扰。
图43是进一步示出根据本发明构思的另一示例性实施例的图41的存储块的透视图。图44是沿图43中的IV-IV’线截取的存储块的截面图。除了存储块BLKm’的一个柱可以包括第一子柱113a和第二子柱113b之外，存储块BLKm’可以与图41和图42中描述的相同。
存储块BLKm’中的一个柱可以包括第一子柱113a和第二子柱113b。第一子柱113a和第二子柱113b可以被配置为与图35和图36中描述的相同。如图41和图42中所描述的，形成公共源极线CSL的N型掺杂区315可以被提供为具有板状形状。
存储块BLKm’可以通过图6或图35到图38中描述的等效电路来实现。可以恒定地调整在编程操作中提供给存储块BLKm’的字线的编程电压Vpgm和通过电压Vpass的上升斜率。因此，可以减少由于编程速度差异所致的读裕量损失。可以调整在读操作中提供给存储块BLKm’的字线的选择读电压Vrd和未选择读电压Vread的上升斜率。因此，可以避免读干扰。
图45是进一步示出根据本发明构思的另一示例性实施例的图3的存储块之一的透视图。图46是沿图45中的V-V’线截取的存储块的截面图。参照图45和图46，形成公共源极线CSL的N型掺杂区315可以被提供为具有如参照图41和图42所描述的板状形状。
与在图3和图4中描述的存储块BLKi相比，形成字线WL1到WL7的第一导线221’到281’可以被提供为具有板状形状。
每个柱113’的表层116’可以包括绝缘膜。表层116’可以被配置为像图5中描述的绝缘膜116那样存储数据。例如，表层116’可以包括隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。柱113’的中间层114’可以包括P型硅。柱113’的中间层114’可以用作第二方向的主体。柱113’的内层115’可以包括绝缘材料。
在示例性实施例中，当用作串选择线SSL时，第八高度的第一导线281’可以像第九高度的第一导线291’那样被分割。
存储块BLKn可以通过图6或图35到图38中描述的等效电路来实现。可以恒定地保持在编程操作中提供给存储块BLKn的字线的编程电压Vpgm和通过电压Vpass的上升斜率。因此，可以减少由于编程速度差异所致的读裕量损失。可以恒定地保持在读操作中提供给存储块BLKn的字线的选择读电压Vrd和未选择读电压Vread的上升斜率。因此，可以避免读干扰。
图47是进一步示出根据本发明构思的示例性实施例的图45的存储块的透视图。图48是沿图47中的VI-VI’线截取的存储块的截面图。除了一个柱包括第一子柱113a和第二子柱113b之外，存储块BLKn’可以与图45和图46中描述的相同。
存储块BLKn’的一个柱可以包括第一子柱113a和第二子柱113b。第一子柱113a和第二子柱113b可以被配置为与图35和图36中描述的相同。
存储块BLKn’可以通过图6或图35到图38中描述的等效电路来实现。可以恒定地保持在编程操作中提供给存储块BLKn’的字线的编程电压Vpgm和通过电压Vpass的上升斜率。因此，可以减少由于编程速度差异所致的读裕量损失。可以恒定地保持在读操作中提供给存储块BLKn’的字线的选择读电压Vrd和未选择读电压Vread的上升斜率。因此，可以避免读干扰。
图49是进一步示出根据本发明构思的另一示例性实施例的图2中的存储块之一的透视图。图50是沿图49中的VII-VII’线截取的存储块的截面图。
参照图49和图50，可以在衬底111上，沿第二方向顺序地提供沿第一方向延伸的第一上字线UW1到第四上字线UW4。第一上字线UW1到第四上字线UW1可以沿第二方向相互隔开，并且可以提供沿第二方向贯穿第一上字线UW1到第四上字线UW4的第一上柱UP1。
可以在衬底111上沿第二方向顺序地提供沿第一方向延伸的第一下字线DW1到第四下字线DW4，使其在第三方向上与第一上字线UW1到第四上字线UW4相互隔开。第一下字线DW1到第四下字线DW4可以沿第二方向相互隔开。
可以提供贯穿第一下字线DW1到第四下字线DW4的第一下柱DP1，使其在第一方向上相互隔开。可以提供沿第二方向贯穿第一下字线DW1到第四下字线DW4的第二下柱DP2，使其在第一方向上相互隔开。例如，第一下柱DP1和第二下柱DP2可以被布置为沿第二方向平行。
可以在衬底111上沿第二方向顺序地提供沿第一方向延伸的第五上字线UW5到第八上字线UW8，使其在第三方向上与下字线DW1到DW4相互隔开。第五上字线UW5到第八上字线UW8可以沿第二方向相互隔开。沿第二方向贯穿第五上字线UW5到第八上字线UW8的第二上柱UP2可以沿第一方向相互隔开。
可以在第一下柱DP1和第二下柱DP2上提供沿第一方向延伸的公共源极线CSL。例如，公共源极线CSL可以包括N型硅材料。可替换地，当用没有极性的导电材料，例如金属或多晶硅，形成共源线CSL时，可以在公共源极线CSL与第一下柱DP1和第二下柱DP2之间附加地提供N型源极。在示例性实施例中，公共源极线CSL与第一下柱DP1和第二下柱DP2可以分别经由接触插塞连接。
可以在第一上柱UP1和第二上柱UP2上分别提供漏极320。例如，漏极320可以包括N型硅材料。可以在漏极320上方沿第一方向顺序地提供沿第三方向延伸的多个位线BL1到BL3。举例来说，位线BL1到BL3可以由金属形成。位线BL1到BL3与漏极320可以通过接触插塞连接。
第一上柱UP1和第二上柱UP2中的每一个可以包括表层116”和内层114”。第一下柱DP1和第二下柱DP2中的每一个可以包括表层116”和内层114”。表层116”可以被配置为像图5中描述的绝缘膜116那样存储数据。柱UP1、UP2、DP1和DP2的表层116”中的每一个可以包括阻挡绝缘膜、电荷存储膜和隧穿绝缘膜。
隧穿绝缘膜可以包括热氧化物膜。电荷存储膜118可以包括氮化物膜或金属氧化物膜(例如，铝氧化物膜、铪氧化物膜等等)。阻挡绝缘膜119可以被形成为单层或多层结构。阻挡绝缘膜119可以是高电介质膜，具有比隧穿绝缘膜和电荷存储膜高的介电常数，如铝氧化物膜、铪氧化物膜等等。隧穿绝缘膜、电荷存储膜和阻挡绝缘膜可以构成氧化物-氮化物-氧化物(ONO)。
柱UP1、UP2、DP1和DP2的内层114”中的每一个可以包括P型硅材料。内层114”可以用作第二方向的主体。
第一上柱UP1和第一下柱DP1经由在衬底111形成的第一管道接触件(pipeline contact)PC1连接。例如，上柱UP1和DP1的表层116”可以分别通过第一管道接触件PC1的表层连接。第一管道接触件PC1的表层由与柱UP1和DP1的表层116”相同的材料形成。
在示例性实施例中，柱UP1和DP1的内层114”可以分别经由第一管道接触件PC1的内层连接。第一管道接触件PC1的内层可以由与柱UP1和DP1的内层116”相同的材料形成。
也就是说，第一上柱UP1与第一上字线UW1到第四上字线UW4可以构成第一上串，并且第一下柱DP1与第一下字线DW1到第四下字线DW4可以构成第一下串。第一上串和第一下串可以分别经由第一管道接触件PC1连接。第一上串的一端可以与漏极320以及位线BL1到BL3连接。第一下串的一端可以与公共源极线CSL连接。也就是说，第一上串和第一下串可以构成连接在位线BL1到BL3与公共源极线CSL之间的多个串。
同样地，第二上柱UP2与第五上字线UW5到第八上字线UW8可以构成第二上串，并且第二下柱DP1与第一下字线DW1到第四下字线DW4可以构成第二下串。第二上串和第二下串可以分别经由第二管道接触件PC2连接。第二上串的一端可以与漏极320以及位线BL1到BL3连接。第二下串的一端可以与公共源极线CSL连接。也就是说，第二上串和第二下串可以构成连接在位线BL1到BL3与公共源极线CSL之间的多个串。
除了在一个串中提供八个晶体管以及两个串连接到第一位线BL1到第三位线BL3中的每一个之外，存储块BLKo的等效电路可以与图6中示出的相同。然而，存储块BLKo的字线、位线和串的数量不局限于本公开内容。
可以提供第一管道接触件栅极和第二管道接触件栅极(未示出)，以在第一管道接触件PC1和第二管道接触件PC2的用作主体的内层形成沟道。例如，可以在第一管道接触件PC1和第二管道接触件PC2的表面上提供第一管道接触件栅极和第二管道接触件栅极(未示出)。
为了便于描述，例如，将在第一方向上延伸的导线UW1到UW8以及DW1到DW4描述为字线。然而，邻近位线BL1到BL3的上部字线UW1和UW8可以用作串选择线SSL。
图51是示出包括非易失性存储器件的存储系统的框图，所述非易失性存储器件诸如之前关于图1、图15、图21或图29的实施例描述的类型。参照图51，存储系统1000通常包括非易失性存储器件1100和控制器1200。
非易失性存储器件1100可以向图1到图50中描述的那样配置。也就是说，非易失性存储器件1100可以通过产生步进式增加到目标电压的电压(例如，Vpgm/Vpass或Vrd/Vread)来恒定地保持提供给字线的驱动信号的上升斜率。因此，可以避免读裕量降低和读干扰。
控制器1200可以连接到主机(未示出)和非易失性存储器件1100。控制器1200可以被配置为响应于来自主机的请求而访问非易失性存储器件1100。例如，控制器1200可以被配置为控制非易失性存储器件1100的读操作、写操作、擦除操作和后台操作。控制器1200可以被配置为提供在非易失性存储器件1100和主机之间的接口。控制器1200可以被配置为驱动用于控制非易失性存储器件1100的固件。
在示例性实施例中，控制器1200可以包括如RAM、处理单元、主机接口、存储器接口等等的元件。RAM可以被用作处理单元的操作存储器、主机和非易失性存储器件1100的高速缓冲存储器、以及非易失性存储器件1100与主机之间的缓冲存储器中的至少一个。处理单元可以控制控制器1200的总体操作。
主机接口可以包括用于在主机与控制器1200之间执行数据交换的协议。例如，控制器1200可以被配置为通过多种接口协议中的至少一个与外部设备(例如，主机)通信，所述多种接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议等等。存储器接口可以与非易失性存储器件1100接口。例如，存储器接口可以包括NAND(与非)接口或NOR(或非)接口。
存储系统1000还可以包括ECC块，其被配置为使用ECC检测和纠正从非易失性存储器件读取的数据的错误。在示例性实施例中，ECC块可以作为控制器1200的元件来提供。可替换地，ECC块可以也作为非易失性存储器件1100的元件来提供。
控制器1200和非易失性存储器件1100可以集成为一个半导体器件。例如，控制器1200和非易失性存储器件1100可以被集成为一个半导体器件，以形成存储卡，诸如PC(PCMCIA)卡、CF卡、SM卡(SMC)、记忆棒、MMC卡、RS-MMC卡、MMCmicro卡、SD卡、miniSD卡、microSD卡、SDHC卡、UFS卡，等等。
控制器1200和非易失性存储器件1100可以集成为一个半导体器件，以形成固态驱动器(SSD)。SSD可以包括被配置为在半导体存储器中存储数据的存储装置。如果存储系统1000被用作SSD，则与存储系统1000连接的主机的操作速度可以显著提高。
在一些实施例中，存储系统1000可以用作计算机、便携式计算机、超移动PC(UMPC)、工作站、上网本(net-book)、PDA、上网板(web tablet)、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、数码相机、数字音频记录器/播放器、数字图片/视频记录器/播放器、便携式游戏机、导航系统、黑匣子、三维电视机、能够在无线环境发送和接收信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成车联网的各种电子设备之一、RFID、或构成计算系统的各种电子设备之一。
在示例性实施例中，非易失性存储器件1100或存储系统1000可以通过各种封装方法来封装，诸如PoP(Package on Package，层叠封装)、球栅阵列(Ball grid array，BGA)、芯片尺寸封装(Chip scale package，CSP)、塑料带引线芯片载体(Plastic Leaded Chip Carrier，PLCC)、塑料双列直插封装(PlasticDual In Line Package，PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶圆内裸片形式(Die in Wafer Form)、板上芯片(Chip On Board，COB)、陶瓷双列直插封装(Ceramic Dual In Line Package，CERDIP)、塑料标准四边扁平封装(Metric Quad Flat Pack，MQFP)、薄型四边扁平封装(Thin Quad Flatpack，TQFP)、小外型IC(Small Outline IC，SOIC)、缩小的小外形封装(Shrink SmallOutline Package，SSOP)、薄型小外形(Thin Small Ooutline，TSOP)、薄型四边扁平封装(Thin Quad Flatpack，TQFP)、系统级封装(System In Package，SIP)、多芯片封装(Multi Chip Package，MCP)、晶圆级结构封装(Wafer-levelFabricated Package，WFP)、晶圆级处理堆叠封装(Wafer-Level Processed StackPackage，WSP)，等等.
图52是示出图51存储系统的一个可能的应用的框图。参照图52，存储系统2000包括非易失性存储器件2100和控制器2200。非易失性存储器件2100可以使用多个非易失性存储器芯片实现，所述多个非易失性存储器芯片被分成多个组(例如，在图示的例子中是4个组)。每个组中的非易失性存储器芯片可以被配置为经由一个公共通道与控制器2200通信。在图52中，多个非易失性存储器芯片经由多个通道CH1到CHk与控制器2200通信。
每个非易失性存储器芯片可以被配置为与之前在图1到图50中描述的非易失性存储器件100、200、300或400相同。也就是说，非易失性存储器芯片可以通过产生步进式增加到目标电压的电压(例如，Vpgm/Vpass或Vrd/Vread)来恒定地保持提供给字线的驱动信号的上升斜率。因此，可以避免读裕量降低和读干扰的出现。
在图52中，多个非易失性存储器芯片经由一个通道连接。然而，可以理解，也可以变更存储系统2000，使得只有一个非易失性存储器芯片经由任意给定通道连接。
图53是包括诸如参照图52描述的存储系统的计算系统的总的框图。参照图53，计算系统3000包括CPU 3100、RAM 3200、用户接口3300、电源3400和存储系统2000。
存储系统2000可以经由系统总线3500与CPU 3100、RAM 3200、用户接口3300和电源3400连接。存储系统2000可以存储由CPU 3100处理的数据或经由用户接口3300提供的数据。
在图53中，示例性地示出了这样的例子：非易失性存储器件2100经由系统总线3500与控制器2200连接。然而，非易失性存储器件2100也可以直接连接到系统总线3500。
在图53中，示例性地示出了提供图52中描述的存储系统2000的情况。然而，存储系统200可以被替换为图51中描述的存储系统1000。
在示例性实施例中，计算系统3000可以被配置为包括图51和图52中描述的存储系统1000和2000中的任何一个。
以上公开的主题应被看作是说明性的，而不是限制性的，并且权利要求书旨在覆盖落入本发明范围内的所有修改、改进以及其它实施例。因而，在法律允许的最大程度内，本发明的范围由权利要求及其等效物的最宽泛的可允许解释来确定，而不应受限于或局限于前述具体描述。

Claims (20)

1.一种非易失性存储器件，包括：
三维存储单元阵列，其包括多个存储单元，所述多个存储单元排列成堆叠于衬底上的多个存储单元阵列层，从而使多个字线从最靠近衬底的最低存储单元阵列层跨越所述多个存储单元阵列层延伸到最远离衬底的最高存储单元阵列层；
电压生成器电路，其产生第一电压信号和第二电压信号；以及
行选择电路，其同时将第一电压信号施加到所述多个字线当中的被选字线以及将第二电压信号施加到所述多个字线当中的未选字线，
其中，所述被选字线和所述未选字线具有不同的电阻，并且
在定义的时段内以相同的上升斜率将第一电压信号施加到被选字线以及将第二电压信号施加到未选字线。
2.如权利要求1所述的非易失性存储器件，其中，在所述定义的时段内，所述电压生成器电路将所述第一电压信号和第二电压信号从第一电平增加到第二电平。
3.如权利要求2所述的非易失性存储器件，其中，所述第一电平是地，并且所述第二电平是通过电压电平。
4.如权利要求2所述的非易失性存储器件，其中，所述第一电平是通过电压电平，并且所述第二电平是编程电压电平。
5.如权利要求1所述的非易失性存储器件，其中，所述电压生成器电路包括：
第一电压生成器，其将第一电压信号步进式地生成到编程电压电平；以及
第二电压生成器，其步进式地生成步进地到达通过电压电平的第二电压信号。
6.如权利要求1所述的非易失性存储器件，还包括控制逻辑，其控制所述电压生成器电路和所述行选择电路的操作。
7.如权利要求6所述的非易失性存储器件，其中，所述控制逻辑包括斜坡逻辑，该斜坡逻辑定义所述上升斜率。
8.如权利要求6所述的非易失性存储器件，还包括与所述控制逻辑分离的斜坡控制单元，该斜坡控制单元控制所述电压生成器电路以定义所述上升斜率。
9.如权利要求6所述的非易失性存储器件，其中，所述行选择电路包括：
字线驱动器，其接收第一电压信号和第二电压信号；
斜坡器，其被配置为调整第一电压信号和第二电压信号各自的第一上升斜率和第二上升斜率，以产生第一驱动信号和第二驱动信号；以及
行译码器，其选择性地施加所述第一驱动信号和第二驱动信号到所述多个字线。
10.如权利要求9所述的非易失性存储器件，其中，所述斜坡器被配置在所述字线驱动器内。
11.如权利要求2所述的非易失性存储器件，其中，所述第一电平是地，并且所述第二电平是未选择读电压电平。
12.如权利要求2所述的非易失性存储器件，其中，所述第一电平是未选择读电平，并且所述第二电平是选择读电平。
13.一种非易失性存储器件，包括：
三维(3D)存储单元阵列，其包括多个存储单元，所述多个存储单元排列成堆叠在衬底上的多个存储单元阵列层，以使得多个字线从最靠近衬底的最低存储单元阵列层跨越所述多个存储单元阵列层延伸到最远离衬底的最高存储单元阵列层，其中，所述三维存储单元阵列包括柱，所述柱延伸通过所述多个存储单元阵列层，并且随着所述柱从最高存储单元阵列层向最低存储单元阵列层延伸，其宽度逐渐变窄；
电压生成器电路，其产生第一电压信号和第二电压信号；以及
行选择电路，其同时将第一电压信号施加到所述多个字线当中的被选字线以及将第二电压信号施加到所述多个字线当中的未选字线，
其中，所述多个字线中的每一个以不同的横截面积与所述柱相交，使得被选字线和未选字线具有不同的电阻，并且
在定义的时段内以相同的上升斜率将第一电压信号施加到被选字线以及将第二电压信号施加到未选字线。
14.如权利要求13所述的非易失性存储器件，其中，在所述定义的时段内，所述电压生成器电路将所述第一电压信号和第二电压信号从第一电平增加到第二电平。
15.如权利要求14所述的非易失性存储器件，其中，所述第一电平是地，并且所述第二电平是通过电压电平。
16.如权利要求15所述的非易失性存储器件，其中，所述第一电平是通过电压电平，并且所述第二电平是编程电压电平。
17.如权利要求13所述的非易失性存储器件，其中，所述电压生成器电路包括：
第一电压生成器，其将第一电压信号步进式地生成到编程电压电平；以及
第二电压生成器，其步进式地生成步进地到达通过电压电平的第二电压信号。
18.如权利要求13所述的非易失性存储器件，还包括控制逻辑，其控制所述电压生成器电路和所述行选择电路的操作。
19.如权利要求18所述的非易失性存储器件，其中，所述行选择电路包括：
字线驱动器，其接收第一电压信号和第二电压信号；
斜坡器，其被配置为调整第一电压信号和第二电压信号各自的第一上升斜率和第二上升斜率，以产生第一驱动信号和第二驱动信号；以及
行译码器，其选择性地施加所述第一驱动信号和第二驱动信号到所述多个字线。
20.如权利要求9所述的非易失性存储器件，其中，所述斜坡器被配置在所述字线驱动器内。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425512A (zh) * 2013-09-02 2015-03-18 三星电子株式会社 半导体器件
TWI497494B (zh) * 2012-12-27 2015-08-21 Macronix Int Co Ltd 三維記憶體結構及其操作方法
CN105074923A (zh) * 2013-02-22 2015-11-18 美光科技公司 三维存储器的互连
CN107886988A (zh) * 2014-03-27 2018-04-06 英特尔公司 在存储器编程期间斜变抑制电压
CN108694966A (zh) * 2017-04-11 2018-10-23 三星电子株式会社 非易失性存储器件
CN110070900A (zh) * 2013-05-10 2019-07-30 三星电子株式会社 具有不同的伪字线的三维快闪存储器件和数据储存设备
CN110892482A (zh) * 2019-10-12 2020-03-17 长江存储科技有限责任公司 对存储器件进行编程的方法及相关存储器件
CN112435704A (zh) * 2020-12-07 2021-03-02 长江存储科技有限责任公司 非易失性存储器及其读取方法
CN112700801A (zh) * 2019-10-22 2021-04-23 美光科技公司 用于集成电路存储器装置中的电压驱动器协调的两阶段信令

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559082B2 (en) * 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional vertical memory comprising dice with different interconnect levels
CN107689377A (zh) * 2016-08-06 2018-02-13 厦门海存艾匹科技有限公司 含有分离地址/数据转换器的三维一次电编程存储器
KR20130044693A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101856130B1 (ko) 2012-01-04 2018-05-10 삼성전자주식회사 비휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템
US8988937B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
KR102094336B1 (ko) 2013-02-13 2020-04-14 삼성전자주식회사 메모리 시스템 및 그것의 구동 방법
US20140254280A1 (en) * 2013-03-11 2014-09-11 Macronix International Co., Ltd. Programming Method For Memory Cell
KR102070724B1 (ko) 2013-03-29 2020-01-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
KR102116671B1 (ko) 2014-07-30 2020-06-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법
US9324437B2 (en) 2014-07-30 2016-04-26 Macronix International Co., Ltd. Systems and methods for trimming control transistors for 3D NAND flash
JP6230512B2 (ja) * 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ
US9530506B2 (en) 2014-11-21 2016-12-27 Sandisk Technologies Llc NAND boosting using dynamic ramping of word line voltages
US9704581B2 (en) * 2014-12-27 2017-07-11 Intel Corporation Voltage ramping detection
KR102653242B1 (ko) * 2015-06-05 2024-04-02 에스케이하이닉스 주식회사 비휘발성 메모리의 프로그램 방법 및 컨트롤러
US10164121B2 (en) 2015-11-25 2018-12-25 Samsung Electronics Co., Ltd. Stacked independently contacted field effect transistor having electrically separated first and second gates
US9466369B1 (en) * 2015-12-21 2016-10-11 Sandisk Technologies Llc Word line-dependent ramping of pass voltage and program voltage for three-dimensional memory
US10984871B2 (en) 2017-11-22 2021-04-20 Samsung Electronics Co., Ltd. Non-volatile memory device and method of erasing the same
KR102341260B1 (ko) 2017-11-22 2021-12-20 삼성전자주식회사 불휘발성 메모리 장치 및 그 소거 방법
KR20190130828A (ko) * 2018-05-15 2019-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US10438671B1 (en) * 2018-06-22 2019-10-08 Sandisk Technologies Llc Reducing program disturb by modifying word line voltages at interface in two-tier stack during programming
US11250911B2 (en) * 2018-10-18 2022-02-15 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method of the same
KR102631354B1 (ko) 2018-10-18 2024-01-31 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US10971210B2 (en) 2018-10-18 2021-04-06 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method of the same
KR20230009508A (ko) * 2020-12-07 2023-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비-휘발성 메모리 및 그 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050243603A1 (en) * 1999-07-14 2005-11-03 Takashi Kobayashi Semiconductor integrated circuit device including first, second and third gates
US20080026547A1 (en) * 2006-07-27 2008-01-31 Samsung Electronics Co. Ltd. Method of forming poly-si pattern, diode having poly-si pattern, multi-layer cross point resistive memory device having poly-si pattern, and method of manufacturing the diode and the memory device
US20090238007A1 (en) * 2008-03-19 2009-09-24 Hynix Semiconductor Inc. Method of supplying an operating voltage of a flash memory device
CN101627436A (zh) * 2006-11-30 2010-01-13 莫塞德技术公司 闪烁存储器编程禁止方案
WO2010070895A1 (ja) * 2008-12-18 2010-06-24 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法
CN101764134A (zh) * 2008-11-25 2010-06-30 三星电子株式会社 三维半导体存储装置及其操作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7212435B2 (en) 2004-06-30 2007-05-01 Micron Technology, Inc. Minimizing adjacent wordline disturb in a memory device
JP2006114078A (ja) 2004-10-12 2006-04-27 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US7295478B2 (en) 2005-05-12 2007-11-13 Sandisk Corporation Selective application of program inhibit schemes in non-volatile memory
JP4988264B2 (ja) 2005-07-26 2012-08-01 三星電子株式会社 ワードライン電圧の勾配を制御する不揮発性メモリ装置及びそのプログラム方法
KR100721013B1 (ko) 2005-07-26 2007-05-22 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
JP2009146942A (ja) 2007-12-11 2009-07-02 Toshiba Corp 不揮発性半導体記憶装置
JP5259242B2 (ja) 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5193796B2 (ja) 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
US8203187B2 (en) * 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
US8437192B2 (en) * 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050243603A1 (en) * 1999-07-14 2005-11-03 Takashi Kobayashi Semiconductor integrated circuit device including first, second and third gates
US20080026547A1 (en) * 2006-07-27 2008-01-31 Samsung Electronics Co. Ltd. Method of forming poly-si pattern, diode having poly-si pattern, multi-layer cross point resistive memory device having poly-si pattern, and method of manufacturing the diode and the memory device
CN101627436A (zh) * 2006-11-30 2010-01-13 莫塞德技术公司 闪烁存储器编程禁止方案
US20090238007A1 (en) * 2008-03-19 2009-09-24 Hynix Semiconductor Inc. Method of supplying an operating voltage of a flash memory device
CN101764134A (zh) * 2008-11-25 2010-06-30 三星电子株式会社 三维半导体存储装置及其操作方法
WO2010070895A1 (ja) * 2008-12-18 2010-06-24 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI497494B (zh) * 2012-12-27 2015-08-21 Macronix Int Co Ltd 三維記憶體結構及其操作方法
US10304498B2 (en) 2013-02-22 2019-05-28 Micron Technology, Inc. Interconnections for 3D memory
CN105074923A (zh) * 2013-02-22 2015-11-18 美光科技公司 三维存储器的互连
US9786334B2 (en) 2013-02-22 2017-10-10 Micron Technology, Inc. Interconnections for 3D memory
US9881651B2 (en) 2013-02-22 2018-01-30 Micron Technology, Inc. Interconnections for 3D memory
US11276437B2 (en) 2013-02-22 2022-03-15 Micron Technology, Inc. Interconnections for 3D memory
US10109325B2 (en) 2013-02-22 2018-10-23 Micron Technology, Inc. Interconnections for 3D memory
US10706895B2 (en) 2013-02-22 2020-07-07 Micron Technology, Inc. Interconnections for 3D memory
USRE48930E1 (en) 2013-05-10 2022-02-15 Samsung Electronics Co., Ltd. 3D flash memory device having different dummy word lines utilized during erase operations
CN110070900A (zh) * 2013-05-10 2019-07-30 三星电子株式会社 具有不同的伪字线的三维快闪存储器件和数据储存设备
US10541248B2 (en) 2013-09-02 2020-01-21 Samsung Electronics Co., Ltd. Semiconductor device, systems and methods of manufacture
US10043816B2 (en) 2013-09-02 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor device, systems and methods of manufacture
CN104425512A (zh) * 2013-09-02 2015-03-18 三星电子株式会社 半导体器件
US11545503B2 (en) 2013-09-02 2023-01-03 Samsung Electronics Co., Ltd. Semiconductor device, systems and methods of manufacture
CN104425512B (zh) * 2013-09-02 2019-02-19 三星电子株式会社 半导体器件
CN107886988B (zh) * 2014-03-27 2022-04-12 英特尔公司 在存储器编程期间斜变抑制电压
CN107886988A (zh) * 2014-03-27 2018-04-06 英特尔公司 在存储器编程期间斜变抑制电压
CN108694966A (zh) * 2017-04-11 2018-10-23 三星电子株式会社 非易失性存储器件
CN108694966B (zh) * 2017-04-11 2023-10-20 三星电子株式会社 非易失性存储器件
US11024371B2 (en) 2019-10-12 2021-06-01 Yangtze Memory Technologies Co., Ltd. Method of programming memory device and related memory device
CN110892482A (zh) * 2019-10-12 2020-03-17 长江存储科技有限责任公司 对存储器件进行编程的方法及相关存储器件
US11705190B2 (en) 2019-10-12 2023-07-18 Yangtze Memory Technologies Co., Ltd. Method of programming memory device and related memory device
CN112700801A (zh) * 2019-10-22 2021-04-23 美光科技公司 用于集成电路存储器装置中的电压驱动器协调的两阶段信令
CN112435704B (zh) * 2020-12-07 2021-08-27 长江存储科技有限责任公司 非易失性存储器及其读取方法
CN112435704A (zh) * 2020-12-07 2021-03-02 长江存储科技有限责任公司 非易失性存储器及其读取方法

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Publication number Publication date
CN102376357B (zh) 2016-01-13
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