CN106169307B - 三维半导体存储器装置及其操作方法 - Google Patents

三维半导体存储器装置及其操作方法 Download PDF

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Abstract

公开一种三维半导体存储器装置及其操作方法，该三维半导体存储器装置包括：单元阵列，形成在第一基底上；以及外围电路，形成在被第一基底至少部分地叠置的第二基底上，其中外围电路被构造为提供用于控制单元阵列的信号。单元阵列包括：绝缘图案和栅极图案，交替堆叠在第一基底上；至少第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触。三维半导体存储器装置还包括：包括与第一基底相邻的第一栅极图案和第一支柱的第一地选择晶体管，以及包括位于第一栅极图案上的第二栅极图案和第一支柱的第二地选择晶体管，其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。

Description

三维半导体存储器装置及其操作方法
本申请要求于2015年5月21日在韩国知识产权局提交的第10-2015-0071180号韩国专利申请的权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体存储器，尤其涉及三维半导体存储器装置及其操作方法。
背景技术
半导体存储器装置是使用诸如(但不限于)硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体制造的存储装置。通常，半导体存储器装置可以分为易失性存储器装置或非易失性存储器装置。
易失性存储器装置在电源断开时丢失其中存储的数据。易失性存储器装置包括以下示例：静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置即使在电源断开时也可以保存存储的内容。非易失性存储器装置包括以下示例：只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存装置还可以分为NOR型和NAND型。
具有三维阵列结构的半导体存储器装置正在被研究和开发以提高其集成度。例如，包括三维阵列结构的半导体存储器装置连接到基板的竖直存储器单元串正在被研究。在该结构中，地选择晶体管GST可以被构造为，使得水平结构和竖直结构的沟道串联连接。此外，地选择晶体管GST的阈值电压根据在制造过程中出现的沟道孔的形状或布置而广泛分布。然而，这些特征可以造成干扰或单元电流的减小。
已经了提供公开的实施例，以处理这些问题和其他缺点。
发明内容
公开的构思的实施例提供一种具有恒定操作特征的地选择晶体管的非易失性存储器装置及其操作方法。
在一些示例性实施例中，本公开旨在提供一种三维半导体存储器装置，包括：单元阵列，形成在第一基底上；以及外围电路，形成在被第一基底至少部分地叠置的第二基底上，外围电路被构造为提供用于控制单元阵列的信号，其中，单元阵列包括：绝缘图案和栅极图案，交替堆叠在第一基底上；以及至少一个第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触，其中，第一地选择晶体管包括与第一基底相邻的第一栅极图案和第一支柱，第二地选择晶体管包括位于第一栅极图案上的第二栅极图案和第一支柱，并且其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。
在一些实施例中，本公开还可以包括，其中，第一基底包括多晶硅半导体。
在一些实施例中，本公开还可以包括，其中，第一支柱包括：下有源图案，与第一栅极图案交叉；以及上有源图案，与第二栅极图案交叉。
在一些实施例中，本公开还可以包括，其中，下有源图案以支柱的形式设置，上有源图案以填充有填充介电图案的管的形式设置。
在一些实施例中，本公开还可以包括，其中，对应于虚设字线的第三栅极图案和对应于多条字线的栅极图案形成在第二栅极图案上，并且其中，第二栅极图案与第三栅极图案之间的距离比所述多条字线之中相邻的栅极图案之间的单元距离宽。
在一些实施例中，本公开还可以包括，其中，第二地选择晶体管的阈值电压根据第一地选择晶体管的特性来设置。
在一些实施例中，本公开还可以包括，其中，第一栅极图案被分为与多个平面对应的多个片段，并且其中，在对第二地选择晶体管的编程验证操作中，第一栅极图案通过堆叠的平面集合而激活，验证操作通过堆叠的平面集合来执行。
在一些实施例中，本公开还可以包括，其中，所述三维半导体存储器装置被配置为，使得施加到第一栅极图案的电压的电平与施加到第二栅极图案的电压电平相同。
在一些实施例中，本公开还可以包括，其中，所述三维半导体存储器装置被配置为，使得在对单元阵列的编程操作期间，将地电压施加到与第一栅极图案连接的第一地选择线以及与第二栅极图案连接的第二地选择线。
在一些实施例中，本公开还可以包括，其中，所述三维半导体存储器装置被配置为，使得在对单元阵列的编程操作期间，将高于地电压的第一地选择电压施加到与第一栅极图案连接的第一地选择线，将地电压施加到与第二栅极图案连接的第二地选择线。
在一些实施例中，本公开还可以包括，其中，所述三维半导体存储器装置被配置为，使得在对单元阵列的编程操作期间，将地电压施加到与第一栅极图案连接的第一地选择线，将高于地电压的第二地选择电压施加到与第二栅极图案连接的第二地选择线。
在一些实施例中，本公开还可以包括，其中，所述三维半导体存储器装置被配置为，使得在对单元阵列的编程操作期间，将第一地选择电压施加到与第一栅极图案连接的第一地选择线，将高于第一地选择电压的第二地选择电压施加到与第二栅极图案连接的第二地选择线。
在一些示例性实施例中，本公开旨在提供一种三维半导体存储器装置，包括：外围电路，形成在第一基底上；第二基底，与第一基底至少部分地叠置，并且包括多晶硅半导体；堆叠结构，包括交替堆叠在第二基底上的绝缘图案和栅极图案；以及至少一个第一支柱，穿过堆叠结构，并且在与第二基底垂直的方向上通过导电材料和绝缘材料来接触第二基底，其中，具有第一栅极绝缘层的第一地选择晶体管形成为包括第一支柱和第一栅极图案并且与第二基底相邻，具有第二栅极绝缘层的第二地选择晶体管形成为包括第一支柱和位于第一栅极图案上的第二栅极图案，并且其中，第一地选择晶体管不包括电荷存储层。
在一些实施例中，本公开还可以包括，其中，第一支柱包括：下有源图案，穿过第一栅极图案并且接触第二基底的阱区；以及上有源图案，穿过第二栅极图案并且堆叠在下有源图案上。
在一些实施例中，本公开还可以包括，其中，下有源图案包括多晶硅半导体。
在一些实施例中，本公开还可以包括，其中，包括下有源图案和第一栅极图案的第一地选择晶体管包括垂直于第二基底的竖直沟道和平行于第二基底的水平沟道。
在一些实施例中，本公开还可以包括，其中，与虚设字线对应的第三栅极图案设置在第二栅极图案上，并且其中，第二栅极图案与第三栅极图案之间的距离比与用于存储数据的单元对应的栅极图案之间的距离宽。
在一些示例性实施例中，本公开旨在提供一种三维半导体存储器装置的操作方法，在所述三维半导体存储器装置中，单元阵列区域和外围区域分别形成在不同的基底上并且多个单元串形成在单元阵列区域处，所述多个单元串中的每个包括不具有电荷存储层的第一地选择晶体管和至少一个可编程的第二地选择晶体管，所述操作方法包括：将擦除电压施加到单元阵列区域的阱区；在将擦除电压施加到阱区的同时，使一个第二地选择晶体管的栅极浮置；以及使一个第一地选择晶体管的栅极浮置。
在一些实施例中，本公开还可以包括，其中，在擦除电压施加到阱区时，所述一个第二地选择晶体管的栅极浮置。
在一些实施例中，本公开还可以包括，其中，单元阵列区域形成在多晶硅半导体基底上。
在一些示例性实施例中，本公开旨在提供一种三维半导体存储器装置，包括：单元阵列，形成在第一基底上，单元阵列包括多个竖直NAND串；外围电路，形成在与第一基底至少部分地叠置的第二基底上，外围电路被构造为提供用于控制单元阵列的信号；连接电路互连，使单元阵列与外围电路电连接，其中，单元阵列包括：第一栅极晶体管，包括第一栅极图案并且被构造为起传输晶体管的作用；以及至少一个第二栅极晶体管，包括第二栅极图案，所述至少一个第二栅极晶体管是可编程的。
在一些实施例中，本公开还可以包括，其中，第一基底包括多晶硅半导体。
在一些实施例中，本公开还可以包括：第三栅极图案，对应于虚设字线；第四栅极图案，对应于多条字线，并且形成在第二栅极图案上，其中，第二栅极图案和第三栅极图案之间的距离比相邻的第四栅极图案之间的单元距离宽。
在一方面，实施例旨在提供一种三维半导体存储器装置。该三维半导体存储器装置可以包括在第一基底上的单元阵列、以及在与第一基底间隔开的第二基底上并且提供用于控制单元阵列的信号的外围电路。单元阵列可以包括：交替堆叠在第一基底上的绝缘图案和栅极图案，以及形成在与第一基底垂直的方向上并且通过绝缘图案和栅极图案而与第一基底接触的至少一个支柱。第一地选择晶体管可以通过与第一基底相邻的第一栅极图案和支柱来限定，并且不能够被编程，第二地选择晶体管可以通过位于第一栅极图案上的第二栅极图案和支柱来限定，并且能够被编程。
在另一个方面，实施例旨在提供一种三维半导体存储器装置。该三维半导体存储器装置可以包括：包括多晶硅半导体的基底，包括交替地依次堆叠在基底上的绝缘图案和栅极图案的堆叠结构，以及穿过堆叠结构并且在与基底垂直的方向上通过导电材料和绝缘材料而接触基底的至少一个支柱。具有第一栅极绝缘层的第一地选择晶体管可以形成在栅极图案之中的与基底相邻的第一栅极图案和支柱之间，具有第二栅极绝缘层的第二地选择晶体管可以形成在位于第一栅极图案上的第二栅极图案与支柱之间。第一栅极绝缘层可以不包括电荷存储层。
在另一个方面，实施例旨在提供一种三维半导体存储器装置的操作方法，在所述三维半导体存储器装置中，单元阵列和外围区域分别形成在不同的基底上，均包括不具有电荷存储层的第一地选择晶体管和至少一个可编程的第二地选择晶体管的多个单元串形成在单元阵列区域处。所述操作方法可以包括：将擦除电压施加到单元阵列区域的阱区，使第二地选择晶体管的栅极浮置，以及使第一地选择晶体管的栅极浮置。
附图说明
上述和其他目标以及特征根据参照以下附图的描述将变得清楚，其中，除非另有说明，否则相同的附图标记在各种附图中始终表示相同的部件，其中：
图1是根据某些公开的实施例示意性地示出示例性非易失性存储器装置的框图；
图2是根据某些公开的实施例的图1中示出的单元阵列中包括的示例性存储器块的透视图；
图3A和图3B是根据某些公开的实施例示意性地示出示例性NAND单元串的结构的图；
图4是根据某些公开的实施例示意性地示出示例性三维半导体存储器装置的结构的剖视图；
图5A至图5D是根据某些公开的实施例示意性地示出针对示例性三维NAND闪存块的平面的地选择线的布线结构的图；
图6是根据某些公开的实施例示意性地示出平面单元的第一地选择线和第二地选择线的示例性连接结构的电路图；
图7是与某些公开的实施例一致，示意性地示出示例性存储器块的第二地选择晶体管的编程方法的流程图，其中，地选择晶体管可以根据图6中所示的结构而被控制；
图8是根据某些公开的实施例示意性地示出平面单元的第二地选择线的连接结构的电路图；
图9是根据某些公开的实施例示意性地示出对具有图8中所示的结构的示例性存储器块中的第二地选择晶体管进行编程的方法的流程图；
图10是根据某些公开的实施例示出用于对各自包括不同种类的地选择晶体管的单元串的选择的存储器单元进行编程的示例性偏置方法的表；
图11是根据某些公开的实施例示意性地示出非易失性存储器装置的示例性擦除方法的波形图；
图12是根据某些公开的实施例示意性地示出非易失性存储器装置的示例性擦除方法的波形图；
图13是根据某些公开的实施例示意性地示出示例性非易失性存储器装置的框图；
图14是根据某些公开的实施例示出具有外围设备上单元(COP)电路结构的示例性非易失性存储器装置的剖视图；
图15是根据某些公开的实施例示意性地示出图14的示例性单元串结构的剖视图；
图16是与某些公开的实施例一致，示意性地示出针对操作模式图15的示例性单元串的偏置条件的表；
图17是根据某些公开的实施例示意性地示出图14的示例性单元串结构的剖视图；
图18是根据某些公开的实施例示意性地示出针对操作模式图17的示例性单元串的偏置条件的表；
图19是根据某些公开的实施例示意性地示出示例性固态驱动器的框图；
图20是根据某些公开的实施例示意性地示出示例性嵌入式多媒体卡(eMMC)的框图；
图21是根据某些公开的实施例示意性地示出示例性通用文件存储(UFS)系统的框图；以及
图22是根据某些示例性实施例来示意性地示出示例性移动装置的框图。
具体实施方式
参照附图以及以下描述的一些实施例，公开的实施例以及完成这些实施例的方法的优势和特征将变得明显。然而，公开的实施例可以以各种不同的形式来实施，应当被解释为不受这里阐述的实施例的限制，而仅受所附权利要求的限制。因此，对于公开的实施例中的一些，不再描述已知的工艺、元件和技术。除非另有说明，否则在附图和书面描述中，同样的附图标记表示同样的元件，因此将不重复描述。在附图中，为了清楚起见，会夸大层和区域的尺寸和相对尺寸。将理解的是，尽管在这里可使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语所限制。除非另有指示，否则这些术语仅用于将一个元件、组件、区域、层和/或部分与另一元件、组件、区域、层和/或部分进行区分。因此，在不脱离公开的教导的情况下，下面讨论的第一元件、组件、区域、层和/或部分可以被称为第二元件、组件、区域、层和/或部分。
在这里使用的术语仅用于描述特定示例的目的，而不是意图进行限制。如在此所使用的，单数形式“一个(种)”和“所述(该)”也意图包括复数形式，除非上下文另外清楚地指示。还将理解，当在本说明书中使用术语“包括”和/或“包含”时，表示存在叙述的特征、整体、步骤、操作、元件、组件和/或组，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或组。
将理解的是，当元件或层被称作在另一元件或层“上”、“连接到”、“接触”和/或“结合到”另一元件或层时，该元件或层可直接在所述另一元件或层上、连接到、接触和/或结合到另一元件或层，或者可能存在中间元件或层。相反，当元件被称作“直接”在另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层，或者“接触”另一个元件或层时，不存在中间元件或层。同样的附图标记在说明书中始终表示同样的元件。如在此所使用的，术语“和/或”包括一个或多个相关列出的项的任何以及全部组合。此外，术语“示例性”意图表示示例或例示。
为了便于描述，在这里可使用空间相对术语，如“在…下面”、“在…下方”、“下部的”、“在…上方”、“上部的”等来描述如附图中所示的一个元件或特征与另一/其它元件或特征的关系。将理解的是，除了在附图中描述的方位之外，空间相对术语意在包含装置在使用或操作中的不同方位。例如，如果在附图中的装置被翻转，则描述为在另一/其它元件或特征“下方”或“下面”的元件随后将被定位为“在”另一/其它元件或特征“上方”、“上”或“顶上”。因此，术语“在…下方”可包括“在…上方”和“在…下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，可以相应地解释这里使用的空间相对描述符。另外，也将理解的是，当层被称为“在”两个层“之间”时，该层可以是所述两个层之间的唯一层，或者也可以存在一个或更多个中间层。
此外，在这里使用的这些空间相对术语如“在…上方”和“在…下方”具有它们普通广泛的意思，例如，元件A可以在元件B上方，即使当在两个元件上向下看时它们之间不存在叠置(就像天空中的某物通常在地面上的某物的上方，虽然不是直接在某物的上方)。
在本文中当参照方位、布局、位置、形状、尺寸、数量或其他测量时使用的术语如“相同”、“平面的”或“共面的”不必意味着完全相同的方位、布局、位置、形状、尺寸、数量或其他测量，但是意图包括在可接受变化内(例如，由于制造工艺导致可能发生的)几乎相同的方位、布局、位置、形状、尺寸、数量或其他测量。这里可以使用术语“基本上”反映此含义。
这里描述的半导体装置可以是例如电子装置(诸如半导体存储器芯片或半导体逻辑芯片、这些芯片的堆叠)、包括封装基底和一个或多个半导体芯片的半导体封装件、封装件上封装件装置或半导体存储器模块的部分。对于存储器，半导体装置可以是易失性或非易失性存储器的部分。包括半导体装置(诸如这里描述的鳍结构)的芯片或封装件也可以被称为半导体装置。
将参照作为理想的示例性视图的剖视图和/或平面图来描述示例性实施例。为了附图中技术内容的有效描述，夸大层和区域的厚度。实施例的形式可以通过制造技术和/或公差来修改。因此，公开的实施例不意图限制示出的具体形式，而可以包括根据制造工艺产生的形式的变型。例如，以直角示出的蚀刻区域可以是圆的或者具有预定曲率。因此，附图中示出的区域具有概述的属性，区域的形状为装置的区域的示出的具体形式，不意图限制公开的实施例的范围。
尽管可以不示出一些剖视图的相应的平面图和/或透视图，但是这里示出的装置结构的剖视图针对沿着两个不同方向(如在平面图中示出的)延伸、和/或沿着三个不同方向(如在透视图中示出的)延伸的多个装置结构提供支持。两个不同方向可以是(或可以不是)彼此正交。三个不同的方向可以包括可以与两个不同方向正交的第三方向。多个装置结构可以集成在同一电子装置中。例如，当装置结构(例如，存储器单元结构或晶体管结构)在平面图中示出时，电子装置可以包括多个装置结构(例如，存储器单元结构或晶体管结构)，如通过电子装置的平面图所示。多个装置结构可以以阵列和/或二维图案来布置。
同样的附图标记始终表示同样的元件。因此，相同或类似的标记可以参照其他附图来描述，即使这些标记在相应的附图中既未被提及也未被描述。此外，未被附图标记表示的元件可以参照其他附图来描述。
尽管这里描述的附图可以称为使用诸如“一个实施例”或“某些实施例”的语言，但是附图和它们相应的描述不意图与其他附图或描述互相排斥，除非上下文如此指示。因此，来自某些附图的某些方面可以与其他附图中的特征相同，和/或来自某些附图的某些方面可以是具体示例性实施例的不同表现或不同部分。
在公开的实施例中，非易失性存储器装置可以用作存储装置或电子装置的示例，以描述某些构思的特征和功能。然而，公开的构思的其他特征和功能可以根据这里公开的信息而容易地理解。此外，公开的构思可以通过其他实施例来实现或应用于其他实施例。此外，对本领域技术人员来说将明显的是，在不脱离公开的精神和范围的情况下，可以进行各种改变和修改。
在某些实施例中，提供三维(3D)存储器阵列。3D存储器阵列能够以具有设置在硅基底上方的有源区的存储器单元的一个或多个物理级的阵列以及与这些存储器单元的操作相关联的电路而单片地形成，不论这种相关的电路是在该基底上方或在该基底内(即，设置在基底上，蚀刻到基底内等)。如这里使用的，术语“单片电路”(monolithic)意味着，阵列的每个级的层直接沉积在阵列的每个下面级的层上。
在本公开的一些实施例中，3D存储器阵列可以包括：竖直NAND串，竖直定位使得至少一个存储器单元位于另一个存储器单元上方。至少一个存储器单元可以包括电荷捕获层。例如，每个竖直NAND串可以包括位于存储器单元上方的至少一个选择晶体管，所述至少一个选择晶体管具有与存储器单元相同的结构并且与存储器单元一起被单片地形成。
通过引用全部包含于此的以下专利文件描述了三维存储器阵列的示例性结构，其中，三维存储器阵列可以配置为多个水平面(具有在水平面之间共享的字线和/或位线)：美国专利号7679133、8553466、8654587、8559235以及美国专利申请公开号2011/0233648。
图1是根据某些示例性实施例示意性地示出非易失性存储器装置的框图。参照图1，非易失性存储器装置100可以包括单元阵列110、行解码器(行DEC)120、页缓冲器/页缓冲器电路130、输入/输出(I/O)缓冲器140、控制逻辑150和电压生成器160。单元阵列110可以形成在多晶硅基底上。在一些实施例中，行解码器120、页缓冲器130、输入/输出(I/O)缓冲器140、控制逻辑150和电压生成器160中的每个可以由电路组成(例如，在集成电路上形成的有源和无源电路元件)。
单元阵列110可以通过字线或选择线连接到行解码器120。单元阵列110可以通过位线BL0至BLm-1连接到页缓冲器130。在一些实施例中，单元阵列110可以包括各自为NAND型的多个单元串。形成在同一阱上的单元串可以包括存储器块BLK。由于竖直方向特征，三维堆叠的单元阵列110可以包括其中至少一个存储器单元位于另一个存储器单元上的竖直NAND串。例如，至少一个存储器单元可以包括电荷捕获层。通常，电荷捕获层可以由捕获电子或“电荷”的一种或多种材料的薄层构成。每个竖直NAND串可以包括位于存储器单元上的至少一个选择晶体管。在某些实施例中，至少一个选择晶体管可以具有与存储器单元相同的结构，并且可以与存储器单元一起单片地形成。
根据某些示例性实施例的单元阵列110可以包括：不包括至少一个数据存储层的第一地选择晶体管GST1，以及包括至少一个数据存储层的第二地选择晶体管GST2。可以形成在比第二地选择晶体管GST2更接近基底的位置处的第一地选择晶体管GST1可以操作为传输晶体管，第二地选择晶体管GST2的阈值电压能够被设置或编程，从而使其能够调整所有地选择晶体管的特性。将参照以下附图详细描述该情况。
行解码器120可以响应于地址ADD来选择单元阵列110的存储器块中的一个，行解码器120可以选择由行解码器120选择的存储器块BLK中的字线中的一条。行解码器120可以将从电压生成器160提供的电压传输到选择的字线。在编程操作期间，行解码器120可以将编程电压Vpgm或验证电压Vvfy传输到选择的字线，并且将通过电压Vpass传输到一条或多条未选择的字线或未被行解码器120选择的字线。在读取操作期间，行解码器120可以将选择读取电压Vrd传输到选择的字线并且将非选择读取电压Vread传输到一条或多条未选择的字线。在擦除操作期间，行解码器120可以基于例如各种延迟条件，使地选择线GSL1和GSL2浮置，从而能够阻止可编程的且连接到第二地选择线GSL2的第二地选择晶体管GST2的阈值电压的不期望的改变。
在某些实施例中，页缓冲器130可以在编程操作期间作为写入驱动器来操作，并且在读取操作期间作为感测放大器来操作。例如，在编程操作期间，页缓冲器130可以将与要被编程的数据对应的位线电压传输到单元阵列110的位线。在读取操作期间，页缓冲器130可以通过位线感测存储在选择的存储器单元的数据。页缓冲器130可以锁存感测的数据，并且可以将锁存的数据传输到输入/输出缓冲器140。当对第二地选择晶体管GST2编程时，页缓冲器130可以通过块或通过平面执行对第二地选择晶体管GST2的验证。将参照以下流程图描述此情况。
在编程操作期间，输入/输出缓冲器140可以将接收的写入数据传输到页缓冲器130。在读取操作器期间，输入/输出缓冲器140可以将从页缓冲器130提供的读取数据输出到外面。在一些实施例中，输入/输出缓冲器140可以将接收的地址ADD或命令CMD传输到控制逻辑150或行解码器120。
控制逻辑150可以响应于来自外部的命令CMD和控制信号CNTL来控制页缓冲器130和行解码器120。例如，控制逻辑150可以响应于来自外部的命令CMD来控制电压生成器160和页缓冲器130，以使选择的存储器单元被编程或感测。在擦除操作期间，控制逻辑150可以控制电压生成器160和行解码器120，以提供用于防止擦除第二地选择晶体管GST2的偏压。此外，控制逻辑150可以控制电压生成器160和行解码器120，以提供用于编程多个第二地选择晶体管GST2的偏压。
响应于控制逻辑150的控制，电压生成器160可以产生向字线提供的各种字线电压以及向形成有存储器单元的块体(例如，阱区)提供的电压。在一些实施例中，向字线提供的字线电压可以分别包括编程电压Vpgm、通过电压Vpass、选择读取电压Vrd和非选择读取电压Vread等。电压生成器160可以在读取或编程操作期间生成要向选择线SSL和GSL提供的选择线电压Vssl和Vgsl。例如，当对存储器单元编程时，电压生成器160可以将可以彼此相同或不同的电压提供给，分别与第一地选择晶体管GST1和第二地选择晶体管GST2的栅极连接的第一地选择线GSL1和第二地选择线GSL2。
公开的实施例的非易失性存储器装置100可以包括形成为垂直于基底的多个竖直NAND串。在一些实施例中，非易失性存储器装置100可以包括：至少一个第二地选择晶体管GST2，具有与存储器单元相同的绝缘层；以及第一地选择晶体管GST1，具有与第二地选择晶体管GST2不同的氧化层结构。例如，形成有非易失性存储器装置100的单元阵列110的基底可以是单晶硅基底、多晶硅基底、或其上沉积或生长有材料的基底。形成在上述多晶硅基底上或者沉积或生长在基底上的第一地选择晶体管GST1由于晶界的缺陷会导致泄漏电流。然而，能够通过对第二地选择晶体管GST2编程来补偿泄漏电流。
图2是单元阵列110中(诸如图1中所示的示例性单元阵列110)包括的存储器块中的一个的透视图。参照图2，存储器块BLKi可以通过依次堆叠在基底SUB上的导电层和绝缘层而形成。存储器块BLKi可以包括平面PL1、PL2、PL3和PL4的多个集合。平面PL1、PL2、PL3和PL4的集合中的每个可以通过以平面的形式在基底SUB上堆叠且切割至少一条第一地选择线GSL1、至少一条第二地选择线GSL2、多条字线WL和至少一条串选择线SSL而形成。例如，平面PL1、PL2、PL3和PL4的不同集合可以通过切割贯通堆叠在基底SUB上的至少一条第一地选择线GSL1、至少一条第二地选择线GSL2、多条字线WL和至少一条串选择线SSL来形成，或者在堆叠在基底SUB上的至少一条第一地选择线GSL1、至少一条第二地选择线GSL2、多条字线WL和至少一条串选择线SSL之间形成间隔来形成。结果，不同组的平面可以形成为，每组包括通过切割区域分开的多个共面(水平相邻的平面(例如，以相同的竖直水平形成))。因此，包括平面PL1的第一集合的第一堆叠平面可以对应于包括平面PL2的第二集合的第二堆叠平面等。堆叠的平面的每个集合可以包括竖直对齐的平面，然而处于同一竖直水平的每组平面可以彼此对应(就像从同一原始平面切割一样)。这里，至少一条串选择线SSL可以示出为通过串选择线切口(SSL Cut)而与至少一条其他串选择线SSL分开。然而，这种结构可以是示例性的。在板状串选择线SSL未被串选择线切口切割的情况下，串可以通过位线BL的选择来选择。如这里使用的，术语“板状”或“板的形式”可以指高度(如在图2的第二方向上所示)相对浅的形状，同时宽度和长度(如在图2的各个第一方向和第三方向上所示)相对较宽。例如，某些板状组件的宽度可以是高度的5倍，某些板状组件的长度可以是高度的10倍。
此外，至少一条板状虚设字线可以位于第二地选择线GSL2与字线WL之间，或者至少一条板状虚设字线可以位于字线WL与串选择线SSL之间。在一些实施例中，尽管未示出，但是每个字线切口(WL Cut)可以包括共源线CSL。例如，字线切口中分别包括的共源线CSL可以彼此共同连接。NAND单元串可以通过制作穿过第一地选择线GSL1和第二地选择线GSL2、字线和串选择线SSL而连接到位线的支柱来形成。
尽管未示出，但是与第二地选择线GSL2对应的栅极图案和与虚设字线对应的栅极图案之间的距离可以不同于字线之间的单元距离。示例性地，对应于第二地选择线GSL2的栅极图案与对应于虚设字线的栅极图案之间的距离可以大于字线之间的单元距离。此外，对应于第一地选择线GSL1的栅极图案与对应于第二地选择线GSL2的栅极图案之间的距离可以不同于字线之间的单元距离。
图3A和图3B是根据某些示例性实施例示意性地示出NAND单元串的结构的图。图3A是示意性地示出三维半导体存储器装置的示例性结构的剖视图。参照图3A，例如，掺杂有第一导电型的掺杂物的阱区可以形成在基底111中。基底111可以是硅基底、锗基底或硅锗基底。例如，基底111可以由能够被沉积或生长的多晶硅形成。
基底111可以由例如多晶硅层形成。基底111可以包括阱结构，其中，阱结构通过对多晶硅层掺杂以具有第一导电型(例如，p型)和第二导电型(例如，n型)来形成。例如，阱结构可以包括被掺杂以具有第二导电型(例如，n型)的深阱111_2，以及被掺杂以具有第一导电型(例如，p型)的基体基底111_1。在某些实施例中，深阱111_2可以使泄水阱(pocketwell)111_3与基体基底111_1电力地且空间上分开。例如，深阱111_2可以形成为将泄水阱111_3与基体基底111_1分开的层。
在某些实施例中，包括交替且反复地堆叠的绝缘图案和栅极图案的堆叠结构可以设置在基底111上。栅极图案可以用作地选择线GSL1和GSL2，虚设字线GDWL1、GDWL2和SDWL，字线WL0至WL63和串选择线SSL。
共源插塞113可以形成，共源插塞113可以与基底111的泄水阱111_3电连接。在一些实施例中，共源插塞113可以与堆叠的栅极图案电隔离。第一掺杂物可以以高剂量注入泄水阱111_3的部分112，以电连接基底111和共源插塞113。具体的电压可以通过共源插塞113提供给与共源线CSL对应的泄水阱111_3。
根据某些公开的实施例可以形成穿过栅极图案的竖直管或沟道117以实现单元串。接触插塞118可以形成在竖直沟道117上，并且可以用作单元串的漏极。有源图案114可以形成在竖直沟道117的底端部分与泄水阱111_3之间。在一些实施例中，有源图案114的一部分可以由外延层形成，有源图案114的另一部分可以由能够被沉积的多晶硅形成。绝缘层116和119、数据存储层115等可以形成在竖直沟道117和栅极图案之间。在一些实施例中，绝缘层116和119以及数据存储层115可以由隧道介电层、电荷存储层和阻挡介电层的组合形成。然而，在某些实施例中，有源图案114与栅极图案之间的数据存储层115可以不存在于有源图案114和栅极图案相交的区域。竖直沟道可以形成在第一地选择线GSL1与有源图案114相交的区域，水平沟道可以形成在泄水阱111_3上形成的有源图案114处。由有源图案114和最下面的栅极图案限定(或形成)的第一地选择晶体管GST1可以不用于存储数据。
栅极图案中的最下面的栅极图案可以用作第一地选择线GSL1。位于第一地选择线GSL1上的栅极图案可以用作第二地选择线GSL2。例如，第二地选择线GSL2可以是位于第一地选择线GSL1上面的栅极图案。虚设字线GDWL1和GDWL2、字线WL0至WL63、以及虚设字线SDWL可以形成在第二地选择线GSL2上。最上面的栅极图案可以用作串选择线SSL。单元阵列110可以用于竖直NAND闪存。沿着一个竖直沟道117竖直堆叠的栅极图案可以包括单元阵列110的一个NAND单元串。
在一些实施例中，针对第一地选择线GSL1的栅极图案和针对第二地选择线GSL2的栅极图案中的每个可以示出为一层。然而，实施例的范围和精神可以不限于此。例如，针对第一地选择线GSL1的栅极图案和针对第二地选择线GSL2的栅极图案中的每个可以由两层或更多层形成。此外，在对应于第一地选择线GSL1的栅极图案与对应于第二地选择线GSL2的栅极图案之间的距离D1可以不同于字线WL0至WL63之间的距离“d”(即，WL0与WL1之间的距离“d”，WL1与WL2之间的距离“d”，WL2与WL3之间的距离“d”等)。在一些实施例中，第一地选择线GSL1与第二地选择线GSL2之间的距离D1可以大于字线之间的距离“d”。在其他实施例中，第一地选择线GSL1与第二地选择线GSL2之间的距离D1可以与字线之间的距离“d”基本类似或相同。
图3B是示意性地示出以如图3A的示例中公开的堆叠方式形成的NAND单元串的结构的电路图。参照图3B，公开的实施例的NAND单元串可以包括不能被编程的至少一个第一地选择晶体管GST1和能够被编程的至少一个第二地选择晶体管GST2。NAND单元串也可以包括通过对第一导电型P阱掺杂(例如，P型掺杂)形成的存储器单元MC、虚设存储器单元DMC、串选择晶体管SST、和阱结构。在图3A和图3B的示例实施例中，NAND单元串结构可以在形成在基底111(例如，由诸如多晶硅材料组成的基底)上的竖直NAND闪存中提供高可靠性的数据。例如，能够通过调整第二地选择晶体管GST2的阈值电压，来补偿由于基底111的晶界的缺陷导致的第一地选择晶体管GST1的阈值电压的不稳定。在一些实施例中，第二地选择晶体管GST2的阈值电压可以通过编程来调整。
图4是根据某些示例性实施例示意性地示出三维半导体存储器装置的结构的剖视图。参照图4，竖直NAND闪存的结构可以类似于图3A中所示的结构，但是与图3A的不同在于，在第二地选择线GSL2与虚设栅极线GDWL1之间的距离D2不同于字线WL0至WL63之间的距离“d”(即，WL0与WL1之间的距离“d”，WL1与WL2之间的距离“d”，WL2与WL3之间的距离“d”等)。在某些实施例中，在第二地选择线GSL2与虚设栅极线GDWL1之间的距离D2可以大于字线之间的距离“d”。在其他实施例中，在第二地选择线GSL2与虚设栅极线GDWL1之间的距离D2可以与字线之间的距离“d”类似或相同，和/或与第一地选择线GSL1和第二地选择线GSL2之间的距离D1类似或相同。除了上述区别，图4中示出的竖直NAND闪存的结构可以类似于图3A中所示的结构，因此可以省略图3A和图4两者中示出的共同组件的详细描述。
图5A至图5D是与某些公开的实施例一致，示意性地示出针对三维NAND闪存块的平面的地选择线的示例性布线结构的图。
图5A示出了第一地选择线GSL1与水平面交叉分开(例如，第一地选择线GSL1_1、GSL1_2、GSL1_3和GSL1_4)并且第二地选择线GSL2与水平面交叉共享的示例性结构。例如，在图5A的实施例中，来自处于相同的第一竖直水平的PL1、PL2、PL3和PL4的第一组平面可以共享第二地选择线GSL2(例如，公共的地选择线)，同时来自处于相同的第二竖直水平的PL1、PL2、PL3和PL4的第二组平面可以包括分开的、专用的地选择线(例如，来自PL1的平面可以包括地选择线GSL1_1，来自PL2的平面可以包括地选择线GSL1_2，来自PL3的平面可以包括地选择线GSL1_3，来自PL4的平面可以包括地选择线GSL1_4)。共享共源区的存储器块可以是擦除单元。在一些实施例中，共享共源区的存储器块可以称为最小擦除单元。存储器块可以基于栅极图案被切割的单元而被分为多个堆叠的平面的集合。例如，存储器块可以分为平面PL1、PL2、PL3和PL4的四个堆叠的集合(也称为平面集合)。平面PL1、PL2、PL3和PL4的各个堆叠的集合的地选择线GSL可以根据布线方式而单独控制或者可选择地共享。在图5A中，例如，各个堆叠的平面集合PL1、PL2、PL3和PL4的第一地选择线GSL1_1、GSL1_2、GSL1_3和GSL1_4可以物理上分开并且单独地控制。在另一个示例中，与堆叠的平面集合PL1、PL2、PL3和PL4的第二地选择线GSL2对应的栅极图案可以通过第二地选择线GSL2共享。
如图5A中所示，位线BL可以连接到以Z字形式布置的竖直沟道或支柱。在5A中示出的平面结构中，针对第二地选择晶体管GST2(未示出)上的平面的验证操作可以是可编程的。例如，在编程验证操作期间，当第一地选择线GSL1_1、GSL1_2、GSL1_3和GSL1_4中的一条被激活时，能够执行激活平面中的第二地选择晶体管GST2的编程验证。
图5B示出如下示例性结构，其中，第一地选择线GSL1和第二地选择线GSL2可以各自与各个水平面交叉共享，即，被堆叠的平面集合PL1、PL2、PL3和PL4之中各组水平相邻的平面共享。在这种情况下，平面集合PL1、PL2、PL3和PL4中的集合之中各个平面的地选择晶体管GST1和GST2(图5B中未示出)中的一个或多个可以共同管理。例如，由于竖直沟道或支柱的Z型布置，来自第一平面集合PL1的平面的第一地选择晶体管GST1可以通过与来自第三平面集合PL3的水平相邻平面的第一地选择晶体管GST1相同的控制信号来驱动。在图5B中示出的示例性平面结构中，针对第二地选择晶体管GST2上的平面的验证操作不可能为可编程的。例如，在编程验证操作期间，第二地选择晶体管GST2的编程验证可以通过块来执行。
图5C示出了如下示例性结构，其中，第一地选择线GSL1可以与水平面交叉共享，即，被堆叠的平面集合PL1、PL2、PL3和PL4之中的一组平面共享，第二地选择线GSL2与水平面交叉分开(例如，第二地选择线GSL2_1、GSL2_2、GSL2_3和GSL2_4)。例如，在图5C的实施例中，堆叠的平面集合PL1、PL2、PL3和PL4之中的第一组水平相邻平面可以共享第一地选择线GSL1，同时堆叠的平面集合PL1、PL2、PL3和PL4之中的第二组水平相邻平面可以包括分开专用的地选择线(例如，GSL2_1、GSL2_2、GSL2_3和GSL2_4)。第一组水平相邻平面的地选择线可以共同控制，同时第二组水平相邻平面的地选择线可以单独且分开地控制。在另一个示例中，与第一地选择线GSL1对应的栅极图案可以通过第一地选择线GSL1共享。如图5C中所示，位线BL可以连接到以Z字形的形式布置的竖直沟道或支柱。例如，在编程验证操作期间，当第二地选择线GSL2_1、GSL2_2、GSL2_3和GSL2_4中的一条被激活时，能够执行在激活的堆叠平面中的第二地选择晶体管GST2的编程验证。
图5D示出如下示例性结构，其中，第一地选择线GSL1与水平面交叉分开(例如，第一地选择线GSL1_1、GSL1_2、GSL1_3和GSL1_4)，第二地选择线GSL2与水平面交叉分开(例如，GSL2_1、GSL2_2、GSL2_3和GSL2_4)。例如，在图5D的实施例中，平面集合PL1可以包括第一地选择线GSL1_1和第二地选择线GSL2_1，平面集合PL2可以包括第一地选择线GSL1_2和第二地选择线GSL2_2，平面集合PL3可以包括第一地选择线GSL1_3和第二地选择线GSL2_3，平面集合PL4可以包括第一地选择线GSL1_4和第二地选择线GSL2_4。在图5D的示例性实施例中，各个平面集合PL1、PL2、PL3和PL4的地选择线GSL1和GSL2可以分别被控制。在图5D中，例如，各个平面集合PL1、PL2、PL3和PL4的第一地选择线GSL1_1、GSL1_2、GSL1_3和GSL1_4可以物理分开并且单独控制，各个平面集合PL1、PL2、PL3和PL4的第二地选择线GSL2_1、GSL2_2、GSL2_3和GSL2_4可以物理分开并且单独控制。如图5D中所示，位线BL可以连接到以Z字形的形式布置的竖直沟道或支柱。
在图5A至图5D的实施例中，描述了NAND单元串的示例性平面互连结构，其中，每个NAND单元串具有不包括电荷存储层的第一地选择晶体管GST1和可编程的第二地选择晶体管GST2。在公开的实施例中，用于控制第一地选择晶体管GST1的第一地选择线GSL1和用于控制第二地选择晶体管GST2的第二地选择线GSL2的互连结构可以不同地改变或修改。
图6是根据某些公开的实施例，示意性地示出平面单元(诸如，以由堆叠的平面集合PL1、PL2、PL3或PL4例示的平面单元为例)的第一地选择线GSL1和第二地选择线GSL2的连接结构的电路图。参照图6，单元串可以如图5B中所示地连接，还可以与页缓冲器PB 131连接。在图6的示例中，NAND单元串可以与位线BLi连接，如这里描述的。在图6中，第一地选择线GSL1和第二地选择线GSL2可以与水平面交叉共享，即，被各个堆叠的平面集合PL1、PL2、PL3和PL4共享。例如，堆叠的平面集合PL1、PL2、PL3和PL4的第一地选择晶体管GST1的栅极线可以通过第一地选择线GSL1而被共同控制。堆叠的平面集合PL1、PL2、PL3和PL4的第二地选择晶体管GST2的栅极线可以通过第二地选择线GSL2而被共同控制。
在由图6示出的结构中，可以容易验证堆叠的平面集合PL1、PL2、PL3和PL4的第二地选择晶体管GST2在逐个平面单元的基础上是否被编程，以具有高于或等于具体阈值电压的电压。例如，在编程验证期间，存储器块的第二地选择晶体管GST2都处于接通单元还是都处于截止单元可以通过页缓冲器131来检测。如这里使用的并且参照图6，术语“平面单元”可以称为共享串选择线(例如，SSL0、SSL1、SSL2、SSL3、SSL4、SSL5、SSL6、SSL7等)的NAND单元串。因此，在一些实施例中，由PL1限定的平面单元可以包括连接到串选择线SSL0和SSL1的NAND单元串，由PL2限定的平面单元可以包括连接到串选择线SSL2和SSL3的NAND单元串，由PL3限定的平面单元可以包括连接到串选择线SSL4和SSL5的NAND单元串，由PL4限定的平面单元可以包括连接到串选择线SSL6和SSL7的NAND单元串。
图7是示出对存储器块BLK的第二地选择晶体管GST2编程的示例性方法的流程图，其中，地选择晶体管GST根据诸如以图6中所示的结构为例的示例性结构来控制。参照图7，在一些实施例中，连接到一条位线BLi的单元串的第二地选择晶体管GST2可以同时编程并且同时验证。
在步骤S110中，编程电压可以通过第二地选择线GSL2施加到选择的存储器块BLK的可编程的第二地选择晶体管GST2的栅极。在一些实施例中，页缓冲器PB可以将地电压Vss或0V的电压施加到选择的存储器块BLK的位线BL。通过电压Vpass可以施加到虚设字线GDWL和SDWL以及字线WL0至WL63。地电压Vss或0V可以施加到第一地选择线GSL1。
在步骤S120中，编程的第二地选择晶体管GST2的阈值电压可以验证。在一些实施例中，可以验证编程的第二地选择晶体管GST2的阈值电压是大于还是等于目标电平。例如，与目标阈值电压对应的验证电压Vth0可以施加到选择的存储器块的第二地选择线GSL2。非选择读取电压Vread可以施加到串选择线SSL、虚设字线GDWL和SDWL、字线WL0至WL63、以及第一地选择线GSL1。此时，页缓冲器PB可以检测位线的预充电电压的变化，并且可以确定接通单元条件是否存在。当GST2的Vth小于Vth0时，可以确定接通单元，当GST2的Vth大于或等于Vth0时，可以确定截止单元。
在步骤S130中，如果确定编程的第二地选择晶体管GST2中的一个第二地选择晶体管GST2的阈值电压小于目标阈值电压Vth0，则对位线BL预充电的电荷可以向共源线CSL放电。如果通过各个页缓冲器PB检测到至少一个GST2接通单元(步骤S130，否)，则方法可以进行到步骤S110。相反，当所有验证的第二地选择晶体管GST2被确定为截止单元(步骤S130，是)时，方法可以结束。
图8是根据某些公开的实施例示意性地示出平面单元(诸如，以通过堆叠的平面集合PL1、PL2、PL3或PL4例示的平面单元为例)的第二地选择线GSL2的连接结构的电路图。参照图8，可以存在示出的单元串(诸如，以图5A中示出的那些单元串为例)和页缓冲器PB131。
堆叠的平面集合PL1、PL2、PL3和PL4的第二地选择晶体管GST2的栅极线可以通过第二地选择线GSL2共同控制。堆叠的平面集合PL1、PL2、PL3和PL4的第一地选择晶体管GST1的栅极线可以分开，从而提供各个堆叠的平面集合PL1、PL2、PL3和PL4中的每个的第一地选择晶体管GST1的独立控制。因此，例如，第一堆叠的平面集合PL1的第一地选择晶体管GST1可以通过地选择线GSL1_P1来控制；第二堆叠的平面集合PL2的第一地选择晶体管GST1可以通过地选择线GSL1_P2来控制；第三堆叠的平面集合PL3的第一地选择晶体管GST1可以通过地选择线GSL1_P3来控制；第四堆叠的平面集合PL4的第一地选择晶体管GST1可以通过地选择线GSL1_P4来控制。不同的地选择线可以接收不同的、独立的控制信号。
在上述示例性结构中，当各个堆叠的平面集合PL1、PL2、PL3和PL4的第二地选择晶体管GST2被编程为具有大于或等于具体阈值电压的电压时，验证操作可以通过堆叠的平面集合来执行。例如，通过在编程验证期间驱动第一地选择线GSL1_P1、GSL1_P2、GSL1_P3和GSL1_P4，验证操作可以通过各个堆叠的平面集合PL1、PL2、PL3和PL4来执行。
图9是示出对具有根据某些实施例的结构(诸如，以图8中所示的结构为例)的存储器块中的第二地选择晶体管GST2进行编程的示例性方法的流程图。参照图9，编程验证可以通过各条第一地选择线GSL1_Pi(即，GSL1_P1、GSL1_P2、GSL1_P3或GSL1_P4)而由堆叠的平面集合PL1、PL2、PL3或PL4来执行，每条第一地选择线能够针对各个堆叠的平面集合(即，PLi)而被控制。
在步骤S210中，编程电压可以通过第二地选择线GSL2施加到选择的存储器块BLK的可编程的第二地选择晶体管GST2的栅极。在这种情况下，页缓冲器PB可以将地电压Vss或0V的电压施加到选择的存储器块BLK的位线。通过电压Vpass可以施加到虚设字线GDWL和SDWL以及字线WL0至WL63。地电压Vss或0V的电压可以施加到第一地选择线GSL1。
在步骤S220中，第一堆叠的平面集合PL1中包括的第二地选择晶体管GST2的阈值电压可以被验证，以确定其是否被编程为大于或等于目标阈值电压电平。例如，与目标阈值电压对应的验证电压Vth0可以施加到选择的存储器块BLK的第二地选择线GSL2。非选择读取电压Vread可以施加到串选择线SSL、虚设字线GDWL和SDWL、字线WL0至WL63、以及连接到第一堆叠的平面集合PL1的第一地选择线GSL1_P1。相反，地电压Vss或0V的电压可以施加到分别连接到第二至第四堆叠的平面集合PL2、PL3和PL4的第一地选择线GSL1_P2、GSL1_P3和GSL1_P4。在这种情况下，页缓冲器PB可以检测位线上预充电电压的变化，并且可以确定第一堆叠的平面集合PL1的第二地选择晶体管GST2中是否存在接通单元。
在步骤S230中，第二堆叠的平面集合PL2中包括的第二地选择晶体管GST2的阈值电压可以被验证，以确定其是否被编程为大于或等于目标阈值电压电平。例如，与目标阈值电压对应的验证电压Vth0可以施加到选择的存储器块BLK的第二地选择线GSL2。非选择读取电压Vread可以施加到串选择线SSL、虚设字线GDWL和SDWL、字线WL0至WL63、以及连接到第二堆叠的平面集合PL2的第一地选择线GSL1_P2。相反，地电压Vss或0V的电压可以施加到分别连接到第一、第三和第四堆叠的平面集合PL1、PL3和PL4的第一地选择线GSL1_P1、GSL1_P3和GSL1_P4。在这种情况下，页缓冲器PB可以检测位线上预充电电压的变化，并且可以确定第二堆叠的平面集合PL2的第二地选择晶体管GST2中是否存在接通单元。
在步骤S240中，第三堆叠的平面集合PL3中包括的第二地选择晶体管GST2的阈值电压可以被验证，以确定其是否被编程为大于或等于目标阈值电压电平。例如，与目标阈值电压对应的验证电压Vth0可以施加到选择的存储器块BLK的第二地选择线GSL2。非选择读取电压Vread可以施加到串选择线SSL、虚设字线GDWL和SDWL、字线WL0至WL63、以及连接到第三堆叠的平面集合PL3的第一地选择线GSL1_P3。相反，地电压Vss或0V的电压可以施加到分别连接到第一、第二和第四堆叠的平面集合PL1、PL2和PL4的第一地选择线GSL1_P1、GSL1_P2和GSL1_P4。在这种情况下，页缓冲器PB可以检测位线上预充电电压的变化，并且可以确定第三堆叠的平面集合PL3的第二地选择晶体管GST2中是否存在接通单元。
在步骤S250中，第四堆叠的平面集合PL4中包括的第二地选择晶体管GST2的阈值电压可以被验证，以确定其是否被编程为大于或等于目标阈值电压电平。例如，与目标阈值电压对应的验证电压Vth0可以施加到选择的存储器块BLK的第二地选择线GSL2。非选择读取电压Vread可以施加到串选择线SSL、虚设字线GDWL和SDWL、字线WL0至WL63、以及连接到第四堆叠的平面集合PL4的第一地选择线GSL1_P4。相反，地电压Vss或0V的电压可以施加到分别连接到第一、第二和第三堆叠的平面集合PL1、PL2和PL3的第一地选择线GSL1_P1、GSL1_P2和GSL1_P3。在这种情况下，页缓冲器PB可以检测位线上预充电电压的变化，并且可以确定第四堆叠的平面集合PL4的第二地选择晶体管GST2中是否存在接通单元。
在步骤S260中，堆叠的平面集合PL1至PL4的编程的第二地选择晶体管GST2的阈值电压可以被验证，以确定它们是否小于目标阈值电压Vth0。如果堆叠的平面集合PL1至PL4中的至少一个被确定为包括与接通单元对应的第二地选择晶体管GST2(步骤S260，否)，则方法进行到步骤S210。相反，如果所有堆叠的平面集合PL1至PL4被确定为不包括与接通单元对应的第二地选择晶体管GST2(步骤S260，是)，则方法可以结束。
图10是根据一些实施例示出用于对单元串的选择的存储器单元进行编程的示例性偏置方法的表，每个单元串包括不可编程的地选择晶体管GST1和可编程的地选择晶体管GST2。参照图10，当对选择的存储器单元编程时，针对地选择线GSL1和GSL2的偏置方法可以被分为四种偏置方式。
根据第一偏置方式P_Bias1，地电压Vss或0V的电压可以施加到位线BLi，电源电压Vcc施加到串选择线SSL，虚设电压Vdmy施加到虚设字线SDWL和GDWL。通过电压Vpass可以施加到未选择的字线WL0至WLn-1以及WLn+1至WL63，编程电压Vpgm可以施加到WLn，地电压Vss可以施加到共源线CSL。此外，相同的电压电平(例如，地电压Vss或0V的电压)可以施加到与第一地选择晶体管GST1的栅极连接的第一地选择线GSL1以及第二地选择线GSL2。这里，虚设电压Vdmy的电平可以与通过电压Vpass的电平相同。
根据第二偏置方式P_Bias2，地电压Vss或0V的电压可以施加到位线BLi，电源电压Vcc施加到串选择线SSL，虚设电压Vdmy施加到虚设字线SDWL和GDWL。通过电压Vpass可以施加到未选择的字线WL0至WLn-1以及WLn+1至WL63，编程电压Vpgm可以施加到WLn，地电压Vss可以施加到共源线CSL。可以向与第一地选择晶体管GST1的栅极连接的第一地选择线GSL1提供第一选择电压Vgsl1。可以向与第二地选择晶体管GST2的栅极连接的第二地选择线GSL2提供地电压Vss或0V的电压。
根据第三偏置方式P_Bias3，地电压Vss或0V的电压可以施加到位线BLi，电源电压Vcc施加到串选择线SSL，虚设电压Vdmy施加到虚设字线SDWL和GDWL。通过电压Vpass可以施加到未选择的字线WL0至WLn-1以及WLn+1至WL63，编程电压Vpgm可以施加到WLn，地电压Vss可以施加到共源线CSL。可以向与第一地选择晶体管GST1的栅极连接的第一地选择线GSL1提供地电压Vss或0V的电压。可以向与第二地选择晶体管GST2的栅极连接的第二地选择线GSL2提供第二选择电压Vgs12。这里，第一选择电压Vgsl1或第二选择电压Vgs12可以是正电压。然而，公开的实施例不限于此。例如，在适当的情况下，第一选择电压Vgsl1或第二选择电压Vgs12可以是负电压。
根据第四偏置方式P_Bias4，地电压Vss或0V的电压可以施加到位线BLi，电源电压Vcc施加到串选择线SSL，虚设电压Vdmy施加到虚设字线SDWL和GDWL。通过电压Vpass可以施加到未选择的字线WL0至WLn-1以及WLn+1至WL63，编程电压Vpgm可以施加到WLn，地电压Vss可以施加到共源线CSL。可以向与第一地选择晶体管GST1的栅极连接的第一地选择线GSL1提供第一电压Vg1。可以向与第二地选择晶体管GST2的栅极连接的第二地选择线GSL2提供第二电压Vg2。这里，第一电压Vg1的电平可以高于第二电压Vg2的电平。
图11是根据某些示例性实施例示意性地示出非易失性存储器装置的擦除方法的波形图。参照图11，在擦除操作期间，第一地选择线GSL1和第二地选择线GSL2可以在从施加擦除电压Vers时的时间点延迟具体时间的时间点被浮置。例如，可以在时刻T1施加擦除电压Vers。随后，在时刻t1，第一地选择线GSL1可以被浮置，在时刻t2，第二地选择线GSL2可以被浮置。
擦除电压Vers可以在时刻T1施加到单元阵列110的泄水阱，并且可以以恒定速率增大直到时刻T2为止。然而，第一地选择线GSL1和第二地选择线GSL2的地电平Vss可以被保持直到时刻t1为止。接下来，第一地选择线GSL1可以在时刻t2被浮置。在这种情况下，第二地选择线GSL2的电压Vgsl2可以在时刻t1开始因电容耦合而增大，第一地选择线GSL1的电压Vgsl1可以在时刻t2开始因电容耦合而增大。
从T2直到时刻T3，第一地选择线GSL1的电压电平Vgsl1和第二地选择线GSL2的电压电平Vgsl2、以及擦除电压Vers的电平可以以恒定电平保持。当擦除电压Vers在时刻T3开始放电时，第一地选择线GSL1的电压电平Vgsl1和第二地选择线GSL2的电压电平Vgsl2可以与擦除电压Vers一起减小。第一地选择线GSL1的电压电平Vgsl1可以在时刻t3达到地电压Vss的电平，第二地选择线GSL2的电压电平Vgsl2可以在时刻t4达到地电压Vss的电平。擦除电压Vers可以在时刻T4达到地电压Vss的电平。
如上所述，可以调整第二地选择线GSL2的浮置时间点，从而防止可编程的第二地选择晶体管GST2在擦除操作期间被不期望地擦除。
图12是根据某些示例性实施例示意性地示出非易失性存储器装置的擦除方法的波形图。参照图12，在擦除操作期间，第一地选择线GSL1可以在从施加擦除电压Vers时的时间点延迟具体时间的时间点被浮置。然而，第二地选择线GSL2的浮置时间点可以与施加擦除电压Vers时的时间点同步。
例如，擦除电压Vers可以在时刻T1施加到单元阵列110的泄水阱。在同样的时刻T1，第二地选择线GSL2可以被浮置。在这种情况下，能够防止第二地选择晶体管GST2被擦除电压Vers不期望地擦除。
相反，第一地选择线GSL1的地电平Vss可以被保持直到时刻t1。在时刻t1，第一地选择线GSL1可以被浮置。从时刻T2直到时刻T3，第一地选择线GSL1的电压电平Vgsl1和第二地选择线GSL2的电压电平Vgsl2、以及擦除电压Vers的电平可以保持处于恒定电平。当擦除电压Vers在时刻T3开始放电时，第一地选择线GSL1的电压电平Vgsl1和第二地选择线GSL2的电压电平Vgsl2可以与擦除电压Vers一起减小。第一地选择线GSL1的电压电平Vgsl1可以在时刻t2达到地电压Vss的电平，第二地选择线GSL2的电压电平Vgsl2可以在时刻t4达到地电压Vss的电平。擦除电压Vers可以在时刻T4达到地电压Vss的电平。
如上所述，第二地选择线GSL2的浮置时间点可以与施加擦除电压Vers的时间点同步，从而防止可编程的第二地选择晶体管GST2在擦除操作期间被不期望地擦除。
图13是根据某些示例性实施例示意性地示出非易失性存储器装置的框图。参照图13，非易失性存储器装置200可以包括单元阵列210、行解码器220、页缓冲器230、输入/输出缓冲器240、控制逻辑250和电压生成器260。这里，组件210至260的功能可以与图1的组件基本相同。非易失性存储器装置200基于其中芯片的位置可以分为，或者被认为单元阵列210和外围电路270的部分。外围电路270可以包括行解码器220、页缓冲器230、输入/输出缓冲器240、控制逻辑250和电压生成器260。
外围电路270可以从外部装置接收命令CMD和地址ADD。外围电路270可以响应于接收的命令CMD和地址ADD，将从外部装置接收的数据存储在单元阵列210中。可选择地，外围电路270可以响应于接收的命令CMD和地址ADD，将从单元阵列210读出的数据输出到外部。
在一些实施例中，单元阵列210可以使用COP(外围电路上单元)结构来形成，在COP结构中，单元阵列210堆叠在形成有外围电路270的区域上。在该实施例中，用于堆叠单元阵列210的基底可以由能够被沉积或生长的多晶硅形成。形成在多晶硅基底上的单元阵列210可以包括：不包括数据存储层的第一地选择晶体管GST1以及包括数据存储层的第二地选择晶体管GST2。例如，形成在靠近基底的位置处的第一地选择晶体管GST1可以操作为传输晶体管，可编程的第二地选择晶体管GST2的阈值电压可以能够被设置。这可以允许调整地选择晶体管GST1和GST2的特性。
在非易失性存储器装置200中，具有三维结构的单元阵列210可以堆叠在外围电路270上。单元阵列210可以包括形成为垂直于通过例如沉积制造的基底的多个竖直NAND串。每个竖直NAND串可以包括具有与存储器单元相同的绝缘层的至少一个第二地选择晶体管GST2，以及具有与第二地选择晶体管GST2分开的氧化层结构的第一地选择晶体管GST1。具体而言，形成有非易失性存储器装置200的单元阵列210的基底可以是沉积或生成的各种基底的一种，或者可以是多晶硅基底。形成在多晶硅基底或通过沉积或生长工艺制造的基底上的第一地选择晶体管GST1可以因晶界的缺陷而导致泄漏电流。然而，能够通过对第二地选择晶体管GST2编程来补偿泄漏电流。如这里使用的，在一个示例中标记为图14中的GB的晶界可以理解为，其上形成有单元阵列210的结构与其上形成有外围电路270的结构之间的边界。
图14是根据某些示例性实施例示出具有COP结构的非易失性存储器装置的剖视图。参照图14，非易失性存储器装置200可以具有COP结构，在COP结构中，单元区域210形成并且堆叠在外围区域270上。外围区域270的至少一部分和单元区域210的至少一部分可以竖直地彼此叠置。在一些实施例中，单元区域210的整体与外围区域270的整体可以竖直地堆叠，但是构思不限于此。
外围电路270可以包括位于下基底271上的一个或多个外围晶体管274、与各个外围晶体管274分别电连接的一个或多个外围电路互连272、覆盖外围电路互连272和外围晶体管274的下绝缘层273。
单元区域210可以包括上基底211、上基底211上的单元阵列214、覆盖单元阵列214的上绝缘层213。单元至外围电路连接区域280可以形成在单元区域210与外围区域270之间，以将单元区域210电连接到外围区域270，使得信号可以通过其间。单元至外围电路连接区域280还可以包括使单元阵列214与外围电路互连272电连接的连接电路互连212。单元阵列214可以包括使单元阵列214与连接电路互连212电连接的金属接触件215。由于图14是截面图，所以外围区域270的电路与单元区域210的电路之间的某些线未在图14中示出。
在外围区域270中，下基底271可以包括诸如硅晶片的半导体基底。外围电路互连272可以均包括，例如，顺序堆叠在下基底271上的下金属互连LM0、中间金属互连LM1和上金属互连LM2。外围电路互连272还可以均包括电连接外围晶体管274和下金属互连LM0的下金属接触件LMC1、电连接下金属互连LM0和中间金属互连LM1的中间金属接触件LMC2、以及电连接中间金属互连LM1和上金属互连LM2的上金属接触件LMC3。
在单元区域210中，单元阵列214可以具有三维结构，在该三维结构中，多个单元竖直地堆叠在具有阱结构的上基底211上。金属接触件215可以将单元阵列214的单元电连接到连接电路互连212。
连接电路互连212可以电连接到外围电路互连272。连接电路互连212可以包括顺序堆叠在单元阵列214上的下金属互连M0、中间金属互连M1、上金属互连M2。连接电路互连212还可以包括电连接外围电路互连272与连接电路互连212的连接金属接触件MC0、电连接连接金属接触件MC0与下金属互连M0的下金属接触件MC1、将下金属互连M0电连接到中间金属互连M1的中间金属接触件MC2、以及作为将中间金属互连M1电连接到上金属互连M2的上金属接触件的通孔VA。下金属接触件MC1可以将单元阵列214连接到下金属互连M0。中间金属互连M1可以包括电连接到单元阵列214的竖直沟道的位线BL。尽管图14中仅描述了一个连接电路互连212，但是可以包括多个连接电路互连212，以将各种外围晶体管274连接到单元阵列214的不同部分。如从图14可以看出，单元阵列214中的晶体管例如，通过被设置在位于(第二)下基底271上方的(第一)上基底211上，可以竖直设置在外围电路中的晶体管上方。此外，正如所示，在可以分别由来自半导体晶片的半导体材料形成的下基底271和上基底211之间，可以形成下绝缘层273的部分。
图15是示意性地示出图14的单元串结构216a的剖视图。参照图15，掺杂有第一导电型掺杂剂的阱区可以形成在基底310中。基底310可以对应于图14的上基底211。基底310可以由能够通过沉积而沉积或生长在外围区域270上的多晶硅形成。
基底310可以包括通过掺杂多晶硅层以具有第一导电型(例如，p型)和第二导电型(例如，n型)而形成的阱结构。阱结构可以分为被掺杂以具有第二导电型(例如，n型)的深阱310_2，以及围绕深阱310_2并且被掺杂以具有第一导电型(例如，p型)的基体基底310_1。深阱310_2可以使泄水阱310_3与基体基底310_1电气地并且空间上间隔开。
包括交替且反复地堆叠的绝缘图案和栅极图案的堆叠结构可以设置在基底310上。栅极图案可以用作地选择线GSL1和GSL2、虚设字线GDWL1、GDWL2和SDWL、字线WL0至WL63以及串选择线SSL。
与基底310的泄水阱310_3电连接的共源插塞330可以形成。共源插塞330可以与堆叠的栅极图案电隔离。第一掺杂剂可以以高剂量注入到泄水阱310_3的部分311，以电连接基底310和共源插塞330。具体电压可以通过共源插塞330向与共源线CSL对应的泄水阱310_3提供。
可以形成穿过栅极图案的竖直沟道323以实现单元串。接触插塞350可以形成在竖直沟道323上，并且可以用作单元串的漏极。有源图案312可以形成在竖直沟道323的底端部分与泄水阱310_3之间。绝缘层321、数据存储层322等可以形成在竖直沟道323和栅极图案之间。数据存储层322可以不存在于有源图案312和栅极图案相交的区域。因此，由有源图案312和最下面的栅极图案限定的第一地选择晶体管GST1可以不具有存储数据的功能。
栅极图案的最下面的栅极图案可以用作第一地选择线GSL1。位于第一地选择线GSL1上的栅极图案可以用作第二地选择线GSL2。虚设字线GDWL1和GDWL2、字线WL0至WL63以及虚设字线SDWL可以形成在第二地选择线GSL2上。最上面的栅极图案可以用作串选择线SSL。
这里，在对应于第一地选择线GSL1的栅极图案与对应于第二地选择线GSL2的栅极图案之间的距离D1可以不同于字线(例如，WL0至WL1、WL1至WL2、WL2至WL3等)之间的距离“d”。此外，对应于第二地选择线GSL2的栅极图案与对应于第一虚设字线GDWL1的栅极图案之间的距离D2可以不同于字线之间的距离“d”。
图16是示意性地示出针对示例性操作模式图15的单元串的偏置条件的表。参照图16，电压可以在擦除操作、编程操作和读取操作施加到单元串。
在擦除操作期间，擦除电压Vers可以施加到泄水阱310_3。位线BLi、串选择线SSL、共源线CSL、虚设字线GDWL1和GDWL2可以设置为浮置状态。具体而言，地选择线GSL1和GSL2可以在施加擦除电压Vers的同时被浮置，或者可以在施加擦除电压Vers并且一段时间过去之后被浮置。可选择地，地选择线GSL1和GSL2中的一条可以在施加擦除电压Vers的同时被浮置，另一条可以在施加擦除电压Vers并且一段时间过去之后被浮置。不论哪种情况，地选择线GSL1可以从地电压Vss改变到浮置状态。通过调整浮置时间点可以防止能够被编程的地选择晶体管GST2被擦除。接下来，地电压Vss或0V的电压可以施加到字线WL0至WL63。
在用于对选择的存储器单元编程的编程操作的情况下，地电压Vss可以施加到位线BLi的编程位线，电源电压Vcc可以施加到位线BLi的禁止编程位线。在如上所述设置位线的条件下，(Vcc+Vth)(Vth为串选择晶体管的阈值电压)的接通电压可以施加到选择的存储器块的串选择线SSL。地电压Vss可以施加到共源线CSL和地选择线GSL1和GSL2。此时，高于地电压Vss的第一地选择电压Vg1可以施加到第一地选择线GSL1。此外，可以理解，高于地电压Vss的第二地选择电压Vg2可以施加到第二地选择线GSL2。编程电压Vpgm可以施加到字线WL0至WL63中的选择的字线，通过电压Vpass可以施加到字线WL0至WL63中的未选择的字线。通过电压Vpass可以施加到虚设字线SDWL、GDWL1和GDWL2。然而，与来自施加到未选择的字线的电压的电平不同的电压可以施加到虚设字线SDWL、GDWL1和GDWL2。
在读取操作期间，位线BLi可以被充电具有预充电电压Vprch，读取电压Vrd可以施加到字线WL0至WL63中的选择的字线，非选择读取电压Vread可以施加到字线WL0至WL63中的未选择的字线。此时，地电压Vss可以施加到共源线CSL。此外，非选择读取电压Vread可以施加到串选择线SSL以及虚设字线SDWL、GDWL1和GDWL2，非选择读取电压Vread可以施加到地选择线GSL1和GSL2。
操作的可靠性可以根据第一地选择晶体管GST1和第二地选择晶体管GST2的组合而提高。在一些实施例中，可以通过对第二地选择晶体管GST2编程以具有适当的阈值电压，来对第一地选择晶体管GST1的缺陷做出解释并补偿第一地选择晶体管GST1的缺陷。
图17是根据某些示例性实施例示意性地示出图14的单元串结构216b的剖视图。参照图17，掺杂有第一导电型的掺杂剂的阱区可以形成在基底310中。基底310可以对应于图14的上基底211。基底310可以由通过沉积在外围区域270上沉积或生长的多晶硅形成。
基底310可以包括阱结构，阱结构通过掺杂多晶硅层以具有第一导电型(例如，p型)和第二导电型(例如，n型)来形成。阱结构可以分为，被掺杂以具有第二导电型(例如，n型)的深阱310_2，以及围绕深阱310_2并且被掺杂以具有第一导电型(例如，p型)的基体基底310_1。深阱310_2可以使泄水阱310_3与基体基底310_1电力地且空间上分开。
包括交替且反复地堆叠的绝缘图案和栅极图案的堆叠结构可以设置在基底310上。栅极图案可以用作地选择线GSL1、GSL2和GSL3，虚设字线GDWL1、GDWL2和SDWL，字线WL0至WL63和串选择线SSL。
可以形成共源插塞330，共源插塞330可以与基底310的泄水阱310_3电连接。共源插塞330可以与堆叠的栅极图案电隔离。第一掺杂剂可以以高剂量注入到泄水阱310_3的部分311，以电连接基底310与共源插塞330。具体的电压可以通过共源插塞330提供给与共源线CSL对应的泄水阱310_3。
穿过栅极图案的竖直沟道323可以形成以实现单元串。接触插塞350可以形成在竖直沟道323上，并且可以用作单元串的漏极。有源图案312可以形成在竖直沟道323的底端部分与泄水阱310_3之间。绝缘层321、数据存储层322等可以形成在竖直沟道323和栅极图案之间。数据存储层322可以不存在于有源图案312和栅极图案相交的区域。因此，由有源图案312和最下面的栅极图案限定的第一地选择晶体管GST1可以不起存储数据的功能。
栅极图案中的最下面的栅极图案可以用作第一地选择线GSL1。位于第一地选择线GSL1上的栅极图案可以用作第二地选择线GSL2。位于第二地选择线GSL2上的栅极图案可以用作第三地选择线GSL3。虚设字线GDWL1和GDWL2、字线WL0至WL63以及虚设字线SDWL可以形成在第三地选择线GSL3上。最上面的栅极图案可以用作串选择线SSL。
这里，在对应于第一地选择线GSL1的栅极图案与对应于第二地选择线GSL2的栅极图案之间的距离D1可以不同于字线(例如，WL0至WL1、WL1至WL2、WL2至WL3等)之间的距离“d”。此外，对应于第二地选择线GSL2的栅极图案与对应于第三地选择线GSL3的栅极图案之间的距离D2可以不同于字线之间的距离“d”。此外，对应于第三地选择线GSL3的栅极图案与对应于第一虚设字线GDWL1的栅极图案之间的距离D3可以不同于字线之间的距离“d”。
图18是示意性地示出针对操作模式图17的单元串216b的偏置条件的表。参照图18，电压可以在擦除操作、编程操作和读取操作施加到单元串。
在擦除操作期间，擦除电压Vers可以施加到泄水阱310_3。位线BLi、串选择线SSL、共源线CSL以及虚设字线SDWL、GDWL1和GDWL2可以设置为浮置状态。地选择线GSL1、GSL2和GSL3可以在施加擦除电压Vers的同时浮置，或者可以在施加擦除电压Vers并且一段时间过去之后浮置。可选择地，地选择线GSL1、GSL2和GSL3中的一部分可以在施加擦除电压Vers的同时浮置，其余部分可以在施加擦除电压Vers并且一段时间过去之后浮置。不论哪种情况，地选择线GSL1可以从地电压Vss改变成浮置状态。可以通过调整浮置时间点来防止能够被编程的地选择晶体管GST2被擦除。接下来，地电压Vss或0V的电压可以施加到字线WL0至WL63。
在用于对选择的存储器单元编程的编程操作的情况下，地电压Vss可以施加到位线BLi的编程位线，电源电压Vcc可以施加到位线BLi的禁止编程位线。在如上所述设置位线的条件下，(Vcc+Vth)(Vth为串选择晶体管的阈值电压)的接通电压可以施加到选择的存储器块的串选择线SSL。地电压Vss可以施加到共源线CSL和地选择线GSL1、GSL2和GSL3。此时，高于地电压Vss的第一地选择电压Vg1可以施加到第一地选择线GSL1。此外，可以理解，高于地电压Vss的第二地选择电压Vg2施加到第二地选择线GSL2和第三地选择线GSL3。编程电压Vpgm可以施加到字线WL0至WL63中的选择的字线，通过电压Vpass可以施加到字线WL0至WL63中的未选择的字线。通过电压Vpass可以施加到虚设字线SDWL、GDWL1和GDWL2。然而，与施加到未选择的字线的电压的电平不同的电压可以施加到虚设字线SDWL、GDWL1和GDWL2。
在读取操作期间，位线BLi可以被充电具有预充电电压Vprch，读取电压Vrd可以施加到字线WL0至WL63中的选择的字线，非选择读取电压Vread可以施加到字线WL0至WL63中的未选择的字线。此时，地电压Vss可以施加到共源线CSL。此外，非选择读取电压Vread可以施加到串选择线SSL以及虚设字线SDWL、GDWL1和GDWL2，非选择读取电压Vread可以施加到地选择线GSL1、GSL2和GSL3。
操作的可靠性可以根据不能被编程的第一地选择晶体管GST1与能够被编程的第二地选择晶体管GST2与第三地选择晶体管GST3的组合而提高。在一些实施例中，期望可以通过对第二地选择晶体管GST2和/或第三地选择晶体管GST3编程，来对第一地选择晶体管GST1处出现的晶界的缺陷做出解释并进行补偿。
在上述实施例中，可以描述具有如下结构的NAND串，该结构包括不能被编程的一个地选择晶体管(例如，不可编程的地选择晶体管)和能够被编程的至少一个地选择晶体管(例如，可编程的地选择晶体管)。然而，公开的实施例的范围和精神可以不限于此。例如，公开的实施例的范围和精神可以适合于包括多个地选择晶体管(不能被编程)的NAND单元串。
图19是根据某些示例性实施例示意性地示出固态驱动器的框图。参照图19，固态驱动器(在下文中，称为“SSD”)1000可以包括多个非易失性存储器装置1100和SSD控制器1200。
在一些实施例中，非易失性存储器装置1100可以实现为设置有外部高电压VPPx。尽管未示出，但是每个非易失性存储器装置1100可以包括地选择线，诸如参照图1至图18描述的地选择线。例如，每个非易失性存储器装置1100可以包括，不包括电荷存储层的第一地选择晶体管GST1和包括电荷存储层的第二地选择晶体管GST2。第一地选择晶体管GST1和第二地选择晶体管GST2可以形成在与外围电路形成在其上的基底分开的多晶硅基底上(例如，基底可以竖直地分别在彼此之上和之下)。在非易失性存储器装置1100中，地选择晶体管的特性可以通过编程第二地选择晶体管GST2来改善。
SSD控制器1200可以通过多个信道CH1至CHi(i为2或大于2的整数)连接到非易失性存储器装置1100。SSD控制器1200可以包括一个或多个处理器1210、缓冲存储器1220、ECC块/ECC1230、主机接口1250和非易失性存储器接口(NVM接口)1260。
缓冲存储器1220可以临时存储驱动SSD控制器1200所需要的数据。在示例性实施例中，缓冲存储器1220可以包括均存储数据或命令的多条存储器线路。在公开的实施例中，存储器线路可以以各种方式映射到缓存线路。
ECC块1230可以被构造为在写入操作时计算与要编程的数据对应的ECC值，在读取操作时基于ECC值校正读取数据错误，并且在数据恢复操作时校正来自非易失性存储器装置1100的数据恢复错误。尽管图19中未示出，但是还可以包括编码存储器，以存储编码数据从而驱动SSD控制器1200。编码存储器可以以非易失性存储器装置实现。
主机接口1250可以提供具有一个或多个外部装置的接口。主机接口1250可以是NAND闪存接口。非易失性存储器接口1260可以提供具有非易失性存储器装置1100的接口。
公开的实施例可以适用于eMMC(例如，嵌入式多媒体卡，移动NAND、iNAND等)。图20是根据某些示例性实施例示意性地示出eMMC的框图。参照图20，eMMC 2000可以包括一个或多个NAND闪存装置2100和控制器2200。
NAND闪存装置2100可以是单倍数据速率(SDR)NAND闪存装置或双倍数据速率(DDR)NAND闪存装置。可选择地，NAND闪存装置2100可以是竖直NAND闪存装置(VNAND)。尽管未示出，但是NAND闪存装置2100可以包括地选择线，诸如参照图1至图18描述的地选择线。例如，NAND闪存装置2100可以包括，不包括电荷存储层的第一地选择晶体管GST1和包括电荷存储层的第二地选择晶体管GST2。第一地选择晶体管GST1和第二地选择晶体管GST2可以形成在与其上形成有外围电路的基底分开的多晶硅基底上(例如，基底可以竖直地分别在彼此之上和之下)。因此，在示例NAND闪存装置2100中，地选择晶体管的特性可以通过对第二地选择晶体管GST2编程来改善。
控制器2200可以通过多个信道(未示出)连接到NAND闪存装置2100。控制器2200可以包括至少一个控制器核(或者，核)2210、主机接口(主机I/F)2250和NAND接口(NAND I/F)2260。控制器核2210可以控制eMMC 2000的整体操作。主机接口2250可以被构造为在控制器2200与主机之间执行接口。NAND接口2260可以构造为在NAND闪存装置2100与控制器2200之间提供接口。在示例性实施例中，主机接口2250可以是并行接口(例如，MMC接口)。在其他示例性实施例中，eMMC 2000的主机接口2250可以是串行接口(例如，UHS-II、UFS接口等)。作为另一个示例，主机接口2250可以是NAND接口。
eMMC 2000可以从主机接收电源电压Vcc和Vccq。这里，第一电源电压Vcc(例如，约3.3V)可以施加到NAND闪存装置2100和NAND接口2260，第二电源电压Vccq(例如，约1.8V/3.3V)可以提供给控制器2200。在示例性实施例中，eMMC 2000可以可选择地被供应有外部高电压Vppx。
公开的实施例可以适用于通用闪存(UFS)。图21是根据某些示例性实施例示意性地示出UFS系统的框图。参照图21，UFS系统3000可以包括UFS主机3100、UFS装置3200和3300、嵌入式UFS装置3400和可移动的UFS卡3500。UFS主机3100可以是移动装置的应用处理器。UFS主机3100、UFS装置3200和3300、嵌入式UFS装置3400和可移动的UFS卡3500中的每个可以通过UFS协议而与外部装置通信。UFS装置3200和3300、嵌入式UFS装置3400和可移动的UFS卡3500中的至少一个可以包括地选择线，诸如参照图1至图18描述的地选择线。例如，UFS装置3200和3300、嵌入式UFS装置3400和可移动的UFS卡3500中的至少一个可以包括，不包括电荷存储层的第一地选择晶体管GST1和包括电荷存储层的第二地选择晶体管GST2。第一地选择晶体管GST1和第二地选择晶体管GST2可以形成在与其上形成有外围电路的基底分开的多晶硅基底上(例如，基底可以竖直地分别在彼此之上和之下)。因此，在UFS装置3200和3300、嵌入式UFS装置3400和可移动的UFS卡3500中的至少一个中，地选择晶体管的特性可以通过对第二地选择晶体管GST2编程来改善。
同时，嵌入式UFS装置3400和可移动的UFS卡3500之间的通信可以使用与UFS协议不同的协议来进行。UFS主机3100和可移动的UFS卡3500可以通过各种卡协议(例如，UFD、MMC、SD(安全数字)、迷你SD、微型SD等)来通信。
公开的实施例可以适用于移动装置。图22是根据某些示例性实施例来示意性地示出移动装置的框图。参照图22，移动装置4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400和移动RAM4500。
应用处理器4100可以控制移动装置4000的整体操作，通信模块4200可以与外部装置执行无线/有线通信。显示/触摸模块4300可以实施为显示由应用处理器4100处理的数据和/或通过触摸屏接收数据。存储装置4400可以实施为存储用户数据。存储装置4400可以是，但不限于eMMC、SSD或UFS装置。移动RAM 4500可以临时存储针对移动装置4000的操作需要的数据。
存储装置4400可以包括地选择线，诸如参照图1至图18描述的地选择线。例如，存储装置4400可以包括，不包括电荷存储层的第一地选择晶体管GST1和包括电荷存储层的第二地选择晶体管GST2，第一地选择晶体管GST1和第二地选择晶体管GST2形成在与其上形成有外围电路的基底分开的多晶硅基底上(例如，基底可以竖直地分别在彼此之上和之下)。因此，在存储装置4400中，地选择晶体管的特性可以通过对第二地选择晶体管GST2编程来改善。
根据某些公开的实施例的存储器系统或存储装置可以根据各种不同的封装技术中的任意一种来封装。这种封装技术的示例可以包括以下情况：PoP(堆叠装配)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫裸片封装、晶片形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平扁平封装(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、以及晶片级处理堆叠封装(WSP)。
根据某些示例性实施例，由于地选择晶体管的阈值电压设置在均匀分布内，因此其中在与基底垂直的方向上形成有单元串的非易失性存储器装置的可靠性可以得到改善。此外，能够调整(或改变)因形成在基底(除了单晶硅基底之外)上的单元串结构处发生的晶界的缺陷而导致的地选择晶体管的特性。因此，可以能够改善具有形成在多晶硅基底上的竖直结构的非易失性存储器装置的可靠性，或者具有关于单元阵列和外围电路的COP(外围电路上单元)结构的非易失性存储器装置的可靠性。
虽然已经参照示例性实施例描述了公开的实施例，但是本领域技术人员将清楚，在不脱离公开的构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解，上述实施例不受限制，仅是例示。

Claims (22)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
单元阵列，形成在第一基底上；以及
外围电路，形成在被第一基底至少部分地叠置的第二基底上，外围电路被构造为提供用于控制单元阵列的信号，
其中，单元阵列包括：
绝缘图案和栅极图案，交替堆叠在第一基底上；以及
至少一个第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触，
其中，第一地选择晶体管包括与第一基底相邻的第一栅极图案和第一支柱，第二地选择晶体管包括位于第一栅极图案上的第二栅极图案和第一支柱，并且
其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。
2.根据权利要求1所述的三维半导体存储器装置，其中，第一基底包括多晶硅半导体。
3.根据权利要求1所述的三维半导体存储器装置，其中，第一支柱包括：
下有源图案，与第一栅极图案交叉；以及
上有源图案，与第二栅极图案交叉。
4.根据权利要求3所述的三维半导体存储器装置，其中，下有源图案以支柱的形式设置，上有源图案以填充有填充介电图案的管的形式设置。
5.根据权利要求1所述的三维半导体存储器装置，其中，对应于虚设字线的第三栅极图案和对应于多条字线的栅极图案形成在第二栅极图案上，并且
其中，第二栅极图案与第三栅极图案之间的距离比所述多条字线之中相邻的栅极图案之间的单元距离宽。
6.根据权利要求1所述的三维半导体存储器装置，其中，第二地选择晶体管的阈值电压根据第一地选择晶体管的特性来设置。
7.根据权利要求6所述的三维半导体存储器装置，其中，第一栅极图案被分为与多个平面对应的多个片段，并且
其中，在对第二地选择晶体管的编程验证操作中，第一栅极图案通过堆叠的平面集合而激活，验证操作通过堆叠的平面集合来执行。
8.根据权利要求1所述的三维半导体存储器装置，其中，所述三维半导体存储器装置被配置为，使得施加到第一栅极图案的电压的电平与施加到第二栅极图案的电压电平相同。
9.根据权利要求1所述的三维半导体存储器装置，其中，所述三维半导体存储器装置被配置为，使得在对单元阵列的编程操作期间，将地电压施加到与第一栅极图案连接的第一地选择线以及与第二栅极图案连接的第二地选择线。
10.根据权利要求1所述的三维半导体存储器装置，其中，所述三维半导体存储器装置被配置为，使得在对单元阵列的编程操作期间，将高于地电压的第一地选择电压施加到与第一栅极图案连接的第一地选择线，将地电压施加到与第二栅极图案连接的第二地选择线。
11.根据权利要求1所述的三维半导体存储器装置，其中，所述三维半导体存储器装置被配置为，使得在对单元阵列的编程操作期间，将地电压施加到与第一栅极图案连接的第一地选择线，将高于地电压的第二地选择电压施加到与第二栅极图案连接的第二地选择线。
12.根据权利要求1所述的三维半导体存储器装置，其中，所述三维半导体存储器装置被配置为，使得在对单元阵列的编程操作期间，将第一地选择电压施加到与第一栅极图案连接的第一地选择线，将高于第一地选择电压的第二地选择电压施加到与第二栅极图案连接的第二地选择线。
13.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
外围电路，形成在第一基底上；
第二基底，与第一基底至少部分地叠置，并且包括多晶硅半导体；
堆叠结构，包括交替堆叠在第二基底上的绝缘图案和栅极图案；以及
至少一个第一支柱，穿过堆叠结构，并且在与第二基底垂直的方向上通过导电材料和绝缘材料来接触第二基底，
其中，具有第一栅极绝缘层的第一地选择晶体管形成为包括第一支柱和第一栅极图案并且与第二基底相邻，具有第二栅极绝缘层的第二地选择晶体管形成为包括第一支柱和位于第一栅极图案上的第二栅极图案，并且
其中，第一地选择晶体管不包括电荷存储层，第二地选择晶体管是可编程的。
14.根据权利要求13所述的三维半导体存储器装置，其中，第一支柱包括：
下有源图案，穿过第一栅极图案并且接触第二基底的阱区；以及
上有源图案，穿过第二栅极图案并且堆叠在下有源图案上。
15.根据权利要求14所述的三维半导体存储器装置，其中，下有源图案包括多晶硅半导体。
16.根据权利要求15所述的三维半导体存储器装置，其中，包括下有源图案和第一栅极图案的第一地选择晶体管包括垂直于第二基底的竖直沟道和平行于第二基底的水平沟道。
17.根据权利要求13所述的三维半导体存储器装置，其中，与虚设字线对应的第三栅极图案设置在第二栅极图案上，并且
其中，第二栅极图案与第三栅极图案之间的距离比与用于存储数据的单元对应的栅极图案之间的距离宽。
18.一种三维半导体存储器装置的操作方法，在所述三维半导体存储器装置中，单元阵列区域和外围区域分别形成在不同的基底上并且多个单元串形成在单元阵列区域处，所述多个单元串中的每个包括不具有电荷存储层的第一地选择晶体管和至少一个可编程的第二地选择晶体管，所述操作方法包括：
将擦除电压施加到单元阵列区域的阱区；
在将擦除电压施加到阱区的同时，使第二地选择晶体管的栅极浮置；以及
使第一地选择晶体管的栅极浮置。
19.根据权利要求18的操作方法，其中，单元阵列区域形成在多晶硅半导体基底上。
20.一种三维半导体存储器装置，包括：
单元阵列，形成在第一基底上，单元阵列包括多个竖直NAND串；
外围电路，形成在与第一基底至少部分地叠置的第二基底上，外围电路被构造为提供用于控制单元阵列的信号；
连接电路互连，使单元阵列与外围电路电连接，
其中，单元阵列包括：
第一栅极晶体管，包括第一栅极图案和外延层并且不包括电荷存储层；以及
至少一个第二栅极晶体管，包括第二栅极图案，所述至少一个第二栅极晶体管是可编程的。
21.根据权利要求20所述的三维半导体存储器装置，其中，第一基底包括多晶硅半导体。
22.根据权利要求20所述的三维半导体存储器装置，还包括：
第三栅极图案，对应于虚设字线；
第四栅极图案，对应于多条字线，并且形成在第二栅极图案上，
其中，第二栅极图案和第三栅极图案之间的距离比相邻的第四栅极图案之间的单元距离宽。
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