KR20240042165A - 3차원 메모리 소자 - Google Patents
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Abstract
3D 메모리 소자 및 이를 형성하는 방법의 실시예가 개시된다. 일 예시에서, 3D 메모리 소자는 기판, 기판 상의 주변 회로, 주변 회로의 위에 인터리빙된 전도 층 및 유전 층을 포함하는 메모리 스택, 메모리 스택의 위에 N형 도핑된 반도체 층, 메모리 스택을 통과하여 N형 도핑된 반도체 층의 안으로 각각 수직으로 연장하는 복수의 채널 구조, 및 메모리 스택의 위에 있으면서 또한 N형 도핑된 반도체 층과 접촉하는 소스 접점을 포함한다. 복수의 채널 구조의 각 상단은 N형 도핑된 반도체 층의 상부 표면과 동일한 높이이거나 또는 그 아래에 있다.
Description
본 개시의 실시예는 3차원(3D) 메모리 소자 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 공정을 개선하여 더 작은 크기로 조정된다. 하지만, 메모리 셀의 특징 크기가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술이 어려워지고 비용이 많이 들게 되었다. 그 결과, 평면 메모리 셀의 메모리 밀도가 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이와 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 장치를 포함한다.
3D 메모리 소자 및 이를 형성하는 방법의 실시예가 여기에 개시된다.
일례에서, 3D 메모리 소자는 기판, 기판 상의 주변 회로, 주변 회로 위의 인터리빙된 전도 층 및 유전 층을 포함하는 메모리 스택, 메모리 스택 위의 N형 도핑된 반도체 층, 메모리 스택을 통과하여 N형 도핑된 반도체 층 안으로 각각 수직으로 연장하는 복수의 채널 구조, 및 메모리 스택의 위에 있으면서 또한 N형 도핑된 반도체 층과 접촉하는 소스 접점을 포함한다. 복수의 채널 구조의 각 상단은 N형 도핑된 반도체 층의 상부 표면과 동일한 높이이거나 또는 그 아래에 있다.
다른 예에서, 3D 메모리 소자는 기판, 기판의 위에 인터리빙된 전도 층 및 유전 층을 포함하는 메모리 스택, 메모리 스택의 위에 N형 도핑된 반도체 층, 및 각각이 메모리 스택을 통과하여 N형 도핑된 반도체 층의 안으로 수직으로 연장하는 복수의 채널 구조를 포함한다. 복수의 채널 구조의 각각은 메모리 필름 및 반도체 채널을 포함한다. 메모리 필름의 상단은 반도체 채널의 상단의 아래에 있다. N형 도핑된 반도체 층은 반도체 채널의 일부를 둘러싸면서 또한 접촉하는 반도체 플러그를 포함한다. 반도체 플러그의 도핑 농도는 N형 도핑된 반도체 층의 나머지의 도핑 농도와 서로 다르다.
또 다른 예에서, 3D 메모리 소자는 제1 반도체 구조, 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 접합 인터페이스를 포함한다. 제1 반도체 구조는 주변 회로를 포함한다. 제2 반도체 구조는, 인터리빙된 전도 층 및 유전 층을 포함하는 메모리 스택, N형 도핑된 반도체 층, 및 각각이 메모리 스택을 통과하여 N형 도핑된 반도체 층의 안으로 수직으로 연장하면서 또한 주변 회로에 전기적으로 연결된 복수의 채널 구조를 포함한다. N형 도핑된 반도체 층은 N형 도핑된 반도체 층의 안으로 연장하는 복수의 채널 구조의 각 일부를 둘러싸는 반도체 플러그를 포함한다. 반도체 플러그의 도핑 농도는 N형 도핑된 반도체 층의 나머지의 도핑 농도와 서로 다르다.
본 명세서에 포함되고 명세서의 일부를 형성하는 첨부 도면은, 본 개시의 실시예를 예시하고, 설명과 함께 본 개시의 원리를 설명하고 관련 기술분야의 통상의 기술자가 본 개시를 사용하고 만들 수 있도록 또한 제공한다.
도 1은 본 개시의 일부 실시예에 따른, 예시적인 3D 메모리 소자의 단면의 측면도를 도시한다.
도 2는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자의 단면의 측면도를 도시한다.
도 3a 내지 도 3n은 본 개시의 일부 실시예에 따른, 예시적인 3D 메모리 소자를 형성하기 위한 제조 공정을 도시한다.
도 4a 내지 도 4o는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자를 형성하기 위한 제조 공정을 도시한다.
도 5a는 본 개시의 일부 실시예에 따른, 예시적인 3D 메모리 소자를 형성하기 위한 방법의 흐름도를 도시한다.
도 5b는 본 개시의 일부 실시예에 따른, 예시적인 3D 메모리 소자를 형성하기 위한 다른 방법의 흐름도를 도시한다.
도 6a는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자를 형성하기 위한 방법의 흐름도를 도시한다.
도 6b는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자를 형성하기 위한 다른 방법의 흐름도를 도시한다.
본 개시의 실시예가 첨부된 도면을 참조하여 설명될 것이다.
도 1은 본 개시의 일부 실시예에 따른, 예시적인 3D 메모리 소자의 단면의 측면도를 도시한다.
도 2는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자의 단면의 측면도를 도시한다.
도 3a 내지 도 3n은 본 개시의 일부 실시예에 따른, 예시적인 3D 메모리 소자를 형성하기 위한 제조 공정을 도시한다.
도 4a 내지 도 4o는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자를 형성하기 위한 제조 공정을 도시한다.
도 5a는 본 개시의 일부 실시예에 따른, 예시적인 3D 메모리 소자를 형성하기 위한 방법의 흐름도를 도시한다.
도 5b는 본 개시의 일부 실시예에 따른, 예시적인 3D 메모리 소자를 형성하기 위한 다른 방법의 흐름도를 도시한다.
도 6a는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자를 형성하기 위한 방법의 흐름도를 도시한다.
도 6b는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자를 형성하기 위한 다른 방법의 흐름도를 도시한다.
본 개시의 실시예가 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 단지 설명을 위한 것임을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 응용에서 사용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
"하나의 실시예", "일 실시예", "예시 실시예", "일부 실시예" 등에 대한 명세서 내의 참조는 설명된 실시예가 특정한 특징, 또는 구조, 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예는 특정한 특징, 또는 구조, 또는 특성을 반드시 포함하지 않을 수 있음이 주지된다. 더욱이, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 더 나아가, 특정한 특징, 또는 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 기술되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 또는 구조, 또는 특성의 결과를 낳는 것은 관련 기술 분야의 숙련자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은, 문맥에 따라 적어도 부분적으로는. 임의의 특징, 또는 구조, 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나 또는 특징, 또는 구조, 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 유사하게, 다시 "한", "일" 또는 "상기"와 같은 용어는 문맥에 따라 적어도 부분적으로, 단수 용법을 전하거나 복수 용법을 전하는 것으로 이해될 수 있다. 또한, "~에 기초하여"라는 용어는 인자의 배타적 세트를 전하도록 반드시 의도된 것은 아닌 것으로 이해될 수 있으며, 대신에 문맥에 따라 적어도 부분적으로, 반드시 명시적으로 설명되지 않은 추가 인자의 존재를 허용할 수 있다.
본 개시에서 "위", "상" 및 "보다 위"의 의미는, "위"가 무엇의 "바로 위"를 의미할 뿐만 아니라 중간 특징 또는 그 사이의 층이 있는 무엇의 "위"의 의미도 포함할 수 있고, "상" 또는 "보다 위"는 무엇의 "상" 또는 "보다 위"의 의미뿐만 아니라 중간 특징 또는 그 사이의 층이 없는(즉, 무엇의 바로 위) 무엇의 "위" 또는 "보다 위"의 의미도 포함하도록 가장 넓은 방식으로 해석되어야 한다는 것이 쉽게 이해될 수 있어야 한다.
게다가, "아래에", "아래", "하", "위", "상" 등과 같은 공간적으로 상대적인 용어는 여기서, 도면 내에 도시된 대로의 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위한 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면 내에 도시된 방향에 추가하여 사용 또는 조작 중인 소자의 다른 방향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로) 여기에 사용된 공간적으로 상대적인 기술자(descriptor)도 그에 따라 해석될 수 있다.
본 명세서에 사용된 대로, 용어 "기판"은 그 위에 뒤이어 물질 층이 추가되는 물질을 지칭한다. 기판 그 자체는 패턴화될 수 있다. 기판의 윗면에 추가되는 물질은 패턴화되거나 패턴화되지 않은 상태로 남을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 물질을 포함할 수 있다. 대안으로, 기판은, 유리, 또는 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성인 물질로 만들어질 수 있다.
본 명세서에서 "층(layer)"이라는 용어는 두께를 갖는 영역을 포함하는 물질 부분을 의미한다. 층은 아래에 있는 또는 위에 있는 구조 전체에 걸쳐 확장될 수 있거나 또는 아래에 있는 또는 위에 있는 구조의 한도보다 작은 한도를 가질 수 있다. 게다가, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 불균일 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상부 표면과 하부 표면에 또는 그 사이의 임의의 한 쌍의 개수평면 사이에 위치할 수 있다. 층은 수평, 수직, 및/또는 좁아지는(tapered) 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 위, 그보다 위, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호연결 층은(상호연결 라인 및/또는 수직 상호연결 액세스(via) 접점(contact)이 형성되는) 하나 이상의 전도체 및 접촉층과, 하나 이상의 유전 층을 포함할 수 있다.
여기에서 사용된 용어 "명목상의/명목상으로"은 제품 또는 프로세스의 설계 단계에서 설정되는, 컴포넌트 또는 프로세스 조작을 위한 특성 또는 파라미터의 원하는 또는 목표 값을 원하는 값보다 높거나 낮은 값의 범위와 함께 지칭한다. 값의 범위는 제조 공정이나 공차 상의 약간의 변동으로 인해 발생할 수 있다. 여기서 사용된 대로, 용어 "약"은 대상 반도체 소자와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정한 기술 노드에 기반하여, "약"이라는 용어는, 예를 들어 값의 10-30%(예를 들어, 값의 ±10%, 또는 ±20%, 또는 ±30%) 내에서 변하는 주어진 양의 값을 지시할 수 있다.
본 명세서에 사용된 대로, 용어 "3D 메모리 소자"는, 메모리 스트링이 기판에 대해 수직 방향으로 연장될 수 있도록 횡방향 기판 위의 메모리 셀 트랜지스터의 수직 배향된 스트링(NAND 메모리 스트링과 같이 "메모리 스트링"으로 지칭됨)을 갖는 반도체 소자를 지칭한다. 여기서 사용된 대로, 용어 "수직의/수직으로"는 기판의 측면 표면에 대해 명목상으로 수직인 것을 의미한다.
3D NAND 메모리 소자와 같은 일부 3D 메모리 소자에서, 슬릿 구조(예를 들어, 게이트 라인 슬릿(gate line slits, GLS))은 어레이 공통 소스(ACS)와 같은 메모리 어레이의 소스에 대한 전기적 연결을 소자의 전면으로부터 제공하는 데 사용된다. 전면 소스 접점은, 그러나, 사이에 스페이서가 있는 경우에도, 누설 전류와 워드 라인 및 소스 접점 사이의 기생 커패시턴스를 모두 주입함으로써 3D 메모리 소자의 전기적 성능에 영향을 미칠 수 있다. 스페이서의 형성은 또한 제조 공정을 복잡하게 한다. 전기적 성능에 영향을 미치는 것 외에도, 슬릿 구조는 일반적으로 벽 모양의 폴리실리콘 및/또는 금속 충전재를 포함하며, 이는 국부적인 응력을 유발하여 웨이퍼 휘어짐 또는 뒤틀림을 유발할 수 있고, 생산 수율을 감소시킬 수 있다.
더욱이, 일부 3D NAND 메모리 소자에서, 반도체 플러그는 채널 구조의 측벽을 둘러싸도록 선택적으로 성장되며, 예를 들어 측벽 선택적 에피택시 성장(sidewall selective growth, SEG)으로 알려져 있다. 채널 구조의 하단에 형성되는 다른 유형의 반도체 플러그, 예를 들어 하부 SEG와 비교하여, 측벽 SEG의 형성은 채널 홀의 하부 표면의 메모리 필름 및 반도체 채널의 식각을 방지하고("SONO"펀치(punch)로 또한 알려짐), 이에 따라, 특히 멀티 데크(multi-deck) 아키텍처의 96개 이상의 레벨을 갖는 것과 같은, 고급 기술로 3D NAND 메모리 소자를 제조할 때 프로세스 윈도를 증가시킨다. 측벽 SEG는, 다중 증착 및 슬릿 개구부를 통한 식각 프로세스를 수반하는, 측벽 SEG를 갖는 스택 구조 및 기판 사이의 희생 층(sacrificial layer)을 교체하여 일반적으로 형성된다. 하지만, 3D NAND 메모리 소자의 레벨이 계속하여 증가함에 따라, 스택 구조를 통하여 연장하는 슬릿 개구부의 종횡비(aspect ratio)가 더 커지고, 슬릿 개구부를 통한 식각 프로세스 및 증착은 더 어려워지고 비용 증가와 수율 감소로 인해 알려진 접근 방식을 사용하여 측벽 SEG를 형성하는 데 바람직하지 않다.
본 개시에 따른 다양한 실시예는 이면 소스 접점을 갖는 3D 메모리 소자를 제공한다. 소스 접점을 전면에서 이면으로 이동시킴으로써, 메모리 셀당 비용이 유효 메모리 셀 어레이 면적이 증가됨에 따라 절감될 수 있고, 스페이서 형성 공정이 생략될 수 있다. 소자 성능은, 예를 들어, 워드 라인과 소스 접점 사이의 기생 커패시턴스 및 누설 전류를 회피하고 전면 슬릿 구조(소스 접점)로 인한 국부 응력을 줄임으로써 마찬가지로 향상될 수 있다. 측벽 SEG(예를 들어, 반도체 플러그)는 기판의 전면에서 스택 구조를 통하여 연장하는 개구를 통한 임의의 증착 또는 식각 프로세스를 회피하기 위해 기판의 이면에서부터 형성될 수 있다. 그 결과, 제조 공정의 복잡성과 비용이 감소될 수 있고, 제품 수율이 증가될 수 있다. 또한, 측벽 SEG의 제조 공정이 더 이상 스택 구조를 통한 개구부의 종횡비의 영향을 받지 않으므로, 즉, 메모리 스택의 레벨에 의해 제한되지 않으므로, 3D 메모리 소자의 확장성도 역시 향상될 수 있다.
일부 실시예에서, 메모리 스택이 형성되는 기판은 측벽 SEG의 형성에 앞서 채널 구조를 노출시키기 위해 이면에서부터 제거된다. 따라서, 기판의 선택은, 예를 들어, 비용을 줄이기 위해 더미 웨이퍼로, 또는 제조 공정을 단순화하기 위해 SOI(silicon on insulator) 웨이퍼로 확장될 수 있다. 기판의 제거는 또한 이면 박형화 공정(backside thinning process)을 사용하는 알려진 방법에서 두께 균일성 제어의 도전적인 문제를 회피할 수 있다.
예를 들어, 서로 다른 소거 조작 메커니즘을 갖는 다양한 3D 메모리 소자 아키텍처 및 그 제조 방법이 서로 다른 요구사항 및 애플리케이션을 수용하기 위해 본 개시에서 개시된다. 일부 실시예에서, 측벽 SEG는 3D 메모리 소자에 의한 GIDL(gate-induced-drain-leakage) 소거를 가능하게 하는 N형 도핑된 반도체 층의 일부이다. 일부 실시예에서, 측벽 SEG는 3D 메모리 소자에 의한 P-웰(P-well) 벌크 소거를 가능하게 하는 P형 도핑된 반도체 층의 일부이다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자(100)의 단면의 측면도를 도시한다. 일부 실시예에서, 3D 메모리 소자(100)는 제1 반도체 구조(102) 및 제1 반도체 구조(102)의 위에 적층된 제2 반도체 구조(104)를 포함하는 접합된 칩이다. 제1 및 제2 반도체 구조(102, 104)는, 일부 실시예에 따르면, 그들 사이의 접합 인터페이스(106)에서 접합된다. 도 1에 도시된 대로, 제1 반도체 구조(102)는, 실리콘(예를 들어, 단결정 실리콘(single crystalline silicon, c-Si)), 또는 실리콘 게르마늄(SiGe), 또는 갈륨 비소(GaAs), 또는 게르마늄(Ge), 또는 SOI, 또는 임의의 다른 적절한 물질을 포함할 수 있는 기판(101)을 포함할 수 있다.
3D 메모리 소자(100)의 제1 반도체 구조(102)는 기판(101) 상의 주변 회로(108)를 포함할 수 있다. x 및 y축이, 기판(101)을 갖는 3D 메모리 소자(100) 내의 구성요소의 공간적 관계를 추가로 도시하기 도 1에 포함되어 있음이 주목된다. 기판(101)은 x-방향(즉, 측방향)에서 측방향으로 연장하는 2개의 측방향 표면(예를 들어, 상부 표면 및 하부 표면)을 포함한다. 여기서 사용된 대로, 하나의 구성요소(예를 들어, 층 또는 소자)가 반도체 소자(예를 들어, 3D 메모리 소자)의 다른 구성요소(예를 들어, 층 또는 소자)의 "상", 또는 "보다 위", 또는 "아래"인지 여부는, 기판이 y 방향(즉, 수직 방향)에서 반도체 소자의 가장 낮은 평면 내에 위치할 때 y 방향에서의 반도체 소자(예를 들어, 기판(101))의 기판에 대해 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시의 전체에 걸쳐 적용된다.
일부 실시예에서, 주변 회로(108)는 3D 메모리 소자(100)를 제어하고 감지하도록 구성된다. 주변 회로(108)는, 페이지 버퍼, 또는 디코더(예를 들어, 행 디코더 및 열 디코더), 또는 감지 증폭기, 또는 드라이버(예를 들어, 워드 라인 드라이버), 또는 전하 펌프(charge pump), 또는 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 구성요소(예를 들어, 트랜지스터, 또는 다이오드, 또는 저항기, 또는 커패시터)를 포함하지만 이에 제한되지 않는, 3D 메모리 소자(100)의 동작을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 제어 및 감지 회로일 수 있다. 주변 회로(108)는 기판(101) "상"에 형성된 트랜지스터를 포함할 수 있으며, 여기서 트랜지스터의 전체 또는 일부는 기판(101) 내에(예를 들어, 기판(101)의 상부 표면의 아래) 및/또는 기판(101)의 바로 위에 형성된다. 아이솔레이션 영역(예를 들어, 얕은 트렌치 아이솔레이션(shallow trench isolations, STI)) 및 도핑 영역(예를 들어, 트랜지스터의 소스 영역 및 드레인 영역)이 기판(101) 내에 역시 형성될 수 있다. 트랜지스터는, 일부 실시예에 따르면, 진보된 로직 프로세스(예를 들어, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm, 2nm 등의 기술 노드)의 고속이다. 일부 실시예에서, 주변 회로(108)는, 프로세서 및 PLD(programmable logic device)와 같은 논리 회로, 또는 정적 랜덤 액세스 메모리(static random-access memory, SRAM) 및 동적 RAM(dynamic RAM, DRAM)과 같은 메모리 회로를 포함하는 진보된 로직 프로세스와 호환 가능한 임의의 다른 회로를 더 포함할 수 있다는 것이 이해된다.
일부 실시예에서, 3D 메모리 소자(100)의 제1 반도체 구조(102)는 주변 회로(108)에게 그리고 주변 회로(108)로부터 전기 신호를 전달하기 위해 주변 회로(108)보다 위에 상호연결 층(미도시)을 더 포함한다. 상호연결 층은, 측방향 상호연결 라인 및 수직 상호연결 액세스(vertical interconnect access, VIA) 접점을 포함하는 복수의 상호연결(여기서 "접점(contact)"라고도 함)을 포함할 수 있다. 여기서 사용된 대로, 용어 "상호연결"은, MEOL(middle-end-of-line) 상호연결 및 BEOL(back-end-of-line) 상호연결과 같은, 임의의 적절한 유형의 상호연결을 광범위하게 포함할 수 있다. 상호연결 층은 상호연결 라인 및 VIA 접점이 형성될 수 있는, 하나 이상의 층간 유전체(interlayer dielectric, ILD) 층("금속간 유전체(intermetal dielectric, IMD) 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 상호연결 층은 다수의 ILD 층 내에 상호연결 라인 및 VIA 접점을 포함할 수 있다. 상호연결 층 내의 상호연결 라인 및 VIA 접점은 텅스텐(W), 또는 코발트(Co), 또는 구리(Cu), 또는 알루미늄(Al), 또는 실리사이드(silicide), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질(conductive material)을 포함할 수 있다. 상호연결 층 내의 ILD 층은, 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 저 유전 상수(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
도 1에 도시된 대로, 3D 메모리 소자(100)의 제1 반도체 구조(102)는 접합 인터페이스(106)에 있으면서 또한 상호연결 층 및 주변 회로(108)보다 위에 있는 접합 층(110)을 더 포함할 수 있다. 접합 층(110)은 복수의 접합 접점(111) 및 접합 접점(111)을 전기적으로 아이솔레이팅하는 유전체를 포함할 수 있다. 접합 접점(111)은 W, 또는 Co, 또는 Cu, 또는 Al, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 접합 층(110)의 나머지 영역은, 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 접합 층(110) 내의 접합 접점(111) 및 주변 유전체는 하이브리드 접합에 사용될 수 있다.
유사하게, 도 1에 도시된 대로, 3D 메모리 소자(100)의 제2 반도체 구조(104)는 또한 접합 인터페이스(106)에 있으면서 또한 제1 반도체 구조(102)의 접합 층(110)보다 위에 있는 접합 층(112)을 포함할 수 있다. 접합 층(112)은 복수의 접합 접점(113) 및 접합 접점(113)을 전기적으로 아이솔레이팅하는 유전체를 포함할 수 있다. 접합 접점(113)은 W, 또는 Co, 또는 Cu, 또는 Al, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 접합 층(112)의 나머지 영역은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 접합 층(112) 내의 접합 접점(113) 및 주변 유전체는 하이브리드 접합에 사용될 수 있다. 접합 접점(113)은, 일부 실시예에 따르면, 접합 인터페이스(106)에서 접합 접점(111)과 접촉한다.
아래에서 상세히 설명되는 대로, 제2 반도체 구조(104)는 접합 인터페이스(106)에서 면대면 방식으로 제1 반도체 구조(102)의 상부 상에 접합될 수 있다. 일부 실시예에서, 접합 인터페이스(106)는 하이브리드 접합("금속/유전체 하이브리드 접합"으로도 알려짐)의 결과로서 접합 층(110 및 112) 사이에 배치되며, 이는 직접 접합 기술(예를 들어, 솔더(solder) 또는 접착제(adhesive)와 같은, 중간 층을 사용하지 않고 표면 사이에 접합을 형성하는 것)이고, 금속-금속 결합 및 유전체-유전체 결합을 동시에 획득할 수 있다. 일부 실시예에서, 접합 인터페이스(106)는, 접합 층(112, 110)이 만나서 접합되는 장소이다. 실제로, 접합 인터페이스(106)는 제1 반도체 구조(102)의 접합 층(110)의 상부 표면 및 제2 반도체 구조(104)의 접합 층(112)의 하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예에서, 3D 메모리 소자(100)의 제2 반도체 구조(104)는 전기 신호를 전달하기 위해 접합 층(112)보다 위에 상호연결 층(미도시)을 더 포함한다. 상호연결 층은 MEOL 상호연결 및 BEOL 상호연결과 같은 복수의 상호연결을 포함할 수 있다. 상호연결 층은 상호연결 라인 및 VIA 접점이 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호연결 층 내의 상호연결 라인 및 VIA 접점은 W, 또는 Co, 또는 Cu, 또는 Al, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 상호연결 층 내의 ILD 층은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
일부 실시예에서, 3D 메모리 소자(100)는, 메모리 셀이 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 소자이다. 도 1에 도시된 대로, 3D 메모리 소자(100)의 제2 반도체 구조(104)는 NAND 메모리 스트링의 어레이로서 기능하는 채널 구조(124)의 어레이를 포함할 수 있다. 도 1에 도시된 대로, 각 채널 구조(124)는 전도 층(116) 및 유전 층(118)을 각각 포함하는 복수의 쌍을 통과하여 수직으로 연장될 수 있다. 인터리빙된 전도 층(116) 및 유전 층(118)은 메모리 스택(114)의 일부이다. 메모리 스택(114) 내의 전도 층(116) 및 유전 층(118)의 쌍의 개수(예를 들어, 32, 64, 96, 128, 160, 192, 224, 256 이상)는 3D 메모리 소자(100) 내의 메모리 셀의 개수를 결정한다. 일부 실시예에서, 메모리 스택(114)은, 서로의 위에 적층된 복수의 메모리 데크(memory deck)를 포함하는 다중 데크(multi-deck) 아키텍처(미도시)를 가질 수 있다는 것이 이해된다. 각 메모리 데크 내의 전도 층(116) 및 유전 층(118) 쌍의 개수는 동일하거나 서로 다를 수 있다.
메모리 스택(114)은 복수의 인터리브 전도 층(116) 및 유전 층(118)을 포함할 수 있다. 메모리 스택(114) 내의 전도 층(116) 및 유전 층(118)은 수직 방향으로 번갈아 있을 수 있다. 달리 말하면, 메모리 스택(114)의 상부 또는 하부에 있는 것을 제외하고, 각 전도 층(116)은 양측에 두 개의 유전 층(118)에 의해 인접될 수 있고, 각 유전 층(118)은 양측에 두 개의 전도 층(116)에 의해 인접될 수 있다. 전도 층(116)은 W, 또는 Co, 또는 Cu, 또는 Al, 또는 폴리실리콘, 또는 도핑된 실리콘, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 각 전도 층(116)은 접착 층 및 게이트 유전 층으로 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 전도 층(116)의 게이트 전극은 메모리 스택(114)의 하나 이상의 계단 구조에서 끝나는, 워드 라인으로서 측방향으로 연장될 수 있다. 유전 층(118)은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
도 1에 도시된 대로, 3D 메모리 소자(100)의 제2 반도체 구조(104)는 또한 메모리 스택(114)바로 위의 N형 도핑된 반도체 층(120)을 포함할 수 있다. N형 도핑된 반도체 층(120)은 전술한 "측벽 SEG"의 예시일 수 있다. N형 도핑된 반도체 층(120)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, N형 도핑된 반도체 층(120)은 아래에서 상세히 설명되는 대로, 증착 기술에 의해 형성된 폴리실리콘을 포함한다. 일부 실시예에서, N형 도핑된 반도체 층(120)은 아래에서 상세히 설명되는 대로, SOI 웨이퍼의 소자 층(device layer)과 같은 단결정 실리콘을 포함한다. N형 도핑된 반도체 층(120)은, 자유 전자를 제공하고 진성 반도체(intrinsic semiconductor)의 전도도를 증가시키는, 인(phosphorus, P), 또는 비소(arsenic, Ar) 또는 안티몬(antimory, Sb)과 같은, 임의의 적절한 N형 불순물로 도핑될 수 있다. 예를 들어, N형 도핑된 반도체 층(120)은 P, 또는 Ar, 또는 Sb와 같은 N형 불순물(들)로 도핑된 폴리실리콘 층일 수 있다. 일부 실시예에서, N형 도핑된 반도체 층(120)은, 그들의 인터페이스에서 불균일한 도핑 농도(예를 들어, 두 개의 하위 층 사이의 인터페이스에서의 도핑 농도의 급격한 변경)를 갖는 다중 폴리실리콘 하위 층을 갖는 것과 대조적으로, 수직 방향으로 균일한 도핑 농도 프로파일을 갖는 단일 폴리실리콘 층이다. N형 도핑된 반도체 층(120)의 N-형 불순물(들)의 도핑 농도는, 도핑 농도 변화에 의해 둘 이상의 하위 층을 구별할 수 있는 임의의 급격한 도핑 농도 변화가 없는 한, 수직 방향으로 여전히 점진적으로 변할 수 있는 것으로 이해된다.
일부 실시예에서, 각 채널 구조(124)는 반도체 층(예를 들어, 반도체 채널(128) 로서) 및 복합 유전 층(예를 들어, 메모리 필름(126)으로서)으로 채워진 채널 홀을 포함한다. 일부 실시예에서, 반도체 채널(128)은 비정질 실리콘, 또는 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(126)은 터널링 층, 저장 층("전하 트랩 층(charge trap layer)"으로도 알려짐), 및 차단 층을 포함하는 복합 층이다. 채널 구조(124)의 나머지 공간은 실리콘 산화물 및/또는 에어 갭과 같은 유전 물질을 포함하는 캡핑 층으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(124)는 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 메모리 필름(126)의 캡핑 층, 반도체 채널(128), 터널링 층, 저장 층, 및 차단 층은, 일부 실시예에 따르면, 기둥의 중심으로부터 외부 표면을 향해 이 순서대로 방사상으로 배열된다. 터널링 층은 실리콘 산화물, 또는 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 또는 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 또는 실리콘 산질화물, 또는 고유전율 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예시에서, 메모리 필름(126)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
일부 실시예에서, 채널 구조(124)는 채널 구조(124)의 바닥 부분(예를 들어, 하단) 내에 채널 플러그(129)를 더 포함한다. 여기서 사용된 대로, 구성요소(예를 들어, 채널 구조(124))의 "상단(upper end)"은 y-방향으로 기판(101)으로부터 더 멀리 떨어진 단부이고, 구성요소(예를 들어, 채널 구조(124))의 "하단(lower end)"은, 기판(101)이 3D 메모리 소자(100)의 가장 낮은 평면에 위치될 때 y-방향으로 기판(101)에 더 가까운 단부이다. 채널 플러그(129)는 반도체 물질(예를 들어, 폴리실리콘)을 포함할 수 있다. 일부 실시예에서, 채널 플러그(129)는 NAND 메모리 스트링의 드레인으로서 기능한다.
도 1에 도시된 대로, 각 채널 구조(124)는 메모리 스택(114)의 인터리빙된 전도 층(116) 및 유전 층(118)을 통과하여 N형 도핑된 반도체 층(120) 안으로 수직으로 연장될 수 있다. 각 채널 구조(124)의 상단은 N형 도핑된 반도체 층(120)의 상부 표면과 동일한 높이이거나 또는 그 아래에 있을 수 있다. 즉, 채널 구조(124)는, 일부 실시예에 따르면, N형 도핑된 반도체 층(120)의 상부 표면을 넘어 연장하지 않는다. 일부 실시예에서, 메모리 필름(126)의 상단은, 도 1에 도시된 대로, 채널 구조(124) 내의 반도체 채널(128)의 상단의 아래에 있다. 일부 실시예에서, 메모리 필름(126)의 상단은 N형 도핑된 반도체 층(120)의 상부 표면의 아래에 있고, 반도체 채널(128)의 상단은 N형 도핑된 반도체 층(120)의 상부 표면과 동일 높이이거나 또는 그 아래에 있다. 예를 들어, 도 1에 도시된 대로, 메모리 필름(126)은 N형 도핑된 반도체 층(120)의 하부 표면에서 끝날 수 있는 반면, 반도체 채널(128)은 N형 도핑된 반도체 층(120)의 하부 표면보다 위로 연장할 수 있어서, N형 도핑된 반도체 층(120)은 N형 도핑된 반도체 층(120) 안으로 연장하는 반도체 채널(128)의 상부 부분(127)을 둘러싸면서 또한 반도체 채널(128)의 상부 부분(127)과 접촉할 수 있다 일부 실시예에서, N형 도핑된 반도체 층(120) 안으로 연장하는 반도체 채널(128)의 상부 부분(127)의 도핑 농도는 반도체 채널(128)의 나머지의 도핑 농도와 서로 다르다. 예를 들어, 반도체 채널(128)은 상부 부분(127)을 제외하고 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 이는 주위의 N형 도핑된 반도체 층(120)과의 전기적 연결을 형성할 때 그것의 전도성을 증가시키기 위해 도핑된 폴리실리콘을 포함할 수 있다.
일부 실시예에서, N형 도핑된 반도체 층(120)은 N형 도핑된 반도체 층(120) 안으로 연장하는 채널 구조(124)의 각 반도체 채널(128)의 상부 부분(127)을 둘러싸면서 또한 각 반도체 채널(128)의 상부 부분(127)과 접촉하는 반도체 플러그(122)를 포함한다. 반도체 플러그(122)는, 일부 실시예에 따르면, 도핑된 폴리실리콘, 예를 들어 N형 도핑된 폴리실리콘을 포함한다. 반도체 플러그(122)의 도핑 농도는, 아래에서 상세히 설명된 대로, 반도체 플러그(122)가 N형 도핑된 반도체 층(120)의 나머지의 형성 이후의 다음 공정에서 형성될 수 있기 때문에, N형 도핑된 반도체 층(120)의 나머지의 도핑 농도와 서로 다를 수 있다. 일부 실시예에서, 반도체 플러그(122)는 폴리실리콘(예를 들어, N형 도핑된 폴리실리콘)을 포함하고, N형 도핑된 반도체 층(120)의 나머지는 단결정 실리콘(예를 들어, N형 도핑된 단결정 실리콘)을 포함한다. 일부 실시예에서, 반도체 플러그(122)는 폴리실리콘(예를 들어, N형 도핑된 폴리실리콘)을 포함하고, N형 도핑된 반도체 층(120)의 나머지는 폴리실리콘(예를 들어, N형 도핑된 폴리실리콘)을 포함하지만, 도핑 농도는 반도체 플러그(122)의 도핑 농도와 서로 다르다.
각 반도체 플러그(122)는 각 반도체 채널(128)의 상부 부분(127)의 측벽을 둘러싸면서 측벽과 접촉할 수 있다. 결과적으로, N형 도핑된 반도체 층(120) 내의 반도체 플러그(122)는, "하부 SEG(예를 들어, 반도체 플러그)"를 교체하기 위해 채널 구조(124)의 "측벽 SEG(예를 들어, 반도체 플러그)"로서 작용할 수 있다. 더욱이, 아래에 상세히 설명되는 대로, 반도체 플러그(122)의 형성은 메모리 스택(114)의 반대쪽에서 발생하며, 이는 메모리 스택(114)을 통과하여 연장하는 개구를 통한 임의의 증착 또는 식각 프로세스를 회피할 수 있고, 이에 의해 제조 복잡성 및 비용을 감소시키고 수율 및 수직 확장성을 증가시킬 수 있다. N형 도핑된 반도체 층(120)의 상부 표면에 대한 각 채널 구조(124)의 반도체 채널(128)의 상단의 상대적인 위치에 의존하여, 반도체 플러그(122)는, 예를 들어, 도 1에 도시된 대로, 반도체 채널(128)의 상단이 N형 도핑된 반도체 층(120)의 상부 표면의 아래에 있을 때, 반도체 채널(128)의 상단의 바로 위에 있으면서 또한 반도체 채널(128)의 상단과 접촉하여 형성될 수 있다. 반도체 채널(128)의 상단이 N형 도핑된 반도체 층(120)의 상부 표면과 동일한 높이인 다른 예시에서, 반도체 플러그(122)는 반도체 채널(128)의 상부 부분(127)의 측벽을 둘러싸면서 또한 상기 측벽과 접촉하여 형성될 수 있다는 것이 이해된다.
그럼에도 불구하고, 반도체 플러그(122)를 갖는(예를 들어, 측벽 SEG로서) 채널 구조(124)의 반도체 채널(128)의 상부 부분(127)을 둘러싸는 N형 도핑된 반도체 층(120)은 3D 메모리 소자(100)에 대한 소거 동작을 위한 GIDL 보조 바디 바이어싱(GIDL-assisted body biasing)을 가능하게 할 수 있다. NAND 메모리 스트링의 소스 선택 게이트(source select gate) 주변의 GIDL은 소거 동작에 대한 바디 전위를 높이기 위해 NAND 메모리 스트링 안으로 정공 전류를 생성할 수 있다.
도 1에 도시된 대로, 3D 메모리 소자(100)의 제2 반도체 구조(104)는 메모리 스택(114)의 인터리빙된 전도 층(116) 및 유전 층(118)을 통과하여 각각 수직으로 연장하는 절연 구조(130)를 더 포함할 수 있다. N형 도핑된 반도체 층(120) 안으로 더 연장하는 채널 구조(124)와 달리, 절연 구조(130)는, 일부 실시예에 따르면, N형 도핑된 반도체 층(120)의 하부 표면에서 멈춘다, 즉, N형 도핑된 반도체 층(120) 안으로 수직으로 연장하지 않는다. 즉, 절연 구조(130)의 상부 표면은 N형 도핑된 반도체 층(120)의 하부 표면과 동일한 높이일 수 있다. 각 절연 구조(130)는 또한 채널 구조(124)를 복수의 블록으로 분리하기 위해 측방향으로 연장될 수 있다. 즉, 메모리 스택(114)은 절연 구조(130)에 의해 복수의 메모리 블록으로 분할될 수 있어서, 채널 구조(124)의 어레이는 각 메모리 블록으로 분할될 수 있다. 전면 ACS 접점(front side ACS contact)을 포함하는, 위에서 설명한 기존의 3D NAND 메모리 소자의 슬릿 구조와 달리, 절연 구조(130)는 그것의 내부에 어떤 접점도 포함하지 않고(즉, 소스 접점으로 기능하지 않음), 그러므로, 일부 실시예에 따르면, (워드 라인을 포함하는) 전도 층(116)에 기생 커패시턴스 및 누설 전류를 일으키지 않는다. 일부 실시예에서, 각 절연 구조(130)는 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 유전 물질로 채워진 개구(예를 들어, 슬릿)를 포함한다. 일 예시에서, 각 절연 구조(130)는 실리콘 산화물로 채워질 수 있다.
게다가, 아래에서 상세히 설명하는 대로, 절연 구조(130) 형성을 위한 개구가 그것의 내부에 N형 도핑된 반도체 층(120) 및 반도체 플러그(122)를 형성하는 데 사용되지 않기 때문에(예를 들어, 측벽 SEG로서), 인터리빙된 전도 층(116) 및 유전 층(118)의 개수가 증가함에 따라 개구의 증가된 종횡비는 그것의 내부의 N형 도핑된 반도체 층(120) 및 반도체 플러그(122)의 형성에 영향을 미치지 않을 것이다.
전면 소스 접점 대신에, 3D 메모리 소자(100)는, 도 1에 도시된 대로, 메모리 스택(114)의 바로 위에 있으면서 또한 N형 도핑된 반도체 층(120)과 접촉하는 이면 소스 접점(132)를 포함할 수 있다. 소스 접점(132) 및 메모리 스택(114)(및 이를 통한 절연 구조(130))은 N형 도핑된 반도체 층(120)의 대향 면에 배치될 수 있으며, 그러므로, "이면(backside)" 소스 접점으로 볼 수 있다. 일부 실시예에서, 소스 접점(132)은 N형 도핑된 반도체 층(120)의 반도체 플러그(122)를 통하여 채널 구조(124)의 반도체 채널(128)과 전기적으로 연결된다. 일부 실시예에서, 소스 접점(132)은 절연 구조(130)와 측방향으로 정렬되지 않지만, 채널 구조(124)에 근접하여 그들 사이의 전기적 연결의 저항을 감소시킨다. 예를 들어, 소스 접점(132)은 절연 구조(130)와 채널 구조(124) 사이에서 측방향으로(예를 들어, 도 1에서 x-방향으로) 있을 수 있다. 소스 접점(132)은 임의의 적절한 유형의 접점을 포함할 수 있다. 일부 실시예에서, 소스 접점(132)은 VIA 접점을 포함한다. 일부 실시예에서, 소스 접점(132)은 측방향으로 연장하는 벽형(wall-shaped) 접점을 포함한다. 소스 접점(132)은 접착 층(예를 들어, 질화티타늄(TiN))으로 둘러싸인 실리사이드 층 또는 금속 층(예를 들어, W, 또는 Co, 또는 Cu, 또는 Al)과 같은, 하나 이상의 전도 층을 포함할 수 있다.
도 1에 도시된 대로, 3D 메모리 소자(100)는 패드-아웃을 위해, 예를 들어, 3D 메모리 소자(100)와 외부 회로 사이에서 전기 신호를 전달하기 위해, 소스 접점(132)의 바로 위에 전기적으로 연결되는 BEOL 상호연결 층(133)을 더 포함할 수 있다. 일부 실시예에서, 상호연결 층(133)은 N형 도핑된 반도체 층(120) 상의 하나 이상의 ILD 층(134) 및 ILD 층(134) 상의 재분배 층(redistribution layer)(136)을 포함한다. 소스 접점(132)의 상단은, 일부 실시예에 따르면, ILD 층(134)의 상부 표면과, 재분배 층(136)의 하부 표면과 동일한 높이이며, 소스 접점(132)은 ILD 층(134)을 통과하여 N형 도핑된 반도체 층(120)의 안으로 수직으로 연장한다. 상호연결 층(133) 내의 ILD 층(134)은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 저-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다. 상호연결 층(133) 내의 재분배 층(136)은 W, 또는 Co, 또는 Cu, 또는 Al, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 일 예시에서, 재분배 층(136)은 Al을 포함한다. 일부 실시예에서, 상호연결 층(133)은 3D 메모리 소자(100)의 패시베이션(passivation) 및 보호를 위한 최외각 층으로서 패시베이션 층(138)을 더 포함한다. 재분배 층(136)의 일부는 접촉 패드(140)로서 패시베이션 층(138)으로부터 노출될 수 있다. 즉, 3D 메모리 소자(100)의 상호연결 층(133)은 또한 와이어 접합 및/또는 인터포저(interposer)와의 접합을 위한 접촉 패드(140)를 포함할 수 있다.
일부 실시예에서, 3D 메모리 소자(100)의 제2 반도체 구조(104)는 N형 도핑된 반도체 층(120)을 통과하는 접점(142, 144)를 더 포함한다. N형 도핑된 반도체 층(120)이 박형된(thinned) 기판, 예를 들어, SOI 웨이퍼의 소자 층일 수 있기 때문에, 일부 실시예에 따르면, 접점(142, 144)는 실리콘 접점(TSC)를 관통한다. 일부 실시예에서, 접점(142)은 재분배 층(136)과 접촉되도록 N형 도핑된 반도체 층(120) 및 ILD 층(134)을 통과하여 연장하여서, N형 도핑된 반도체 층(120)은 상호연결 층(133)의 소스 접점(132) 및 재분배 층(136)을 통하여 접점(142)과 전기적으로 연결된다. 일부 실시예에서, 접점(144)은 접촉 패드(140)와 접촉되도록 N형 도핑된 반도체 층(120) 및 ILD 층(134)을 통과하여 연장한다. 접점(142, 144) 각각은, 접착 층(예를 들어, TiN)으로 둘러싸인 실리사이드 층 또는 금속 층(예를 들어, W, 또는 Co, 또는 Cu, 또는 Al)과 같은, 하나 이상의 전도 층을 포함할 수 있다. 일부 실시예에서, 적어도 접점(144)은 N형 도핑된 반도체 층(120)으로부터 접점(144)을 전기적으로 분리하기 위한 스페이서(예를 들어, 유전 층)를 더 포함한다.
일부 실시예에서, 3D 메모리 소자(100)는 메모리 스택(114)의 외부에서 수직으로 각각 연장하는 주변 접점(146, 148)를 더 포함한다. 각 주변 접점(146 또는 148)은 메모리 스택(114) 외부에 있는 주변 영역 내에서 접합 층(112)으로부터 N형 도핑된 반도체 층(120)까지 수직으로 연장하도록 메모리 스택(114)의 깊이보다 더 깊은 깊이를 가질 수 있다. 일부 실시예에서, 주변 접점(146)은 접점(142)의 아래에 있으면서 또한 접점(142)과 접촉하여서, N형 도핑된 반도체 층(120)은 적어도 소스 접점(132), 상호연결 층(133), 접점(142), 및 주변 접점(146)을 통하여 제1 반도체 구조(102)의 주변 회로(108)에 전기적으로 연결된다. 일부 실시예에서, 주변 접점(148)은 접점(144)의 아래에 있으면서 또한 접점(144)과 접촉하여서, 제1 반도체 구조(102) 내의 주변 회로(108)는 적어도 접점(144) 및 주변 접점(148)를 통하여 패드 아웃을 위해 접촉 패드(140)에 전기적으로 연결된다. 주변 접점(146 및 148) 각각은 접착 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층 또는 금속 층(예를 들어, W, 또는 Co, 또는 Cu, 또는 Al)과 같은 하나 이상의 전도 층을 포함할 수 있다.
도 1에 도시된 대로, 3D 메모리 소자(100)는 또한 메모리 스택(114)의 구조와 직접 접촉하는, 상호연결 구조의 일부로서 다양한 로컬 접점("C1"로도 알려짐)을 포함한다. 일부 실시예에서, 로컬 접점은 각 채널 구조(124)의 하단의 아래에 있으면서 또한 채널 구조(124)의 하단과 접촉하는 채널 로컬 접점(150)을 포함한다. 각 채널 로컬 접점(150)은 비트 라인 팬-아웃(fan-out)을 위한 비트 라인 접점(미도시)과 전기적으로 연결될 수 있다. 일부 실시예에서, 로컬 접점은 워드 라인 팬-아웃을 위한 메모리 스택(114)의 계단 구조에서의 전도 층(116)(워드 라인을 포함함)의 아래에 각각 있으면서 또한 각 전도 층(116)과 접촉하는 워드 라인 로컬 접점(152)를 더 포함한다. 채널 로컬 접점(150) 및 워드 라인 로컬 접점(152)과 같은 로컬 접점은, 적어도 접합 층(112, 110)을 통하여 제1 반도체 구조(102)의 주변 회로(108)에 전기적으로 연결될 수 있다. 채널 로컬 접점(150) 및 워드 라인 로컬 접점(152)과 같은 로컬 접점은, 각각 접착 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층 또는 금속 층(예를 들어, W, 또는 Co, 또는 Cu, 또는 Al)과 같은 하나 이상의 전도 층을 포함할 수 있다.
도 2는 본 개시의 일부 실시예에 따른 다른 예시적인 3D 메모리 소자(200)의 단면의 측면도를 도시한다. 일부 실시예에서, 3D 메모리 소자(200)는 제1 반도체 구조(202) 및 제1 반도체 구조(202)의 위에 적층된 제2 반도체 구조(204)를 포함하는 접합된 칩이다. 제1 및 제2 반도체 구조(202, 204)는, 일부 실시예에 따르면, 그 사이의 접합 인터페이스(206)에서 접합된다. 도 2에 도시된 대로, 제1 반도체 구조(202)는 실리콘(예를 들어, 단결정 실리콘(c-Si)), 또는 SiGe, 또는 GaAs, 또는 Ge, 또는 SOI, 또는 임의의 다른 적절한 물질을 포함할 수 있는 기판(201)을 포함할 수 있다.
3D 메모리 소자(200)의 제1 반도체 구조(202)는 기판(201) 상의 주변 회로(208)를 포함할 수 있다. 일부 실시예에서, 주변 회로(208)는 3D 메모리 소자(200)를 제어하고 감지하도록 구성된다. 주변 회로(208)는 페이지 버퍼, 또는 디코더(예를 들어, 행 디코더 및 열 디코더), 또는 감지 증폭기, 또는 드라이버(예를 들어, 워드 라인 드라이버), 또는 전하 펌프, 또는 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 구성요소(예를 들어, 트랜지스터, 또는 다이오드, 또는 저항기, 또는 커패시터)를 포함하지만 이에 제한되지 않는, 3D 메모리 소자(200)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 제어 및 감지 회로일 수 있다. 주변 회로(208)는 기판(201) "상"에 형성된 트랜지스터를 포함할 수 있으며, 여기서 트랜지스터의 전체 또는 일부는 기판(201) 내에(예를 들어, 기판(201)의 상부 표면의 아래) 및/또는 기판(201)의 바로 위에 형성된다. 아이솔레이션 영역(예를 들어, 얕은 트렌치 아이솔레이션(STI)) 및 도핑 영역(예를 들어, 트랜지스터의 소스 영역 및 드레인 영역)이 기판(201) 내에 역시 형성될 수 있다. 트랜지스터는, 일부 실시예에 따르면, 진보된 로직 프로세스(예를 들어, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm, 2nm 등의 기술 노드)의 고속이다. 일부 실시예에서, 주변 회로(208)는, 프로세서 및 PLD와 같은 논리 회로, 또는 SRAM 및 DRAM과 같은 메모리 회로를 포함하는 진보된 로직 프로세스와 호환 가능한 임의의 다른 회로를 더 포함할 수 있다는 것이 이해된다.
일부 실시예에서, 3D 메모리 소자(200)의 제1 반도체 구조(202)는 주변 회로(208)에게 그리고 주변 회로(208)로부터 전기 신호를 전달하기 위해 주변 회로(208)보다 위에 상호연결 층(미도시)을 더 포함한다. 상호연결 층은, 측방향 상호연결 라인 및 VIA 접점을 포함하는 복수의 상호연결(여기서는 "접점"으로도 지칭됨)을 포함할 수 있다. 여기서 사용된 대로, 용어 "상호연결"은, MEOL 상호연결 및 BEOL 상호연결과 같은, 임의의 적절한 유형의 상호연결을 광범위하게 포함할 수 있다. 상호연결 층은 상호연결 라인 및 VIA 접점이 형성될 수 있는, 하나 이상의 ILD 층("IMD 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 상호연결 층은 다수의 ILD 층 내에 상호연결 라인 및 VIA 접점을 포함할 수 있다. 상호연결 층 내의 상호연결 라인 및 VIA 접점은 W, 또는 Co, 또는 Cu, 또는 Al, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 상호연결 층의 ILD 층은, 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
도 2에 도시된 대로, 3D 메모리 소자(200)의 제1 반도체 구조(202)는 접합 인터페이스(206)에 있으면서 또한 상호연결 층 및 주변 회로(208)보다 위에 있는 접합 층(210)을 더 포함할 수 있다. 접합 층(210)은 복수의 접합 접점(211) 및 접합 접점(211)를 전기적으로 아이솔레이팅하는 유전체를 포함할 수 있다. 접합 접점(211)는 W, 또는 Co, 또는 Cu, 또는 Al, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 접합 층(210)의 나머지 영역은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 접합 층(210) 내의 접합 접점(211) 및 의 주변 유전체는 하이브리드 접합에 사용될 수 있다.
유사하게, 도 2에 도시된 대로, 3D 메모리 소자(200)의 제2 반도체 구조(204)는 또한 접합 인터페이스(206)에 있으면서 또한 제1 반도체 구조(202)의 접합 층(210)보다 위에 있는 접합 층(212)을 포함할 수 있다. 접합 층(212)은 복수의 접합 접점(213) 및 접합 접점(213)을 전기적으로 절연하는 유전체를 포함할 수 있다. 접합 접점(213)는 W, 또는 Co, 또는 Cu, 또는 Al, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 접합 층(212)의 나머지 영역은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 접합 층(212) 내의 접합 접점(213) 및 주변 유전체는 하이브리드 접합에 사용될 수 있다. 접합 접점(213)은, 일부 실시예에 따르면, 접합 인터페이스(206)에서 접합 접점(211)과 접촉한다.
아래에서 상세히 설명되는 대로, 제2 반도체 구조(204)는 접합 인터페이스(206)에서 면대면 방식으로 제1 반도체 구조(202)의 상부 상에 접합될 수 있다. 일부 실시예에서, 접합 인터페이스(206)는 하이브리드 접합("금속/유전체 하이브리드 접합"으로도 알려짐)의 결과로서 접합 층(210 및 212) 사이에 배치되며, 이는 직접 접합 기술(예를 들어, 솔더 또는 접착제와 같은, 중간 층을 사용하지 않고 표면 사이에 접합을 형성하는 것)이고, 금속-금속 결합 및 유전-유전체 결합을 동시에 획득할 수 있다. 일부 실시예에서, 접합 인터페이스(206)은 접합 층(212, 210)이 만나서 접합되는 장소이다. 실제로, 접합 인터페이스(206)는 제1 반도체 구조(202)의 접합 층(210)의 상부 표면 및 제2 반도체 구조(204)의 접합 층(212)의 하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예에서, 3D 메모리 소자(200)의 제2 반도체 구조(204)는 전기 신호를 전달하기 위해 접합 층(212)보다 위에 상호연결 층(미도시)을 더 포함한다. 상호연결 층은 MEOL 상호연결 및 BEOL 상호연결과 같은 복수의 상호연결을 포함할 수 있다. 상호연결 층은 상호연결 라인 및 VIA 접점이 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호연결 층 내의 상호연결 라인 및 VIA 접점은 W, 또는 Co, 또는 Cu, 또는 Al, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 상호연결 층 내의 ILD 층은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
일부 실시예에서, 3D 메모리 소자(200)는 메모리 셀이 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 소자다. 도 2에 도시된 대로, 3D 메모리 소자(200)의 제2 반도체 구조(204)는 NAND 메모리 스트링의 어레이로서 기능하는 채널 구조(224)의 어레이를 포함할 수 있다. 도 2에 도시된 대로, 각 채널 구조(224)는 전도 층(216) 및 유전 층(218)을 각각 포함하는 복수의 쌍을 통과하여 수직으로 연장될 수 있다. 인터리빙된 전도 층(216) 및 유전 층(218)은 메모리 스택(214)의 일부이다. 메모리 스택(214) 내의 전도 층(216) 및 유전 층(218)의 쌍의 개수(예를 들어, 32, 64, 96, 128, 160, 192, 224, 256 이상)는 3D 메모리 소자(200) 내의 메모리 셀의 개수를 결정한다. 일부 실시예에서, 메모리 스택(214)은, 서로의 위에 적층된 복수의 메모리 데크를 포함하는 다중 데크 아키텍처(미도시)를 가질 수 있다는 것이 이해된다. 각 메모리 데크 내의 전도 층(216) 및 유전 층(218)의 쌍의 개수는 동일하거나 서로 다를 수 있다.
메모리 스택(214)은 복수의 인터리빙된 전도 층(216) 및 유전 층(218)을 포함할 수 있다. 메모리 스택(214) 내의 전도 층(216) 및 유전 층(218)은 수직 방향으로 번갈아 있을 수 있다. 달리 말하면, 메모리 스택(214)의 상부 또는 하부에 있는 것을 제외하고, 각 전도 층(216)은 양측에 두 개의 유전 층(218)에 의해 인접될 수 있고, 각 유전 층(218)은 양측에 두 개의 전도 층(216)에 의해 인접될 수 있다. 전도 층(216)은 W, 또는 Co, 또는 Cu, 또는 Al, 또는 폴리실리콘, 또는 도핑된 실리콘, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 각 전도 층(216)은 접착 층 및 게이트 유전 층으로 둘러싸인 게이트 전극(게이트 라인)을 포함할 수 있다. 전도 층(216)의 게이트 전극은 메모리 스택(214)의 하나 이상의 계단 구조에서 끝나는, 워드 라인으로서 측방향으로 연장될 수 있다. 유전 층(218)은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
도 2에 도시된 대로, 3D 메모리 소자(200)의 제2 반도체 구조(204)는 또한 메모리 스택(114)바로 위의 P형 도핑된 반도체 층(220)을 포함할 수 있다. P형 도핑된 반도체 층(220)은 전술한 "측벽 SEG"의 예시일 수 있다. P형 도핑된 반도체 층(220)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, P형 도핑된 반도체 층(220)은 아래에서 상세히 설명되는 대로, 증착 기술에 의해 형성된 폴리실리콘을 포함한다. 일부 실시예에서, P형 도핑된 반도체 층(220)은 아래에서 상세히 설명되는 대로, SOI 웨이퍼의 소자 층과 같은 단결정 실리콘을 포함한다. P형 도핑된 반도체 층(220)은, "정공"이라고 하는 원자가 전자의 결핍을 생성하는 진성 반도체에 대해, 붕소(boron, B), 또는 갈륨(gallium, Ga), 또는 알루미늄(aluminum, Al)과 같은 임의의 적절한 P형 불순물로 도핑될 수 있다. 예를 들어, P형 도핑된 반도체 층(220)은 P, 또는 Ar, 또는 Sb와 같은 P형 불순물(들)로 도핑된 폴리실리콘 층일 수 있다. 일부 실시예에서, P형 도핑된 반도체 층(220)은, 그들의 인터페이스에서 불균일한 도핑 농도(예를 들어, 두 개의 하위 층 사이의 인터페이스에서의 도핑 농도의 급격한 변경)를 갖는 다중 폴리실리콘 하위 층을 갖는 것과 대조적으로, 수직 방향으로 균일한 도핑 농도 프로파일을 갖는 단일 폴리실리콘 층이다. P형 도핑된 반도체 층(220)의 P형 불순물(들)의 도핑 농도는, 도핑 농도 변화에 의해 둘 이상의 하위 층을 구별할 수 있는 임의의 급격한 도핑 농도 변화가 없는 한, 수직 방향으로 여전히 점진적으로 변할 수 있는 것으로 이해된다.
일부 실시예에서, 3D 메모리 소자(200)의 제2 반도체 구조(204)는 P형 도핑된 반도체 층(220) 내에 N-웰(221)을 더 포함한다. N-웰(221)은, 자유 전자를 제공하고 진성 반도체의 전도도를 증가시키는, P, 또는 Ar, 또는 Sb와 같은 임의의 적절한 N형 불순물로 도핑될 수 있다. 일부 실시예에서, N-웰(221)은 P형 도핑된 반도체 층(220)의 하부 표면으로부터 도핑된다. N-웰(221)은 P형 도핑된 반도체 층(220)의 전체 두께 내에서, 즉, P형 도핑된 반도체 층(220)의 상부 표면까지, 또는 P형 도핑된 반도체 층(220)의 전체 두께의 일부까지 수직으로 연장될 수 있음이 이해된다.
일부 실시예에서, 각 채널 구조(224)는 반도체 층(예를 들어, 반도체 채널(228)로서) 및 복합 유전 층(예를 들어, 메모리 필름(226)으로서)으로 채워진 채널 홀을 포함한다. 일부 실시예에서, 반도체 채널(228)은 비정질 실리콘, 또는 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(226)은 터널링 층, 저장 층("전하 트랩 층"으로도 알려짐), 및 차단 층을 포함하는 복합 층이다. 채널 구조(224)의 나머지 공간은 실리콘 산화물 및/또는 에어 갭과 같은 유전 물질을 포함하는 캡핑 층으로 부분적으로 또는 완전히 채워질 수 있다. 채널 구조(224)는 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 메모리 필름(226)의 캡핑 층, 반도체 채널(228), 터널링 층, 저장 층, 및 차단 층은, 일부 실시예에 따르면, 기둥의 중심으로부터 외부 표면을 향해 이 순서대로 방사상으로 배열된다. 터널링 층은 실리콘 산화물, 또는 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 또는 실리콘 산질화물, 또는 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 또는 실리콘 산질화물, 또는 고유전율 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예시에서, 메모리 필름(226)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
일부 실시예에서, 채널 구조(224)는 채널 구조(224)의 바닥 부분(예를 들어, 하단) 내에 채널 플러그(227)를 더 포함한다. 여기서 사용된 대로, 구성요소(예를 들어, 채널 구조(224))의 "상단"은 y-방향으로 기판(201)으로부터 더 멀리 떨어진 단부이고, 구성요소(예를 들어, 채널 구조(224))의 "하단"은, 기판(201)이 3D 메모리 소자(200)의 가장 낮은 평면에 위치될 때 y-방향으로 기판(201)에 더 가까운 단부이다. 채널 플러그(227)는 반도체 물질(예를 들어, 폴리실리콘)를 포함할 수 있다. 일부 실시예에서, 채널 플러그(227)는 NAND 메모리 스트링의 드레인으로서 기능한다.
도 2에 도시된 대로, 각 채널 구조(224)는 메모리 스택(214)의 인터리빙된 전도 층(216) 및 유전 층(218)을 통과하여 P형 도핑된 반도체 층(220) 안으로 수직으로 연장될 수 있다. 각 채널 구조(224)의 상단은 P형 도핑된 반도체 층(220)의 상부 표면과 동일한 높이이거나 또는 그 아래에 있을 수 있다. 즉, 채널 구조(224)는, 일부 실시예에 따르면, P형 도핑된 반도체 층(220)의 상부 표면을 넘어 연장하지 않는다. 일부 실시예에서, 메모리 필름(226)의 상단은, 도 2에 도시된 대로, 채널 구조(224) 내의 반도체 채널(228)의 상단의 아래에 있다. 일부 실시예에서, 메모리 필름(226)의 상단은 P형 도핑된 반도체 층(220)의 상부 표면의 아래에 있고, 반도체 채널(228)의 상단은 P형 도핑된 반도체 층(220)의 상부 표면과 동일 높이이거나 또는 그 아래에 있다. 예를 들어, 도 2에 도시된 대로, 메모리 필름(226)은 P형 도핑된 반도체 층(220)의 하부 표면에서 끝날 수 있는 반면, 반도체 채널(228)은 P형 도핑된 반도체 층(220)의 하부 표면보다 위로 연장할 수 있어서, P형 도핑된 반도체 층(220)은 P형 도핑된 반도체 층(220) 안으로 연장하는 반도체 채널(228)의 상부 부분(229)을 둘러싸면서 또한 반도체 채널(228)의 상부 부분(229)과 접촉한다. 일부 실시예에서, P형 도핑된 반도체 층(220)으로 연장하는 반도체 채널(228)의 상부 부분(229)의 도핑 농도는 반도체 채널(228)의 나머지의 도핑 농도와 서로 다르다. 예를 들어, 반도체 채널(228)은 상부 부분(229)을 제외하고 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 이는 주변의 P형 도핑된 반도체 층(220)과의 전기적 연결을 형성할 때 그것의 전도성을 증가시키기 위해 도핑된 폴리실리콘을 포함할 수 있다.
일부 실시예에서, P형 도핑된 반도체 층(220)은 P형 도핑된 반도체 층(220) 안으로 연장하는 채널 구조(224)의 각 반도체 채널(228)의 상부 부분(229)을 둘러싸면서 또한 각 반도체 채널(228)의 상부 부분(229)과 접촉하는 반도체 플러그(222)를 포함한다. 반도체 플러그(222)는, 일부 실시예에 따르면, 도핑된 폴리실리콘, 예를 들어 P형 도핑된 폴리실리콘을 포함한다. 반도체 플러그(222)의 도핑 농도는, 아래에서 상세히 설명된 대로, 반도체 플러그(222)가 P형 도핑된 반도체 층(220)의 나머지의 형성 이후의 다음 공정에서 형성될 수 있기 때문에, P형 도핑된 반도체 층(220)의 나머지의 도핑 농도와 서로 다를 수 있다. 일부 실시예에서, 반도체 플러그(222)는 폴리실리콘(예를 들어, P형 도핑된 폴리실리콘)을 포함하고, P형 도핑된 반도체 층(220)의 나머지는 단결정 실리콘(예를 들어, P형 도핑된 단결정 실리콘)을 포함한다. 일부 실시예에서, 반도체 플러그(222)는 폴리실리콘(예를 들어, P형 도핑된 폴리실리콘)을 포함하고, P형 도핑된 반도체 층(220)의 나머지는 폴리실리콘(예를 들어, P형 도핑된 폴리실리콘)을 포함하지만, 도핑 농도는 반도체 플러그(222)의 도핑 농도와 서로 다르다.
각 반도체 플러그(222)는 각 반도체 채널(228)의 상부 부분(229)의 측벽을 둘러싸면서 측벽과 접촉할 수 있다. 그 결과, P형 도핑된 반도체 층(220) 내의 반도체 플러그(222)는, "하부 SEG(예를 들어, 반도체 플러그)"를 교체하기 위해 채널 구조(224)의 "측벽 SEG(예를 들어, 반도체 플러그)"로서 작용할 수 있다. 더욱이, 아래에서 상세히 설명되는 대로, 반도체 플러그(222)의 형성은 메모리 스택(214)의 반대쪽에서 발생하며, 이는 메모리 스택(214)을 통과하여 연장하는 개구를 통한 임의의 증착 또는 식각 프로세스를 회피할 수 있고, 이에 따라 제조 복잡성 및 비용을 감소시키고 수율 및 수직 확장성을 증가시킬 수 있다. P형 도핑된 반도체 층(220)의 상부 표면에 대한 각 채널 구조(224)의 반도체 채널(228)의 상단의 상대적인 위치에 의존하여, 반도체 플러그(222)는, 예를 들어, 도 2에 도시된 대로, 반도체 채널(228)의 상단이 P형 도핑된 반도체 층(220)의 상부 표면의 아래에 있을 때, 반도체 채널(228)의 상단의 바로 위에 있으면서 또한 반도체 채널(228)의 상단과 접촉하여 형성될 수 있다. 반도체 채널(228)의 상단이 P형 도핑된 반도체 층(220)의 상부 표면과 동일한 높이인 다른 예시에서, 반도체 플러그(222)는 반도체 채널(228)의 상부 부분(229)의 측벽을 둘러싸면서 또한 상기 측벽과 접촉하여 형성될 수 있다는 것이 이해된다.
그럼에도 불구하고, 반도체 플러그(222)를 갖는(예를 들어, 측벽 SEG로서) 채널 구조(224)의 반도체 채널(228)의 상부 부분(229)을 둘러싸는 P형 도핑된 반도체 층(220)은 3D 메모리 소자(200)를 위한 P-웰 벌크 소거 동작을 가능하게 할 수 있다. 여기에 개시된 3D 메모리 소자(200)의 설계는 소거 동작 및 판독 동작을 각각 형성하기 위한 정공 전류 경로 및 전자 전류 경로의 분리를 달성할 수 있다. 일부 실시예에서, 3D 메모리 소자(200)는, 일부 실시예에 따르면, 판독 동작을 수행할 때 NAND 메모리 스트링에 전자를 제공하기 위해 전자 소스(예를 들어, N-웰(221)) 및 채널 구조(224)의 반도체 채널(228) 사이에 전자 전류 경로를 형성하도록 구성된다. 역으로, 3D 메모리 소자(200)는, 일부 실시예에 따르면, P-웰 벌크 소거 동작을 수행할 때 NAND 메모리 스트링에 정공을 제공하기 위해 정공 소스(예를 들어, P형 도핑된 반도체 층(220)) 및 채널 구조(224)의 반도체 채널(228) 사이에 정공 전류 경로를 형성하도록 구성된다.
도 2에 도시된 대로, 3D 메모리 소자(200)의 제2 반도체 구조(204)는 메모리 스택(214)의 인터리빙된 전도 층(216) 및 유전 층(218)을 통과하여 각각 수직으로 연장하는 절연 구조(230)를 더 포함할 수 있다. P형 도핑된 반도체 층(220) 안으로 더 연장하는 채널 구조(224)와 달리, 절연 구조(230)는, 일부 실시예에 따르면, P형 도핑된 반도체 층(220)의 하부 표면에서 정지한다, 즉, P형 도핑된 반도체 층(220) 안으로 수직으로 연장하지 않는다. 즉, 절연 구조(230)의 상부 표면은 P형 도핑된 반도체 층(220)의 하부 표면과 동일한 높이일 수 있다. 각 절연 구조(230)는 또한 채널 구조(224)를 복수의 블록으로 분리하기 위해 측방향으로 연장될 수 있다. 즉, 메모리 스택(214)은 절연 구조(230)에 의해 복수의 메모리 블록으로 분할될 수 있어서, 채널 구조(224)의 어레이는 각 메모리 블록으로 분할될 수 있도록 전면 ACS 접점을 포함하는, 위에서 설명한 기존의 3D NAND 메모리 소자의 슬릿 구조와 달리, 절연 구조(230)는 그것의 내부에 어떤 접점도 포함하지 않고(즉, 소스 접점으로 기능하지 않음), 그러므로, 일부 실시예에 따르면, (워드 라인을 포함하는) 전도 층(216)에 기생 커패시턴스와 누설 전류를 일으키지 않는다. 일부 실시예에서, 각 절연 구조(230)는 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 유전 물질로 채워진 개구(예를 들어, 슬릿)를 포함한다. 일 예시에서, 각 절연 구조(230)는 실리콘 산화물로 채워질 수 있다.
게다가, 아래에서 상세히 설명되는 대로, 절연 구조(230) 형성을 위한 개구가 그것의 내부에 P형 도핑된 반도체 층(220) 및 반도체 플러그(222)를 형성하는 데 사용되지 않기 때문에(예를 들어, 측벽 SEG로서), 인터리빙된 전도 층(216) 및 유전 층(218)의 개수가 증가함에 따라 개구의 증가된 종횡비는 그것의 내부의 P형 도핑된 반도체 층(220) 및 반도체 플러그(222)의 형성에 영향을 미치지 않을 것이다.
전면 소스 접점 대신에, 3D 메모리 소자(100)는, 도 1에 도시된 대로, 메모리 스택(214)의 바로 위에 있으면서 또한 N-웰(221) 및 P형 도핑된 반도체 층(220)과 각각 접촉하는 이면 소스 접점(231, 232)를 포함할 수 있다. 소스 접점(231, 232) 및 메모리 스택(214)(및 이를 통한 절연 구조(230))은 P형 도핑된 반도체 층(220)의 대향 면에 배치될 수 있으며, 그러므로, "이면" 소스 접점으로 볼 수 있다. 일부 실시예에서, P형 도핑된 반도체 층(220)과 접촉하는 소스 접점(232)은 P형 도핑된 반도체 층(220)의 반도체 플러그(222)를 통하여 채널 구조(224)의 반도체 채널(228)과 전기적으로 연결된다. 일부 실시예에서, N-웰(221)과 접촉하는 소스 접점(231)은 P형 도핑된 반도체 층(220)의 반도체 플러그(222)를 통하여 채널 구조(224)의 반도체 채널(228)과 전기적으로 연결된다. 일부 실시예에서, 소스 접점(232)은 절연 구조(230)와 측방향으로 정렬되지 않고, 채널 구조(224)에 근접하여 그들 사이의 전기적 연결의 저항을 감소시킨다. 비록 소스 접점(231)이 도 2에 도시된 대로 절연 구조(230)와 측방향으로 정렬되지만, 일부 예시에서, 소스 접점(231)은 절연 구조(230)와 측방향으로 정렬되지 않지만, 채널 구조(224)에 근접하여(예를 들어, 절연 구조(230)와 채널 구조(224) 사이의 측방향) 그들 사이의 전기적 연결의 저항을 감소시킬 수도 있다. 위에서 설명한 대로, 소스 접점(231, 232)은 판독 동작 및 소거 동작 동안 각각 전자 전류 및 정공 전류를 개별적으로 제어하는 데 사용될 수 있다. 소스 접점(231, 232)은 임의의 적절한 유형의 접점을 포함할 수 있다. 일부 실시예에서, 소스 접점(231, 232)은 VIA 접점을 포함한다. 일부 실시예에서, 소스 접점(231, 232)은 측방향으로 연장하는 벽형 접점을 포함한다. 소스 접점(231, 232)은 접착 층(예를 들어, 질화티타늄(TiN))으로 둘러싸인 실리사이드 층 또는 금속 층(예를 들어, W, 또는 Co, 또는 Cu, 또는 Al)과 같은, 하나 이상의 전도 층을 포함할 수 있다.
도 2에 도시된 대로, 3D 메모리 소자(100)는 패드-아웃을 위해, 예를 들어, 3D 메모리 소자(200)와 외부 회로 사이에서 전기 신호를 전달하기 위해, 소스 접점(231, 232)의 바로 위에 전기적으로 연결되는 BEOL 상호연결 층(233)을 더 포함할 수 있다. 일부 실시예에서, 상호연결 층(233)은 P형 도핑된 반도체 층(220) 상의 하나 이상의 ILD 층(234) 및 ILD 층(234) 상의 재분배 층(236)을 포함한다. 소스 접점(231 또는 232)의 상단은, ILD 층(234)의 상부 표면 및 재분배 층(236)의 하부 표면과 동일한 높이이다. 소스 접점(231, 232)은 ILD 층(234) 상에서 전기적으로 분리될 수 있다. 일부 실시예에서, 소스 접점(232)은 P형 도핑된 반도체 층(220)과의 전기적 연결을 만들기 위해 ILD 층(234)을 통과하여 P형 도핑된 반도체 층(220) 안으로 수직으로 연장한다. 일부 실시예에서, 소스 접점(231)은 N-웰과의 전기적 연결을 만들기 위해 ILD 층(234) 및 P-형 도핑된 반도체 층(220)을 통과하여 N-웰(221) 안으로 수직으로 연장한다. 소스 접점(231)은 P형 도핑된 반도체 층(220)으로부터 전기적으로 분리되도록 그 측벽을 둘러싸는 스페이서(예를 들어, 유전 층)를 포함할 수 있다. 재분배 층(236)은 두 개의 전기적으로 분리된 상호연결: 소스 접점(232)과 접촉하는 제1 상호연결(236-1) 및 소스 접점(231)과 접촉하는 제2 상호연결(236-2)을 포함할 수 있다
상호연결 층(233) 내의 ILD 층(234)은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 저-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다. 상호연결 층(233) 내의 재분배 층(236)은 W, 또는 Co, 또는 Cu, 또는 Al, 또는 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 일 예시에서, 재분배 층(236)은 Al을 포함한다. 일부 실시예에서, 상호연결 층(233)은 3D 메모리 소자(200)의 패시베이션 및 보호를 위한 최외각 층으로서 패시베이션 층(238)을 더 포함한다. 재분배 층(236)의 일부는 접촉 패드(240)로서 패시베이션 층(238)으로부터 노출될 수 있다. 즉, 3D 메모리 소자(200)의 상호연결 층(233)은 또한 와이어 접합 및/또는 인터포저와의 접합을 위한 접촉 패드(240)를 포함할 수 있다.
일부 실시예에서, 3D 메모리 소자(200)의 제2 반도체 구조(204)는 P형 도핑된 반도체 층(220)을 통한 접점(242, 243, 244)를 더 포함한다. P형 도핑된 반도체 층(220)이 박형된 기판, 예를 들어, SOI 웨이퍼의 소자 층일 수 있기 때문에, 일부 실시예에 따르면, 접점(242, 243, 244)는 TSC이다. 일부 실시예에서, 접점(242)은 재분배 층(236)의 제1 상호연결(236-1)과 접촉되도록 P형 도핑된 반도체 층(220) 및 ILD 층(234)을 통과하여 연장하여서, P형 도핑된 반도체 층(220)은 소스 접점(232) 및 상호연결 층(233)의 제1 상호연결(236-1)을 통하여 접점(242)과 전기적으로 연결된다. 일부 실시예에서, 접점(243)은 재분배 층(236)의 제2 상호연결(236-2)과 접촉되도록 P형 도핑된 반도체 층(220) 및 ILD 층(234)을 통과하여 연장하여서, N-웰(221)은 소스 접점(231) 및 상호연결 층(233)의 제2 상호연결(236-2)을 통하여 접점(243)과 전기적으로 연결된다. 일부 실시예에서, 접점(244)은 접촉 패드(240)와 접촉되도록 P형 도핑된 반도체 층(220) 및 ILD 층(234)을 통과하여 연장한다. 접점(242, 243, 244) 각각은 접착 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층 및 금속 층(예를 들어, W, 또는 Co, 또는 Cu, 또는 Al)과 같은 하나 이상의 전도 층을 포함할 수 있다. 일부 실시예에서, 적어도 접점(243, 244) 각각은 P형 도핑된 반도체 층(220)으로부터 접점(243, 244)을 전기적으로 분리하기 위한 스페이서(예를 들어, 유전 층)를 더 포함한다.
일부 실시예에서, 3D 메모리 소자(200)는 메모리 스택(214)의 외부에서 수직으로 각각 연장하는 주변 접점(246, 247, 248)을 더 포함한다. 각 주변 접점(246, 247, 248)은 메모리 스택(214)의 외부에 있는 주변 영역 내에서 접합 층(212)으로부터 P형 도핑된 반도체 층(220)까지 수직으로 연장하도록 메모리 스택(214)의 깊이보다 더 깊은 깊이를 가질 수 있다. 일부 실시예에서, 주변 접점(246)은 접점(242)의 아래에 있으면서 또한 접점(242)과 접촉하여서, P형 도핑된 반도체 층(220)은 적어도 소스 접점(232), 상호연결 층(233)의 제1 상호연결(236-1), 접점(242), 및 주변 접점(246)을 통하여 제1 반도체 구조(202) 내의 주변 회로(208)에 전기적으로 연결된다. 일부 실시예에서, 주변 접점(247)은 접점(243)의 아래에 있으면서 또한 접점(243)과 접촉하여서, N-웰(221)은, 적어도 소스 접점(231), 상호연결 층(233)의 제2 상호연결(236-2), 접점(243), 및 주변 접점(247)을 통하여 제1 반도체 구조(202)의 주변 회로(208)에 전기적으로 연결된다. 즉, 판독 동작 및 소거 동작을 위한 전자 전류 및 정공 전류는 서로 다른 전기적 연결을 통하여 주변 회로(208)에 의해 개별적으로 제어될 수 있다. 일부 실시예에서, 주변 접점(248)은 접점(244)의 아래에 있으면서 또한 접점(244)과 접촉하여서, 제1 반도체 구조(202) 내의 주변 회로(208)는 적어도 접점(244) 및 주변 접점(248)를 통하여 패드 아웃을 위해 접촉 패드(240)에 전기적으로 연결된다. 주변 접점(246, 247, 248) 각각은 접착 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층 및 금속 층(예를 들어, W, Co, Cu, 또는 Al)과 같은 하나 이상의 전도 층을 포함할 수 있다.
도 2에 도시된 대로, 3D 메모리 소자(200)는 또한 메모리 스택(214)의 구조와 직접 접촉하는, 상호연결 구조의 일부로서 다양한 로컬 접점("C1"으로도 알려짐)을 포함한다. 일부 실시예에서, 로컬 접점은 각각이 채널 구조(224)의 하단의 아래에 있으면서 각 채널 구조(224)의 하단과 접촉하는 채널 로컬 접점(250)을 포함한다. 각 채널 로컬 접점(250)은 비트 라인 팬-아웃을 위한 비트 라인 접점(미도시)에 전기적으로 연결될 수 있다. 일부 실시예에서, 로컬 접점은 워드 라인 팬-아웃을 위한 메모리 스택(214)의 계단 구조에서의 각 전도 층(216)(워드 라인을 포함함)의 아래에 각각 있으면서 또한 각 전도 층(216)과 접촉하는 워드 라인 로컬 접점(252)를 더 포함한다. 채널 로컬 접점(250) 및 워드 라인 로컬 접점(252)과 같은 로컬 접점은, 적어도 접합 층(212, 210)을 통하여 제1 반도체 구조(202)의 주변 회로(208)에 전기적으로 연결될 수 있다. 채널 로컬 접점(250) 및 워드 라인 로컬 접점(252)과 같은 로컬 접점은, 각각 접착 층(예를 들어, TiN)에 의해 둘러싸인 실리사이드 층 또는 금속 층(예를 들어, W, 또는 Co, 또는 Cu, 또는 Al)과 같은 하나 이상의 전도 층을 포함할 수 있다.
도 3a 내지 도 3n은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자를 형성하기 위한 제조 공정을 도시한다. 도 5a는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자를 형성하기 위한 방법(500)의 흐름도를 도시한다. 도 5b는 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자를 형성하기 위한 다른 방법(501)의 흐름도를 도시한다. 도 3a 내지 도 3n, 도 5a, 및 도 5b에 도시된 3D 메모리 소자의 예시는 도 1에 도시된 3D 메모리 소자(100)를 포함한다. 도 3a 내지 도 3n, 도 5a, 및 도 5b가 함께 설명된다. 방법 500 및 방법 501에 도시된 동작은 완전하지 않으며 다른 동작도 예시된 동작 중 임의의 것의 이전, 또는 이후, 또는 그 사이에 수행될 수 있음이 이해된다. 게다가, 일부 동작은 동시에 수행될 수도 있고, 또는 도 5a 및 도 5b에 도시된 것과 다른 순서로 수행될 수도 있다.
도 5a를 참조하면, 방법(500)은 주변 회로가 제1 기판 상에 형성되는 동작 502에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 도 3g에 도시된 대로, 복수의 트랜지스터가, 포토리소그래피, 식각, 박막 증착, 열 성장, 주입, 화학적 기계적 연마(chemical mechanical polishing, CMP), 및 임의의 다른 적절한 프로세스를 포함하지만 이에 제한되지 않는 복수의 프로세스를 사용하여 실리콘 기판(350) 상에 형성된다. 일부 실시예에서, 도핑된 영역(도시되지 않음)은, 이온 주입 및/또는 열 확산에 의해 실리콘 기판(350) 내에 형성되고, 이는 예를 들어 트랜지스터의 소스 영역 및/또는 드레인 영역으로서 기능한다. 일부 실시예에서, 아이솔레이션 영역(예를 들어, STI)이 또한 습식 식각 및/또는 건식 식각 및 박막 증착에 의해 실리콘 기판(350) 내에 형성된다. 트랜지스터는 실리콘 기판(350) 상에 주변 회로(352)를 형성할 수 있다.
도 3g에 도시된 대로, 접합 층(348)은 주변 회로(352)보다 위에 형성된다. 접합 층(348)은 주변 회로(352)에 전기적으로 연결된 접합 접점을 포함한다. 접합 층(348)을 형성하기 위해, ILD 층은 화학 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 원자층 증착(atomic layer deposition, ALD), 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 프로세스를 사용하여 증착되고; ILD 층을 통과하는 접합 접점은, 습식 식각 및/또는 건식 식각, 예를 들어, 반응성 이온 식각(reactive ion etching, RIE)을 사용하여 형성되며, ALD, 또는 CVD, 또는 PVD 임의의 다른 적절한 프로세스와 같은 하나 이상의 박막 증착 프로세스가 이어진다.
메모리 스택 및 N형 도핑된 반도체 층을 통과하여 수직으로 연장하는 채널 구조가 제2 기판보다 위에 형성될 수 있다. 방법(500)은, 도 5a에 도시된 대로, 제2 기판 상의 희생 층, 희생 층 상의 N형 도핑된 반도체 층, 및 N형 도핑된 반도체 층 상의 유전체 스택이 이어서 형성되는 동작 504로 진행한다. 제2 기판은 실리콘 기판일 수 있다. 제2 기판이 최종 제품으로부터 제거될 것이기 때문에, 제2 기판은, 제2 기판의 비용을 줄이기 위한, 몇 가지 예를 들면, 유리, 사파이어, 플라스틱, 실리콘과 같은 임의의 적절한 물질로 만들어진 더미 웨이퍼(dummy wafer)의 일부, 예를 들어, 캐리어 기판일 수 있다. 일부 실시예에서, 기판은 캐리어 기판이고, 희생 층은 유전 물질을 포함하고, N형 도핑된 반도체 층은 폴리실리콘을 포함하고, 유전체 스택은 인터리빙된 스택 유전 층 및 스택 희생 층을 포함한다. 일부 실시예에서, 스택 유전 층 및 스택 희생 층은 유전체 스택을 형성하기 위해 N형 도핑된 반도체 층 상에 교대로 증착된다.
도 3a에 도시된 대로, 희생 층(304)이 캐리어 기판(302) 상에 형성되고, N형 도핑된 반도체 층(306)이 희생 층(304) 상에 형성된다. N형 도핑된 반도체 층(306)은 P, 또는 As, 또는 Sb와 같은 N형 불순물(dopant)(들)로 도핑된 폴리실리콘을 포함할 수 있다. 희생 층(304)은 나중에 선택적으로 제거될 수 있고 N형 도핑된 반도체 층(306)의 물질과 서로 다른, 임의의 적절한 희생 물질을 포함할 수 있다. 일부 실시예에서, 희생 층(304)은 실리콘 산화물 또는 실리콘 질화물과 같은 유전 물질을 포함한다. 희생 층(304)을 형성하기 위해, 실리콘 산화물 또는 실리콘 질화물이 일부 실시예에 따라, CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 캐리어 기판(302) 상에 증착된다. 일부 실시예에서, N형 도핑된 반도체 층(306)을 형성하기 위해, 폴리실리콘이 CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 희생 층(304) 상에 증착되고, 그에 이어서 이온 주입 및/또는 열 확산을 사용하여, P, 또는 As, 또는 Sb와 같은 N형 불순물(들)로, 증착된 폴리실리콘이 도핑된다. 일부 실시예에서, N형 도핑된 반도체 층(306)을 형성하기 위해, P, 또는 As, 또는 Sb와 같은 N형 불순물의 인시츄 도핑(in-situ doping)이 희생 층(304) 상에 폴리실리콘을 증착할 때 수행된다.
도 3b에 도시된 대로, 제1 유전 층(여기서 "스택 희생 층"(312)으로 지칭됨) 및 제2 유전 층(여기서 "스택 유전 층"(310)으로 지칭됨과 함께, 여기서 "유전 층 쌍"으로 지칭됨)의 복수의 쌍을 포함하는 유전체 스택(308)이 N형 도핑된 반도체 층(306) 상에 형성된다. 유전체 스택(308)은, 일부 실시예에 따르면, 인터리빙된 스택 희생 층(312) 및 스택 유전 층(310)을 포함한다. 스택 유전 층(310) 및 스택 희생 층(312)은 대안으로 유전체 스택(308)을 형성하기 위해 캐리어 기판(302)보다 위의 N형 도핑된 반도체 층(306) 상에 증착될 수 있다. 일부 실시예에서, 각 스택 유전 층(310)은 실리콘 산화물의 층을 포함하고, 각 스택 희생 층(312)은 실리콘 질화물의 층을 포함한다. 유전체 스택(308)은 CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 도 3b에 도시된 대로, 계단 구조(staircase structure)가 유전체 스택(308)의 에지 상에 형성될 수 있다. 계단 구조는 캐리어 기판(302)을 향하는 유전체 스택(308)의 유전 층 쌍에 대해 복수의 소위 "트림 식각(trim-etch)" 사이클을 수행함으로써 형성될 수 있다. 유전체 스택(308)의 유전 층 쌍에 적용되는 반복된 트림-식각 사이클로 인해, 유전체 스택(308)은, 도 3b에 도시된 대로, 하나 이상의 경사진 에지 및 하부 유전 층 쌍보다 짧은, 상부 유전 층 쌍을 가질 수 있다.
방법(500)은, 도 5a에 도시된 대로, 유전체 스택 및 N형 도핑된 반도체 층을 통과하여 수직으로 연장하는 채널 구조가 형성되는 동작 506으로 진행한다. 일부 실시예에서, 채널 구조를 형성하기 위해, 희생 층에서 멈추는, 유전체 스택 및 N형 도핑된 반도체 층을 통과하여 수직으로 연장하는 채널 홀은, 식각되고, 메모리 필름 및 반도체 채널이 채널 홀의 측벽을 따라 이어서 증착된다.
도 3b에 도시된 대로, 채널 홀은 유전체 스택(308) 및 N형 도핑된 반도체 층(306)을 통과하여 수직으로 연장하는 개구이다. 일부 실시예에서, 복수의 개구가 형성되어서, 각 개구는 이후의 프로세스에서 개별 채널 구조(314)를 성장시키기 위한 위치가 되도록 한다. 일부 실시예에서, 채널 구조(314)의 채널 홀을 형성하기 위한 제조 공정은는 DRIE(deep RIE)와 같은 습식 식각 및/또는 건식 식각을 포함한다. 희생 층(304)은 서로 다른 채널 홀들 사이의 가우징 변동(gouging variation)을 제어하기 위해 식각 정지 층으로서 작용할 수 있다. 예를 들어, 채널 홀의 식각은 캐리어 기판(302) 안으로 더 확장하지 않고 희생 층(304)에 의해 중단될 수 있다. 즉, 각 채널 홀의 하단(및 대응하는 채널 구조(314))은, 일부 실시예에 따르면, 희생 층(304)의 상부 표면과 하부 표면 사이에 있다.
도 3b에 도시된 대로. 차단 층(317), 저장 층(316), 터널링 층(315)을 포함하는 메모리 필름과 반도체 채널(318)이 채널 홀의 측벽 및 하부 표면을 따라 이 순서대로 이어서 형성된다. 일부 실시예에서, 차단 층(317), 저장 층(316), 및 터널링 층(315)은, 메모리 필름을 형성하기 위해, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 그들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 이 순서대로 채널 홀의 측벽 및 바닥 표면을 따라 먼저 증착된다. 반도체 채널(318)은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 터널링 층(315)의 상에, 폴리실리콘(예를 들어, 도핑되지 않은 폴리실리콘)과 같은 반도체 물질을 증착함으로써 이후 형성될 수 있다. 일부 실시예에서, 제1 실리콘 산화물 층, 실리콘 질화물 층, 제2 실리콘 산화물 층, 및 폴리실리콘 층("SONO" 구조)은, 메모리 필름 및 반도체 채널(318)의 차단 층(317), 저장 층(316), 및 터널링 층(315)을 형성하기 위해 이어서 증착된다.
도 3b에 도시된 대로, 캡핑 층이 (예를 들어, 에어 갭 없이 또는 에어 갭과 함께) 채널 홀을 완전히 또는 부분적으로 채우기 위해 채널 홀의 내에 그리고 반도체 채널(318)의 위에 형성된다. 캡핑 층은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 실리콘 산화물과 같은 유전 물질을 증착함으로써 형성될 수 있다. 채널 플러그는 이후 채널 홀의 상부 부분 내에 형성될 수 있다. 일부 실시예에서, 유전체 스택(308)의 상부 표면 상에 있는, 메모리 필름, 반도체 채널(318), 및 캡핑 층의 일부는 제거되고 CMP, 습식 식각, 및/또는 건식 식각에 의해 평탄화된다. 리세스(recess)는 이후 반도체 채널(318)의 부분 및 채널 홀의 상부 부분의 캡핑 층을 습식 식각 및/또는 건조 식각함으로써 채널 홀의 상부 부분에 형성될 수 있다. 채널 플러그는 이후, CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 리세스 안에, 폴리실리콘과 같은 반도체 물질을 증착함으로써 형성될 수 있다. 채널 구조(314)는 이로써 유전체 스택(308) 및 N형 도핑된 반도체 층(306)을 통과하여 형성된다. 각 채널 홀의 식각이 희생 층(304)에 의해 중단되는 깊이에 의존하여, 채널 구조(314)는 희생 층(304) 안으로 더 연장하거나 또는 희생 층(304)과 N형 도핑된 반도체 층(306) 사이의 인터페이스에서 중단될 수 있다. 그럼에도 불구하고, 채널 구조(314)는 캐리어 기판(302) 안으로 더 확장되지 않을 수 있다.
방법(500)은, 도 5a에 도시된 대로, 유전체 스택이, 예를 들어, 소위 "게이트 교체(gate replacement)" 프로세스를 사용하여 메모리 스택으로 교체되어서, 채널 구조는 메모리 스택 및 N형 도핑된 반도체 층을 통과하여 수직으로 연장할 수 있는, 동작 508로 진행한다. 일부 실시예에서, 유전체 스택을 메모리 스택으로 교체하기 위해, N형 도핑된 반도체 층에서 멈추는, 유전체 스택을 통과하여 수직으로 연장하는 개구가 식각되고, 스택 희생 층은, 인터리빙된 스택 유전 층 및 스택 전도 층을 포함하는 메모리 스택을 형성하기 위해 개구를 통하여 스택 전도 층으로 교체된다.
도 3c에 도시된 대로, 슬릿(320)은 유전체 스택(308)을 통과하여 수직으로 연장하고 N형 도핑된 반도체 층(306)에서 멈추는 개구이다. 일부 실시예에서, 슬릿(320)을 형성하기 위한 제조 공정은는 DRIE와 같은 습식 식각 및/또는 건식 식각을 포함한다. 게이트 교체는 이후 유전체 스택(308)을 메모리 스택(330)(도 3e에 도시됨)으로 교체하기 위해 슬릿(320)을 통하여 수행될 수 있다.
도 3d에 도시된 대로, 측방향 리세스(322)는 슬릿(320)을 통하여 스택 희생 층(312)(도 3c에 도시됨)을 제거함으로써 먼저 형성된다. 일부 실시예에서, 스택 희생 층(312)은 슬릿(320)을 통하여 식각제(etchant)을 적용함으로써 제거되고, 스택 유전 층(310) 사이에 인터리빙된 측방향 리세스(322)를 생성한다. 식각제는 유전 층(310)을 적층하기 위해 희생 층(312)을 선택적으로 식각하는 임의의 적절한 식각제를 포함할 수 있다.
도 3e에 도시된 대로, 스택 전도 층(328)(게이트 전극 및 접착 층을 포함함)은 슬릿(320)을 통하여 측방향 리세스(322)(도 3d에 도시됨) 안에 증착된다. 일부 실시예에서, 게이트 유전 층(332)은 스택 전도 층(328)의 이전에 측방향 리세스(322) 안에 증착되어서, 스택 전도 층(328)은 게이트 유전 층(332) 상에 증착될 수 있다. 금속 층과 같은 스택 전도 층(328)은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 증착될 수 있다. 일부 실시예에서, 고유전율(high-k) 유전 층과 같은 게이트 유전 층(332)은 측벽을 따라 그리고 슬릿(320)의 하부에도 형성된다. 인터리빙된 스택 전도 층(328) 및 스택 유전 층(310)을 포함하는 메모리 스택(330)이, 일부 실시예에 따라, (도 3d에 도시된) 유전체 스택(308)을 교체하며, 이에 의해 형성된다.
방법(500)은, 도 5a에 도시된 대로, 메모리 스택을 통과하여 수직으로 연장하는 절연 구조가 형성되는 동작 510으로 진행한다. 일부 실시예에서, 절연 구조를 형성하기 위해, 메모리 스택을 형성한 후, 하나 이상의 유전 물질이 개구를 채우기 위해 개구 안에 증착된다. 도 3e에 도시된 대로, 메모리 스택(330)을 통과하여 수직으로 연장하는 절연 구조(336)가 형성되고, N형 도핑된 반도체 층(306)의 상부 표면에서 정지한다. 절연 구조(336)는, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 프로세스를 사용하여, (에어 갭을 갖거나 또는 갖지 않는) 슬릿(320)을 완전히 또는 부분적으로 채우기 위해, 실리콘 산화물과 같은, 하나 이상의 유전 물질을 증착하여 형성될 수 있다. 일부 실시예에서, 절연 구조(336)는 게이트 유전 층(332)(예를 들어, 고유전율 유전체를 포함함) 및 유전체 캡핑 층(334)(예를 들어, 실리콘 산화물을 포함함)을 포함한다.
도 3f에 도시된 대로, 절연 구조(336)의 형성 후에, 채널 로컬 접점(344) 및 워드 라인 로컬 접점(342)을 포함하는 로컬 접점과, 주변 접점(338, 340)이 형성된다. 로컬 유전 층은 메모리 스택(330)의 상부에, CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, 실리콘 산화물 또는 실리콘 질화물과 같은 유전 물질을 증착함으로써 형성될 수 있다. 채널 로컬 접점(344), 워드 라인 로컬 접점(342), 및 주변 접점(338, 340)은 습식 식각 및/또는 건식 식각, 예를 들어 RIE를 사용하여 로컬 유전 층(및 임의의 다른 ILD 층)을 통하여 접점 개구를 식각함으로써 형성될 수 있고, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 전도성 물질로 접점 개구를 채우는 것이 이어진다.
도 3f에 도시된 대로, 접합 층(346)은 채널 로컬 접점(344), 워드 라인 로컬 접점(342), 및 주변 접점(338, 340)보다 위에 형성된다. 접합 층(346)은 채널 로컬 접점(344), 워드 라인 로컬 접점(342), 및 주변 접점(338, 340)에 전기적으로 연결된 접합 접점을 포함한다. 접합 층(346)을 형성하기 위해, ILD 층이 CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 증착되고, 접합 접점은 습식 식각 및/또는 건식 식각, 예를 들어, RIE를 사용하여 ILD 층을 통하여 형성되고, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스가 이어진다.
방법(500)은 도 5a에 도시된 대로, 제1 기판과 제2 기판이 면대면 방식으로 접합되어서, 메모리 스택이 주변 회로보다 위에 있는 동작 512로 진행한다. 접합은 하이브리드 접합을 포함할 수 있다. 도 3g에 도시된 대로, 캐리어 기판(302) 및 그 위에 형성된 구성요소(예를 들어, 메모리 스택(330) 및 이를 통하여 형성된 채널 구조(314))는 거꾸로 뒤집혀 있다. 아래를 향하는 접합 층(346)은, 일부 실시예에 따르면, 위를 향하는 접합 층(348)과, 즉 면대면 방식으로 접합되어서, 캐리어 기판(302)과 실리콘 기판(350) 사이에 접합 인터페이스(354)를 형성할 수 있다. 일부 실시예에서, 처리 공정, 예를 들어, 플라즈마 처리, 습식 처리, 및/또는 열처리가 접합 이전에 접합 표면에 적용된다. 접합 이후에, 접합 층(346)의 접합 접점 및 접합 층(348)의 접합 접점이 정렬되고 서로 접촉하여서, 메모리 스택(330) 및 이를 통과하여 형성된 채널 구조(314)는 주변 회로(352)보다 위에 있게 되면서 또한 주변 회로(352)에 전기적으로 연결될 수 있다.
방법(500)은, 도 5a에 도시된 대로, 제2 기판 및 희생 층이 채널 구조의 단부를 노출시키도록 제거되는 동작 514로 진행한다. 제거는 제2 기판의 이면(backside)에서부터 수행될 수 있다. 도 3h에 도시된 대로, 캐리어 기판(302) 및 희생 층(304)(도 3g에 도시됨)은 채널 구조(314)의 상단을 노출시키기 위해 이면에서부터 제거된다. 캐리어 기판(302)은 CMP, 그라인딩, 건식 식각, 및/또는 습식 식각을 사용하여 완전히 제거될 수 있다. 일부 실시예에서, 캐리어 기판(302)은 박리된다. 캐리어 기판(302)의 제거는 두께 균일성을 보장하기 위해 그것의 서로 다른 물질로 인해 아래에 있는 희생 층(304)에 의해 중지될 수 있다. 캐리어 기판(302)이 실리콘을 포함하고 희생 층(304)이 실리콘 산화물을 포함하는 일부 실시예에서, 캐리어 기판(302)은, 캐리어 기판(302)과 희생 층(304) 사이의 인터페이스에서 자동으로 정지될 수 있는 CMP를 사용하여 제거된다.
희생 층(304)은, 그 아래에 N형 도핑된 반도체 층(306)을 식각하지 않고, 불화수소산(hydrofluoric acid)과 같은 적절한 식각제를 사용한 습식 식각을 사용하여 또한 선택적으로 제거될 수 있다. 위에서 설명한 대로, 채널 구조(314)는 희생 층(304)을 넘어 캐리어 기판(302) 안으로 연장하지 않기 때문에, 캐리어 기판(302)의 제거는 채널 구조(314)에 영향을 미치지 않는다. 희생 층(304)의 제거는 채널 구조(314)의 상단을 노출시킬 수 있다. 채널 구조(314)가 희생 층(304) 안으로 연장하는 일부 실시예에서, 실리콘 산화물을 포함하는 희생 층(304)의 선택적 식각은 또한 N형 도핑된 반도체 층(306)의 상부 표면보다 위의 실리콘 산화물을 포함하는 차단 층(317)의 일부를 제거하지만, 저장 층(316)에 의해 둘러싸인 다른 층(예를 들어, 터널링 층(315)) 및 실리콘 질화물을 포함하는 저장 층(316)은 그대로 남아 있다.
방법(500)은, 도 5a에 도시된 대로, N형 도핑된 반도체 층과 인접하는 채널 구조의 일부가 반도체 플러그로 교체되는 동작 516으로 진행한다. 일부 실시예에서, N형 도핑된 반도체 층과 인접하는 채널 구조의 일부를 반도체 플러그로 교체하기 위해, N형 도핑된 반도체 층과 인접하는 메모리 필름의 일부가 제거되어 반도체 채널의 일부를 둘러싸는 리세스를 형성하고, 반도체 채널의 일부가 도핑되고, 폴리실리콘이, 도핑된 반도체 채널의 일부를 둘러싸면서 또한 접촉하는 반도체 플러그를 형성하기 위해 리세스 안에 증착된다.
도 3i에 도시된 대로, N형 도핑된 반도체 층(306)과 인접하는 저장 층(316)(도 3h에 도시됨)의 일부가 제거된다. 일부 실시예에서, 실리콘 질화물을 포함하는 저장 층(316)은 폴리실리콘을 포함하는 N형 도핑된 반도체 층(306)을 식각하지 않고서, 인산(phosphoric acid)과 같은 적절한 식각제로 습식 식각을 사용하여 선택적으로 제거된다. 저장 층(316)의 식각은 식각 시간 및/또는 식각 속도를 제어함으로써 제어될 수 있어서, 식각은 메모리 스택(330)에 의해 둘러싸인 저장 층(316)의 나머지에 계속하여 영향을 미치지 않도록 될 수 있다.
도 3j에 도시된 대로, 차단 층(317) 및 N형 도핑된 반도체 층(306)과 인접하는 터널링 층(315)의 일부가, N형 도핑된 반도체 층(306)과 인접하는 반도체 채널(318)의 상부를 둘러싸는 리세스(357)를 형성하기 위해 제거된다. 일부 실시예에서, 차단 층(317) 및 실리콘 산화물을 포함하는 터널링 층(315)은, N형 도핑된 반도체 층(306) 및 폴리실리콘을 포함하는 반도체 채널(318)을 식각하지 않고서, 불화수소산과 같은 적절한 식각제로 습식 식각을 사용하여 선택적으로 제거된다. 차단 층(317) 및 터널링 층(315)의 식각은 식각 시간 및/또는 식각 속도를 제어함으로써 제어될 수 있어서, 식각은, 메모리 스택(330)에 의해 둘러싸인 터널링 층(315) 및 차단 층(317)의 나머지에 계속하여 영향을 미치지 않도록 될 수 있다. 그 결과, 일부 실시예에 따르면, N형 도핑된 반도체 층(306)과 인접하는 채널 구조(314)의 메모리 필름(차단 층(317), 저장 층(316), 및 터널링 층(315)을 포함함)의 상부가 리세스(357)를 형성하기 위해 제거되고, 반도체 채널(318)의 상부 부분을 노출시킨다. 일부 실시예에서, 리세스(357)에 의해 노출된 반도체 채널(318)의 상부 부분은 그것의 전도성을 증가시키기 위해 도핑된다. 예를 들어, 경사 이온 주입 프로세스(tilted ion implantation process)는 원하는 도핑 농도로 임의의 적절한 불순물로 리세스(357)에 의해 노출된 반도체 채널(318)(예를 들어, 폴리실리콘을 포함함)의 상부를 도핑하기 위해 수행될 수 있다.
도 3k에 도시된 대로, 반도체 플러그(359)는, 반도체 채널(318)의 도핑된 상부 부분을 둘러싸면서 또한 접촉하는, 리세스(357)(도 3j에 도시됨) 내에 형성된다. 그 결과, 일부 실시예에 따르면, N형 도핑된 반도체 층(306)과 인접하는 채널 구조(314)의 상부 부분(도 3h에 도시됨)이 이에 의해 반도체 플러그(359)로 교체된다. 일부 실시예에서, 반도체 플러그(359)를 형성하기 위해, 폴리실리콘이, 리세스(357)를 채우기 위해, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 리세스(357) 안에 증착되고, N형 도핑된 반도체 층(306)의 상부 표면보다 위의 과잉 폴리실리콘을 제거하기 위한 CMP 공정이 이어진다. 일부 실시예에서, P, 또는 As, 또는 Sb와 같은 N형 불순물의 인시츄 도핑이 반도체 플러그(359)를 도핑하기 위해 폴리실리콘을 리세스(357) 안에 증착할 때 수행된다. 반도체 플러그(359) 및 N형 도핑된 반도체 층(306)이 폴리실리콘과 같은 동일한 물질을 포함할 수 있고 동일한 두께를 가질 수 있기 때문에(CMP 프로세스 후), 반도체 플러그(359)는 N형 도핑된 반도체 층(306)의 일부로 보일 수 있다. 그럼에도 불구하고, N형 도핑된 반도체 층(306)의 나머지(예를 들어, 도 3a에 도시됨)의 형성 이후 반도체 플러그(359)가 이후 공정에서 형성됨에 따라, 반도체 플러그(359)가 인시츄 도핑되는지 여부와 상관없이, 일부 실시예에 따르면, 반도체 플러그(359)의 도핑 농도는 N형 도핑된 반도체 층(306)의 나머지의 도핑 농도와 서로 다르다.
위에서 설명한 대로, N형 도핑된 반도체 층(306) 내의 반도체 플러그(359)는 채널 구조(314)의 측벽 SEG로서 작용할 수 있다. 높은 종횡비를 갖는 유전체 스택(308)을 통과하여 줄곧 연장하는 슬릿(320)(예를 들어, 도 3d에 도시됨)을 통한 식각 및 증착 프로세스에 의해 측벽 SEG를 형성하는 공지된 방법과 달리, 반도체 플러그(359)는, 캐리어 기판(302)이 제거되면 일단, 유전체 스택(308)/메모리 스택(330)의 반대쪽으로부터 형성될 수 있고, 이는 유전체 스택(308)/메모리 스택(330)의 레벨 및 슬릿(320)의 종횡비에 의해 영향을 받지 않는다. 슬릿(320)의 높은 종횡비에 의해 야기되는 문제를 회피함으로써, 제조 복잡성 및 비용이 감소될 수 있고, 수율이 증가될 수 있다. 또한, 수직 확장성(vertical scalability)(예를 들어, 유전체 스택(308)/메모리 스택(330)의 레벨의 증가)도 개선될 수 있다.
방법(500)은, 도 5a에 도시된 대로, 소스 접점이 메모리 스택보다 위에 형성되면서 또한 N형 도핑된 반도체 층과 접촉하는 동작 518로 진행한다. 도 3l에 도시된 대로, 하나 이상의 ILD 층(356)이 N형 도핑된 반도체 층(306)의 상에 형성된다. ILD 층(356)은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 N형 도핑된 반도체 층(306)의 상부 표면 상에 유전 물질을 증착함으로써 형성될 수 있다. 소스 접점 개구(source contact opening)(358)는 ILD 층(356)을 통하여 N형 도핑된 반도체 층(306)으로 형성될 수 있다. 일부 실시예에서, 소스 접점 개구(358)는 RIE와 같은, 습식 식각 및/또는 건식 식각을 사용하여 형성된다. 일부 실시예에서, 소스 접점 개구(358)는 N형 도핑된 반도체 층(306)의 상부 부분 안으로 더 연장한다. ILD 층(356)을 통한 식각 프로세스는 N형 도핑된 반도체 층(306)의 일부를 계속해서 식각할 수 있다. 일부 실시예에서, 별도의 식각 프로세스가, ILD 층(356)을 통한 식각 후에 N형 도핑된 반도체 층(306)의 일부를 식각하기 위해 사용된다.
도 3m에 도시된 대로, 소스 접점(364)은 N형 도핑된 반도체 층(306)의 이면에서 소스 접점 개구(358)(도 3l에 도시됨) 내에 형성된다. 소스 접점(364)은, 일부 실시예에 ,따라 메모리 스택(330)보다 위에 있으면서 또한 N형 도핑된 반도체 층(306)과 접촉한다. 일부 실시예에서, 하나 이상의 전도성 물질은, 접착 층(adhesive layer)(예를 들어, TiN) 및 도체 층(conductor layer)(예를 들어, W)를 갖는 소스 접점 개구(358)를 채우기 위해, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 소스 접점 개구(358) 안으로 증착된다. CMP와 같은 평탄화 프로세스는, 과잉 전도성 물질을 제거하기 위해 이후 수행될 수 있어서, 소스 접점(364)의 상부 표면이 ILD 층(356)의 상부 표면과 동일한 높이가 될 수 있다.
방법(500)은, 도 5a에 도시된 대로, 상호연결 층이 소스 접점보다 위에 그리고 소스 접점과 접촉하도록 형성되는 동작 520으로 진행한다. 일부 실시예에서, 접점이 N형 도핑된 반도체 층을 통과하여 그리고 상호연결 층과 접촉하도록 형성되어서, N형 도핑된 반도체 층은 소스 접점 및 상호연결 층을 통과하여 접점과 전기적으로 연결된다.
도 3n에 도시된 대로, 재분배 층(370)은 소스 접점(364)보다 위에 그리고 소스 접점(364)와 접촉하여 형성된다. 일부 실시예에서, 재분배 층(370)은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 적절한 프로세스, 또는 그들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 ILD 층(356) 및 소스 접점(364)의 상부 표면 상에, Al과 같은 전도성 물질을 증착함으로써 형성된다. 패시베이션 층(372)은 재분배 층(370) 위에 형성될 수 있다. 일부 실시예에서, 패시베이션 층(372)은, ALD, 또는 CVD, 또는 PVD 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, 실리콘 질화물과 같은 유전 물질을 증착함으로써 형성된다. ILD 층(356), 재분배 층(370), 및 패시베이션 층(372)을 포함하는 상호연결 층(376)은, 일부 실시예에 따라, 이에 의해 형성된다.
도 3l에 도시된 대로, ILD 층(356) 및 N형 도핑된 반도체 층(306)을 통과하여 각각 연장하는 접점 개구(360, 361)가 형성된다. 일부 실시예에서, 접점 개구(360, 361)는 습식 식각 및/또는 RIE와 같은 건식 식각을 사용하여, ILD 층(356) 및 N형 도핑된 반도체 층(306)을 통과하여 형성된다. 일부 실시예에서, 접점 개구(360, 361)는 주변 접점(338, 340)과 정렬되도록 리소그래피를 사용하여 각각 패터닝된다. 접점 개구(360, 361)의 식각은 주변 접점(338, 340)를 노출시키기 위해 주변 접점(338, 340)의 상단에서 멈출 수 있다. 도 3l에 도시된 대로, 스페이서(362)는, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 N형 도핑된 반도체 층(306)을 전기적으로 분리하기 위해 접점 개구(360 및 361)의 측벽을 따라 형성된다. 일부 실시예에서, 소스 접점 개구(358)의 식각은 스페이서(362)의 형성 이후에 수행되어서, 스페이서(362)는, 소스 접점(364) 및 N형 도핑된 반도체 사이의 접촉 면적을 증가시기 위해 소스 접점 개구(358)의 측벽을 따라 형성되지 않는다.
도 3m에 도시된 대로, 접점(366 및 368)은 N형 도핑된 반도체 층(306)의 이면에서 접점 개구(360 및 361)(도 3l에 도시됨) 내에 각각 형성된다. 접점(366 및 368)는, 일부 실시예에 따르면, ILD 층(356) 및 N형 도핑된 반도체 층(306)을 통과하여 수직으로 연장한다. 접점(366, 368) 및 소스 접점(364)은 증착 프로세스의 횟수를 줄이기 위해 동일한 증착 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 하나 이상의 전도성 물질은, 접착 층(예를 들어, TiN) 및 도체 층(예를 들어, W)을 갖는 접점 개구(360 및 361)을 채우기 위해, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 접점 개구(360 및 361) 안에 증착된다. CMP와 같은 평탄화 프로세스는, 과잉 전도성 물질을 제거하기 위해 이후 수행될 수 있어서, 접점(366, 368)의 상부 표면(및 소스 접점(364)의 상부 표면)이 ILD 층(356)의 상부 표면과 동일한 높이가 될 수 있다. 일부 실시예에서, 접점 개구(360, 361)가 주변 접점(338, 340)과 각각 정렬됨에 따라, 접점(366, 368)도 각각 주변 접점(338, 340)보다 위에 있으면서 또한 주변 접점과 접촉한다.
도 3n에 도시된 대로, 재분배 층(370)은 또한 접점(366)보다 위에 있으면서 또한 접점(366)과 접촉하도록 형성된다. 결과적으로, N형 도핑된 반도체 층(306)은 소스 접점(364), 상호연결 층(376)의 재분배 층(370), 및 접점(366)를 통하여 주변 접점(338)에 전기적으로 연결될 수 있다. 일부 실시예에서, N형 도핑된 반도체 층(306)은 소스 접점(364), 상호연결 층(376), 접점(366), 주변 접점(338), 및 접합 층(346 및 348)을 통하여 주변 회로(352)에 전기적으로 연결된다.
도 3n에 도시된 대로, 접촉 패드(374)는 접점(368)보다 위에 있으면서 또한 접점(368)과 접촉하도록 형성된다. 일부 실시예에서, 접점(368)을 덮는 패시베이션 층(372)의 일부는, 접촉 패드(374)를 형성하기 위해, 그 아래에 재분배 층(370)의 일부를 노출시키기 위해 습식 식각 및/또는 건식 식각에 의해 제거된다. 그 결과, 패드-아웃(pad-out)을 위한 접촉 패드(374)는 접점(368), 주변 접점(340), 및 접합 층(346, 348)을 통하여 주변 회로(352)에 전기적으로 연결될 수 있다.
방법(500)에서 전술한 제2 기판, 희생 층, 및 N형 도핑된 반도체 층은, 방법(501)과 관련하여 아래에서 설명되는, 핸들링 층(handling layer), 매립 산화물 층(buried oxide layer)("BOX" 층으로도 알려짐), 및 소자 층(device layer)을 포함하는 SOI 웨이퍼로 교체될 수 있음이 이해된다. 방법(500)과 방법(501) 사이의 유사한 동작의 세부사항은 설명의 편의를 위해 반복되지 않을 수 있다. 도 5b를 참조하면, 방법(501)은 주변 회로가 제1 기판 상에 형성되는 동작 502에서 시작한다. 제1 기판은 실리콘 기판일 수 있다.
방법(501)은, 도 5b에 도시된 대로, SOI 웨이퍼의 소자 층이 N형 불순물로 도핑되는 동작 503으로 진행한다. SOI 웨이퍼는 핸들링 층, 매립 산화물 층, 및 소자 층을 포함할 수 있다. 일부 실시예에서, 매립 산화물 층은 실리콘 산화물을 포함하고, 소자 층은 단결정 실리콘을 포함한다. 도 3a에 도시된 대로, SOI 웨이퍼(301)는 핸들링 층(302)(상기 방법(500)의 위의 설명에서 캐리어 기판(302)에 대응함), 매립 산화물 층(304)(희생 층(304)에 대응함), 및 소자 층(306)(N형 도핑된 반도체 층(306)에 대응함)을 포함한다. 소자 층(306)은 N형 도핑된 소자 층(306)이 되도록 이온 주입 및/또는 열 확산을 사용하여 P, 또는 As, 또는 Sb와 같은 N형 불순물로 도핑될 수 있다. 캐리어 기판(302), 희생 층(304), 및 N형 도핑된 반도체 층(306)에 관한 상기 설명은, 아래의 방법(501)을 더 잘 이해하기 위해, SOI 웨이퍼(301)의 핸들링 층(302), 매립 산화물 층(304), 및 도핑된 소자 층(306)에 각각 유사하게 적용될 수 있고, 따라서 설명의 편의를 위해 반복되지 않는다는 것이 이해된다.
방법(501)은, 도 5b에 도시된 대로, 유전체 스택이 SOI 웨이퍼의 도핑된 소자 층 상에 형성되는 동작 505로 진행한다. 유전체 스택은 인터리빙된 스택 유전 층 및 스택 희생 층을 포함할 수 있다. 방법(501)은, 도 5b에 도시된 대로, 유전체 스택 및 도핑된 소자 층을 통과하여 수직으로 연장하는 채널 구조가 형성되는 동작 507으로 진행한다. 일부 실시예에서, 채널 구조를 형성하기 위해, 매립 산화물 층에서 멈추는, 유전체 스택 및 도핑된 소자 층을 통과하여 수직으로 연장하는 채널 홀이 형성되고, 메모리 필름 및 반도체 채널이 채널 홀의 측벽을 따라 이어서 증착된다. 방법(501)은, 도 5b에 도시된 대로, 유전체 스택이 메모리 스택으로 교체되어서, 채널 구조가 메모리 스택 및 도핑된 소자 층을 통과하여 수직으로 연장하는 동작 508로 진행한다. 일부 실시예에서, 유전체 스택을 메모리 스택으로 교체하기 위해, 유전체 스택을 통과하여 수직으로 연장하는 개구가 식각되고 도핑된 소자 층에서 멈추고, 스택 희생 층은 인터리빙된 스택 유전 층 및 스택 전도 층을 포함하는 메모리 스택을 형성하기 위해 개구를 통하여 스택 전도 층으로 교체된다. 방법(501)은, 도 5b에 도시된 대로, 메모리 스택을 통과하여 수직으로 연장하는 절연 구조가 형성되는 동작 510으로 진행한다. 일부 실시예에서, 절연 구조를 형성하기 위해, 메모리 스택을 형성한 후, 하나 이상의 유전 물질이 개구를 채우기 위해 개구 안에 증착된다.
방법(501)은, 도 5b에 도시된 대로, 제1 기판과 SOI 웨이퍼가 면대면 방식으로 접합되어서, 메모리 스택이 주변 회로보다 위에 있는 동작 513으로 진행한다. 접합은 하이브리드 접합을 포함할 수 있다. 방법(501)은, 도 5b에 도시된 대로, SOI 웨이퍼의 핸들 층 및 매립 산화막 층이 채널 구조의 단부를 노출시키기 위해 제거되는 동작 515로 진행한다. 방법(501)은, 도 5b에 도시된 대로, 도핑된 소자 층과 인접하는 채널 구조의 일부가 반도체 플러그로 교체되는 동작 517으로 진행한다. 일부 실시예에서, 도핑된 소자 층과 인접하는 채널 구조의 일부를 반도체 플러그로 교체하기 위해, 도핑된 소자 층과 인접하는 메모리 필름의 일부가 반도체 채널의 일부를 둘러싸는 리세스를 형성하도록 식각되고, 반도체 채널의 일부가 도핑되고, 폴리실리콘이, 도핑된 반도체 채널의 일부를 둘러싸면서 또한 접촉하는 반도체 플러그를 형성하기 위해 리세스 안에 증착된다.
방법(501)은, 도 5b에 도시된 대로, 메모리 스택보다 위에 있으면서 또한 도핑된 소자 층과 접촉하는 소스 접점이 형성되는 동작 519로 진행한다. 방법(501)은, 도 5b에 도시된 대로, 소스 접점보다 위에 있으면서 또한 소스 접점과 접촉하는 상호연결 층이 형성되는 동작 520으로 진행한다. 일부 실시예에서, 접점이 도핑된 소자 층을 통하여 그리고 상호연결 층과 접촉하여 형성되어서, 도핑된 소자 층은 소스 접점 및 상호연결 층을 통하여 접점과 전기적으로 연결될 수 있다.
도 4a 내지 도 4o는 본 개시의 일부 실시예에 따른, 다른 예시적인 3D 메모리 소자를 형성하기 위한 제조 공정을 도시한다. 도 6a는 본 개시의 일부 실시예에 따른 다른 예시적인 3D 메모리 소자를 형성하기 위한 방법(600)의 흐름도를 도시한다. 도 6b는 본 개시의 일부 실시예에 따른 다른 예시적인 3D 메모리 소자를 형성하기 위한 다른 방법(601)의 흐름도를 도시한다. 도 4a 내지 도 4o, 도 6a, 및 도 6b에 도시된 3D 메모리 소자의 예시는 도 2에 도시된 3D 메모리 소자(200)를 포함한다. 도 4A-4O, 도 6a, 및 도 6b가 함께 설명된다. 방법 600 및 601에 도시된 동작은 완전하지 않으며 다른 동작이 예시된 동작 중 임의의 것의 이전, 또는 이후, 또는 그 사이에 수행될 수 있음이 이해된다. 게다가, 일부 동작은 동시에 수행될 수도 있고, 또는 도 6a 및 도 6b에 도시된 것과 다른 순서로 수행될 수도 있다.
도 6a을 참조하면, 방법(600)은 주변 회로가 제1 기판 상에 형성되는 동작 602에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 도 4g에 도시된 대로, 복수의 트랜지스터가, 포토리소그래피, 식각, 박막 증착, 열 성장, 주입, CMP, 및 임의의 다른 적절한 프로세스를 포함하지만 이에 제한되지 않는 복수의 프로세스를 사용하여 실리콘 기판(450) 상에 형성된다. 일부 실시예에서, 도핑된 영역(도시되지 않음)은, 이온 주입 및/또는 열 확산에 의해 실리콘 기판(450) 내에 형성된다. 이는, 예를 들어, 트랜지스터의 소스 영역 및/또는 드레인 영역으로서 기능한다. 일부 실시예에서, 아이솔레이션 영역(예를 들어, STI)은 또한 습식 식각 및/또는 건식 식각 및 박막 증착에 의해 실리콘 기판(450) 내에 형성된다. 트랜지스터는 실리콘 기판(450) 상에 주변 회로(452)를 형성할 수 있다.
도 4g에 도시된 대로, 접합 층(448)은 주변 회로(452)보다 위에 형성된다. 접합 층(448)은 주변 회로(452)에 전기적으로 연결된 접합 접점을 포함한다. 접합 층(448)을 형성하기 위해, ILD 층은 CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 증착되고; ILD 층을 통과하는 접합 접점은 습식 식각 및/또는 건식 식각, 예를 들어 RIE를 사용하여 형성되며, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스가 이어진다.
메모리 스택 및 N-웰을 갖는 P형 도핑된 반도체 층을 통과하여 수직으로 연장하는 채널 구조가 제2 기판보다 위에 형성될 수 있다. 방법(600)은, 도 6a에 도시된 대로, 제2 기판 상의 희생 층, 희생 층 상의 N-웰을 갖는 P형 도핑된 반도체 층, 및 P형 도핑된 반도체 층 상의 유전체 스택이 이어서 형성되는 동작 604로 진행한다. 제2 기판은 실리콘 기판일 수 있다. 제2 기판이 최종 제품으로부터 제거될 것이기 때문에, 제2 기판은, 제2 기판의 비용을 줄이기 위한, 몇 가지 예를 들면, 유리, 사파이어, 플라스틱, 실리콘과 같은 임의의 적절한 물질로 만들어진 더미 웨이퍼의 일부, 예를 들어, 캐리어 기판일 수 있다. 일부 실시예에서, 기판은 캐리어 기판이고, 희생 층은 유전 물질을 포함하고, P형 도핑된 반도체 층은 폴리실리콘을 포함하고, 유전체 스택은 인터리빙된 스택 유전 층 및 스택 희생 층을 포함한다. 일부 실시예에서, 스택 유전 층 및 스택 희생 층은 유전체 스택을 형성하기 위해 P형 도핑된 반도체 층 상에 교대로 증착된다. 일부 실시예에서, 유전체 스택을 형성하기 전에, P형 도핑된 반도체 층의 일부가 N-웰을 형성하기 위해 N형 불순물로 도핑된다.
도 4a에 도시된 대로, 희생 층(404)이 캐리어 기판(402) 상에 형성되고, P형 도핑된 반도체 층(406)이 희생 층(404) 상에 형성된다. P형 도핑된 반도체 층(406)은 B, 또는 Ga, 또는 Al과 같은 P형 불순물(들)로 도핑된 폴리실리콘을 포함할 수 있다. 희생 층(404)은 나중에 선택적으로 제거될 수 있고 P형 도핑된 반도체 층(406)의 물질과 서로 다른, 임의의 적절한 희생 물질을 포함할 수 있다. 일부 실시예에서, 희생 층(404)은 실리콘 산화물 또는 실리콘 질화물과 같은 유전 물질을 포함한다. 희생 층(404)을 형성하기 위해, 실리콘 산화물 또는 실리콘 질화물이 일부 실시예에 따라, CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 캐리어 기판(402) 상에 증착된다. 일부 실시예에서, P형 도핑된 반도체 층(406)을 형성하기 위해, 폴리실리콘이 CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스를 사용하여 희생 층(404) 상에 증착되고, 그에 이어서 이온 주입 및/또는 열 확산을 사용하여, B, 또는 Ga, 또는 Al과 같은 P형 불순물(들)로, 증착된 폴리실리콘이 도핑된다. 일부 실시예에서, P형 도핑된 반도체 층(406)을 형성하기 위해, B, 또는 Ga, 또는 Al과 같은 P형 불순물의 인시츄 도핑이 희생 층(404) 상에 폴리실리콘을 증착할 때 수행된다.
도 4a에 도시된 대로, P형 도핑된 반도체 층(406)의 일부가, P형 도핑된 반도체 층(406) 내에 N-웰(407)을 형성하기 위해, P, 또는 As, 또는 Sb와 같은 N형 불순물(들)로 도핑된다. 일부 실시예에서, N-웰(407)은 이온 주입 및/또는 열 확산을 사용하여 형성된다. 이온 주입 및/또는 열 확산 프로세스는, P형 도핑된 반도체 층(406)의 전체 두께 또는 그것의 일부를 통하여 N-웰(407)의 두께를 제어하도록 제어될 수 있다.
도 4b에 도시된 대로, 제1 유전 층(여기서 "스택 희생 층"(412)으로 지칭됨) 및 제2 유전 층(여기서 "스택 유전 층"(410)으로 지칭됨과 함께, 여기서 "유전 층 쌍"으로 지칭됨)의 복수의 쌍을 포함하는 유전체 스택(408)이 P형 도핑된 반도체 층(406) 상에 형성된다. 유전체 스택(408)은, 일부 실시예에 따르면, 인터리빙된 스택 희생 층(412) 및 스택 유전 층(410)을 포함한다. 스택 유전 층(410) 및 스택 희생 층(412)은 대안으로 유전체 스택(408)을 형성하기 위해 캐리어 기판(402)보다 위의 P형 도핑된 반도체 층(406) 상에 증착될 수 있다. 일부 실시예에서, 각 스택 유전 층(410)은 실리콘 산화물의 층을 포함하고, 각 스택 희생 층(412)은 실리콘 질화물의 층을 포함한다. 유전체 스택(408)은 CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 도 4b에 도시된 대로, 계단 구조가 유전체 스택(408)의 에지 상에 형성될 수 있다. 계단 구조는 캐리어 기판(402)을 향하는 유전체 스택(408)의 유전 층 쌍에 대해 복수의 소위 "트림 식각(trim-etch)" 사이클을 수행함으로써 형성될 수 있다. 유전체 스택(408)의 유전 층 쌍에 적용되는 반복된 트림-식각 사이클로 인해, 유전체 스택(408)은, 도 4b에 도시된 대로, 하나 이상의 경사진 에지 및 하부 유전 층보다 짧은, 상부 유전 층 쌍을 가질 수 있다.
방법(600)은, 도 6a에 도시된 대로, 유전체 스택 및 P형 도핑된 반도체 층을 통과하여 수직으로 연장하는 채널 구조가 형성되는 동작 606으로 진행한다. 일부 실시예에서, 채널 구조를 형성하기 위해, 희생 층에서 멈추는, 유전체 스택 및 P형 도핑된 반도체 층을 통과하여 수직으로 연장하는 채널 홀은, 식각되고, 메모리 필름 및 반도체 채널이 채널 홀의 측벽을 따라 이어서 증착된다.
도 4b에 도시된 대로, 채널 홀은 유전체 스택(408) 및 P형 도핑된 반도체 층(406)을 통과하여 수직으로 연장하는 개구이다. 일부 실시예에서, 복수의 개구가 형성되어서, 각 개구는 이후의 프로세스에서 개별 채널 구조(414)를 성장시키기 위한 위치가 되도록 한다. 일부 실시예에서, 채널 구조(414)의 채널 홀을 형성하기 위한 제조 공정은는 DRIE와 같은 습식 식각 및/또는 건식 식각을 포함한다. 희생 층(404)은 서로 다른 채널 홀들 사이의 가우징 변동을 제어하기 위해 식각 정지 층으로서 작용할 수 있다. 예를 들어, 채널 홀의 식각은 캐리어 기판(402) 안으로 더 확장하지 않고 희생 층(404)에 의해 중단될 수 있다. 즉, 각 채널 홀의 하단(및 대응하는 채널 구조(414))은, 일부 실시예에 따르면, 희생 층(404)의 상부 표면과 하부 표면 사이에 있다.
도 4b에 도시된 대로, 차단 층(417), 저장 층(416), 및 터널링 층(415)을 포함하는 메모리 필름과 반도체 채널(418)이 채널 홀의 측벽 및 하부 표면을 따라 이 순서대로 이어서 형성된다. 일부 실시예에서, 차단 층(417), 저장 층(416), 및 터널링 층(415)은, 메모리 필름을 형성하기 위해, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 이 순서대로 채널 홀의 측벽 및 바닥 표면을 따라 먼저 증착된다. 반도체 채널(418)은, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 터널링 층(415)의 상에, 폴리실리콘(예를 들어, 도핑되지 않은 폴리실리콘)과 같은 반도체 물질을 증착함으로써 이후 형성될 수 있다. 일부 실시예에서, 제1 실리콘 산화물 층, 실리콘 질화물 층, 제2 실리콘 산화물 층, 및 폴리실리콘 층("SONO" 구조)은, 메모리 필름 및 반도체 채널(418)의 차단 층(417), 저장 층(416), 및 터널링 층(415)을 형성하기 위해 이어서 증착된다.
도 4b에 도시된 대로, 캡핑 층이 (예를 들어, 에어 갭 없이 또는 에어 갭과 함께) 채널 홀을 완전히 또는 부분적으로 채우기 위해 채널 홀의 내에 그리고 반도체 채널(418)의 위에 형성된다. 캡핑 층은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 실리콘 산화물과 같은 유전 물질을 증착함으로써 형성될 수 있다. 채널 플러그는 이후 채널 홀의 상부 부분에 형성될 수 있다. 일부 실시예에서, 유전체 스택(408)의 상부 표면 상에 있는, 메모리 필름, 반도체 채널(418), 및 캡핑 층의 일부가 제거되고 CMP, 습식 식각, 및/또는 건식 식각에 의해 평탄화된다. 리세스(recess)는 이후 반도체 채널(418)의 부분 및 채널 홀의 상부 부분의 캡핑 층을 습식 식각 및/또는 건조 식각함으로써 채널 홀의 상부 부분에 형성될 수 있다. 채널 플러그는 이후, CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 리세스 안에, 폴리실리콘과 같은 반도체 물질을 증착함으로써 형성될 수 있다. 채널 구조(414)는 이에 의해 유전체 스택(408) 및 P형 도핑된 반도체 층(406)을 통과하여 형성된다. 각 채널 홀의 식각이 희생 층(404)에 의해 중단되는 깊이에 의존하여, 채널 구조(414)는 희생 층(404) 안으로 더 연장하거나 또는 희생 층(404)과 P형 도핑된 반도체 층(406) 사이의 인터페이스에서 중단될 수 있다. 그럼에도 불구하고, 채널 구조(414)는 캐리어 기판(402) 안으로 더 확장되지 않을 수 있다.
방법(600)은, 도 6a에 도시된 대로, 유전체 스택이, 예를 들어, 소위 "게이트 교체" 프로세스를 사용하여 메모리 스택으로 교체되어서, 채널 구조는 메모리 스택 및 P형 도핑된 반도체 층을 통과하여 수직으로 연장할 수 있는, 동작 608로 진행한다. 일부 실시예에서, 유전체 스택을 메모리 스택으로 교체하기 위해, P형 도핑된 반도체 층에서 멈추고 유전체 스택을 통과하여 수직으로 연장하는 개구가 식각되고, 스택 희생 층은, 인터리빙된 스택 유전 층 및 스택 전도 층을 포함하는 메모리 스택을 형성하기 위해 개구를 통하여 스택 전도 층으로 교체된다.
도 4c에 도시된 대로, 슬릿(420)은 유전체 스택(408)을 통과하여 수직으로 연장하고 P형 도핑된 반도체 층(406)에서 멈추는 개구이다. 일부 실시예에서, 슬릿(420)을 형성하기 위한 제조 공정은는 DRIE와 같은 습식 식각 및/또는 건식 식각을 포함한다. 슬릿(420)은, 도 4c에 도시된 대로, N-웰(407)과 측방향으로 정렬되지만. 슬릿(420)은 다른 예시에서 N-웰(407)과 측방향으로 정렬되지 않을 수 있다는 것이 이해된다. 게이트 교체는 이후 유전체 스택(408)을 메모리 스택(430)(도 4e에 도시됨)으로 교체하기 위해 슬릿(420)을 통하여 수행될 수 있다.
도 4d에 도시된 대로, 측방향 리세스(422)는 슬릿(420)을 통하여 스택 희생 층(412)(도 4c에 도시됨)을 제거함으로써 먼저 형성된다. 일부 실시예에서, 스택 희생 층(412)은 슬릿(420)을 통하여 식각제를 적용함으로써 제거되고, 스택 유전 층(410) 사이에 인터리빙된 측방향 리세스(422)를 생성한다. 식각제는 유전 층(410)을 적층하기 위해 희생 층(412)을 선택적으로 식각하는 임의의 적절한 식각제를 포함할 수 있다.
도 4e에 도시된 대로, 스택 전도 층(428)(게이트 전극 및 접착 층 포함함)은 슬릿(420)을 통하여 측방향 리세스(422)(도 4d에 도시됨) 안에 증착된다. 일부 실시예에서, 게이트 유전 층(432)은 스택 전도 층(428)의 이전에 측방향 리세스(422)에 증착되어서, 스택 전도 층(428)이 게이트 유전 층(432) 상에 증착될 수 있다. 금속 층과 같은 스택 전도 층(428)은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 증착될 수 있다. 일부 실시예에서, 고유전율 유전 층과 같은 게이트 유전 층(432)은 측벽을 따라 그리고 슬릿(420)의 하부에도 형성된다. 인터리빙된 스택 전도 층(428) 및 스택 유전 층(410)을 포함하는 메모리 스택(430)이, 일부 실시예에 따라, (도 4d에 도시된) 유전체 스택(408)을 교체하며, 이에 의해 형성된다.
방법(600)은, 도 6a에 도시된 대로, 메모리 스택을 통과하여 수직으로 연장하는 절연 구조가 형성되는 동작 610으로 진행한다. 일부 실시예에서, 절연 구조를 형성하기 위해, 메모리 스택을 형성한 후, 하나 이상의 유전 물질이 개구를 채우기 위해 개구 안에 증착된다. 도 4e에 도시된 대로, 메모리 스택(430)을 통과하여 수직으로 연장하는 절연 구조(436)가 형성되rh, P형 도핑된 반도체 층(406)의 상부 표면에서 정지한다. 절연 구조(436)는, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은, 하나 이상의 박막 증착 프로세스를 사용하여, (에어 갭을 갖거나 또는 갖지 않는) 슬릿(320)을 완전히 또는 부분적으로 채우기 위해, 실리콘 산화물과 같은, 하나 이상의 유전 물질을 증착하여 형성될 수 있다. 일부 실시예에서, 절연 구조(436)는 게이트 유전 층(432)(예를 들어, 고유전율 유전체를 포함함) 및 유전체 캡핑 층(434)(예를 들어, 실리콘 산화물을 포함함)을 포함한다.
도 4f에 도시된 대로, 절연 구조(436)의 형성 후에, 채널 로컬 접점(444) 및 워드 라인 로컬 접점(442)을 포함하는 로컬 접점과, 주변 접점(438, 439, 440)이 형성된다. 로컬 유전 층은 메모리 스택(430)의 상부에, CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, 실리콘 산화물 또는 실리콘 질화물과 같은 유전 물질을 증착함으로써 형성될 수 있다. 채널 로컬 접점(444), 워드 라인 로컬 접점(442), 및 주변 접점(438, 439, 440)은 습식 식각 및/또는 건식 식각, 예를 들어, RIE를 사용하여 로컬 유전 층(및 임의의 다른 ILD 층)을 통하여 접점 개구를 식각함으로써 형성될 수 있고, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 전도성 물질로 접점 개구를 채우는 것이 이어진다.
도 4f에 도시된 대로, 접합 층(446)은 채널 로컬 접점(444), 워드 라인 로컬 접점(442), 및 주변 접점(438, 439, 440)보다 위에 형성된다. 접합 층(446)은 채널 로컬 접점(444), 워드 라인 로컬 접점(442), 및 주변 접점(438, 439, 440)에 전기적으로 연결된 접합 접점을 포함한다. 접합 층(446)을 형성하기 위해, ILD 층이 CVD, 또는 PVD, 또는 ALD, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 증착되고, 접합 접점은 습식 식각 및/또는 건식 식각, 예를 들어, RIE를 사용하여 ILD 층을 통하여 형성되고, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스가 이어진다.
방법(600)은, 도 6a에 도시된 대로, 제1 기판과 제2 기판이 면대면 방식으로 접합되어서, 메모리 스택이 주변 회로보다 위에 있는 동작 612로 진행한다. 접합은 하이브리드 접합을 포함할 수 있다. 도 4g에 도시된 대로, 캐리어 기판(402) 및 그 위에 형성된 구성요소(예를 들어, 메모리 스택(430) 및 이를 통하여 형성된 채널 구조(414))는 거꾸로 뒤집혀 있다. 아래를 향하는 접합 층(446)은, 일부 실시예에 따르면, 위를 향하는 접합 층(448)과, 즉 면대면 방식으로 접합되어, 캐리어 기판(402)과 실리콘 기판(450) 사이에 접합 인터페이스(454)을 형성할 수 있다. 일부 실시예에서, 처리 공정, 예를 들어, 플라즈마 처리, 습식 처리, 및/또는 열처리가 접합 전에 접합 표면에 적용된다. 접합 이후에, 접합 층(446)의 접합 접점과 접합 층(448)의 접합 접점이 정렬되고 서로 접촉하여서, 메모리 스택(430) 및 이를 통과하여 형성된 채널 구조(414)는 주변 회로(452)보다 위에 있게 되면서 또한 주변 회로(452)에 전기적으로 연결될 수 있다.
방법(600)은, 도 6a에 도시된 대로, 제2 기판 및 희생 층이 채널 구조의 단부가 노출시키도록 제거되는 동작 614로 진행한다. 제거는 제2 기판의 이면에서부터 수행될 수 있다. 도 4h에 도시된 대로, 캐리어 기판(402) 및 희생 층(404)(도 4g에 도시됨)은 채널 구조(414)의 상단을 노출시키기 위해 이면에서부터 제거된다. 캐리어 기판(402)은, CMP, 그라인딩, 건식 식각, 및/또는 습식 식각을 사용하여 완전히 제거될 수 있다. 일부 실시예에서, 캐리어 기판(402)은 박리된다. The removal of carrier 기판 402 can be stopped by sacrificial layer 404 underneath due to the 서로 다른 materials thereof to ensure 두께 균일도. 캐리어 기판(402)의 제거는 두께 균일성을 보장하기 위해 그것의 서로 다른 물질로 인해 아래에 있는 희생 층(404)에 의해 중지될 수 있다. 캐리어 기판(402)이 실리콘을 포함하고 희생 층(304)이 실리콘 산화물을 포함하는 일부 실시예에서, 캐리어 기판(402)은, 캐리어 기판(402)과 희생 층(404) 사이의 인터페이스에서 자동으로 정지될 수 있는 CMP를 사용하여 제거된다.
희생 층(404)은 그 아래에 P형 도핑된 반도체 층(406)을 식각하지 않고, 불화수소산과 같은 적절한 식각제를 사용한 습식 식각을 사용하여 선택적으로 제거될 수도 있다. 위에서 설명한 대로, 채널 구조(414)는 희생 층(404)을 넘어 캐리어 기판(402) 안으로 연장하지 않기 때문에, 캐리어 기판(402)의 제거는 채널 구조(414)에 영향을 미치지 않는다. 희생 층(404)의 제거는 채널 구조(414)의 상단을 노출시킬 수 있다. 채널 구조(414)가 희생 층(404) 안으로 연장하는 일부 실시예에서, 실리콘 산화물을 포함하는 희생 층(404)의 선택적 식각은 또한 P형 도핑된 반도체 층(406)의 상부 표면보다 위의 실리콘 산화물을 포함하는 차단 층(417)의 일부를 제거하지만, 저장 층(416)에 의해 둘러싸인 다른 층(예를 들어, 터널링 층(415)) 및 실리콘 질화물을 포함하는 저장 층(416)은 그대로 남아 있다.
방법(600)은, 도 6a에 도시된 대로, P형 도핑된 반도체 층과 인접하는 채널 구조의 일부가 반도체 플러그로 교체되는 동작 616으로 진행한다. 일부 실시예에서, P형 도핑된 반도체 층과 인접하는 채널 구조의 일부를 반도체 플러그로 교체하기 위해, P형 도핑된 반도체 층과 인접하는 메모리 필름의 일부가 제거되어 반도체 채널의 일부를 둘러싸는 리세스를 형성하고, 반도체 채널의 일부가 도핑되고, 폴리실리콘이, 도핑된 반도체 채널의 일부를 둘러싸면서 또한 접촉하는 반도체 플러그를 형성하기 위해 리세스 안에 증착된다.
도 4i에 도시된 대로, P형 도핑된 반도체 층(406)과 인접하는 저장 층(416)(도 4h에 도시됨)의 일부가 제거된다. 일부 실시예에서, 실리콘 질화물을 포함하는 저장 층(416)은 폴리실리콘을 포함하는 P형 도핑된 반도체 층(406)을 식각하지 않고, 인산과 같은 적절한 식각제로 습식 식각을 사용하여 선택적으로 제거된다. 저장 층(416)의 식각은 식각 시간 및/또는 식각 속도를 제어함으로써 제어될 수 있어서, 식각은 메모리 스택(430)에 의해 둘러싸인 저장 층(416)의 나머지에 계속하여 영향을 미치지 않도록 될 수 있다.
도 4j에 도시된 대로, 차단 층(417) 및 P형 도핑된 반도체 층(406)과 인접하는 터널링 층(415)의 일부가, P형 도핑된 반도체 층(406)과 인접하는 반도체 채널(418)의 상부를 둘러싸는 리세스(457)를 형성하기 위해 제거된다. 일부 실시예에서, 차단 층(417) 및 실리콘 산화물을 포함하는 터널링 층(415)은, P형 도핑된 반도체 층(406) 및 폴리실리콘을 포함하는 반도체 채널(418)을 식각하지 않고서, 불화수소산과 같은 적절한 식각제로 습식 식각을 사용하여 선택적으로 제거된다. 차단 층(417) 및 터널링 층(415)의 식각은 식각 시간 및/또는 식각 속도를 제어함으로써 제어될 수 있어서, 식각은, 메모리 스택(430)에 의해 둘러싸인 차단 층(417) 및 터널링 층(415)의 나머지에 계속 영향을 미치지 않도록 될 수 있다. 그 결과, 일부 실시예에 따르면, P형 도핑된 반도체 층(406)과 인접하는 채널 구조(414)의 메모리 필름(차단 층(417), 저장 층(416), 및 터널링 층(415)을 포함함)의 상부가 리세스(457)를 형성하기 위해 제거되고, 반도체 채널(418)의 상부 부분을 노출시킨다. 일부 실시예에서, 리세스(457)에 의해 노출된 반도체 채널(418)의 상부 부분은 그것의 전도성을 증가시키기 위해 도핑된다. 예를 들어, 경사 이온 주입 프로세스는 원하는 도핑 농도로 임의의 적절한 불순물로 리세스(457)에 의해 노출된 반도체 채널(418)(예를 들어, 폴리실리콘을 포함함)의 상부를 도핑하기 위해 수행될 수 있다.
도 4k에 도시된 대로, 반도체 플러그(459)는, 반도체 채널(418)의 도핑된 상부 부분을 둘러싸면서 또한 접촉하는, 리세스(457)(도 4j에 도시됨) 내에 형성된다. 그 결과, 일부 실시예에 따르면, P형 도핑된 반도체 층(406)과 인접하는 채널 구조(414)의 상부 부분(도 4h에 도시됨)이 이에 의해 반도체 플러그(459)로 교체된다. 일부 실시예에서, 반도체 플러그(459)를 형성하기 위해, 폴리실리콘이, 리세스(457)를 채우기 위해, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 리세스(457) 안에 증착되고, P형 도핑된 반도체 층(406)의 상부 표면보다 위의 과잉 폴리실리콘을 제거하기 위한 CMP 공정이 이어진다. 일부 실시예에서, B, 또는 Ga, 또는 Al과 같은 P형 불순물의 인시츄 도핑이 반도체 플러그(459)를 도핑하기 위해 폴리실리콘을 리세스(457) 안에 증착할 때 수행된다. 반도체 플러그(459) 및 P형 도핑된 반도체 층(406)이 폴리실리콘과 같은 동일한 물질을 포함할 수 있고 동일한 두께를 가질 수 있기 때문에(CMP 프로세스 후), 반도체 플러그(459)는 P형 도핑된 반도체 층(406)의 일부로 보일 수 있다. 그럼에도 불구하고, P형 도핑된 반도체 층(406)의 나머지(예를 들어, 도 4a에 도시됨)을 형성한 후 반도체 플러그(459)가 이후 공정에서 형성되기 때문에, 반도체 플러그(459)가 인시츄 도핑되는지 여부에 관계없이, 일부 실시예에 따르면, 반도체 플러그(459)의 도핑 농도는 P형 도핑된 반도체 층(406)의 나머지의 도핑 농도와 서로 다르다.
위에서 설명한 대로, P형 도핑된 반도체 층(406) 내의 반도체 플러그(459)는 채널 구조(414)의 측벽 SEG로서 작용할 수 있다. 높은 종횡비를 갖는 유전체 스택(408)을 통과하여 줄곧 연장하는 슬릿(420)(예를 들어, 도 4d에 도시됨)을 통한 식각 및 증착 프로세스에 의해 측벽 SEG를 형성하는 공지된 방법과 달리, 반도체 플러그(459)는, 캐리어 기판(402)이 제거되면 일단, 유전체 스택(408)/메모리 스택(430)의 반대쪽으로부터 형성될 수 있고, 이는 유전체 스택(408)/메모리 스택(430)의 레벨 및 슬릿(420)의 종횡비에 의해 영향을 받지 않는다. 슬릿(420)의 높은 종횡비에 의해 야기되는 문제를 회피함으로써, 제조 복잡성 및 비용이 감소될 수 있고 수율이 증가될 수 있다. 또한, 수직 확장성(예를 들어, 유전체 스택(408)/메모리 스택(430)의 레벨의 증가)도 개선될 수 있다.
방법(600)은, 도 6a에 도시된 대로, 제1 소스 접점은 메모리 스택보다 위에 형성되면서 또한 P형 도핑된 반도체 층과 접촉하고, 제2 소스 접점은 메모리 스택보다 위에 형성되면서 또한 N-웰과 접촉하는 동작 618로 진행한다. 도 4l에 도시된 대로, 하나 이상의 ILD 층(456)이 P형 도핑된 반도체 층(406)의 상에 형성된다. ILD 층(456)은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 P형 도핑된 반도체 층(406)의 상부 표면 상에 유전 물질을 증착함으로써 형성될 수 있다.
도 4m에 도시된 대로, 소스 접점 개구(458)는 ILD 층(456)을 통과하여 P형 도핑된 반도체 층(406) 안에 형성될 수 있다. 일부 실시예에서, 소스 접점 개구(458)는 RIE와 같은 습식 식각 및/또는 건식 식각을 사용하여 형성된다. 일부 실시예에서, 소스 접점 개구(458)는 P형 도핑된 반도체 층(406)의 상부 부분으로 더 연장한다. ILD 층(456)을 통한 식각 프로세스는 P형 도핑된 반도체 층(406)의 일부를 계속해서 식각할 수 있다. 일부 실시예에서, 별도의 식각 프로세스가, ILD 층(456)을 통한 식각 이후에 P형 도핑된 반도체층(406)의 일부를 식각하는 데 사용된다.
도 4m에 도시된 대로, 소스 접점 개구(465)는 ILD 층(456)을 통하여 N-웰(407) 내에 형성될 수 있다. 일부 실시예에서, 소스 접점 개구(465)는 RIE와 같은 습식 식각 및/또는 건식 식각을 사용하여 형성된다. 일부 실시예에서, 소스 접점 개구(465)는 N-웰(407)의 상부 부분 안으로 더 연장한다. ILD 층(456)을 통한 식각 프로세스는 N-웰(407)의 일부를 계속해서 식각할 수 있다. 일부 실시예에서, 별도의 식각 프로세스가, ILD 층(456)을 통한 식각 이후에 N-웰(407)의 일부를 식각하기 위해 사용된다. 소스 접점 개구(458)의 식각은 소스 접점 개구(465)의 식각 후에 수행될 수 있거나 또는 그 반대도 마찬가지이다. 일부 예시에서, 소스 접점 개구들(458, 465)은 식각 프로세스의 횟수를 감소시키기 위해 동일한 식각 프로세스에 의해 식각될 수 있다는 것이 이해된다.
도 4n에 도시된 대로, 소스 접점(464 및 478)은 P형 도핑된 반도체 층(406)의 이면에서 소스 접점 개구(458 및 465)(도 4m에 도시됨) 내에 각각 형성된다. 소스 접점(464)은, 일부 실시예에 따라, 메모리 스택(430)보다 위에 있으면서 또한 P형 도핑된 반도체 층(406)과 접촉한다. 소스 접점(478)은 일부 실시예에 따라, 메모리 스택(430)보다 위에 있으면서 또한 N-웰(407)과 접촉한다. 일부 실시예에서, 하나 이상의 전도성 물질은, 소스 접점 개구(458 및 465)를 접착 층(예를 들어, TiN) 및 도체 층(예를 들어, W)으로 채우기 위해, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 소스 접점 개구(458 및 465) 안에 증착된다. CMP와 같은 평탄화 프로세스는, 이후 과잉 전도성 물질을 제거하기 위해 수행될 수 있어서, 소스 접점(464, 478)의 상부 표면은 서로 동일한 높이가 될 뿐만 아니라 ILD 층(456)의 상부 표면과 동일한 높이가 된다. 일부 예에서, 소스 접점(464, 478)은 제조 공정의 횟수를 줄이기 위해 동일한 증착 및 CMP 프로세스에 의해 형성될 수 있다는 것이 이해된다.
방법(600)은, 도 6a에 도시된 대로, 상호연결 층이 제1 및 제2 소스 접점보다 위에 있으면서 또한 제1 및 제2 소스 접점과 접촉하여 형성되는 동작 620으로 진행한다. 일부 실시예에서, 상호연결 층은 각각 제1 소스 접점 및 제2 소스 접점보다 위에 있으면서 또한 이와 접촉하는 제1 상호연결 및 제2 상호연결을 포함한다.
도 4o에 도시된 대로, 재분배 층(470)은 소스 접점(464, 478)보다 위에 있으면서 또한 소스 접점(464, 478)과 접촉하여 형성된다. 일부 실시예에서, 재분배 층(470)은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 ILD 층(456) 및 소스 접점(364)의 상부 표면 상에, Al과 같은 전도성 물질을 증착함으로써 형성된다. 일부 실시예에서, 재분배 층(470)은 소스 접점(464) 위에 있으면서 또한 이와 접촉하는 제1 상호연결(470-1) 및 소스 접점(478) 위에 있으면서 또한 이와 접촉하는 제2 상호연결(470-2)를 형성하기 위해 리소그래피 및 식각 프로세스에 의해 패터닝된다. 제1 및 제2 상호연결(470-1, 470-2)는 서로 전기적으로 분리될 수 있다. 패시베이션 층(472)은 재분배 층(470) 상에 형성될 수 있다. 일부 실시예에서, 패시베이션 층(472)은 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여, 실리콘 질화물과 같은 유전 물질을 증착함으로써 형성된다. ILD 층(456), 재분배 층(470), 및 패시베이션 층(472)을 포함하는 상호연결 층(476)이 이에 의해 일부 실시예에 따라 형성된다.
도 4l에 도시된 대로, ILD 층(456) 및 P형 도핑된 반도체 층(406)을 통하여 각각 연장하는 접점 개구(460, 461, 463)가 형성된다. 일부 실시예에서, 접점 개구(460, 461, 463)는 RIE와 같은 건식 식각 및/또는 습식 식각을 사용하여 ILD 층(456) 및 P형 도핑된 반도체 층(406)을 통하여 형성된다. 일부 실시예에서, 접점 개구(460, 461, 463)는 주변 접점(438, 440, 439)와 각각 정렬되도록 리소그래피를 사용하여 패터닝된다. 접점 개구(460, 461, 463)의 식각은 주변 접점(438, 439, 440)을 노출시키기 위해 주변 접점(438, 439, 440)의 상단에서 멈출 수 있다. 접점 개구(460, 461, 463)의 식각은 식각 공정의 횟수를 줄이기 위해 동일한 식각 공정에 의해 수행될 수 있다. 서로 다른 식각 깊이로 인해, 접점 개구(460, 461, 463)의 식각은 소스 접점 개구(465)의 식각 이전에 수행될 수 있거나, 또는 그 반대의 경우도 가능하지만 동시에 수행될 수 없다는 것이 이해된다.
도 4m에 도시된 대로, 스페이서(462)는 ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 그들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 P형 도핑된 반도체 층(406)을 전기적으로 분리시키기 위해 소스 접점 개구(465) 뿐만 아니라 접점 개구(460, 461, 463)의 측벽을 따라 형성된다. 일부 실시예에서, 스페이서(462)는 제조 공정의 횟수를 줄이기 위해 동일한 증착 프로세스에 의해 접점 개구(460, 461, 463) 및 소스 접점 개구(465)의 측벽을 따라 형성된다. 일부 실시예에서, 소스 접점 개구(458)의 스페이서(362)의 형성 후에 수행되어서, 스페이서(362)는, 소스 접점(364)과 N형 도핑된 반도체 층(306) 사이의 접촉 면적을 증가시키기 위해 소스 접점 개구(358)의 측벽을 따라 형성되지 않는다.
도 4n에 도시된 대로, 접점(466, 468, 469)은 P형 도핑된 반도체 층(406)의 이면에서 접점 개구(460, 461, 463)(도 4m에 도시됨) 내에 각각 형성된다. 접점(466, 468, 469)은, 일부 실시예에 따르면, ILD 층(456) 및 P형 도핑된 반도체 층(406)을 통과하여 수직으로 연장한다. 소스 접점(464, 478)처럼 접점(466, 468, 469)도 증착 프로세스의 횟수를 줄이기 위해 동일한 증착 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 하나 이상의 전도성 물질이, 접착 층(예를 들어, TiN) 및 도체 층(예를 들어, W)으로 접점 개구(460, 461, 463)를 채우기 위해, ALD, 또는 CVD, 또는 PVD, 또는 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 접점 개구(460, 461, 463) 안에 증착된다. CMP와 같은 평탄화 프로세스가, 과잉 전도성 물질을 제거하도록 수행될 수 있어서, 접점(466, 468 및 469)의 상부 표면(및 소스 접점(464 및 478)의 상부 표면)이 ILD 층(456)의 상부 표면과 동일한 높이가 된다. 일부 실시예에서, 접점 개구(460, 461, 463)가 각각 주변 접점(438, 440, 439)과 정렬됨에 따라, 접점(466, 468, 469)은 각각 주변 접점(438, 440, 439)보다 위에 있으면서 또한 이들과 접촉한다.
도 4o에 도시된 대로, 재분배 층(470)의 제1 상호연결(470-1)이 접점(466)보다 위에 있으면서 또한 접점(469)에 접촉하여 형성된다. 그 결과, P형 도핑된 반도체 층(406)은 소스 접점(464), 상호연결 층(476)의 제1 상호연결(470-1), 및 접점(466)를 통하여 주변 접점(438)에 전기적으로 연결될 수 있다. 일부 실시예에서, P형 도핑된 반도체 층(406)은 소스 접점(464), 상호연결 층(476)의 제1 상호연결(470-1), 접점(466), 주변 접점(438), 및 접합 층(446, 448)을 통하여 주변 회로(452)에 전기적으로 연결된다. 유사하게, 재분배 층(470)의 제2 상호연결(470-2)은 접점(469)보다 위에 있으면서 또한 접점(469)에 접촉하여 형성된다. 그 결과, N-웰(407)은 소스 접점(478), 상호연결 층(476)의 제2 상호연결(470-2), 및 접점(469)를 통하여 주변 접점(438)에 전기적으로 연결될 수 있다. 일부 실시예에서, N-웰(407)은 소스 접점(478), 상호연결 층(476)의 제2 상호연결(470-2), 접점(469), 주변 접점(439), 및 접합 층(446, 448)을 통하여 주변 회로(452)에 전기적으로 연결된다.
도 4o에 도시된 대로, 접촉 패드(474)는 접점(468) 위에 있으면서 또한 접점(468)과 접촉하여 형성된다. 일부 실시예에서, 접점(468)을 덮는 패시베이션 층(472)의 일부는, 접촉 패드(474)를 형성하기 위해, 그 아래에 재분배 층(470)의 일부를 노출시키기 위해 습식 식각 및/또는 건식 식각에 의해 제거된다. 그 결과, 패드-아웃을 위한 접촉 패드(474)는 접점(468), 주변 접점(440), 및 접합 층(446, 448)을 통하여 주변 회로(452)에 전기적으로 연결될 수 있다.
방법(600)에서 위에서 설명된 제2 기판, 희생 층, 및 P형 도핑된 반도체 층이, 방법(601)과 관련하여 아래에 설명된 대로의, 핸들링 층, 매립 산화물 층("BOX" 층으로도 알려짐), 및 소자 층을 포함하는 SOI 웨이퍼로 교체될 수 있음이 이해된다. 방법(600)과 방법(601) 사이의 유사한 동작의 세부사항은 설명의 편의를 위해 반복되지 않을 수 있다. 도 6b를 참조하면, 방법(601)은 주변 회로가 제1 기판 상에 형성되는 동작 602에서 시작한다. 제1 기판은 실리콘 기판일 수 있다.
방법(601)은, 도 6b에 도시된 대로, SOI 웨이퍼의 소자 층이 P형 불순물로 도핑되는 동작 603으로 진행한다. SOI 웨이퍼는 핸들링 층, 매립 산화물 층, 및 소자 층을 포함할 수 있다. 일부 실시예에서, 매립 산화물 층은 실리콘 산화물을 포함하고, 소자 층은 단결정 실리콘을 포함한다. 방법(601)은, 도 6b에 도시된 대로, 도핑된 소자 층의 일부가, 도핑된 소자 층 내에 N-웰을 형성하기 위해 N형 불순물로 도핑되는 동작 605로 진행한다.
도 4a에 도시된 대로, SOI 웨이퍼(401)는 핸들링 층(402)(상기 방법(600)의 위의 설명에서 캐리어 기판(402)에 대응함), 매립 산화물 층(404)(희생 층(404)에 대응함), 및 소자 층(406)(P-형 도핑된 반도체 층(406)에 대응함)을 포함한다. 소자 층(406)은 P형 도핑된 소자 층(406)이 되도록 이온 주입 및/또는 열 확산을 사용하여 P, 또는 As, 또는 Sb와 같은 P형 불순물로 도핑될 수 있다. 도핑된 장치 층(406)의 일부는, N-웰(407)을 형성하기 위해, 이온 주입 및/또는 열 확산을 사용하여, B, 또는 Ga, 또는 Al과 같은 N형 불순물(들)로 추가로 도핑될 수 있다. 캐리어 기판(402), 희생 층(404), 및 P형 도핑된 반도체 층(406)과 관련된 상기 설명은, 아래의 방법(601)을 더 잘 이해하기 위해, SOI 웨이퍼(401)의 핸들링 층(402), 매립 산화물 층(404), 및 도핑된 소자 층(406)에 각각 유사하게 적용될 수 있고, 따라서 설명의 편의를 위해 반복되지 않는다는 것이 이해된다.
방법(601)은, 도 6b에 도시된 대로, 유전체 스택이 SOI 웨이퍼의 도핑된 소자 층 상에 형성되는 동작 607으로 진행한다. 유전체 스택은 인터리빙된 스택 유전 층 및 스택 희생 층을 포함할 수 있다. 방법(601)은 도 6b에 도시된 대로, 유전체 스택 및 도핑된 소자 층을 통과하여 수직으로 연장하는 채널 구조가 형성되는 동작 609로 진행한다. 일부 실시예에서, 채널 구조를 형성하기 위해, 매립 산화물 층에서 멈추는, 유전체 스택 및 도핑된 소자 층을 통과하여 수직으로 연장하는 채널 홀이 형성되고, 메모리 필름 및 반도체 채널이 채널 홀의 측벽을 따라 이어서 증착된다. 방법(601)은, 도 6b에 도시된 대로, 유전체 스택이 메모리 스택으로 교체되어서, 채널 구조가 메모리 스택 및 도핑된 소자 층을 통과하여 수직으로 연장하는 동작 608로 진행한다. 일부 실시예에서, 유전체 스택을 메모리 스택으로 교체하기 위해, 유전체 스택을 통과하여 수직으로 연장하는 개구가 식각되어 도핑된 소자 층에서 멈추고, 스택 희생 층은 인터리빙된 스택 유전 층 및 스택 전도 층을 포함하는 메모리 스택을 형성하기 위해 개구를 통하여 스택 전도 층으로 교체된다. 방법(601)은, 도 6b에 도시된 대로, 메모리 스택을 통과하여 수직으로 연장하는 절연 구조가 형성되는 동작 610으로 진행한다. 일부 실시예에서, 절연 구조를 형성하기 위해, 메모리 스택을 형성한 후, 하나 이상의 유전 물질이 개구를 채우기 위해 개구 안에 증착된다.
방법(601)은, 도 6b에 도시된 대로, 제1 기판과 SOI 웨이퍼가 면대면 방식으로 접합되어서, 메모리 스택이 주변 회로보다 위에 있는 동작 613으로 진행한다. 접합은 하이브리드 접합을 포함할 수 있다. 방법(601)은, 도 6b에 도시된 대로, SOI 웨이퍼의 핸들 층 및 매립 산화막 층이 채널 구조의 단부를 노출시키기 위해 제거되는 동작 615로 진행한다. 방법(601)은, 도 6b에 도시된 대로, 도핑된 소자 층과 인접하는 채널 구조의 일부가 반도체 플러그로 교체되는 동작 617으로 진행한다. 일부 실시예에서, 도핑된 소자 층과 인접하는 채널 구조의 일부를 반도체 플러그로 교체하기 위해, 도핑된 소자 층과 인접하는 메모리 필름의 일부가 반도체 채널의 일부를 둘러싸는 리세스를 형성하도록 식각되고, 반도체 채널의 일부가 도핑되고, 폴리실리콘이, 도핑된 반도체 채널의 일부를 둘러싸면서 또한 접촉하는 반도체 플러그를 형성하기 위해 리세스 안에 증착된다.
방법(601)은, 도 6b에 도시된 대로, 메모리 스택보다 위에 있으면서 또한 도핑된 소자 층과 접촉하는 제1 소스 접점이 형성되고, 메모리 스택보다 위에 있으면서 또한 N-웰과 접촉하는 제2 소스 접점이 형성되는 동작 619로 진행한다. 방법(601)은, 도 6b에 도시된 대로, 제1 및 제2 소스 접점보다 위에 있으면서 또한 제1 및 제2 소스 접점과 접촉하는 상호연결 층이 형성되는 동작 621로 진행한다. 일부 실시예에서, 상호연결 층은 제1 소스 접점보다 위에 있으면서 또한 제1 소스 접점과 접촉하는 제1 상호연결 및 제2 소스 접점보다 위에 있으면서 또한 제2 소스 접점과 접촉하는 제2 상호연결을 포함한다. 일부 실시예에서, 제1 접점이 도핑된 소자 층을 통하여 그리고 제1 상호연결과 접촉하여 형성되어서, 도핑된 소자 층은 제1 소스 접점 및 제1 상호연결을 통하여 제1 접점과 전기적으로 연결된다. 일부 실시예에서, 제2 접점이 도핑된 소자 층을 통하여 그리고 제2 상호연결과 접촉하여 형성되어서, N-웰은 제2 소스 접점 및 제2 상호연결을 통하여 제2 접점과 전기적으로 연결된다.
본 개시의 일 측면에 따르면, 3D 메모리 소자는, 기판, 기판 상의 주변 회로, 주변 회로의 위에 인터리빙된 전도 층 및 유전 층을 포함하는 메모리 스택, 메모리 스택의 위에 N형 도핑된 반도체 층, 메모리 스택을 통과하여 N형 도핑된 반도체 층의 안으로 각각 수직으로 연장하는 복수의 채널 구조, 및 메모리 스택의 위에 있으면서 또한 N형 도핑된 반도체 층과 접촉하는 소스 접점을 포함한다. 복수의 채널 구조의 각 상단은 N형 도핑된 반도체 층의 상부 표면과 동일한 높이이거나 또는 그 아래에 있다.
일부 실시예에서, N형 도핑된 반도체 층은 폴리실리콘을 포함한다.
일부 실시예에서, N형 도핑된 반도체 층은 단결정 실리콘을 포함한다.
일부 실시예에서, 각 채널 구조는 메모리 필름 및 반도체 채널을 포함하고, 메모리 필름의 상단은 반도체 채널의 상단의 아래에 있다.
일부 실시예에서, 메모리 필름의 상단은 N형 도핑된 반도체 층의 상부 표면의 아래에 있고, 반도체 채널의 상단은 N형 도핑된 반도체 층의 상부 표면과 동일한 높이이거나 또는 그 아래에 있다.
일부 실시예에서, N형 도핑된 반도체 층의 안으로 연장하는 반도체 채널의 일부는 도핑된 폴리실리콘을 포함한다.
일부 실시예에서, N형 도핑된 반도체 층은 반도체 채널의 일부를 둘러싸면서 또한 접촉하는 반도체 플러그를 포함하고, 반도체 플러그의 도핑 농도는 N형 도핑된 반도체 층의 나머지의 도핑 농도와 서로 다르다.
일부 실시예에서, 3D 메모리 소자는 소스 접점의 위에 전기적으로 연결된 상호연결 층을 더 포함한다.
일부 실시예에서, 3D 메모리 소자는 N형 도핑된 반도체 층을 통과하는 제1 접점을 더 포함한다. 일부 실시예에 따르면, N형 도핑된 반도체 층은 적어도 소스 접점, 상호연결 층, 및 제1 접점을 통하여 주변 회로에 전기적으로 연결된다.
일부 실시예에서, 3D 메모리 소자는 N형 도핑된 반도체 층을 관통하는 제2 접점을 더 포함한다. 일부 실시예에 따르면, 상호연결 층은 제2 접점에 전기적으로 연결된 접촉 패드를 포함한다.
일부 실시예에서, 3D 메모리 소자는 메모리 스택을 통과하여 수직으로 연장하면서 또한 복수의 채널 구조를 복수의 블록으로 분리하기 위해 측방향으로 연장하는 절연 구조를 더 포함한다.
일부 실시예에서, 절연 구조는 하나 이상의 유전 물질로 채워진다.
일부 실시예에서, 절연 구조의 상부 표면은 N형 도핑된 반도체 층의 하부 표면과 동일한 높이이다.
일부 실시예에서, 3D 메모리 소자는 주변 회로 및 메모리 스택 사이의 접합 인터페이스를 더 포함한다.
본 개시의 다른 측면에 따르면, 3D 메모리 소자는 기판, 기판의 위에 인터리빙된 전도 층 및 유전 층을 포함하는 메모리 스택, 메모리 스택의 위에 N형 도핑된 반도체 층, 및 각각이 메모리 스택을 통과하여 N형 도핑된 반도체 층의 안으로 수직으로 연장하는 복수의 채널 구조를 포함한다. 복수의 채널 구조의 각각은 메모리 필름 및 반도체 채널을 포함한다. 메모리 필름의 상단은 반도체 채널의 상단의 아래에 있다. N형 도핑된 반도체 층은 반도체 채널의 일부를 둘러싸면서 또한 접촉하는 반도체 플러그를 포함한다. 반도체 플러그의 도핑 농도는 N형 도핑된 반도체 층의 나머지의 도핑 농도와 서로 다르다.
일부 실시예에서, 반도체 플러그는 폴리실리콘을 포함하고, N형 도핑된 반도체 층의 나머지는 폴리실리콘을 포함한다.
일부 실시예에서, 반도체 플러그는 폴리실리콘을 포함하고, N형 도핑된 반도체 층의 나머지는 단결정 실리콘을 포함한다.
일부 실시예에서, 3D 메모리 소자는 메모리 스택을 통과하여 수직으로 연장하면서 또한 복수의 채널 구조를 복수의 블록으로 분리하기 위해 측방향으로 연장하는 절연 구조를 더 포함한다.
일부 실시예에서, 절연 구조는 하나 이상의 유전 물질로 채워진다.
일부 실시예에서, 절연 구조의 상부 표면은 N형 도핑된 반도체 층의 하부 표면과 동일한 높이이다.
일부 실시예에서, 3D 메모리 소자는 메모리 스택의 위에 있으면서 또한 N형 도핑된 반도체 층과 접촉하는 소스 접점을 더 포함한다.
일부 실시예에서, 3D 메모리 소자는 기판의 위에 주변 회로, 및 주변 회로 및 메모리 스택 사이의 접합 인터페이스를 더 포함한다.
일부 실시예에서, 3D 메모리 소자는 소스 접점의 위에 전기적으로 연결된 상호연결 층을 더 포함한다.
일부 실시예에서, N형 도핑된 반도체 층은 적어도 소스 접점 및 상호연결 층을 통하여 주변 회로에 전기적으로 연결된다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 소자는 제1 반도체 구조, 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 접합 인터페이스를 포함한다. 제1 반도체 구조는 주변 회로를 포함한다. 제2 반도체 구조는, 인터리빙된 전도 층 및 유전 층을 포함하는 메모리 스택, N형 도핑된 반도체 층, 및 각각이 메모리 스택을 통과하여 N형 도핑된 반도체 층의 안으로 수직으로 연장하면서 또한 주변 회로에 전기적으로 연결된 복수의 채널 구조를 포함한다. N형 도핑된 반도체 층은 N형 도핑된 반도체 층의 안으로 연장하는 복수의 채널 구조의 각 일부를 둘러싸는 반도체 플러그를 포함한다. 반도체 플러그의 도핑 농도는 N형 도핑된 반도체 층의 나머지의 도핑 농도와 서로 다르다.
일부 실시예에서, 제2 반도체 구조는 메모리 스택을 통과하여 수직으로 연장하면서 또한 복수의 채널 구조를 복수의 블록으로 분리하기 위해 측방향으로 연장하는 절연 구조를 더 포함한다.
일부 실시예에서, 절연 구조는 하나 이상의 유전 물질로 채워진다.
일부 실시예에서, 절연 구조는 N형 도핑된 반도체 층의 안으로 수직으로 연장하지 않는다.
일부 실시예에서, 제2 반도체 구조는 N형 도핑된 반도체 층과 접촉하는 소스 접점을 더 포함한다.
일부 실시예에서, 제2 반도체 구조는 상호연결 층을 더 포함하고, 각 채널 구조는 N형 도핑된 반도체 층을 넘어 연장하지 않는다.
일부 실시예에서, 반도체 플러그는 폴리실리콘을 포함하고, N형 도핑된 반도체 층의 나머지는 폴리실리콘을 포함한다.
일부 실시예에서, 반도체 플러그는 폴리실리콘을 포함하고, N형 도핑된 반도체 층의 나머지는 단결정 실리콘을 포함한다.
특정 실시예에 대한 앞선 설명은, 과도한 실험 없이, 다른 이들이 당해 기술 분야의 지식을 적용함으로써, 본 개시의 일반적인 개념을 벗어나지 않으면서, 이러한 특정 실시예와 같은 다양한 응용에 대해 용이하게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 성질을 드러낼 것이다. 그러므로, 이러한 적응 및 수정은, 여기에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 여기의 어구 또는 용어는 설명의 목적을 위한 것이며 한정을 위한 것이 아니며, 본 명세서의 용어 또는 어구가 교시 및 지침에 비추어 당업자에 의해 해석되도록 이해되어야 한다.
본 개시의 실시예는 특정 기능의 구현 및 이들의 관계를 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 대체 경계는 지정된 기능과 그 관계가 적절하게 수행되는 한 정의될 수 있다.
발명의 내용 및 요약 섹션은 본 발명자(들)에 의해 고려된 대로 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 설명할 수 있으며, 그러므로, 본 개시 및 첨부된 청구범위를 어떤 식으로든 제한하도록 의도되지 않는다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안 되며, 이하의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.
Claims (30)
- 3차원(3D) 메모리 디바이스로서,
인터리빙된 전도층 및 유전층을 포함하는 메모리 스택;
상기 메모리 스택 위의 도핑된 반도체층;
상기 메모리 스택을 통과하여 연장되고 반도체 채널을 포함하는 채널 구조 - 상기 반도체 채널은 상기 도핑된 반도체층 안으로 연장되어 접촉함 -; 및
상기 도핑된 반도체층과 접촉하는 소스 접점(contact) - 상기 소스 접점 및 상기 메모리 스택은 상기 도핑된 반도체층의 반대편에 배치됨 -
을 포함하는 3D 메모리 디바이스. - 제1항에 있어서,
상기 도핑된 반도체층 안으로 연장되는 반도체 채널의 단부는 상기 메모리 스택으로부터 멀어지는 상기 도핑된 반도체층의 표면과 동일한 높이이거나 그 아래에 있는, 3D 메모리 디바이스. - 제1항에 있어서,
상기 도핑된 반도체층은 폴리실리콘을 포함하는, 3D 메모리 디바이스. - 제3항에 있어서,
상기 도핑된 반도체층은 N형 도핑된 폴리실리콘을 포함하는, 3D 메모리 디바이스. - 제3항에 있어서,
상기 도핑된 반도체층은 P형 도핑된 폴리실리콘 및 상기 P형 도핑된 폴리실리콘 내의 N-웰(well)을 포함하고,
상기 소스 접점은 제1 소스 접점과 제2 소스 접점을 포함하고, 상기 제1 소스 접점은 상기 P형 도핑된 폴리실리콘과 접촉하고, 상기 제2 소스 접점은 상기 N-웰에 접촉하는, 3D 메모리 디바이스. - 제1항에 있어서,
주변 회로;
상기 주변 회로 위의 제1 접합층; 및
상기 메모리 스택 위의 제2 접합층
을 더 포함하고,
상기 주변 회로 및 상기 도핑된 반도체층은 상기 메모리 스택의 반대편에 배치되고,
상기 제1 접합층과 상기 제2 접합층은 상기 주변 회로와 상기 메모리 스택 사이에 있고,
상기 제1 접합층은 상기 제2 접합층과 연결되어, 상기 주변 회로가 상기 메모리 스택과 연결되는, 3D 메모리 디바이스. - 제6항에 있어서,
상기 메모리 스택의 양측으로 연장되어 상기 제2 접합층 및 상기 소스 접점과 연결하는 주변 접점
을 더 포함하는, 3D 메모리 디바이스. - 제7항에 있어서,
상기 주변 접점은 상기 메모리 스택의 외부인 주변 영역에 위치하고,
상기 주변 접점은 상기 메모리 스택을 통과하여 연장되지 않는, 3D 메모리 디바이스. - 제6항에 있어서,
상기 메모리 스택은,
계단 구조 - 상기 전도층은 상기 채널 구조에 수직으로 측면으로 연장되어 상기 계단 구조에서 끝남 -; 및
상기 계단 구조에서 상기 전도층 각각과 접촉하는 워드 라인 로컬 접점 - 상기 워드 라인 로컬 접점 각각은 상기 도핑된 반도체층으로부터 떨어진 상기 전도층 각각의 측면에 위치하고 상기 주변 회로에 연결됨 -
을 포함하는, 3D 메모리 디바이스. - 제1항에 있어서,
상기 소스 접점은 도체층과 상기 도체층을 둘러싸는 접착층을 포함하는, 3D 메모리 디바이스. - 제10항에 있어서,
상기 접착층은 TiN을 포함하는, 3D 메모리 디바이스. - 제1항에 있어서,
상기 도핑된 반도체층 안으로 연장되는 반도체 채널의 일부는 도핑된 폴리실리콘을 포함하는, 3D 메모리 디바이스. - 제12항에 있어서,
상기 도핑된 반도체층
상기 반도체 채널의 일부를 둘러싸고 접촉하는 반도체 플러그를 포함하고,
상기 반도체 플러그의 도핑 농도는 상기 도핑된 반도체층의 나머지의 도핑 농도와 상이한, 3D 메모리 디바이스. - 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
도핑된 반도체층을 형성하는 단계;
상기 도핑된 반도체층 위에 메모리 스택을 형성하는 단계;
상기 메모리 스택을 통과하여 연장되는 채널 구조를 형성하는 단계 - 상기 채널 구조는 상기 도핑된 반도체층 안으로 연장되어 접촉하는 반도체 채널을 포함함 -; 및
상기 도핑된 반도체층에 연결되는 소스 접점을 형성하는 단계
를 포함하는, 3D 메모리 디바이스를 형성하는 방법. - 제14항에 있어서,
상기 도핑된 반도체층은 N형 도핑된 폴리실리콘을 포함하고,
상기 도핑된 반도체층에 연결되는 소스 접점을 형성하는 단계는,
상기 N형 도핑된 폴리실리콘 위에 층간 유전체(ILD) 층을 형성하는 단계; 및
상기 ILD 층을 통과하여 상기 N형 도핑된 폴리실리콘 안으로 연장되고 상기 N형 도핑된 폴리실리콘에 접촉하는 소스 접점을 형성하는 단계
를 포함하는, 3D 메모리 디바이스를 형성하는 방법. - 제14항에 있어서,
상기 도핑된 반도체층은 N-웰(well)을 포함하는 P형 도핑된 폴리실리콘을 포함하고,
상기 도핑된 반도체층에 연결되는 소스 접점을 형성하는 단계는,
상기 N-웰을 포함하는 P형 도핑된 폴리실리콘 위에 층간 유전체(ILD) 층을 형성하는 단계;
상기 ILD 층을 통과하여 상기 P형 도핑된 폴리실리콘 안으로 연장되고 상기 P형 도핑된 폴리실리콘과 접촉하는 제1 소스 점접을 형성하는 단계; 및
상기 ILD 층을 통과하고 상기 N-웰 안으로 연장되고 상기 N-웰과 접촉하는 제2 소스 접점을 형성하는 단계
를 포함하는, 3D 메모리 디바이스를 형성하는 방법. - 제14항에 있어서,
상기 채널 구조는 상기 반도체 채널을 둘러싸는 메모리 필름을 포함하고,
상기 채널 구조를 형성하는 단계는,
상기 메모리 스택과 상기 도핑된 반도체층을 통과하여 연장되는 상기 반도체 채널 및 상기 메모리 필름을 형성하는 단계;
상기 도핑된 반도체층에 접하는 메모리 필름의 일부를 에칭하여 상기 반도체 채널의 일부를 노출시키는 단계;
상기 반도체 채널의 일부를 도핑하여 상기 반도체 채널의 도핑된 부분을 형성하는 단계; 및
상기 반도체 채널의 도핑된 부분을 둘러싸고 접촉하는 반도체 플러그를 형성하는 단계 - 상기 반도체 플러그는 상기 도핑된 반도체층 내에 위치하고 상기 도핑된 반도체층과 접촉함 -
를 포함하는, 3D 메모리 디바이스를 형성하는 방법. - 제14항에 있어서,
상기 도핑된 반도체층 안으로 연장되는 반도체 채널의 단부는 상기 메모리 스택으로부터 멀어지는 상기 도핑된 반도체층의 표면과 동일한 높이이거나 그 아래에 있는, 3D 메모리 디바이스를 형성하는 방법. - 제14항에 있어서,
주변 회로를 획득하는 단계 - 상기 주변 회로 위에는 제1 접합층이 배치됨 -;
상기 메모리 스택 위에 제2 접합층을 형성하는 단계; 및
상기 제1 접합층과 상기 제2 접합층을 접합하는 단계 - 상기 주변 회로와 상기 도핑된 반도체층은 상기 메모리 스택의 반대편에 배치됨 -
를 더 포함하는, 3D 메모리 디바이스를 형성하는 방법. - 제19항에 있어서,
상기 제2 접합층 및 상기 소스 접점과 연결되는 주변 접점을 형성하는 단계
를 더 포함하고,
상기 주변 접점은 상기 메모리 스택의 외부인 주변 영역에 위치하고,
상기 주변 접점은 상기 메모리 스택을 통과하여 연장되지 않는, 3D 메모리 디바이스를 형성하는 방법. - 제14항에 있어서,
상기 소스 접점은 도체층과 상기 도체층을 둘러싸는 접착층을 포함하는, 3D 메모리 디바이스를 형성하는 방법. - 3차원(3D) 메모리 디바이스로서,
주변 회로 및 상기 주변 회로 위의 제1 접합층을 포함하는 제1 반도체 구조; 및
제2 반도체 구조를 포함하고,
상기 제2 반도체 구조는,
인터리빙된 전도층 및 유전층을 포함하는 메모리 스택;
상기 메모리 스택 위에 있고 반도체 플러그를 포함하는 도핑된 반도체층;
상기 메모리 스택을 통과하여 연장되고 반도체 채널을 포함하는 채널 구조 - 상기 반도체 채널은 상기 도핑된 반도체층 안으로 연장되고, 상기 도핑된 반도체층은 상기 도핑된 반도체층 안으로 연장되는 반도체 채널의 일부를 둘러싸는 반도체 플로그를 포함하고 상기 반도체 채널의 일부에 접촉함 -;
상기 도핑된 반도체층과 접촉하는 소스 접점(contact) - 상기 소스 접점 및 상기 메모리 스택은 상기 도핑된 반도체층의 반대편에 배치됨 -; 및
상기 메모리 스택 위의 제2 접합층 - 상기 제1 접합층은 상기 제2 접합층에 접함됨 -
을 포함하는, 3D 메모리 디바이스. - 제22항에 있어서,
상기 도핑된 반도체층 안으로 연장되는 반도체 채널의 단부는 상기 메모리 스택으로부터 멀어지는 상기 도핑된 반도체층의 표면과 동일한 높이이거나 그 아래에 있는, 3D 메모리 디바이스. - 제22항에 있어서,
상기 도핑된 반도체층은 N형 도핑된 폴리실리콘을 포함하는, 3D 메모리 디바이스. - 제22항에 있어서,
상기 도핑된 반도체층은 P형 도핑된 폴리실리콘 및 상기 P형 도핑된 폴리실리콘 내의 N-웰(well)을 포함하고,
상기 소스 접점은 제1 소스 접점과 제2 소스 접점을 포함하고, 상기 제1 소스 접점은 상기 P형 도핑된 폴리실리콘과 접촉하고, 상기 제2 소스 접점은 상기 N-웰에 접촉하는, 3D 메모리 디바이스. - 제22항에 있어서,
상기 제1 본딩층과 상기 제2 본딩층은 상기 주변 회로와 상기 메모리 스택 사이에 있고,
상기 메모리 스택은,
계단 구조 - 상기 전도층은 상기 채널 구조에 수직으로 측면으로 연장되어 상기 계단 구조에서 끝남 -; 및
상기 계단 구조에서 상기 전도층 각각과 접촉하는 워드 라인 로컬 접점 - 상기 워드 라인 로컬 접점 각각은 상기 도핑된 반도체층으로부터 떨어진 상기 전도층 각각의 측면에 위치하고 상기 주변 회로에 연결됨 -
을 포함하는, 3D 메모리 디바이스. - 제26항에 있어서,
상기 제2 반도체 구조는 상기 메모리 스택의 양측으로 연장되어 상기 제2 접합층 및 상기 소스 접점과 연결하는 주변 접점을 더 포함하는, 3D 메모리 디바이스. - 제27항에 있어서,
상기 주변 접점은 상기 메모리 스택의 외부인 주변 영역에 위치하고,
상기 주변 접점은 상기 메모리 스택을 통과하여 연장되지 않는, 3D 메모리 디바이스. - 제22항에 있어서,
상기 소스 접점은 도체층과 상기 도체층을 둘러싸는 접착층을 포함하는, 3D 메모리 디바이스. - 제29항에 있어서,
상기 접착층은 TiN을 포함하는, 3D 메모리 디바이스.
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| KR20220158147A (ko) * | 2021-05-20 | 2022-11-30 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 |
| CN113707667B (zh) * | 2021-08-02 | 2023-12-19 | 中国科学院微电子研究所 | Nor型存储器件及其制造方法及包括存储器件的电子设备 |
| WO2023164861A1 (en) * | 2022-03-03 | 2023-09-07 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabricating methods thereof |
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Family Cites Families (79)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6869868B2 (en) * | 2002-12-13 | 2005-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a MOSFET device with metal containing gate structures |
| JP5283960B2 (ja) | 2008-04-23 | 2013-09-04 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
| KR101113767B1 (ko) * | 2009-10-19 | 2012-02-27 | 주식회사 하이닉스반도체 | 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법 |
| US8908444B2 (en) | 2012-08-13 | 2014-12-09 | Sandisk Technologies Inc. | Erase for 3D non-volatile memory with sequential selection of word lines |
| US8946023B2 (en) | 2013-03-12 | 2015-02-03 | Sandisk Technologies Inc. | Method of making a vertical NAND device using sequential etching of multilayer stacks |
| US9230980B2 (en) | 2013-09-15 | 2016-01-05 | Sandisk Technologies Inc. | Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device |
| TWI515876B (zh) | 2013-10-24 | 2016-01-01 | 旺宏電子股份有限公司 | 接觸窗結構與形成方法 |
| JP6203152B2 (ja) * | 2014-09-12 | 2017-09-27 | 東芝メモリ株式会社 | 半導体記憶装置の製造方法 |
| US9524977B2 (en) | 2015-04-15 | 2016-12-20 | Sandisk Technologies Llc | Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure |
| KR102415401B1 (ko) | 2015-05-21 | 2022-07-01 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그것의 동작 방법 |
| US9425299B1 (en) | 2015-06-08 | 2016-08-23 | Sandisk Technologies Llc | Three-dimensional memory device having a heterostructure quantum well channel |
| KR102461150B1 (ko) | 2015-09-18 | 2022-11-01 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| US9601577B1 (en) | 2015-10-08 | 2017-03-21 | Samsung Electronics Co., Ltd. | Three-dimensionally integrated circuit devices including oxidation suppression layers |
| US9620512B1 (en) | 2015-10-28 | 2017-04-11 | Sandisk Technologies Llc | Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device |
| US9899390B2 (en) | 2016-02-08 | 2018-02-20 | Kilopass Technology, Inc. | Methods and systems for reducing electrical disturb effects between thyristor memory cells using heterostructured cathodes |
| US9704801B1 (en) * | 2016-02-17 | 2017-07-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| TWI624007B (zh) * | 2016-04-25 | 2018-05-11 | 東芝記憶體股份有限公司 | 半導體記憶裝置及製造其之方法 |
| US10636806B2 (en) | 2016-05-23 | 2020-04-28 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
| US9824966B1 (en) * | 2016-08-12 | 2017-11-21 | Sandisk Technologies Llc | Three-dimensional memory device containing a lateral source contact and method of making the same |
| US9805805B1 (en) * | 2016-08-23 | 2017-10-31 | Sandisk Technologies Llc | Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof |
| KR102609348B1 (ko) | 2016-10-26 | 2023-12-06 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10008570B2 (en) | 2016-11-03 | 2018-06-26 | Sandisk Technologies Llc | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device |
| US9875929B1 (en) | 2017-01-23 | 2018-01-23 | Sandisk Technologies Llc | Three-dimensional memory device with annular blocking dielectrics and discrete charge storage elements and method of making thereof |
| CN106910746B (zh) | 2017-03-08 | 2018-06-19 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法、封装方法 |
| US20180331118A1 (en) | 2017-05-12 | 2018-11-15 | Sandisk Technologies Llc | Multi-layer barrier for cmos under array type memory device and method of making thereof |
| US10199359B1 (en) | 2017-08-04 | 2019-02-05 | Sandisk Technologies Llc | Three-dimensional memory device employing direct source contact and hole current detection and method of making the same |
| CN107658315B (zh) | 2017-08-21 | 2019-05-14 | 长江存储科技有限责任公司 | 半导体装置及其制备方法 |
| JP7304335B2 (ja) | 2017-08-21 | 2023-07-06 | 長江存儲科技有限責任公司 | Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法 |
| CN107658317B (zh) * | 2017-09-15 | 2019-01-01 | 长江存储科技有限责任公司 | 一种半导体装置及其制备方法 |
| US10199326B1 (en) | 2017-10-05 | 2019-02-05 | Sandisk Technologies Llc | Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof |
| US10283513B1 (en) | 2017-11-06 | 2019-05-07 | Sandisk Technologies Llc | Three-dimensional memory device with annular blocking dielectrics and method of making thereof |
| EP3893277A1 (en) | 2017-11-15 | 2021-10-13 | SanDisk Technologies LLC | Three-dimensional memory device with thickened word lines in terrace region and method of making thereof |
| KR102549967B1 (ko) | 2017-11-21 | 2023-06-30 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| CN107887395B (zh) | 2017-11-30 | 2018-12-14 | 长江存储科技有限责任公司 | Nand存储器及其制备方法 |
| US10256252B1 (en) * | 2017-12-13 | 2019-04-09 | Sandisk Technologies Llc | Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same |
| US10510738B2 (en) * | 2018-01-17 | 2019-12-17 | Sandisk Technologies Llc | Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof |
| KR102614849B1 (ko) | 2018-05-21 | 2023-12-18 | 삼성전자주식회사 | 지지대를 갖는 3d 반도체 소자 및 그 형성 방법 |
| US20190043868A1 (en) | 2018-06-18 | 2019-02-07 | Intel Corporation | Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers |
| US10651153B2 (en) | 2018-06-18 | 2020-05-12 | Intel Corporation | Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding |
| CN111430356B (zh) * | 2018-06-28 | 2021-05-25 | 长江存储科技有限责任公司 | 具有屏蔽层的三维存储器器件以及用于制造其的方法 |
| WO2020014976A1 (en) * | 2018-07-20 | 2020-01-23 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices |
| CN109219885A (zh) | 2018-07-20 | 2019-01-15 | 长江存储科技有限责任公司 | 三维存储器件 |
| KR102616051B1 (ko) | 2018-08-10 | 2023-12-21 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN109148461B (zh) | 2018-08-17 | 2021-02-12 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| JP2020043273A (ja) | 2018-09-13 | 2020-03-19 | キオクシア株式会社 | 半導体記憶装置 |
| JP7458380B2 (ja) * | 2018-09-14 | 2024-03-29 | 長江存儲科技有限責任公司 | 三次元メモリデバイス及びその形成方法 |
| WO2020056664A1 (en) | 2018-09-20 | 2020-03-26 | Yangtze Memory Technologies Co., Ltd. | Multi-stack three-dimensional memory devices |
| CN109346473B (zh) | 2018-09-21 | 2021-02-12 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| AU2018443831B2 (en) | 2018-09-27 | 2022-03-10 | Yangtze Memory Technologies Co., Ltd. | Semiconductor plug protected by protective dielectric layer in three-dimensional memory device and method for forming the same |
| CN109192734B (zh) * | 2018-09-28 | 2020-10-16 | 长江存储科技有限责任公司 | 3d存储器件 |
| CN109192735B (zh) | 2018-10-15 | 2021-02-05 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN109742080B (zh) | 2018-12-03 | 2021-02-26 | 长江存储科技有限责任公司 | 一种三维存储器及其制备方法 |
| WO2020113578A1 (en) | 2018-12-07 | 2020-06-11 | Yangtze Memory Technologies Co., Ltd. | Novel 3d nand memory device and method of forming the same |
| CN110896669B (zh) * | 2018-12-18 | 2021-01-26 | 长江存储科技有限责任公司 | 多堆叠三维存储器件以及其形成方法 |
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| CN109712988A (zh) | 2018-12-27 | 2019-05-03 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN113707665B (zh) | 2019-01-02 | 2024-05-07 | 长江存储科技有限责任公司 | 存储器及其形成方法 |
| US10665580B1 (en) | 2019-01-08 | 2020-05-26 | Sandisk Technologies Llc | Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same |
| CN109786387B (zh) | 2019-01-09 | 2023-10-17 | 长江存储科技有限责任公司 | 存储器及其形成方法、存储器的存储单元的选择方法 |
| KR102674860B1 (ko) | 2019-01-18 | 2024-06-12 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 장치의 소스 컨택 구조 및 그 제조 방법 |
| US10727215B1 (en) | 2019-01-30 | 2020-07-28 | Sandisk Technologies Llc | Three-dimensional memory device with logic signal routing through a memory die and methods of making the same |
| US11201107B2 (en) * | 2019-02-13 | 2021-12-14 | Sandisk Technologies Llc | Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer |
| CN109904170B (zh) | 2019-02-14 | 2020-11-17 | 长江存储科技有限责任公司 | 存储器件及其制造方法 |
| CN109860197B (zh) | 2019-02-27 | 2020-04-21 | 长江存储科技有限责任公司 | 三维存储器及形成三维存储器的方法 |
| US10790300B2 (en) | 2019-03-01 | 2020-09-29 | Sandisk Technologies Llc | Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same |
| WO2020177048A1 (en) * | 2019-03-04 | 2020-09-10 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices |
| CN111524900B (zh) | 2019-03-04 | 2021-02-09 | 长江存储科技有限责任公司 | 三维存储器件 |
| EP3931868A4 (en) | 2019-04-12 | 2023-01-04 | Yangtze Memory Technologies Co., Ltd. | THREE-DIMENSIONAL MEMORY DEVICE WITH DEPOSITED SEMICONDUCTOR PLUGS AND METHOD OF PRODUCTION THEREOF |
| EP3891784A4 (en) | 2019-04-15 | 2022-08-17 | Yangtze Memory Technologies Co., Ltd. | INTEGRATION OF NON-AND THREE-DIMENSIONAL MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS |
| CN110870062A (zh) * | 2019-04-30 | 2020-03-06 | 长江存储科技有限责任公司 | 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法 |
| CN110246846A (zh) * | 2019-06-18 | 2019-09-17 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN110349966B (zh) | 2019-06-27 | 2020-05-26 | 长江存储科技有限责任公司 | 3d存储器件的制造方法及3d存储器件 |
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| EP3891811B1 (en) * | 2019-08-23 | 2024-03-13 | Yangtze Memory Technologies Co., Ltd. | Non-volatile memory device and manufacturing method thereof |
| JP2021048220A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
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