CN113192968A - 三维存储器件 - Google Patents

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Abstract

公开了3D存储器件以及用于形成其方法的实施例。在示例中，3D存储器件包括衬底、处于衬底上的外围电路、处于外围电路上方的包括交替的导电层和电介质层的存储堆叠体、处于存储堆叠体上方的N型掺杂半导体层、各自垂直地贯穿存储堆叠体延伸到N型掺杂半导体层中的多个沟道结构、以及处于存储堆叠体上方并且与N型掺杂半导体层接触的源极接触部。所述多个沟道结构的每一者的上端与N型掺杂半导体层的顶表面平齐或处于其下方。

Description

三维存储器件
技术领域
本公开内容的实施例涉及三维(3D)存储器件及其制作方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制作工艺使平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得有挑战性以及成本高昂。因此，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。
发明内容
本文公开了3D存储器件以及用于形成其的方法的实施例。
在一个示例中，一种3D存储器件包括衬底、处于衬底上的外围电路、处于外围电路上方的包括交替的导电层和电介质层的存储堆叠体、处于存储堆叠体上方的N型掺杂半导体层、各自垂直地贯穿存储堆叠体延伸到N型掺杂半导体层中的多个沟道结构、以及处于存储堆叠体上方并且与N型掺杂半导体层接触的源极接触部。所述多个沟道结构的每一者的上端与N型掺杂半导体层的顶表面平齐或处于其下方。
在另一示例中，一种3D存储器件包括衬底、处于衬底上方的包括交替的导电层和电介质层的存储堆叠体、处于存储堆叠体上方的N型掺杂半导体层、以及各自垂直地贯穿存储堆叠体延伸到N型掺杂半导体层中的多个沟道结构。所述多个沟道结构的每一者包括存储膜和半导体沟道。存储膜的上端处于半导体沟道的上端下方。N型掺杂半导体层包括包围半导体沟道的部分并与其接触的半导体插塞。半导体插塞的掺杂浓度不同于N型掺杂半导体层的其余部分的掺杂浓度。
在又一示例中，一种3D存储器件包括第一半导体结构、第二半导体结构、以及处于第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括具有交替的导电层和电介质层的存储堆叠体、N型掺杂半导体层、以及各自垂直地贯穿所述存储堆叠体延伸到N型掺杂半导体层中并且电连接到外围电路的多个沟道结构。N型掺杂半导体层包括包围所述多个沟道结构的每一者的延伸到N型掺杂半导体层中的部分的半导体插塞。半导体插塞的掺杂浓度不同于N型掺杂半导体层的其余部分的掺杂浓度。
附图说明
被并入本文以及形成说明书的一部分的附图示出了本公开内容的实施例，以及与说明书一起进一步用以解释本公开内容的原理，以及使本领域的技术人员能够做出和使用本公开内容。
图1根据本公开内容的一些实施例示出了示例性3D存储器件的截面的侧视图。
图2根据本公开内容的一些实施例示出了另一示例性3D存储器件的截面的侧视图。
图3A-3N根据本公开内容的一些实施例示出了用于形成示例性3D存储器件的制作工艺。
图4A-4O根据本公开内容的一些实施例示出了用于形成另一示例性3D存储器件的制作工艺。
图5A根据本公开内容的一些实施例示出了用于形成示例性3D存储器件的方法的流程图。
图5B根据本公开内容的一些实施例示出了用于形成示例性3D存储器件的另一方法的流程图。
图6A根据本公开内容的一些实施例示出了用于形成另一示例性3D存储器件的方法的流程图。
图6B根据本公开内容的一些实施例示出了用于形成另一示例性3D存储器件的另一方法的流程图。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了特定配置和排列，但是应当理解所述讨论仅是为了说明性的目的。本领域技术人员将认识到可以在不脱离本公开内容的精神和范围的情况下使用其它配置和排列。将显而易见的是，本领域技术人员将认识到还可以在各种各样的其它应用当中采用本公开内容。
要注意的是，在说明书中提及“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等指示所描述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括特定的特征、结构或特性。此外，这样的短语未必指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，结合明确或未明确地描述的其它实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地根据语境下的使用来理解术语。例如，至少部分地取决于语境，如文中适用的术语“一个或多个”可以用以在单数的意义上描述任何特征、结构或特点，或者可以用以在复数的意义上描述特征、结构或特点的组合。类似地，至少部分地取决于语境，还可以将术语“一”、“一个”或“所述”理解为传达单数使用或者传达复数使用。此外，至少部分地取决于语境，还可以将术语“基于”理解为未必旨在传达排它的因素集合，而是可以允许存在额外的未必明确地表达的因素。
应当容易地理解，应当按照最广泛的方式解释本公开内容中的“在……上”、“在……上方”和“在……之上”，以使“在……上”不仅意指“直接地”处于某物上，还包括在某物上且其间具有中间特征或层的含义，以及“在……上方”或者“在……之上”不仅意指在某物上方或之上的含义，还包括在某物上方或之上且其间没有中间特征或层的含义(即，直接地处于某物上)。
此外，为了便于说明，在本文中可以采用空间相对术语(诸如“下面”、“以下”、“下方”、“以上”、“上方”等)来描述一个元件或特征与其它元件或特征的如图所示的关系。空间相对术语旨在涵盖除了附图所示的取向之外的在使用或操作中的器件的不同取向。所述设备可以以其它方式进行取向(旋转90度或者处于其它取向上)，以及可以同样相应地解释文中使用的空间相对描述词。
如文中使用的术语“衬底”指代在其上添加后续材料层的材料。可以对衬底本身图案化。添加到衬底上的材料可以被图案化，或者可以保持未图案化。此外，衬底可以包括较宽范围的半导体材料，诸如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料(诸如玻璃、塑料或者蓝宝石晶圆)形成。
如文中使用的术语“层”可以指代包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层结构或上覆结构的延伸要小的延伸。此外，层可以是匀质或者非匀质的连续结构的区域，其具有小于该连续结构的厚度的厚度。例如，层可以位于所述连续结构的顶表面与底表面之间的任何成对的水平面之间，或者位于所述顶表面和底表面处。层可以水平地延伸、垂直地延伸和/或沿锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以具有位于其上、其上方和/或其下方的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体层和接触层(在其中形成互连线路和/或垂直互连通道(通孔)接触部)以及一个或多个电介质层。
如文中使用的术语“标称/标称地”指代在产品或工艺的设计阶段期间设置的组件或工艺操作的特征或参数的期望值或目标值，连同高于和/或低于所述期望值的值的范围。所述值的范围可能归因于制造工艺或容限的略微变化。如文中使用的，术语“大约”指代既定量的值可以基于与对象半导体器件相关联的特定技术节点进行变化。基于特定技术节点，术语“大约”可以指示既定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)内进行变化。
如文中使用的术语“3D存储器件”指代具有垂直地取向的存储单元晶体管串(文中称为“存储串”，诸如NAND存储串)的半导体器件，所述垂直地取向的存储单元晶体管串处于横向地取向的衬底上，以使所述存储串相对于衬底沿垂直方向延伸。如文中使用的术语“垂直/垂直地”指代标称地垂直于衬底的横向表面。
在一些3D存储器件(诸如3D NAND存储器件)中，缝隙结构(例如，栅缝隙(GLS))用于从器件的正面提供与存储阵列的源极(诸如阵列公共源极(ACS))的电连接。然而，正面源极接触部可能通过在字线与源极接触部之间(甚至是在其间存在间隔体的情况下)引入漏电流和寄生电容两者来影响3D存储器件的电性能。间隔体的形成还使制作工艺复杂化。除了影响电性能之外，缝隙结构通常包括壁状多晶硅和/或金属填充，其可能引入局部应力，从而导致晶圆弓弯或翘曲，由此降低产量。
此外，在一些3D NAND存储器件中，选择性地生长半导体插塞，以包围沟道结构的侧壁，例如，其被称为侧壁选择性外延生长(SEG)。与形成于沟道结构下端的另一类型的半导体插塞(例如，底部SEG)相比，侧壁SEG的形成避免了对处于沟道孔的底表面处的存储膜和半导体沟道的蚀刻(还称为“SONO”穿孔)，由此增加了工艺窗口，尤其是当利用改进的技术制作3D NAND存储器件时，诸如在多层面(multi-deck)架构情况下具有96级或更多级时。侧壁SEG通常是通过利用侧壁SEG替代衬底与堆叠结构之间的牺牲层来形成的，其涉及通过缝隙开口进行的多个沉积和蚀刻工艺。然而，随着3D NAND存储器件的级持续增加，贯穿堆叠结构延伸的缝隙开口的高宽比变得更大，从而使通过缝隙开口进行沉积和蚀刻工艺更具挑战性，以及其对于使用已知方法形成侧壁SEG而言是不期望的，原因在于增加的成本和降低的产量。
根据本公开内容的各种实施例提供了具有背面源极接触部的3D存储器件。通过将源极接触部从正面移到背面，可以降低每存储单元的成本，这是因为可以增加有效存储单元阵列面积，以及可以省略间隔体形成工艺。还可以例如，通过避免字线与源极接触部之间的漏电流和寄生电容以及通过减少由正面缝隙结构(作为源极接触部)造成的局部应力，来提高器件性能。侧壁SEG(例如，半导体插塞)可以从衬底的背面形成，以避免在衬底的正面通过贯穿堆叠结构延伸的开口进行的任何沉积和蚀刻工艺。因此，可以降低制作工艺的复杂性和成本，以及可以提高产量。另外，由于侧壁SEG的制作工艺不再受贯穿堆叠结构的开口的高宽比的影响，即不受存储堆叠体的级限制，因此还可以改进3D存储器件的可扩展性。
在一些实施例中，从背面去除在其上形成存储堆叠体的衬底，以在形成侧壁SEG之前露出沟道结构。因此，可以将对衬底的选择扩展至(例如)伪晶圆，以降低成本，或者扩展至绝缘体上硅(SOI)晶圆，以简化制作工艺。对衬底的去除还可以避免使用背面减薄工艺的已知方法中的厚度均匀性控制的有挑战性的问题。
在本公开内容中公开了各种3D存储器件架构及其制作方法，例如，其具有不同的擦除操作机制，以适应不同的要求和应用。在一些实施例中，侧壁SEG是N型掺杂半导体层的部分，以使3D存储器件能够进行栅诱导漏极泄漏(GIDL)擦除。在一些实施例中，侧壁SEG是P型掺杂半导体层的部分，以使3D存储器件能够进行P阱大容量(bulk)擦除。
图1根据本公开内容的一些实施例示出了示例性3D存储器件100的截面的侧视图。在一些实施例中，3D存储器件100是包括第一半导体结构102以及堆叠在第一半导体结构102之上的第二半导体结构104的键合芯片。根据一些实施例，第一半导体结构102和第二半导体结构104在其间的键合界面106处连接。如图1所示，第一半导体结构102可以包括衬底101，衬底101可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、SOI或者任何其它适当材料。
3D存储器件100的第一半导体结构102可以包括处于衬底101上的外围电路108。要注意的是，在图1中包括的x轴和y轴是为了进一步示出具有衬底101的3D存储器件100中的组件的空间关系。衬底101包括沿x方向(即，横向方向)横向地延伸的两个横向表面(例如，顶表面和底表面)。如文中所使用的，当衬底沿y方向位于半导体器件的最低平面中时，所述半导体器件(例如，3D存储器件100)的一个组件(例如，层或器件)处于另一组件(例如，层或器件)“上”、“之上”还是“之下”是沿y方向(即，垂直方向)相对于所述半导体器件的衬底(例如，衬底101)确定的。本公开内容通篇应用相同的概念来描述空间关系。
在一些实施例中，外围电路108被配置为控制和感测3D存储器件100。外围电路108可以是任何用于促进3D存储器件100的操作的适当数字、模拟和/或混合信号控制和感测电路，其包括但不限于页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或者所述电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。外围电路108可以包括形成于衬底101“上”的晶体管，其中，晶体管的全部或部分形成于半导体层101中(例如，处于衬底101的顶表面下方)和/或直接地形成于衬底101上。还可以在衬底101中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)。根据一些实施例，利用改进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)，晶体管是高速的。要理解的是，在一些实施例中，外围电路108还可以包括与改进的逻辑工艺兼容的任何其它电路，包括诸如处理器和可编程逻辑器件(PLD)的逻辑电路、或者诸如静态随机存取存储器(SRAM)和动态RAM(DRAM)的存储电路。
在一些实施例中，3D存储器件100的第一半导体结构102还包括处于外围电路108上方的互连层(未示出)，以传递往返外围电路108的电信号。互连层可以包括多个互连(本文还称为“接触部”)，包括横向互连线和垂直互连通道(通孔)(VIA)接触部。如本文使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如，中道工序(MEOL)互连和后道工序(BEOL)互连。互连层还可以包括一个或多个层间电介质(ILD)层(还称为“金属间电介质(IMD)层”)，所述互连线和VIA接触部可以形成于所述层中。也就是说，互连层可以包括处于多个ILD层中的互连线和VIA接触部。互连层内的互连线和VIA接触部可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图1所示，3D存储器件100的第一半导体结构102还可以包括处于键合界面106处并且处于互连层和外围电路108上方的键合层110。键合层110可以包括多个键合接触部111以及对键合接触部111进行电隔离的电介质。键合接触部111可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层110的其余区域可以利用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层110中的键合接触部111和周围电介质可以用于混合键合。
类似地，如图1所示，3D存储器件100的第二半导体结构104还可以包括处于键合界面106处并且处于第一半导体结构102的键合层110上方的键合层112。键合层112可以包括多个键合接触部113以及对键合接触部113进行电隔离的电介质。键合接触部113可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层112的其余区域可以利用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层112中的键合接触部113和周围电介质可以用于混合键合。根据一些实施例，键合接触部113与键合接触部111在键合界面处106相接触。
如下文所详述的，第二半导体结构104可以在键合界面106处按照面对面的方式键合到第一半导体结构102的顶上。在一些实施例中，键合界面106作为混合键合(还称为“金属/电介质混合键合”)的结果布置于键合层110与键合层112之间，所述混合键合是直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，以及可以同时地获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面106是键合层112与键合层110相遇并键合的地方。在实践当中，键合界面106可以是包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面的具有一定厚度的层。
在一些实施例中，3D存储器件100的第二半导体结构104还包括处于键合层112上方的互连层(未示出)，以传递电信号。该互连层可以包括多个互连，诸如MEOL互连和BEOL互连。该互连层还可以包括一个或多个ILD层，所述互连线和VIA接触部可以形成于所述ILD层中。互连层中的互连线和VIA接触部可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，3D存储器件100是NAND闪速存储器件，其中，存储单元是以NAND存储串的阵列的形式提供的。如图1所示，3D存储器件100的第二半导体结构104可以包括起着NAND存储串的阵列的作用的沟道结构124的阵列。如图1所示，每个沟道结构124垂直地贯穿多个对进行延伸，每个对包括导电层116和电介质层118。交替的导电层116和电介质层118是存储堆叠体114的部分。存储堆叠体114中的具有导电层116和电介质层118的对的数量(例如，32、64、96、128、160、192、224、256或更多)确定3D存储器件100中的存储单元的数量。要理解的是，在一些实施例中，存储堆叠体114可以具有多层面架构(未示出)，该架构包括一个叠一个地堆叠的多个存储层面。每个存储层面中的具有导电层116和电介质层118的对的数量可以是相同的或者不同的。
存储堆叠体114可以包括多个交替的导电层116和电介质层118。存储堆叠体114中的导电层116和电介质层118可以沿垂直方向交替。换言之，除了处于存储堆叠体114的顶部或底部的层之外，每个导电层116可以在两侧与两个电介质层118相邻，以及每个电介质层118可以在两侧与两个导电层116相邻。导电层116可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物或其任何组合。每个导电层116可以包括被粘合剂层包围的栅电极(栅极线)和栅极电介质层。导电层116的栅电极可以作为字线横向地延伸，其结束于存储堆叠体114的一个或多个阶梯结构处。电介质层118可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图1所示，3D存储器件100的第二半导体结构104还可以包括处于存储堆叠体114上方的N型掺杂半导体层120。N型掺杂半导体层120可以是如上文所述的“侧壁SEG”的示例。N型掺杂半导体层120可以包括半导体材料，例如，硅。在一些实施例中，N型掺杂半导体层120包括通过沉积技术形成的多晶硅，如下文详细所述。在一些实施例中，N型掺杂半导体层120包括单晶硅，诸如SOI晶圆的器件层，如下文详细所述。N型掺杂半导体层120可以掺杂有任何适当的N型掺杂剂，诸如磷(P)、砷(Ar)或锑(Sb)，其贡献自由电子以及提高本征半导体的导电性。例如，N型掺杂半导体层120可以是掺杂有诸如P、Ar或Sb的N型掺杂剂的多晶硅层。在一些实施例中，N型掺杂半导体层120是沿垂直方向具有均匀的掺杂浓度分布情况的单个多晶硅层，其与具有多个多晶硅子层相反，所述多层多晶硅子层在其界面处具有非均匀掺杂浓度(例如，在两个子层之间的界面处的突然的掺杂浓度变化)。要理解的是，N型掺杂半导体层120的N型掺杂剂的掺杂浓度仍然可以沿垂直方向逐渐变化，只要不存在任何可以通过掺杂浓度变化区分两个或更多个子层的突然掺杂浓度变化。
在一些实施例中，每个沟道结构124包括利用半导体层(例如，作为半导体沟道128)和复合电介质层(例如，作为存储膜126)填充的沟道孔。在一些实施例中，半导体沟道128包括硅，诸如非晶硅、多晶硅或单晶硅。
在一些实施例中，存储膜126是包括隧穿层、存储层(还称为“电荷捕获层”)和阻挡层的复合层。沟道结构124的其余空间可以部分地或者全部地利用包括电介质材料(诸如氧化硅)和/或空气隙的帽盖(capping)层填充。沟道结构124可以具有圆柱形状(例如，柱形形状)。根据一些实施例，帽盖层、半导体沟道128以及存储膜126的隧穿层、存储层和阻挡层按此顺序从柱的中心向柱的外表面径向排列。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储膜126可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构124还包括处于沟道结构124的底部分中(例如，处于下端)的沟道插塞129。如文中所使用的，在衬底101被置于3D存储器件100的最低平面中时，组件(例如，沟道结构124)的“上端”是沿y方向离衬底101较远的一端，组件(例如，沟道结构124)的“下端”是沿y方向离衬底101较近的一端。沟道插塞129可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞129起着NAND存储串的漏极的作用。
如图1所示，每个沟道结构124可以垂直地贯穿存储堆叠体114的交替的导电层116和电介质层118延伸到N型掺杂半导体层120中。每个沟道结构124的上端可以与N型掺杂半导体层120的顶表面平齐或者处于其下方。也就是说，根据一些实施例，沟道结构124不延伸越过N型掺杂半导体层120的顶表面。在一些实施例中，存储膜126的上端处于沟道结构124中的半导体沟道128的上端下方，如图1所示。在一些实施例中，存储膜126的上端处于N型掺杂半导体层120的顶表面下方，以及半导体沟道128的上端与N型掺杂半导体层120的顶表面平齐或者处于其下方。例如，如图1所示，存储膜126可以终止于N型掺杂半导体层120的底表面处，而半导体沟道128则可以延伸到N型掺杂半导体层120的底表面上方，使得N型掺杂半导体层120可以包围半导体沟道128的延伸到N型掺杂半导体层120中的顶部分127并与其接触。在一些实施例中，半导体沟道128的延伸到N型掺杂半导体层120中的顶部分127的掺杂浓度不同于半导体沟道128的其余部分的掺杂浓度。例如，半导体沟道128可以包括除了顶部分127之外的未掺杂多晶硅，顶部分127可以包括掺杂多晶硅，以在形成与周围的N型掺杂半导体层120的电连接时增加其导电性。
在一些实施例中，N型掺杂半导体层120包括半导体插塞122，每个半导体插塞包围沟道结构124的相应半导体沟道128的延伸到N型掺杂半导体层120中的顶部分127并与其接触。根据一些实施例，半导体插塞122包括掺杂多晶硅，例如，N型掺杂多晶硅。半导体插塞122的掺杂浓度可以不同于N型掺杂半导体层120的其余部分的掺杂浓度，这是因为半导体插塞122可以是在形成N型掺杂半导体层120的其余部分之后的较晚工艺中形成的。在一些实施例中，半导体插塞122包括多晶硅(例如，N型掺杂多晶硅)，以及N型掺杂半导体层120的其余部分包括单晶硅(例如，N型掺杂单晶硅)。在一些实施例中，半导体插塞122包括多晶硅(例如，N型掺杂多晶硅)，以及N型掺杂半导体层120的其余部分包括多晶硅(例如，N型掺杂多晶硅)，但是掺杂浓度与半导体插塞122的掺杂浓度不同。
每个半导体插塞122可以包围相应半导体沟道128的顶部分127的侧壁并与其接触。因此，N型掺杂半导体层120中的半导体插塞122可以起着沟道结构124的“侧壁SEG(例如，半导体插塞)”的作用，以替代“底部SEG(例如，半导体插塞)”。此外，如下文详细所述，半导体插塞122的形成发生在存储堆叠体114的相反侧上，这样做可以避免通过贯穿存储堆叠体114延伸的开口进行的任何沉积或蚀刻工艺，由此降低制作复杂性和成本，以及增加产量和垂直可扩展性。取决于每个沟道结构124的半导体沟道128的上端相对于N型掺杂半导体层120的顶表面的相对位置，半导体插塞122还可以形成于半导体沟道128的上端上方并与其接触，例如，如图1所示，当半导体沟道128的上端处于N型掺杂半导体层120的顶表面下方时。要理解的是，在半导体沟道128的上端与N型掺杂半导体层120的顶表面平齐的其它示例中，半导体插塞122可以形成为仅包围半导体沟道128的顶部分127的侧壁并与其接触。
然而，利用半导体插塞122(例如，作为侧壁SEG)包围沟道结构124的半导体沟道128的顶部分127的N型掺杂半导体层120可以使能用于3D存储器件100的擦除操作的GIDL辅助主体偏置。围绕NAND存储串的源极选择栅的GIDL可以生成去往NAND存储串的空穴电流，以提高用于擦除操作的主体电势。
如图1所示，3D存储器件100的第二半导体结构104还可以包括绝缘结构130，每个绝缘结构垂直地贯穿存储堆叠体114的交替的导电层116和电介质层118延伸。根据一些实施例，与进一步延伸到N型掺杂半导体层120中的沟道结构124不同，绝缘结构130停止在N型掺杂半导体层120的底表面处，即，不垂直地延伸到N型掺杂半导体层120中。也就是说，绝缘结构130的顶表面可以与N型掺杂半导体层120的底表面平齐。每个绝缘结构130还可以横向地延伸，以将沟道结构124分成多个块。也就是说，存储堆叠体114可以通过绝缘结构130被划分成多个存储块，使得沟道结构124的阵列可以被分到每个存储块当中。根据一些实施例，与上文描述的现有3D NAND存储器件中的包括正面ACS接触部的缝隙结构不同，绝缘结构130在其中不包括任何接触部(即，不起着源极接触部的作用)，以及因此不引入与导电层116(包括字线)的寄生电容和漏电流。在一些实施例中，每个绝缘结构130包括填充有一种或多种电介质材料的开口(例如，缝隙)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，可以利用氧化硅填充每个绝缘结构130。
此外，如下文详细所述，因为用于形成绝缘结构130的开口未被用于形成N型掺杂半导体层120以及其中的半导体插塞122(例如，作为侧壁SEG)，因此随着交替的导电层116和电介质层118的数量增加，该开口的增加的高宽比将不影响N型掺杂半导体层120以及其中的半导体插塞122的形成。
3D存储器件100可以包括处于存储堆叠体114上方并且与N型掺杂半导体层120接触的背面源极接触部132，而不是正面源极接触部，如图1所示。源极接触部132和存储堆叠体114(以及贯穿其的绝缘结构130)可以被布置到N型掺杂半导体层120的相反侧上，以及因此被视为“背面”源极接触部。在一些实施例中，源极接触部132通过N型掺杂半导体层120的半导体插塞122电连接到沟道结构124的半导体沟道128。在一些实施例中，源极接触部132不与绝缘结构130横向地对齐，而是接近沟道结构124，以降低其间的电连接的电阻。例如，源极接触部132可以横向地位于绝缘结构130与沟道结构124之间(例如，沿图1中的x方向)。源极接触部132可以包括任何适当类型的接触部。在一些实施例中，源极接触部132包括VIA接触部。在一些实施例中，源极接触部132包括横向地延伸的壁状接触部。源极接触部132可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，氮化钛(TiN))包围的硅化物层。
如图1所示，3D存储器件100还可以包括处于源极接触部132上方并与其电连接的BEOL互连层133，以用于焊盘引出(pad-out)，例如，在3D存储器件100与外部电路之间传递电信号。在一些实施例中，互连层133包括处于N型掺杂半导体层120上的一个或多个ILD层134以及处于ILD层134上的重新分布层136。根据一些实施例，源极接触部132的上端与ILD层134的顶表面和重新分布层136的底表面平齐，以及源极接触部132垂直地贯穿ILD层134延伸到N型掺杂半导体层120中。互连层133中的ILD层134可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层133中的重新分布层136可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一个示例中，重新分布层136包括Al。在一些实施例中，互连层133还包括作为最外层的钝化层138，其用于3D存储器件100的钝化和保护。重新分布层136的部分可以从钝化层138露出，以作为接触焊盘140。也就是说，3D存储器件100的互连层133还可以包括用于线键合和/或与内插器进行键合的接触焊盘140。
在一些实施例中，3D存储器件100的第二半导体结构104还包括贯穿N型掺杂半导体层120的接触部142和144。根据一些实施例，由于N型掺杂半导体层120可以是减薄衬底，例如，SOI晶圆的器件层，因此接触部142和144是贯穿硅接触部(TSC)。在一些实施例中，接触部142贯穿N型掺杂半导体层120和ILD层134延伸，以与重新分布层136接触部，使得N型掺杂半导体层120通过源极接触部132和互连层133的重新分布层136电连接到接触部142。在一些实施例中，接触部144贯穿N型掺杂半导体层120和ILD层134延伸，以与接触焊盘140接触。接触部142和接触部144各自可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，TiN)包围的硅化物层。在一些实施例中，至少接触部144还包括间隔体(例如，电介质层)，以使接触部144与N型掺杂半导体层120电分隔。
在一些实施例中，3D存储器件100还包括外围接触部146和148，其各自垂直地在存储堆叠体114之外延伸。每个外围接触部146或148可以具有大于存储堆叠体114的深度的深度，以在存储堆叠体114外的外围区域中垂直地从键合层112延伸到N型掺杂半导体层120。在一些实施例中，外围接触部146处于接触部142下方并与其接触，使得N型掺杂半导体层120至少通过源极接触部132、互连层133、接触部142和外围接触部146电连接到第一半导体结构102中的外围电路108。在一些实施例中，外围接触部148处于接触部144下方并与其接触，使得第一半导体结构102中的外围电路108至少通过接触部144和外围接触部148电连接到接触焊盘140以用于焊盘引出。外围接触部146和接触部148各自可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，TiN)包围的硅化物层。
如图1所示，3D存储器件100还包括作为互连结构的部分的各种各样的局部接触部(还称为“C1”)，其直接地与存储堆叠体114中的结构接触。在一些实施例中，局部接触部包括沟道局部接触部150，每个沟道局部接触部150处于相应的沟道结构124的下端下方并与其接触。每个沟道局部接触部150可以电连接到位线接触(未示出)，以用于位线扇出(fan-out)。在一些实施例中，局部接触还包括字线局部接触部152，每个字线局部接触部152处于存储堆叠体114的阶梯结构处的相应的导电层116(包括字线)下方并与其接触，以用于字线扇出。局部接触部(诸如沟道局部接触部150和字线局部接触部152)可以至少通过键合层112和110电连接到第一半导体结构102的外围电路108。局部接触部(诸如沟道局部接触部150和字线局部接触部152)各自可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，TiN)包围的硅化物层。
图2根据本公开内容的一些实施例示出了另一示例性3D存储器件200的截面的侧视图。在一些实施例中，3D存储器件200是包括第一半导体结构202以及堆叠在第一半导体结构202之上的第二半导体结构204的键合芯片。根据一些实施例，第一半导体结构202和第二半导体结构204在其间的键合界面206处连接。如图2所示，第一半导体结构202可以包括衬底201，衬底201可以包括硅(例如，单晶硅、c-Si)、SiGe、GaAs、Ge、SOI或者任何其它适当材料。
3D存储器件200的第一半导体结构202可以包括处于衬底201上的外围电路208。在一些实施例中，外围电路208被配置为控制和感测3D存储器件200。外围电路208可以是任何用于促进3D存储器件200的操作的适当数字、模拟和/或混合信号控制和感测电路，其包括但不限于页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者所述电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。外围电路208可以包括形成于衬底201“上”的晶体管，其中，晶体管的全部或部分形成于衬底201中(例如，处于衬底201的顶表面下方)和/或直接地形成于衬底201上。还可以在衬底201中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)。根据一些实施例，利用改进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)，晶体管是高速的。要理解的是，在一些实施例中，外围电路208还可以包括与改进的逻辑工艺兼容的任何其它电路，包括诸如处理器和PLD的逻辑电路、或者诸如SRAM和DRAM的存储电路。
在一些实施例中，3D存储器件200的第一半导体结构202还包括处于外围电路208上方的互连层(未示出)，以传递往返外围电路208的电信号。互连层可以包括多个互连(本文还称为“接触部”)，包括横向的互连线和VIA接触部。如本文所使用的，术语“互连”可以广泛地包括任何适当类型的互连，诸如MEOL互连和BEOL互连。互连层还可以包括一个或多个ILD层(还称为“IMD层”)，所述互连线和VIA接触部可以形成于所述ILD层中。也就是说，互连层可以包括处于多个ILD层中的互连线和VIA接触部。互连层中的互连线和VIA接触部可以包导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图2所示，3D存储器件200的第一半导体结构202还可以包括处于键合界面206处以及处于互连层和外围电路208上方的键合层210。键合层210可以包括多个键合接触部211以及对键合接触部211进行电隔离的电介质。键合接触部211可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层210的其余区域可以利用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层210中的键合接触部211和周围电介质可以用于混合键合。
类似地，如图2所示，3D存储器件200的第二半导体结构204还可以包括处于键合界面206处以及处于第一半导体结构202的键合层210上方的键合层212。键合层212可以包括多个键合接触部213以及对键合接触部213进行电隔离的电介质。键合接触部213可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层212的其余区域可以利用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层212中的键合接触部213和周围电介质可以用于混合键合。根据一些实施例，键合接触部213与键合接触部211在键合界面处206相接触。
如下文所详述的，第二半导体结构204可以在键合界面206处按照面对面的方式键合到第一半导体结构202的顶上。在一些实施例中，键合界面206作为混合键合(还称为“金属/电介质混合键合”)的结果布置于键合层210与键合层212之间，所述混合键合是直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，以及可以同时地获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面206是键合层212和键合层210相遇并键合的地方。在实践当中，键合界面206可以是包括第一半导体结构202的键合层210的顶表面和第二半导体结构204的键合层212的底表面的具有一定厚度的层。
在一些实施例中，3D存储器件200的第二半导体结构204还包括处于键合层212上方的互连层(未示出)，以传递电信号。该互连层可以包括多个互连，诸如MEOL互连和BEOL互连。该互连层还可以包括一个或多个ILD层，所述互连线和VIA接触部可以形成于所述ILD层中。互连层中的互连线和VIA接触部可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，3D存储器件200是NAND闪速存储器件，其中，存储单元是以NAND存储串的阵列的形式提供的。如图2所示，3D存储器件200的第二半导体结构204可以包括起着NAND存储串的阵列的作用的沟道结构224的阵列。如图2所示，每个沟道结构224垂直地贯穿多个对延伸，每个对包括导电层216和电介质层218。交替的导电层216和电介质层218是存储堆叠体214的部分。存储堆叠体214中的具有导电层216和电介质层218的对的数量(例如，32、64、96、128、160、192、224、256或更多)确定3D存储器件200中的存储单元的数量。要理解的是，在一些实施例中，存储堆叠体214可以具有多层面架构(未示出)，该架构包括一个叠一个地堆叠的多个存储层面。每个存储层面中的具有导电层216和电介质层218的对的数量可以是相同的或者不同的。
存储堆叠体214可以包括多个交替的导电层216和电介质层218。存储堆叠体214中的导电层216和电介质层218可以沿垂直方向交替。换言之，除了处于存储堆叠体214的顶部或底部的层之外，每个导电层216可以在两侧与两个电介质层218相邻，以及每个电介质层218可以在两侧与两个导电层216相邻。导电层216可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂的硅、硅化物或其任何组合。每个导电层216可以包括被粘合剂层包围的栅电极(栅极线)和栅极电介质层。导电层216的栅电极可以作为字线横向地延伸，其结束于存储堆叠体214的一个或多个阶梯结构处。电介质层218可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图2所示，3D存储器件200的第二半导体结构204还可以包括处于存储堆叠体114上方的P型掺杂半导体层220。P型掺杂半导体层220可以是如上文所述的“侧壁SEG”的示例。P型掺杂半导体层220可以包括半导体材料，诸如硅。在一些实施例中，P型掺杂半导体层220包括通过沉积技术形成的多晶硅，如下文详细所述。在一些实施例中，P型掺杂半导体层220包括单晶硅，诸如SOI晶圆的器件层，如下文详细所述。P型掺杂半导体层220可以掺杂有任何适当的P型掺杂剂，诸如硼(B)、镓(Ga)或铝(Al)，以使本征半导体创建价电子的缺失，被称为“空穴”。例如，P型掺杂半导体层220可以是掺杂有诸如P、Ar或Sb的P型掺杂剂的多晶硅层。在一些实施例中，P型掺杂半导体层220是沿垂直方向具有均匀的掺杂浓度分布情况的单个多晶硅层，其与具有多个多晶硅子层相反，所述多个多晶硅子层在其界面处具有非均匀掺杂浓度(例如，在两个子层之间的界面处的突然的掺杂浓度变化)。要理解的是，P型掺杂半导体层220的P型掺杂剂的掺杂浓度仍然可以沿垂直方向逐渐变化，只要不存在可以通过掺杂浓度变化区分两个或更多个子层的任何突然的掺杂浓度变化。
在一些实施例中，3D存储器件200的第二半导体结构204还包括处于P型掺杂半导体层220中的N阱221。N阱221可以掺杂有任何适当的N型掺杂剂，诸如P、Ar或Sb，其贡献自由电子以及增加本征半导体的导电性。在一些实施例中，N阱221是从P型掺杂半导体层220的底表面掺杂的。要理解的是，N阱221可以垂直地延伸P型掺杂半导体层220的整个厚度，即，延伸到P型掺杂半导体层220的顶表面，或者延伸P型掺杂半导体层220的整个厚度的一部分。
在一些实施例中，每个沟道结构224包括利用半导体层(例如，作为半导体沟道228)和复合电介质层(例如，作为存储膜226)填充的沟道孔。在一些实施例中，半导体沟道228包括硅，诸如非晶硅、多晶硅或单晶硅。
在一些实施例中，存储膜226是包括隧穿层、存储层(还称为“电荷捕获层”)和阻挡层的复合层。沟道结构224的其余空间可以部分地或者全部地利用包括电介质材料(诸如氧化硅)和/或空气隙的帽盖层填充。沟道结构224可以具有圆柱形状(例如，柱形形状)。根据一些实施例，帽盖层、半导体沟道228以及存储膜226的隧穿层、存储层和阻挡层按此顺序从柱的中央向柱的外表面径向排列。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储膜226可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构224还包括处于沟道结构224的底部分中(例如，处于下端)的沟道插塞227。如文中所使用的，当衬底201被置于3D存储器件200的最低平面中时，组件(例如，沟道结构224)的“上端”是沿y方向离衬底201较远的一端，以及组件(例如，沟道结构224)的“下端”是沿y方向离衬底201较近的一端。沟道插塞227可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞227起着NAND存储串的漏极的作用。
如图2所示，每个沟道结构224可以垂直地贯穿存储堆叠体214的交替的导电层216和电介质层218延伸到P型掺杂半导体层220中。每个沟道结构224的上端可以与P型掺杂半导体层220的顶表面平齐或者处于其下方。也就是说，根据一些实施例，沟道结构224不延伸越过P型掺杂半导体层220的顶表面。在一些实施例中，存储膜226的上端处于沟道结构224中的半导体沟道228的上端下方，如图2所示。在一些实施例中，存储膜226的上端处于P型掺杂半导体层220的顶表面下方，以及半导体沟道228的上端与P型掺杂半导体层220的顶表面平齐或者处于其下方。例如，如图2所示，存储膜226可以终止于P型掺杂半导体层220的底表面处，而半导体沟道228可以延伸到P型掺杂半导体层220的底表面上方，使得P型掺杂半导体层220可以包围半导体沟道228的延伸到P型掺杂半导体层220中的顶部分229并与其接触。在一些实施例中，半导体沟道228的延伸到P型掺杂半导体层220中的顶部分229的掺杂浓度不同于半导体沟道228的其余部分的掺杂浓度。例如，半导体沟道228可以包括除了顶部分229之外的未掺杂多晶硅，顶部分229可以包括掺杂多晶硅，以在形成与周围的P型掺杂半导体层220的电连接时增加其导电性。
在一些实施例中，P型掺杂半导体层220包括半导体插塞222，每个半导体插塞包围沟道结构224的相应半导体沟道228的延伸到P型掺杂半导体层220中的顶部分229并与其接触。根据一些实施例，半导体插塞222包括掺杂多晶硅，例如，P型掺杂多晶硅。半导体插塞222的掺杂浓度可以不同于P型掺杂半导体层220的其余部分的掺杂浓度，这是因为半导体插塞222可以是在形成P型掺杂半导体层220的其余部分之后的较晚工艺中形成的。在一些实施例中，半导体插塞222包括多晶硅(例如，P型掺杂多晶硅)，以及P型掺杂半导体层220的其余部分包括单晶硅(例如，P型掺杂单晶硅)。在一些实施例中，半导体插塞222包括多晶硅(例如，P型掺杂多晶硅)，以及P型掺杂半导体层220的其余部分包括多晶硅(例如，P型掺杂多晶硅)，但是掺杂浓度与半导体插塞222的掺杂浓度的不同。
每个半导体插塞222可以包围相应半导体沟道228的顶部分229的侧壁并与其接触。因此，P型掺杂半导体层220中的半导体插塞222可以起着沟道结构224的“侧壁SEG(例如，半导体插塞)”的作用，以替代“底部SEG(例如，半导体插塞)”。此外，如下文详细所述，半导体插塞222的形成发生在存储堆叠体214的相反侧上，这样做可以避免通过贯穿存储堆叠体214延伸的开口进行的任何沉积或蚀刻工艺，由此降低制作复杂性和成本，以及增加产量和垂直可扩展性。取决于每个沟道结构224的半导体沟道228的上端相对于P型掺杂半导体层220的顶表面的相对位置，半导体插塞222还可以形成于半导体沟道228的上端上方并与其接触，例如，如图2所示，当半导体沟道228的上端处于P型掺杂半导体层220的顶表面下方时。要理解的是，在半导体沟道228的上端与P型掺杂半导体层220的顶表面平齐的其它示例中，半导体插塞222可以形成为仅包围半导体沟道228的顶部分229的侧壁并与其接触。
然而，利用半导体插塞222(例如，作为侧壁SEG)包围沟道结构224的半导体沟道228的顶部分229的P型掺杂半导体层220可以使能用于3D存储器件200的P阱大容量擦除操作。本文公开的3D存储器件200的设计可以实现分别用于形成擦除操作和读取操作的空穴电流路径和电子电流路径的分隔。在一些实施例中，3D存储器件200被配置为在电子源(例如，N阱221)与沟道结构224的半导体沟道228之间形成电子电流路径，以当根据一些实施例执行读取操作时向NAND存储串提供电子。相反，3D存储器件200被配置为在空穴源(例如，P型掺杂半导体层220)与沟道结构224的半导体沟道228之间形成空穴电流路径，以当根据一些实施例执行P阱大容量擦除操作时向NAND存储串提供空穴。
如图2所示，3D存储器件200的第二半导体结构204还可以包括绝缘结构230，每个绝缘结构230垂直地贯穿存储堆叠体214的交替的导电层216和电介质层218延伸。根据一些实施例，与进一步延伸到P型掺杂半导体层220中的沟道结构224不同，绝缘结构230停止在P型掺杂半导体层220的底表面处，即，不垂直地延伸到P型掺杂半导体层220中。也就是说，绝缘结构230的顶表面可以与P型掺杂半导体层220的底表面平齐。每个绝缘结构230还可以横向地延伸，以将沟道结构224分成多个块。也就是说，存储堆叠体214可以通过绝缘结构230被划分成多个存储块，使得沟道结构224的阵列可以被分到每个存储块中。根据一些实施例，与上文描述的现有3D NAND存储器件中的包括正面ACS接触部的缝隙结构不同，绝缘结构230在其中不包括任何接触(即，不起着源极接触部的作用)，以及因此不引入与导电层216(包括字线)的寄生电容和漏电流。在一些实施例中，每个绝缘结构230包括填充有一种或多种电介质材料的开口(例如，缝隙)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，可以利用氧化硅填充每个绝缘结构230。
此外，如下文详细所述，因为用于形成绝缘结构230的开口未被用于形成P型掺杂半导体层220以及其中的半导体插塞222(例如，作为侧壁SEG)，因此随着交替的导电层216和电介质层218的数量增加，该开口的增加的高宽比将不影响P型掺杂半导体层220以及其中的半导体插塞222的形成。
3D存储器件100可以包括处于存储堆叠体214上方并且分别与N阱221和P型掺杂半导体层220接触的背面源极接触部231和232，而不是正面源极接触部，如图1所示。源极接触部231和232以及存储堆叠体214(以及贯穿其的绝缘结构230)可以被布置到P型掺杂半导体层220的相反侧上，以及因此被视为“背面”源极接触部。在一些实施例中，与P型掺杂半导体层220接触的源极接触部232通过P型掺杂半导体层220的半导体插塞222电连接到沟道结构224的半导体沟道228。在一些实施例中，与N阱221接触的源极接触部231通过P型掺杂半导体层220的半导体插塞222电连接到沟道结构224的半导体沟道228。在一些实施例中，源极接触部232不与绝缘结构230横向地对齐，而是接近沟道结构224，以降低其间的电连接的电阻。要理解的是，尽管源极接触部231如图2所示与绝缘结构230横向地对齐，但是在一些示例中，源极接触部231还可以不与绝缘结构230横向地对齐，而是接近沟道结构224(横向地处于绝缘结构230与沟道结构224之间)，以降低其间的电连接的电阻。如上文所述，源极接触部231和232可以分别用以在读取操作期间和擦除操作期间分别控制电子电流和空穴电流。源极接触部231和232可以包括任何适当类型的接触。在一些实施例中，源极接触部231和232包括VIA接触部。在一些实施例中，源极接触部231和232包括横向地延伸的壁状接触部。源极接触部231和232可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，氮化钛(TiN))包围的硅化物层。
如图2所示，3D存储器件100还可以包括处于源极接触部231和232上方并与其电连接的BEOL互连层233，以用于焊盘引出，例如，在3D存储器件200与外部电路之间传递电信号。在一些实施例中，互连层233包括处于P型掺杂半导体层220上的一个或多个ILD层234以及处于ILD层234上的重新分布层236。源极接触部231或232的上端与ILD层234的顶表面和重新分布层236的底表面平齐。源极接触部231和232可以通过ILD层234来电分隔。在一些实施例中，源极接触部232垂直地贯穿ILD层234延伸到P型掺杂半导体层220中，以与P型掺杂半导体层220进行电连接。在一些实施例中，源极接触部231垂直地贯穿ILD层234和P型掺杂半导体层220延伸到N阱221中，以与N阱进行电连接。源极接触部231可以包括包围其侧壁的间隔体(例如，电介质层)，以与P型掺杂半导体层220电分隔。重新分布层236可以包括两个电分隔的互连：与源极接触部232接触的第一互连236-1以及与源极接触部231接触的第二互连236-2。
互连层233中的ILD层234可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层233中的重新分布层236可以包导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一个示例中，重新分布层236包括Al。在一些实施例中，互连层233还包括作为最外层的钝化层238，其用于3D存储器件200的钝化和保护。重新分布层236的部分可以从钝化层238露出，以作为接触焊盘240。也就是说，3D存储器件200的互连层233还可以包括用于线键合和/或与内插器进行键合的接触焊盘240。
在一些实施例中，3D存储器件200的第二半导体结构204还包括贯穿P型掺杂半导体层220的接触部242、243和244。根据一些实施例，由于P型掺杂半导体层220可以是减薄衬底，例如，SOI晶圆的器件层，因此接触部242、243和244是TSC。在一些实施例中，接触部242贯穿P型掺杂半导体层220和ILD层234延伸，以与重新分布层236的第一互连236-1接触，使得P型掺杂半导体层220通过源极接触部232和互连层233的第一互连236-1电连接到接触部242。在一些实施例中，接触部243贯穿P型掺杂半导体层220和ILD层234延伸，以与重新分布层236的第二互连236-2接触，使得N阱221通过源极接触部231和互连层233的第二互连236-2电连接到接触部243。在一些实施例中，接触部244贯穿P型掺杂半导体层220和ILD层234延伸，以与接触焊盘240接触。接触部242、243和244各自可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，TiN)包围的硅化物层。在一些实施例中，至少接触部243和244各自还包括间隔体(例如，电介质层)，以使接触部243和244与P型掺杂半导体层220电分隔。
在一些实施例中，3D存储器件200还包括外围接触部246、247和248，其各自垂直地在存储堆叠体214之外延伸。每个外围接触部246、247或248可以具有大于存储堆叠体214的深度的深度，以在存储堆叠体214外的外围区域中垂直地从键合层212延伸到P型掺杂半导体层220。在一些实施例中，外围接触部246处于接触部242下方并与其接触，使得P型掺杂半导体层220至少通过源极接触部232、互连层233的第一互连236-1、接触部242和外围接触部246电连接到第一半导体结构202中的外围电路208。在一些实施例中，外围接触部247处于接触部243下方并与其接触，使得N阱221至少通过源极接触部231、互连层233的第二互连236-2、接触部243和外围接触部247电连接到第一半导体结构202中的外围电路208。也就是说，可以由外围电路208通过不同的电连接分别地控制用于读取操作和擦除操作的电子电流和空穴电流。在一些实施例中，外围接触部248处于接触部244下方并与其接触，使得第一半导体结构202中的外围电路208至少通过接触部244和外围接触部248电连接到接触焊盘240以用于焊盘引出。外围接触部246、247和248各自可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，TiN)包围的硅化物层。
如图2所示，3D存储器件200还包括作为互连结构的部分的各种各样的局部接触部(还称为“C1”)，其直接地与存储堆叠体214中的结构接触。在一些实施例中，局部接触部包括沟道局部接触部250，每个沟道局部接触部250处于相应的沟道结构224的下端下方并与其接触。每个沟道局部接触部250可以电连接到位线接触部(未示出)，以用于位线扇出。在一些实施例中，局部接触部还包括字线局部接触部252，每个字线局部接触部252处于存储堆叠体214的阶梯结构处的相应的导电层216(包括字线)下方并与其接触，以用于字线扇出。局部接触部(诸如沟道局部接触部250和字线局部接触部252)可以至少通过键合层212和210电连接到第一半导体结构202的外围电路208。局部接触部(诸如沟道局部接触部250和字线局部接触部252)各自可以包括一个或多个导电层，诸如金属层(例如，W、Co、Cu或Al)或者被粘合剂层(例如，TiN)包围的硅化物层。
图3A-3N根据本公开内容的一些实施例示出了用于形成示例性3D存储器件的制作工艺。图5A根据本公开内容的一些实施例示出了用于形成示例性3D存储器件的方法500的流程图。图5B根据本公开内容的一些实施例示出了用于形成示例性3D存储器件的另一方法501的流程图。图3A-3N、图5A和图5B中描绘的3D存储器件的示例包括图1中描绘的3D存储器件100。将一起描述图3A-3N、图5A和图5B。要理解的是，方法500和501中所示的操作不是排它性的，还可以在所示操作中的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些操作可以是同时地执行的或者可以是按照不同于图5A和图5B所示的顺序执行的。
参考图5A，方法500开始于操作502，在该操作中，在第一衬底上形成外围电路。所述第一衬底可以是硅衬底。如图3G所示，使用多个工艺在硅衬底350上形成多个晶体管，所述多种工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、化学机械研磨(CMP)以及任何其它适当工艺。在一些实施例中，通过离子注入和/或热扩散来在硅衬底350中形成在起着(例如)晶体管的源极区和/或漏极区的作用的掺杂区(未示出)。在一些实施例中，还通过湿法蚀刻和/或干法蚀刻和薄膜沉积来在硅衬底350中形成隔离区(例如，STI)。所述晶体管可以在硅衬底350上形成外围电路352。
如图3G所示，在外围电路352上方形成键合层348。键合层348包括电连接到外围电路352的键合接触部。为了形成键合层348，使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的一个或多个薄膜沉积工艺来沉积ILD层；使用湿法蚀刻和/或干法蚀刻(例如，反应离子蚀刻(RIE))以及随后的一个或多个薄膜沉积工艺(诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合)来形成贯穿ILD层的键合接触部。
可以在第二衬底上方形成垂直地贯穿存储堆叠体和N型掺杂半导体层延伸的沟道结构。方法500进行至操作504，如图5A所示，在该操作中，顺次形成处于第二衬底上的牺牲层、处于牺牲层上的N型掺杂半导体层以及处于N型掺杂半导体层上的电介质堆叠体。所述第二衬底可以是硅衬底。要理解的是，由于第二衬底将被从最终产品中去除，因此第二衬底可以是由任何适当材料组成的伪晶圆(例如，载片衬底)的部分，以降低第二衬底的成本，例如，所述材料可以是诸如玻璃、蓝宝石、塑料、硅等等。在一些实施例中，该衬底是载片衬底，牺牲层包括电介质材料，N型掺杂半导体层包括多晶硅，以及电介质堆叠体包括交替的堆叠电介质层和堆叠牺牲层。在一些实施例中，堆叠电介质层和堆叠牺牲层在N型掺杂半导体层上交替地沉积，以形成电介质堆叠体。
如图3A所示，牺牲层304形成于载片衬底302上，以及N型掺杂半导体层306形成于牺牲层304上。N型掺杂半导体层306可以包括掺杂有诸如P、As或Sb的N型掺杂剂的多晶硅。牺牲层304可以包括任何适当的可以稍后去除的牺牲材料，以及不同于N型掺杂半导体层306的材料。在一些实施例中，牺牲层304包括电介质材料，诸如氧化硅或氮化硅。根据一些实施例，为了形成牺牲层304，使用包括但不限于CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺在载片衬底302上沉积氧化硅或氮化硅。在一些实施例中，为了形成N型掺杂半导体层306，使用包括但不限于CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺在牺牲层304上沉积多晶硅，随后使用离子注入和/或热扩散利用N型掺杂剂(诸如P、As或Sb)对所沉积的多晶硅进行掺杂。在一些实施例中，为了形成N型掺杂半导体层306，当在牺牲层304上沉积多晶硅时执行诸如P、As或Sb的N型掺杂剂的原位掺杂。
如图3B所示，包括多对的第一电介质层(本文被称为“堆叠牺牲层”312)和第二电介质层(本文被称为“堆叠电介质层”310，在文中与前者一起被称为“电介质层对”)的电介质堆叠体308形成于N型掺杂半导体层306上。根据一些实施例，电介质堆叠体308包括交替的堆叠牺牲层312和堆叠电介质层310。堆叠电介质层310和堆叠牺牲层312可以交替地沉积在处于载片衬底302上方的N型掺杂半导体层306上，以形成电介质堆叠体308。在一些实施例中，每个堆叠电介质层310包括一层氧化硅，以及每个堆叠牺牲层312包括一层氮化硅。电介质堆叠体308可以是通过一个或多个薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。如图3B所示，可以在电介质堆叠体308的边缘形成阶梯结构。该阶梯结构可以是通过朝向载片衬底302向电介质堆叠体308的电介质层对执行多个所谓的“修整-蚀刻”(trim-etch)循环来形成的。由于施加到电介质堆叠体308的电介质层对的重复的修整-蚀刻循环，电介质堆叠体308可以具有一个或多个倾斜边缘以及比底部电介质层对更短的顶部电介质层对，如图3B所示。
方法500进行至操作506，如图5A所示，在该操作中，形成垂直地贯穿电介质堆叠体和N型掺杂半导体层延伸的沟道结构。在一些实施例中，为了形成该沟道结构，蚀刻出垂直地贯穿电介质堆叠体和N型掺杂半导体层延伸、停止在牺牲层处的沟道孔，以及顺次沿沟道孔的侧壁来沉积存储膜和半导体沟道。
如图3B所示，沟道孔是垂直地贯穿电介质堆叠体308和N型掺杂半导体层306延伸的开口。在一些实施例中，形成多个开口，使得每个开口变成用于在稍后的工艺中生长独立沟道结构314的位置。在一些实施例中，用于形成沟道结构314的沟道孔的制作工艺包括湿法蚀刻和/或干法蚀刻，诸如深RIE(DRIE)。牺牲层304可以起着控制不同沟道孔的开槽(gouging)变化的蚀刻停止层。例如，可以通过牺牲层304停止对沟道孔的蚀刻，而不使沟道孔进一步延伸到载片衬底302中。也就是说，根据一些实施例，每个沟道孔的下端(和对应的沟道结构314)处于牺牲层304的顶表面与底表面之间。
如图3B所示，顺次按此顺序沿沟道孔的侧壁和底表面形成包括阻挡层317、存储层316和隧穿层315的存储膜以及半导体沟道318。在一些实施例中，首先使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺按此顺序沿沟道孔的侧壁和底表面沉积阻挡层317、存储层316和隧穿层315，以形成存储膜。然后，可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺在隧穿层315之上沉积诸如多晶硅(例如，未掺杂多晶硅)的半导体材料来形成半导体沟道318。在一些实施例中，顺次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储膜的阻挡层317、存储层316和隧穿层315以及半导体沟道318。
如图3B所示，在沟道孔中以及在半导体沟道318上方形成帽盖层，以完全地或部分地填充沟道孔(例如，没有空气隙或有空气隙)。可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺沉积诸如氧化硅的电介质材料来形成帽盖层。然后，可以在沟道孔的顶部分中形成沟道插塞。在一些实施例中，去除存储膜、半导体沟道318和帽盖层的处于电介质堆叠体308的顶表面上的部分，以及通过CMP、湿法蚀刻和/或干法蚀刻对其进行平坦化。然后，可以通过对半导体沟道318和帽盖层的处于沟道孔的顶部分中的部分进行湿法蚀刻和/或干法蚀刻来在沟道孔的顶部分中形成凹陷部。然后，可以通过诸如CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺将诸如多晶硅的半导体材料沉积到凹陷部中来形成沟道插塞。由此形成贯穿电介质堆叠体308和N型掺杂半导体层306的沟道结构314。取决于对每个沟道孔的蚀刻停止在牺牲层304处的深度，沟道结构314还可以延伸到牺牲层304中或者停止在牺牲层304与N型掺杂半导体层306之间的界面处。然而，沟道结构314可以不进一步延伸到载片衬底302中。
方法500进行至操作508，如图5A所示，在该操作中，使用(例如)所谓的“栅极替代”工艺利用存储堆叠体来替代该电介质堆叠体，以使该沟道结构垂直地贯穿存储堆叠体和N型掺杂半导体层延伸。在一些实施例中，为了利用存储堆叠体替代电介质堆叠体，蚀刻垂直地贯穿电介质堆叠体延伸、停止在N型掺杂半导体层处的开口，以及通过所述开口利用堆叠导电层替代堆叠牺牲层，以形成包括交替的堆叠电介质层和堆叠导电层的存储堆叠体。
如图3C所示，缝隙320是垂直地贯穿电介质堆叠体308延伸以及停止在N型掺杂半导体层306处的开口。在一些实施例中，用于形成缝隙320的制作工艺包括湿法蚀刻和/或干法蚀刻，诸如DRIE。然后贯穿缝隙320执行栅极替代，以利用存储堆叠体330来替代电介质堆叠体308(如图3E所示)。
如图3D所示，首先通过贯穿缝隙320去除堆叠牺牲层312(如图3C所示)来形成横向凹陷部322。在一些实施例中，通过贯穿缝隙320施加蚀刻剂来去除堆叠牺牲层312，从而创建在堆叠电介质层310之间的交替地的横向凹陷部322。蚀刻剂可以包括对于堆叠电介质层310而言选择性地蚀刻堆叠牺牲层312的任何适当蚀刻剂。
如图3E所示，贯穿缝隙320将堆叠导电层328(包括栅电极和粘合剂层)沉积到横向凹陷部322(如图3D中所示)中。在一些实施例中，在堆叠导电层328之前，栅极电介质层332被沉积到横向凹陷部322中，以使在栅极电介质层332上沉积堆叠导电层328。可以使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺沉积诸如金属层的堆叠导电层328。在一些实施例中，还沿缝隙320的侧壁和底部形成诸如高k电介质层的栅极电介质层332。根据一些实施例，由此形成包括交替的堆叠导电层328和堆叠电介质层310的存储堆叠体330，从而替代电介质堆叠体308(图3D中所示)。
方法500进行至操作510，如图5A所示，在该操作中，形成垂直地贯穿存储堆叠体延伸的绝缘结构。在一些实施例中，为了形成该绝缘结构，在形成存储堆叠体之后，将一种或多种电介质材料沉积到开口中，以填充该开口。如图3E所示，形成垂直地贯穿存储堆叠体330延伸的绝缘结构336，其停止在N型掺杂半导体层306的顶表面上。然后，可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺将一种或多种电介质材料(诸如氧化硅)沉积到缝隙320中，以完全地或部分地填充缝隙320(有或没有空气隙)，来形成绝缘结构336。在一些实施例中，绝缘结构336包括栅极电介质层332(例如，包括高k电介质)和电介质帽盖层334(例如，包括氧化硅)。
如图3F所示，在形成绝缘结构336之后，形成包括沟道局部接触部334和字线局部接触部342的局部接触以及外围接触部338和340。可以通过使用诸如CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺在存储堆叠体330的顶上沉积电介质材料(诸如氧化硅或氮化硅)来在存储堆叠体330上形成局部电介质层。可以通过使用湿法蚀刻和/或干法蚀刻(例如，RIE)蚀刻出贯穿局部电介质层(和任何其它ILD层)的接触部开口，随后通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺利用导电材料填充所述接触部开口，来形成沟道局部接触部344、字线局部接触部342以及外围接触部338和340。
如图3F所示，在沟道局部接触部344、字线局部接触部342以及外围接触部338和340上方形成键合层346。键合层346包括电连接到沟道局部接触部344、字线局部接触部342以及外围接触部338和340的键合接触部。为了形成键合层346，使用诸如CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺来沉积ILD层，以及使用湿法蚀刻和/或干法蚀刻(例如，RIE)以及随后的诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺来形成贯穿ILD层的键合接触部。
方法500进行至操作512，如图5A所示，在该操作中，第一衬底和第二衬底按照面对面方式键合，使得存储堆叠体处于外围电路上方。所述键合包括混合键合。如图3G所示，载片衬底302和形成于其上的组件(例如，存储堆叠体330和贯穿其形成的沟道结构314)被上下翻转。根据一些实施例，朝下的键合层346与朝上的键合层348键合，即按照面对面的方式，由此在载片衬底302与硅衬底350之间形成键合界面354。在一些实施例中，在键合之前对键合表面施加处理工艺，例如，等离子体处理、湿法处理和/或热处理。在键合之后，键合层346中的键合接触部与键合层348中的键合接触部相互对齐和接触，使得存储堆叠体330和贯穿其形成的沟道结构314可以电连接到外围电路352，以及处于外围电路352上方。
方法500进行至操作514，如图5A所示，在该操作中，去除第二衬底和牺牲层，以露出沟道结构的端部。可以从第二衬底的背面执行去除。如图3H所示，从背面去除载片衬底302和牺牲层304(如图3G所示)，以露出沟道结构314的上端。可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻将载片衬底302完全地去除。在一些实施例中，将载片衬底302剥离。对载片衬底302的去除可以通过下面的牺牲层304停止，原因在于其不同的材料，以确保厚度均匀性。在载片衬底302包括硅以及牺牲层304包括氧化硅的一些实施例中，使用CMP去除载片衬底302，其可以自动地停止在载片衬底302与牺牲层304之间的界面处。
然后，还利用适当蚀刻剂(诸如氢氟酸)使用湿法蚀刻选择性地去除牺牲层304，而不蚀刻下面的N型掺杂半导体层306。如上文所述，由于沟道结构314不延伸越过牺牲层304到载片衬底302中，因此对载片衬底302的去除不影响沟道结构314。对牺牲层304的去除可以露出沟道结构314的上端。在沟道结构314延伸到牺牲层304中的一些实施例中，对包括氧化硅的牺牲层304的选择性蚀刻还去除了包括氧化硅的阻挡层317的处于N型掺杂半导体层306的顶表面上方的部分，但是包括氮化硅的存储层316和被存储层316包围的其它层(例如，隧穿层315)则保持完好。
方法500进行至操作516，如图5A所示，在该操作中，利用半导体插塞替代沟道结构的与N型掺杂半导体层邻接的部分。在一些实施例中，为了利用半导体插塞替代沟道结构的与N型掺杂半导体层邻接的部分，去除存储膜的与N型掺杂半导体层邻接的部分，以形成包围半导体沟道的部分的凹陷部，对半导体沟道的该部分进行掺杂，以及向该凹陷部中沉积多晶硅，以形成包围掺杂半导体沟道的该部分并与其接触的半导体插塞。
如图3I所示，去除存储层316的与N型掺杂半导体层306邻接的部分(如图3H所示)。在一些实施例中，利用诸如磷酸的适当蚀刻剂使用湿法蚀刻选择性地去除包括氮化硅的存储层316，而不对包括多晶硅的N型掺杂半导体层306进行蚀刻。可以通过控制蚀刻时间和/或蚀刻速率对存储层316的蚀刻进行控制，使得该蚀刻不继续影响存储层316的被存储堆叠体330包围的其余部分。
如图3J所示，将阻挡层317和隧穿层315的与N型掺杂半导体层306邻接的部分去除，以形成包围半导体沟道318的与N型掺杂半导体层306邻接的顶部分的凹陷部357。在一些实施例中，利用诸如氢氟酸的适当蚀刻剂使用湿法蚀刻选择性地去除包括氧化硅的阻挡层317和隧穿层315，而不对包括多晶硅的N型掺杂半导体层306和半导体沟道318进行蚀刻。可以通过控制蚀刻时间和/或蚀刻速率对阻挡层317和隧穿层315的蚀刻进行控制，使得该蚀刻不继续影响阻挡层317和隧穿层315的被存储堆叠体330包围的其余部分。因此，根据一些实施例，去除了沟道结构314的存储膜(包括阻挡层317、存储层316和隧穿层315)的与N型掺杂半导体层306邻接的顶部分，以形成凹陷部357，从而露出半导体沟道318的顶部分。在一些实施例中，对半导体沟道318的通过凹陷部357露出的顶部分进行掺杂，以增加其导电性。例如，可以执行倾斜离子注入工艺，以利用任何适当掺杂剂将半导体沟道318(例如，包括多晶硅)的通过凹陷部357露出的顶部分掺杂到期望的掺杂浓度。
如图3K所示，在凹陷部357(如图3J所示)中形成半导体插塞359，从而包围半导体沟道318的掺杂顶部分并与其接触。因此，根据一些实施例，由此利用半导体插塞359替代沟道结构314的与N型掺杂半导体层306邻接的顶部分(如图3H所示)。在一些实施例中，为了形成半导体插塞359，使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺将多晶硅沉积到凹陷部357中，以填充凹陷部357，随后通过CMP工艺去除N型掺杂半导体层306的顶表面上方的任何多余多晶硅。在一些实施例中，当向凹陷部357中沉积多晶硅时执行对诸如P、As或Sb的N型掺杂剂的原位掺杂，以对半导体插塞359进行掺杂。由于半导体插塞359和N型掺杂半导体层306可以包括相同的材料，诸如多晶硅，以及具有相同的厚度(在CMP工艺之后)，因此半导体插塞359可以被视为N型掺杂半导体层306的部分。然而，根据一些实施例，由于半导体插塞359是在形成N型掺杂半导体层306的其余部分(例如，如图3A中所示)之后的稍后工艺中形成的，因此不管半导体插塞359是否是原位掺杂的，半导体插塞359的掺杂浓度都不同于N型掺杂半导体层306的其余部分的掺杂浓度。
如上文所述，N型掺杂半导体层306中的半导体插塞359可以起着沟道结构314的侧壁SEG的作用。与通过贯穿具有大高宽比的一直贯穿电介质堆叠体308延伸的缝隙320(如图3D所示)的蚀刻和沉积工艺形成侧壁SEG的已知方法不同，一旦去除载片衬底302就可以从电介质堆叠体308/存储堆叠体330的相反侧形成半导体插塞359，其不受电介质堆叠体308/存储堆叠体330的级和缝隙320的高宽比的影响。通过避免由缝隙320的大高宽比引入的问题，可以降低制作复杂性和成本，以及可以增加产量。此外，还可以改进垂直可扩展性(例如，增加电介质堆叠体308/存储堆叠体330的级)。
方法500进行至操作518，如图5A所示，在该操作中，源极接触部形成于存储堆叠体上方并且与N型掺杂半导体层接触。如图3L所示，在N型掺杂半导体层306上形成一个或多个ILD层356。可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺在N型掺杂半导体层306的顶表面上沉积电介质材料来形成ILD层356。可以形成贯穿ILD层356到N型掺杂半导体层306中的源极接触部开口358。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(诸如RIE)来形成源极接触部开口358。在一些实施例中，源极接触部开口358进一步延伸到N型掺杂半导体层306的顶部分中。贯穿ILD层356的蚀刻工艺可以继续蚀刻N型掺杂半导体层306的部分。在一些实施例中，在贯穿ILD层356的蚀刻之后，使用单独的蚀刻工艺来蚀刻N型掺杂半导体层306的部分。
如图3M所示，在N型掺杂半导体层306的背面，在源极接触部开口358(图3L中所示)中形成源极接触部364。根据一些实施例，源极接触部364处于存储堆叠体330上方以及与N型掺杂半导体层306接触。在一些实施例中，使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺将一种或多种导电材料沉积到源极接触部开口358中，以利用粘合剂层(例如，TiN)和导体层(例如，W)填充源极接触部开口358。然后，可以执行平坦化工艺，诸如CMP，以去除多余的导电材料，使得源极接触部364的顶表面与ILD层356的顶表面平齐。
方法500进行至操作520，如图5A所示，在该操作中，互连层形成于源极接触部上方并与其接触。在一些实施例中，形成贯穿N型掺杂半导体层并且与互连层相接触的接触部，使得N型掺杂半导体层通过源极接触部和互连层电连接到该接触。
如图3N所示，重新分布层370形成于源极接触部364上方并且与其接触。在一些实施例中，通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺在ILD层356和源极接触部364的顶表面上沉积导电材料(诸如Al)来形成重新分布层370。可以在重新分布层370上形成钝化层372。在一些实施例中，通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺沉积诸如氮化硅的电介质材料来形成钝化层372。根据一些实施例，由此形成包括ILD层356、重新分布层370和钝化层372的互连层376。
如图3L所示，形成各自贯穿ILD层356和N型掺杂半导体层306延伸的接触部开口360和361。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(诸如RIE)形成贯穿ILD层356和N型掺杂半导体层306延伸的接触部开口360和361。在一些实施例中，使用光刻将接触部开口360和361图案化以分别与外围接触部338和340对齐。对接触部开口360和361的蚀刻可以停止在外围接触部338和340的上端处，以露出外围接触部338和340。如图3L所示，使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺沿接触部开口360和361的侧壁形成间隔体362，以将N型掺杂半导体层306电分隔。在一些实施例中，在形成间隔体362之后执行对源极接触部开口358的蚀刻，使得不沿源极接触部开口358的侧壁形成间隔体362，以增加源极接触部364与N型掺杂半导体层306之间的接触面积。
如图3M所示，在N型掺杂半导体层306的背面处形成分别处于接触部开口360和361(如图3L所示)中的接触部366和368。根据一些实施例，接触部366和368垂直地贯穿ILD层356和N型掺杂半导体层306延伸。可以使用相同的沉积工艺形成接触部366和368以及源极接触部364，以减少沉积工艺的数量。在一些实施例中，使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺将一种或多种导电材料沉积到接触部开口360和361中，以利用粘合剂层(例如，TiN)和导体层(例如，W)填充接触部开口360和361。然后，可以执行平坦化工艺，诸如CMP，以去除多余的导电材料，使得接触部366和368的顶表面(以及源极接触部364的顶表面)与ILD层356的顶表面平齐。在一些实施例中，由于接触部开口360和361分别与外围接触部338和340对齐，因此接触部366和368还分别处于外围接触部338和340上方并与其接触。
如图3N所示，重新分布层370还形成于接触部366上方并且与其接触。因此，N型掺杂半导体层306可以通过源极接触部364、互连层376的重新分布层370和接触部366电连接到外围接触部338。在一些实施例中，N型掺杂半导体层306通过源极接触部364、互连层376、接触部366、外围接触部338以及键合层346和348电连接到外围电路352。
如图3N所示，接触焊盘374形成于接触部368之上并且与其接触。在一些实施例中，通过湿法蚀刻和/或干法蚀刻去除钝化层372的覆盖接触部368的部分，以露出下面的重新分布层370的部分，以形成接触焊盘374。因此，用于焊盘引出的接触焊盘374可以通过接触部368、外围接触部340以及键合层346和348电连接到外围电路352。
要理解的是，可以通过SOI晶圆替代上文在方法500中描述的第二衬底、牺牲层和N型掺杂半导体层，该SOI晶圆包括操纵层、掩埋氧化物层(还称为“BOX”层)和器件层，如下文关于方法501所述。为了便于描述，可以不重复方法500与501之间的类似操作的细节。参考图5B，方法501开始于操作502，在该操作中，在第一衬底上形成外围电路。所述第一衬底可以是硅衬底。
方法501进行至操作503，如图5B所示，在该操作中，利用N型掺杂剂对SOI晶圆的器件层进行掺杂。SOI晶圆可以包括操纵层、掩埋氧化物层和器件层。在一些实施例中，掩埋氧化物层包括氧化硅，以及器件层包括单晶硅。如图3A所示，SOI晶圆301包括操纵层302(对应于上文描述方法500时的载片衬底302)、掩埋氧化物层304(对应于牺牲层304)和器件层306(对应于N型掺杂半导体层306)。可以使用离子注入和/或热扩散利用诸如P、As或Sb的N型掺杂剂对器件层306进行掺杂，以变成N型掺杂器件层306。要理解的是，上文与载片衬底302、牺牲层304和N型掺杂半导体层306相关的描述可以类似地分别应用于SOI晶圆301的操纵层302、掩埋氧化物层304和掺杂器件层306，以更好地理解下文的方法501，以及因此为了简化描述，不进行重复。
方法501进行至操作505，如图5B所示，在该操作中，在SOI晶圆的掺杂器件层上形成电介质堆叠体。该电介质堆叠体可以包括交替的堆叠电介质层和堆叠牺牲层。方法501进行至操作507，如图5B所示，在该操作中，形成垂直地贯穿电介质堆叠体和掺杂器件层延伸的沟道结构。在一些实施例中，为了形成该沟道结构，形成垂直地贯穿电介质堆叠体和掺杂器件层延伸、停止在掩埋氧化物层处的沟道孔，以及顺次沿沟道孔的侧壁沉积存储膜和半导体沟道。方法501进行至操作508，如图5B所示，在该操作中，利用存储堆叠体替代该电介质堆叠体，以使该沟道结构垂直地贯穿存储堆叠体和掺杂器件层延伸。在一些实施例中，为了利用存储堆叠体替代电介质堆叠体，蚀刻垂直地贯穿电介质堆叠体延伸、停止在掺杂器件层处的开口，以及通过所述开口利用堆叠导电层替代堆叠牺牲层，以形成包括交替的堆叠电介质层和堆叠导电层的存储堆叠体。方法501进行至操作510，如图5B所示，在该操作中，形成垂直地贯穿存储堆叠体延伸的绝缘结构。在一些实施例中，为了形成该绝缘结构，在形成存储堆叠体之后，将一种或多种电介质材料沉积到开口中，以填充该开口。
方法501进行至操作513，如图5B所示，在该操作中，第一衬底和SOI晶圆按照面对面方式键合，使得存储堆叠体处于外围电路上方。所述键合包括混合键合。方法501进行至操作515，如图5B所示，在该操作中，去除SOI晶圆的操纵层和掩埋氧化物层，以露出沟道结构的端部。方法501进行至操作517，如图5B所示，在该操作中，利用半导体插塞替代沟道结构的与掺杂器件层邻接的部分。在一些实施例中，为了利用半导体插塞替代沟道结构的与掺杂器件层邻接的部分，蚀刻掉存储膜的与掺杂器件层邻接的部分，以形成包围半导体沟道的部分的凹陷部，对半导体沟道的该部分进行掺杂，以及向该凹陷部中沉积多晶硅，以形成包围掺杂半导体沟道的该部分并与其接触的半导体插塞。
方法501进行至操作519，如图5B所示，在该操作中，源极接触部形成于存储堆叠体上方并且与掺杂器件层接触。方法501进行至操作520，如图5B所示，在该操作中，互连层形成于源极接触部上方并且与其接触。在一些实施例中，形成贯穿掺杂器件层并且与互连层接触部的接触，使得掺杂器件层通过源极接触部和互连层电连接到该接触。
图4A-4O根据本公开内容的一些实施例示出了用于形成另一示例性3D存储器件的制作工艺。图6A根据本公开内容的一些实施例示出了用于形成另一示例性3D存储器件的方法600的流程图。图6B根据本公开内容的一些实施例示出了用于形成另一示例性3D存储器件的另一方法601的流程图。图4A-4O、图6A和图6B中描绘的3D存储器件的示例包括图2中描绘的3D存储器件200。将一起描述图4A-4O、图6A和图6B。要理解的是，方法600和601中所示的操作不是排它性的，以及还可以在所示操作中的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些操作可以是同时地执行的或者可以是按照不同于图6A和图6B所示的顺序执行的。
参考图6A，方法600开始于操作602，在该操作中，在第一衬底上形成外围电路。所述第一衬底可以是硅衬底。如图4G所示，使用多个工艺在硅衬底450上形成多个晶体管，所述多种工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、CMP以及任何其它适当工艺。在一些实施例中，通过离子注入和/或热扩散来在硅衬底450中形成在起着(例如)晶体管的源极区和/或漏极区的作用的掺杂区(未示出)。在一些实施例中，还通过湿法蚀刻和/或干法蚀刻和薄膜沉积来在硅衬底450中形成隔离区(例如，STI)。所述晶体管可以在硅衬底450上形成外围电路452。
如图4G所示，在外围电路452上方形成键合层448。键合层448包括电连接到外围电路452的键合接触部。为了形成键合层448，使用诸如CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺来沉积ILD层；使用湿法蚀刻和/或干法蚀刻(例如，RIE)以及随后的诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺来形成贯穿ILD层的键合接触部。
可以在第二衬底上方形成垂直地贯穿存储堆叠体和具有N阱的P型掺杂半导体层延伸的沟道结构。方法600进行至操作604，如图6A所示，在该操作中，顺次形成处于第二衬底上的牺牲层、处于牺牲层上的具有N阱的P型掺杂半导体层以及处于P型掺杂半导体层上的电介质堆叠体。所述第二衬底可以是硅衬底。要理解的是，由于第二衬底将被从最终产品中去除，因此第二衬底可以是由任何适当材料组成的伪晶圆(例如，载片衬底)的部分，以降低第二衬底的成本，例如，所述材料可以是诸如玻璃、蓝宝石、塑料、硅等等。在一些实施例中，该衬底是载片衬底，牺牲层包括电介质材料，P型掺杂半导体层包括多晶硅，以及电介质堆叠体包括交替的堆叠电介质层和堆叠牺牲层。在一些实施例中，堆叠电介质层和堆叠牺牲层在P型掺杂半导体层上交替地沉积，以形成电介质堆叠体。在一些实施例中，在形成电介质堆叠体之前，利用N型掺杂剂来掺杂该P型掺杂半导体层的部分，以形成N阱。
如图4A所示，牺牲层404形成于载片衬底402上，以及P型掺杂半导体层406形成于牺牲层404上。P型掺杂半导体层406可以包括掺杂有诸如B、Ga或Al的P型掺杂剂的多晶硅。牺牲层404可以包括任何适当的可以稍后去除的牺牲材料，以及不同于P型掺杂半导体层406的材料。在一些实施例中，牺牲层404包括电介质材料，诸如氧化硅或氮化硅。根据一些实施例，为了形成牺牲层404，使用包括但不限于CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺在载片衬底402上沉积氧化硅或氮化硅。在一些实施例中，为了形成P型掺杂半导体层406，使用包括但不限于CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺在牺牲层404上沉积多晶硅，随后使用离子注入和/或热扩散利用P型掺杂剂(诸如B、Ga或A)对所沉积的多晶硅进行掺杂。在一些实施例中，为了形成P型掺杂半导体层406，当在牺牲层404上沉积多晶硅时执行诸如B、Ga或Al的P型掺杂剂的原位掺杂。
如图4A所示，利用诸如P、As或Sb的N型掺杂剂对P型掺杂半导体层的部分进行掺杂，以在P型掺杂半导体层406中形成N阱407。在一些实施例中，N阱407是使用离子注入和/或热扩散形成的。可以控制离子注入和/或热扩散工艺加，以控制N阱407的厚度，使其贯穿P型掺杂半导体层406的整个厚度或者贯穿其部分。
如图4B所示，包括多对的第一电介质层(本文被称为“堆叠牺牲层”412)和第二电介质层(本文被称为“堆叠电介质层”410，在文中与前者一起被称为“电介质层对”)的电介质堆叠体408形成于P型掺杂半导体层406上。根据一些实施例，电介质堆叠体408包括交替的堆叠牺牲层412和堆叠电介质层410。堆叠电介质层410和堆叠牺牲层412可以交替地沉积在处于载片衬底402上方的P型掺杂半导体层406上，以形成电介质堆叠体408。在一些实施例中，每个堆叠电介质层410包括一层氧化硅，以及每个堆叠牺牲层412包括一层氮化硅。电介质堆叠体408可以是通过一各或多各薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。如图4B所示，可以在电介质堆叠体408的边缘上形成阶梯结构。该阶梯结构可以是通过朝向载片衬底402向电介质堆叠体408的电介质层对执行多个所谓的“修整-蚀刻”循环来形成的。由于施加到电介质堆叠体408的电介质层对的重复的修整-蚀刻循环，电介质堆叠体408可以具有一个或多个倾斜边缘以及比底部电介质层对更短的顶部电介质层对，如图4B所示。
方法600进行至操作606，如图6A所示，在该操作中，形成垂直地贯穿电介质堆叠体和P型掺杂半导体层延伸的沟道结构。在一些实施例中，为了形成该沟道结构，蚀刻出垂直地贯穿电介质堆叠体和P型掺杂半导体层延伸、停止在牺牲层处的沟道孔，以及顺次沿沟道孔的侧壁沉积存储膜和半导体沟道。
如图4B所示，沟道孔是垂直地贯穿电介质堆叠体408和P型掺杂半导体层406延伸的开口。在一些实施例中，形成多个开口，使得每个开口变成用于在稍后的工艺中生长独立沟道结构414的位置。在一些实施例中，用于形成沟道结构414的沟道孔的制作工艺包括湿法蚀刻和/或干法蚀刻，诸如DRIE。牺牲层404可以起着控制不同沟道孔的开槽变化的蚀刻停止层。例如，可以通过牺牲层404停止对沟道孔的蚀刻，而不使沟道孔进一步延伸到载片衬底402中。也就是说，根据一些实施例，每个沟道孔的下端(和对应的沟道结构414)处于牺牲层404的顶表面与底表面之间。
如图4B所示，顺次按此顺序沿沟道孔的侧壁和底表面形成包括阻挡层417、存储层416和隧穿层415的存储膜以及半导体沟道418。在一些实施例中，首先使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺按此顺序沿沟道孔的侧壁和底表面沉积阻挡层417、存储层416和隧穿层415，以形成存储膜。然后，可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺在隧穿层415之上沉积诸如多晶硅(例如，未掺杂多晶硅)的半导体材料来形成半导体沟道418。在一些实施例中，顺次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)，以形成存储膜的阻挡层417、存储层416和隧穿层415以及半导体沟道418。
如图4B所示，在沟道孔中以及在半导体沟道418上方形成帽盖层，以完全地或部分地填充沟道孔(例如，没有空气隙或有空气隙)。可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺沉积诸如氧化硅的电介质材料来形成帽盖层。然后，可以在沟道孔的顶部分中形成沟道插塞。在一些实施例中，去除存储膜、半导体沟道418和帽盖层的处于电介质堆叠体408的顶表面上的部分，以及通过CMP、湿法蚀刻和/或干法蚀刻对其进行平坦化。然后，可以通过对半导体沟道418和帽盖层的处于沟道孔的顶部分中的部分进行湿法蚀刻和/或干法蚀刻来在沟道孔的顶部分中形成凹陷部。然后，可以通过诸如CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺沉积诸如多晶硅的半导体材料来形成沟道插塞。由此形成贯穿电介质堆叠体408和P型掺杂半导体层406的沟道结构414。取决于对每个沟道孔的蚀刻停止在牺牲层404处的深度，沟道结构414还可以延伸到牺牲层404中或者停止在牺牲层404与P型掺杂半导体层406之间的界面处。然而，沟道结构414可以不进一步延伸到载片衬底402中。
方法600进行至操作608，如图6A所示，在该操作中，使用(例如)所谓的“栅极替代”工艺利用存储堆叠体来替代该电介质堆叠体，以使该沟道结构垂直地贯穿存储堆叠体和P型掺杂半导体层延伸。在一些实施例中，为了利用存储堆叠体替代电介质堆叠体，蚀刻垂直地贯穿电介质堆叠体延伸、停止在P型掺杂半导体层处的开口，以及通过所述开口利用堆叠导电层替代堆叠牺牲层，以形成包括交替的堆叠电介质层和堆叠导电层的存储堆叠体。
如图4C所示，缝隙420是垂直地贯穿电介质堆叠体408延伸并且停止在P型掺杂半导体层406处的开口。在一些实施例中，用于形成缝隙420的制作工艺包括湿法蚀刻和/或干法蚀刻，诸如DRIE。尽管如图4C所示，缝隙420与N阱407横向地对齐，但是要理解的是，在其它示例中，缝隙420可以不与N阱407横向地对齐。然后，贯穿缝隙420执行栅极替代，以利用存储堆叠体430替代电介质堆叠体408(如图4E所示)。
如图4D所示，首先通过贯穿缝隙420去除堆叠牺牲层412(如图4C所示)来形成横向凹陷部422。在一些实施例中，通过贯穿缝隙420施加蚀刻剂来去除堆叠牺牲层412，从而创建在堆叠电介质层410之间交替地的横向凹陷部422。蚀刻剂可以包括对于堆叠电介质层410而言选择性地蚀刻堆叠牺牲层412的任何适当蚀刻剂。
如图4E所示，贯穿缝隙420将堆叠导电层428(包括栅电极和粘合剂层)沉积到横向凹陷部422(如图4D所示)中。在一些实施例中，在堆叠导电层428之前，栅极电介质层432被沉积到横向凹陷部422中，以使在栅极电介质层432上沉积堆叠导电层428。可以使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺沉积诸如金属层的堆叠导电层428。在一些实施例中，还沿缝隙420的侧壁和底部形成诸如高k电介质层的栅极电介质层432。根据一些实施例，由此形成包括交替的堆叠导电层428和堆叠电介质层410的存储堆叠体430，从而替代电介质堆叠体408(图4D中所示)。
方法600进行至操作610，如图6A所示，在该操作中，形成垂直地贯穿存储堆叠体延伸的绝缘结构。在一些实施例中，为了形成该绝缘结构，在形成存储堆叠体之后，将一种或多种电介质材料沉积到开口中，以填充该开口。如图4E所示，形成垂直地贯穿存储堆叠体430延伸的绝缘结构436，其停止在P型掺杂半导体层406的顶表面上。然后，可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺将一种或多种电介质材料(诸如氧化硅)沉积在缝隙420中，以完全地或部分地填充缝隙420(有或没有空气隙)，来形成绝缘结构436。在一些实施例中，绝缘结构436包括栅极电介质层432(例如，包括高k电介质)和电介质帽盖层434(例如，包括氧化硅)。
如图4F所示，在形成绝缘结构436之后，形成包括沟道局部接触部444和字线局部接触部442的局部接触以及外围接触部438、439和440。可以通过使用诸如CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺在存储堆叠体430的顶上沉积电介质材料(诸如氧化硅或氮化硅)来在存储堆叠体430上形成局部电介质层。可以通过使用湿法蚀刻和/或干法蚀刻(例如，RIE)蚀刻出贯穿局部电介质层(和任何其它ILD层)的接触部开口，随后通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺利用导电材料填充所述接触部开口，来形成沟道局部接触部444、字线局部接触部442以及外围接触部438、439和440。
如图4F所示，在沟道局部接触部444、字线局部接触部442以及外围接触部438、439和440上方形成键合层446。键合层446包括电连接到沟道局部接触部444、字线局部接触部442以及外围接触部438、439和440的键合接触部。为了形成键合层446，使用诸如CVD、PVD、ALD或其任何组合的一个或多个薄膜沉积工艺沉积ILD层，以及使用湿法蚀刻和/或干法蚀刻(例如，RIE)以及随后的诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺形成贯穿ILD层的键合接触部。
方法600进行至操作612，如图6A所示，在该操作中，第一衬底和第二衬底按照面对面方式键合，使得存储堆叠体处于外围电路上方。所述键合包括混合键合。如图4G所示，载片衬底402和形成于其上的组件(例如，存储堆叠体430和贯穿其形成的沟道结构414)被上下翻转。根据一些实施例，朝下的键合层446与朝上的键合层448键合，即按照面对面的方式，由此在载片衬底402和硅衬底450之间形成键合界面454。在一些实施例中，在键合之前对键合表面施加处理工艺，例如，等离子体处理、湿法处理和/或热处理。在键合之后，键合层446中的键合接触部与键合层448中的键合接触部相互对齐和接触，使得存储堆叠体430和贯穿其形成的沟道结构414可以电连接到外围电路452，并且处于外围电路452上方。
方法600进行至操作614，如图6A所示，在该操作中，去除第二衬底和牺牲层，以露出沟道结构的端部。可以从第二衬底的背面执行去除。如图4H所示，从背面去除载片衬底402和牺牲层404(如图4G所示)，以露出沟道结构414的上端。可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻将载片衬底402完全地去除。在一些实施例中，将载片衬底402剥离。对载片衬底402的去除可以通过下面的牺牲层404停止，原因在于其不同的材料，以确保厚度均匀性。在载片衬底402包括硅以及牺牲层404包括氧化硅的一些实施例中，使用CMP去除载片衬底402，其可以自动地停止在载片衬底402与牺牲层404之间的界面处。
然后，还利用适当蚀刻剂(诸如氢氟酸)使用湿法蚀刻选择性地去除牺牲层404，而不蚀刻下面的P型掺杂半导体层406。如上文所述，由于沟道结构414不延伸越过牺牲层404到载片衬底402中，因此对载片衬底402的去除不影响沟道结构414。对牺牲层404的去除可以露出沟道结构414的上端。在沟道结构414延伸到牺牲层404中的一些实施例中，对包括氧化硅的牺牲层404的选择性蚀刻还去除了包括氧化硅的阻挡层417的处于P型掺杂半导体层406的顶表面上方的部分，但是包括氮化硅的存储层416和被存储层416包围的其它层(例如，隧穿层415)则保持完好。
方法600进行至操作616，如图6A所示，在该操作中，利用半导体插塞替代沟道结构的与P型掺杂半导体层邻接的部分。在一些实施例中，为了利用半导体插塞替代沟道结构的与P型掺杂半导体层邻接的部分，去除存储膜的与P型掺杂半导体层邻接的部分，以形成包围半导体沟道的部分的凹陷部，对半导体沟道的该部分进行掺杂，以及向该凹陷部中沉积多晶硅，以形成包围掺杂半导体沟道的该部分并与其接触的半导体插塞。
如图4I所示，去除存储层416的与P型掺杂半导体层406邻接的部分(如图4H所示)。在一些实施例中，利用诸如磷酸的适当蚀刻剂使用湿法蚀刻选择性地去除包括氮化硅的存储层416，而不对包括多晶硅的P型掺杂半导体层406进行蚀刻。可以通过控制蚀刻时间和/或蚀刻速率对存储层416的蚀刻进行控制，使得该蚀刻不继续影响存储层416的被存储堆叠体430包围的其余部分。
如图4J所示，将阻挡层417和隧穿层415的与P型掺杂半导体层406邻接的部分去除，以形成包围半导体沟道418的与P型掺杂半导体层406邻接的顶部部分的凹陷部457。在一些实施例中，利用诸如氢氟酸的适当蚀刻剂使用湿法蚀刻选择性地去除包括氧化硅的阻挡层417和隧穿层415，而不对包括多晶硅的P型掺杂半导体层406和半导体沟道418进行蚀刻。可以通过控制蚀刻时间和/或蚀刻速率对阻挡层417和隧穿层415的蚀刻进行控制，使得该蚀刻不继续影响阻挡层417和隧穿层415的被存储堆叠体430包围的其余部分。因此，根据一些实施例，去除了沟道结构414的存储膜(包括阻挡层417、存储层416和隧穿层415)的与P型掺杂半导体层406邻接的顶部部分，以形成凹陷部457，从而露出半导体沟道418的顶部部分。在一些实施例中，对半导体沟道418的通过凹陷部457露出的顶部部分进行掺杂，以增加其导电性。例如，可以执行倾斜离子注入工艺，以利用任何适当掺杂剂将半导体沟道418(例如，包括多晶硅)的通过凹陷部457露出的顶部部分掺杂到期望的掺杂浓度。
如图4K所示，在凹陷部457(如图4J所示)中形成半导体插塞459，从而包围半导体沟道418的掺杂顶部部分并与其接触。因此，根据一些实施例，由此利用半导体插塞459替代沟道结构414的与P型掺杂半导体层406邻接的顶部部分(如图4H所示)。在一些实施例中，为了形成半导体插塞459，使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺将多晶硅沉积到凹陷部457中，以填充凹陷部457，随后通过CMP工艺去除P型掺杂半导体层406的顶表面上方的多余多晶硅。在一些实施例中，当向凹陷部457中沉积多晶硅时执行对诸如B、Ga或Al的P型掺杂剂的原位掺杂，以对半导体插塞459进行掺杂。由于半导体插塞459和P型掺杂半导体层406可以包括相同的材料，诸如多晶硅，以及具有相同的厚度(在CMP工艺之后)，因此半导体插塞459可以被视为P型掺杂半导体层406的部分。然而，根据一些实施例，由于半导体插塞459是在形成P型掺杂半导体层406的其余部分(例如，如图4A中所示)之后的稍后工艺中形成的，因此不管半导体插塞459是否是原位掺杂的，半导体插塞459的掺杂浓度都不同于P型掺杂半导体层406的其余部分的掺杂浓度。
如上文所述，P型掺杂半导体层406中的半导体插塞459可以起着沟道结构414的侧壁SEG的作用。与通过贯穿具有大高宽比的一直贯穿电介质堆叠体408延伸的缝隙420(如图4D所示)的蚀刻和沉积工艺形成侧壁SEG的已知方法不同，一旦去除载片衬底402就可以从电介质堆叠体408/存储堆叠体430的相反侧形成半导体插塞459，其不受电介质堆叠体408/存储堆叠体430的级和缝隙420的高宽比的影响。通过避免由缝隙420的大高宽比引入的问题，可以降低制作复杂性和成本，以及可以增加产量。此外，还可以改进垂直可扩展性(例如，增加电介质堆叠体408/存储堆叠体430的级)。
方法600进行至操作618，如图6A所示，在该操作中，第一源极接触部形成于存储堆叠体上方并且与P型掺杂半导体层接触，以及第二源极接触部形成于存储堆叠体上方并且与N阱接触。如图4L所示，在P型掺杂半导体层406上形成一个或多个ILD层456。可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺在P型掺杂半导体层406的顶表面上沉积电介质材料来形成ILD层456。
如图4M所示，可以形成贯穿ILD层456到P型掺杂半导体层406中的源极接触部开口458。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(诸如RIE)形成源极接触部开口458。在一些实施例中，源极接触部开口458进一步延伸到P型掺杂半导体层406的顶部部分中。贯穿ILD层456的蚀刻工艺可以继续蚀刻P型掺杂半导体层406的部分。在一些实施例中，在贯穿ILD层456进行蚀刻之后，使用分别的蚀刻工艺来蚀刻P型掺杂半导体层406的部分。
如图4M所示，可以形成贯穿ILD层456到N阱407中的源极接触部开口465。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(诸如RIE)形成源极接触部开口465。在一些实施例中，源极接触部开口465进一步延伸到N阱407的顶部部分中。贯穿ILD层456的蚀刻工艺可以继续蚀刻N阱407的部分。在一些实施例中，在贯穿ILD层456进行蚀刻之后，使用分别的蚀刻工艺来蚀刻N阱407的部分。可以在对源极接触部开口465的蚀刻之后执行对源极接触部开口458的蚀刻，或反之亦然。要理解的是，在一些示例中，可以通过相同的蚀刻工艺来蚀刻源极接触部开口458和465，以减少蚀刻工艺的数量。
如图4M所示，在P型掺杂半导体层406的背面处形成分别处于源极接触部开口458和465(如图4M所示)中的接触部464和478。根据一些实施例，源极接触部464处于存储堆叠体430上方并且与P型掺杂半导体层406接触。根据一些实施例，源极接触部478处于存储堆叠体430上方并且与N阱407接触。在一些实施例中，使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺将一种或多种导电材料沉积到源极接触部开口458和465中，以利用粘合剂层(例如，TiN)和导体层(例如，W)填充接源极触开口458和465。然后，可以执行平坦化工艺，诸如CMP，以去除多余的导电材料，使得源极接触部464和478的顶表面相互平齐以及与ILD层456的顶表面平齐。要理解的是，在一些示例中，可以通过相同的沉积工艺和CMP工艺形成源极接触部464和478，以减少制作工艺的数量。
方法600进行至操作620，如图6A所示，在该操作中，互连层形成于第一和第二源极接触部上方并且与其接触。在一些实施例中，互连层包括分别处于第一和第二源极接触部上方并与其接触的第一互连和第二互连。
如图4O所示，重新分布层470形成于源极接触部464和478上方并且与其接触。在一些实施例中，通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺在ILD层456和源极接触部364的顶表面上沉积导电材料(诸如Al)来形成重新分布层470。在一些实施例中，通过光刻工艺和蚀刻工艺对重新分布层470图案化，以形成处于源极接触部464上方并与其接触的第一互连470-1以及处于源极接触部478上方并与其接触的第二互连470-2。第一互连470-1和第二互连470-2可以相互电分隔。可以在重新分布层470上形成钝化层472。在一些实施例中，通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺沉积诸如氮化硅的电介质材料来形成钝化层472。根据一些实施例，由此形成了包括ILD层456、重新分布层470和钝化层472的互连层476。
如图4L所示，形成各自贯穿ILD层456和P型掺杂半导体层406延伸的接触部开口460、461和463。在一些实施例中，使用湿法蚀刻和/或干法蚀刻(诸如RIE)来形成贯穿ILD层456和P型掺杂半导体层406的接触部开口460、461和463。在一些实施例中，使用光刻将接触部开口460、461和463图案化以分别与外围接触部438、440和439对齐。对接触部开口460、461和463的蚀刻可以停止在外围接触部438、439和440的上端处，以露出外围接触部438、439和440。可以通过相同的蚀刻工艺执行对接触部开口460、461和463的蚀刻，以减少蚀刻工艺的数量。要理解的是，由于不同的蚀刻深度，可以在对源极接触部开口465的蚀刻之前执行对接触部开口460、461和463的蚀刻，或反之亦然，但非同时。
如图4M所示，使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺沿接触部开口460、461和463以及源极接触部开口465的侧壁形成间隔体462，以将P型掺杂半导体层406电分隔。在一些实施例中，通过相同沉积工艺沿接触部开口460、461和463以及源极接触部开口465的侧壁形成间隔体462，以减少制作工艺的数量。在一些实施例中，在形成间隔体462之后执行对源极接触部开口458的蚀刻，使得不沿源极接触部开口458的侧壁形成间隔体462，以增加源极接触部464与N型掺杂半导体层406之间的接触面积。
如图4N所示，在P型掺杂半导体层406的背面处形成分别处于接触部开口460、461和463(如图4M所示)中的接触部466、468和469。根据一些实施例，接触部466、468和469垂直地贯穿ILD层456和P型掺杂半导体层406延伸。可以使用相同的沉积工艺来形成接触部466、468和469以及源极接触部464和478，以减少沉积工艺的数量。在一些实施例中，使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一个或多个薄膜沉积工艺将一种或多种导电材料沉积到接触部开口460、461和463中，以利用粘合剂层(例如，TiN)和导体层(例如，W)填充接触部开口460、461和463。然后，可以执行平坦化工艺，诸如CMP，以去除多余的导电材料，使得接触部466、468和469的顶表面(以及源极接触部464和478的顶表面)与ILD层456的顶表面平齐。在一些实施例中，由于接触部开口460、461和463分别与外围接触部438、440和439对齐，因此接触部466、468和469还分别处于外围接触部438、440和439上方并与其接触。
如图4O所示，重新分布层470的第一互连470-1形成于接触部466上方并且与其接触。因此，P型掺杂半导体层406可以通过源极接触部464、互连层476的第一互连470-1和接触部466电连接到外围接触部438。在一些实施例中，P型掺杂半导体层406通过源极接触部464、互连层476的第一互连470-1、接触部466、外围接触部438以及键合层446和448电连接到外围电路452。类似地，重新分布层470的第二互连470-2形成于接触部469上方并且与其接触。因此，N阱407可以通过源极接触部478、互连层476的第二互连470-2和接触部469电连接到外围接触部438。在一些实施例中，N阱407通过源极接触部478、互连层476的第二互连470-2、接触部469、外围接触部439以及键合层446和448将电连接到外围电路452。
如图4O所示，接触焊盘474形成于接触部468之上并且与其接触。在一些实施例中，通过湿法蚀刻和/或干法蚀刻去除钝化层472的覆盖接触部468的部分，以露出下面的重新分布层470的部分，以形成接触焊盘474。因此，用于焊盘引出的接触焊盘474可以通过接触部468、外围接触部440以及键合层446和448电连接到外围电路452。
要理解的是，可以通过SOI晶圆替代上文在方法600中描述的第二衬底、牺牲层和P型掺杂半导体层，该SOI晶圆包括操纵层、掩埋氧化物层(还称为“BOX”层)和器件层，如下文关于方法601所述。为了便于描述，可以不重复方法600与601之间的类似操作的细节。参考图6B，方法601开始于操作602，在该操作中，在第一衬底上形成外围电路。所述第一衬底可以是硅衬底。
方法601进行至操作603，如图6B所示，在该操作中，利用P型掺杂剂对SOI晶圆的器件层进行掺杂。SOI晶圆可以包括操纵层、掩埋氧化物层和器件层。在一些实施例中，掩埋氧化物层包括氧化硅，以及器件层包括单晶硅。方法601进行至操作605，如图6B所示，在该操作中，利用N型掺杂剂对所述掺杂器件层的部分进行掺杂，以在该掺杂器件层中形成N阱。
如图4A所示，SOI晶圆401包括操纵层402(对应于上文描述方法600时的载片衬底402)、掩埋氧化物层404(对应于牺牲层404)和器件层406(对应于P型掺杂半导体层406)。可以使用离子注入和/或热扩散利用诸如P、As或Sb的P型掺杂剂对器件层406进行掺杂，使其变成P型掺杂器件层406。可以使用离子注入和/或热扩散利用诸如B、Ga或Al的N型掺杂剂对掺杂器件层406的部分进行进一步掺杂，以形成N阱407。要理解的是，上文与载片衬底402、牺牲层404和P型掺杂半导体层406相关的描述可以类似地分别应用于SOI晶圆401的操纵层402、掩埋氧化物层404和掺杂器件层406，以更好地理解下文的方法601，以及因此为了简化描述，不进行重复。
方法601进行至操作607，如图6B所示，在该操作中，在SOI晶圆的掺杂器件层上形成电介质堆叠体。该电介质堆叠体可以包括交替的堆叠电介质层和堆叠牺牲层。方法601进行至操作609，如图6B所示，在该操作中，形成垂直地贯穿电介质堆叠体和掺杂器件层延伸的沟道结构。在一些实施例中，为了形成该沟道结构，形成垂直地贯穿电介质堆叠体和掺杂器件层延伸、停止在掩埋氧化物层处的沟道孔，以及顺次沿沟道孔的侧壁沉积存储膜和半导体沟道。方法601进行至操作608，如图6B所示，在该操作中，利用存储堆叠体替代该电介质堆叠体，以使该沟道结构垂直地贯穿存储堆叠体和掺杂器件层延伸。在一些实施例中，为了利用存储堆叠体替代电介质堆叠体，蚀刻垂直地贯穿电介质堆叠体延伸、停止在掺杂器件层处的开口，以及通过所述开口利用堆叠导电层替代堆叠牺牲层，以形成包括交替的堆叠电介质层和堆叠导电层的存储堆叠体。方法601进行至操作610，如图6B所示，在该操作中，形成垂直地贯穿存储堆叠体延伸的绝缘结构。在一些实施例中，为了形成该绝缘结构，在形成存储堆叠体之后，将一种或多种电介质材料沉积到开口中，以填充该开口。
方法601进行至操作613，如图6B所示，在该操作中，第一衬底和SOI晶圆按照面对面方式键合，使得存储堆叠体处于外围电路上方。所述键合包括混合键合。方法601进行至操作615，如图6B所示，在该操作中，去除SOI晶圆的操纵层和掩埋氧化物层，以露出沟道结构的端部。方法601进行至操作617，如图6B所示，在该操作中，利用半导体插塞替代沟道结构的与掺杂器件层邻接的部分。在一些实施例中，为了利用半导体插塞替代沟道结构的与掺杂器件层邻接的部分，蚀刻掉存储膜的与掺杂器件层邻接的部分，以形成包围半导体沟道的部分的凹陷部，对半导体沟道的该部分进行掺杂，以及向该凹陷部中沉积多晶硅，以形成包围掺杂半导体沟道的该部分并与其接触的半导体插塞。
方法601进行至操作619，如图6B所示，在该操作中，第一源极接触部形成于存储堆叠体上方并且与掺杂器件层接触，以及第二源极接触部形成于存储堆叠体上方并且与N阱接触。方法601进行至操作621，如图6B所示，在该操作中，互连层形成于第一和第二源极接触部上方并且与其接触。在一些实施例中，互连层包括处于第一源极接触部上方并与其接触的第一互连以及处于第二源极接触部上方并与其接触的第二互连。在一些实施例中，形成贯穿掺杂器件层并与第一互连接触的第一接触部，使得掺杂器件层通过第一源极接触部和第一互连电连接到第一接触部。在一些实施例中，形成贯穿掺杂器件层并且与第二互连接触的第二接触部，使得N阱通过第二源极接触部和第二互连电连接到第二接触部。
根据本公开内容的一个方面，一种3D存储器件包括衬底、处于衬底上的外围电路、处于外围电路上方的包括交替的导电层和电介质层的存储堆叠体、处于存储堆叠体上方的N型掺杂半导体层、各自垂直地贯穿存储堆叠体延伸到N型掺杂半导体层中的多个沟道结构、以及处于存储堆叠体上方并且与N型掺杂半导体层接触的源极接触部。所述多个沟道结构的每一者的上端与N型掺杂半导体层的顶表面平齐或处于其下方。
在一些实施例中，N型掺杂半导体层包括多晶硅。
在一些实施例中，N型掺杂半导体层包括单晶硅。
在一些实施例中，沟道结构的每一者包括存储膜和半导体沟道，以及所述存储膜的上端处于所述半导体沟道的上端下方。
在一些实施例中，存储膜的上端处于N型掺杂半导体层的顶表面下方，以及半导体沟道的上端与N型掺杂半导体层的顶表面平齐或处于其下方。
在一些实施例中，半导体沟道的延伸到N型掺杂半导体层中的部分包括掺杂多晶硅。
在一些实施例中，N型掺杂半导体层包括包围半导体沟道的该部分并与其接触的半导体插塞，以及半导体插塞的掺杂浓度不同于该N型掺杂半导体层的其余部分的掺杂浓度。
在一些实施例中，所述3D存储器件还包括处于所述源极接触部上方并与其电连接的互连层。
在一些实施例中，所述3D存储器件还包括贯穿所述N型掺杂半导体层的第一接触部。根据一些实施例，N型掺杂半导体层至少通过源极接触部、互连层和第一接触部电连接到外围电路。
在一些实施例中，所述3D存储器件还包括贯穿N型掺杂半导体层的第二接触部。根据一些实施例，互连层包括电连接到第二接触部的接触焊盘。
在一些实施例中，所述3D存储器件还包括绝缘结构，该绝缘结构垂直地贯穿存储堆叠体延伸并且横向地延伸，以将所述多个沟道结构分成多个块。
在一些实施例中，绝缘结构填充有一种或多种电介质材料。
在一些实施例中，绝缘结构的顶表面与N型掺杂半导体层的底表面平齐。
在一些实施例中，所述3D存储器件还包括处于外围电路与存储堆叠体之间的键合界面。
根据本公开内容的另一方面，一种3D存储器件包括衬底、处于衬底上方的包括交替的导电层和电介质层的存储堆叠体、处于存储堆叠体上方的N型掺杂半导体层、以及各自垂直地贯穿存储堆叠体延伸到N型掺杂半导体层中的多个沟道结构。所述多个沟道结构的每一者包括存储膜和半导体沟道。存储膜的上端处于半导体沟道的上端下方。N型掺杂半导体层包括包围半导体沟道的部分并与其接触的半导体插塞。半导体插塞的掺杂浓度不同于N型掺杂半导体层的其余部分的掺杂浓度。
在一些实施例中，半导体插塞包括多晶硅，以及N型掺杂半导体层的其余部分包括多晶硅。
在一些实施例中，半导体插塞包括多晶硅，以及N型掺杂半导体层的其余部分包括单晶硅。
在一些实施例中，所述3D存储器件还包括绝缘结构，该绝缘结构垂直地贯穿存储堆叠体延伸并且横向地延伸，以将所述多个沟道结构分成多个块。
在一些实施例中，绝缘结构填充有一种或多种电介质材料。
在一些实施例中，绝缘结构的顶表面与N型掺杂半导体层的底表面平齐。
在一些实施例中，所述3D存储器件还包括处于存储堆叠体上方并且与N型掺杂半导体层接触的源极接触部。
在一些实施例中，所述3D存储器件还包括处于衬底上方的外围电路、以及处于外围电路与存储堆叠体之间的键合界面。
在一些实施例中，所述3D存储器件还包括处于所述源极接触部上方并与其电连接的互连层。
在一些实施例中，N型掺杂半导体层至少通过源极接触部和互连层电连接外围电路。
根据本公开内容的又一方面，一种3D存储器件包括第一半导体结构、第二半导体结构、以及处于第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括外围电路。第二半导体结构包括具有交替的导电层和电介质层的存储堆叠体、N型掺杂半导体层、以及各自垂直地贯穿所述存储堆叠体延伸到N型掺杂半导体层中并且电连接到外围电路的多个沟道结构。N型掺杂半导体层包括包围所述多个沟道结构的每一者的延伸到N型掺杂半导体层中的部分的半导体插塞。半导体插塞的掺杂浓度不同于N型掺杂半导体层的其余部分的掺杂浓度。
在一些实施例中，第二半导体结构还包括绝缘结构，该绝缘结构垂直地贯穿存储堆叠体延伸并且横向地延伸，以将所述多个沟道结构分成多个块。
在一些实施例中，绝缘结构填充有一种或多种电介质材料。
在一些实施例中，绝缘结构不垂直地延伸到N型掺杂半导体层中。
在一些实施例中，第二半导体结构还包括与N型掺杂半导体层接触的源极接触部。
在一些实施例中，第二半导体结构还包括互连层，以及沟道结构的每一者不延伸越过N型掺杂半导体层。
在一些实施例中，半导体插塞包括多晶硅，以及N型掺杂半导体层的其余部分包括多晶硅。
在一些实施例中，半导体插塞包括多晶硅，以及N型掺杂半导体层的其余部分包括单晶硅。
上文对具体实施例的描述将如此揭示本公开内容的概括实质，本领域技术人员在不背离本公开内容的通用概念的情况下，不需要过多的试验就可以通过本领域的知识容易地针对各种应用修改和/或适应这样的具体实施例。因此，基于文中给出的教导和指引，这样的调整和适应旨在所公开的实施例的含义以及等效物的范围内。要理解的是，文中的措辞或术语是为了描述的目的而非限制，以使本领域技术人员根据所述教导和指引来解释本说明书的术语或措辞。
上文借助于说明所指定的功能及其关系的实施方式的功能构建块已经描述了本公开内容的实施例。为了描述的方便起见，在本文中已经任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定的功能及其关系即可。
发明内容和摘要章节可能阐述了如由发明人预期的本公开内容的一个或多个示例性实施例，而非全部的示例性实施例，以及因此不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的宽度和范围不应当受到上述示例性实施例中的任何示例性实施例限制，而是应当仅根据下文的权利要求及其等效物来定义。

Claims (44)

1.一种三维(3D)存储器件，包括：
外围电路；
处于所述外围电路上方的包括交替的导电层和电介质层的存储堆叠体；
处于所述存储堆叠体上方的半导体层；
多个沟道结构，其各自垂直地贯穿所述存储堆叠体延伸到所述半导体层中，其中，每个沟道结构包括半导体沟道，所述半导体层包围所述半导体沟道，所述半导体沟道延伸到所述半导体层中的部分并与其接触；以及
处于所述存储堆叠体上方并且与所述半导体层接触的源极接触部。
2.根据权利要求1所述的3D存储器件，其中，所述半导体层包括N型掺杂半导体或P型掺杂半导体。
3.根据权利要求2所述的3D存储器件，还包括源极接触部，其处于所述存储堆叠体上方，且与所述存储堆叠体被布置到所述N型掺杂半导体层的相反侧上。
4.根据权利要求2所述的3D存储器件，还包括两个源极接触部，其中，所述两个源极接触部均处于所述存储堆叠体上方，所述两个源极接触部中的每个源极接触部与所述存储堆叠体被布置到所述P型掺杂半导体层的相反侧上，并且，所述两个源极接触部中的一个源极接触部与所述P型掺杂半导体层中的N阱接触，且所述两个源极接触部中的另一个源极接触部与所述P型掺杂半导体层接触。
5.根据权利要求1所述的3D存储器件，其中，所述半导体层包括多晶硅。
6.根据权利要求1所述的3D存储器件，其中，所述半导体层包括单晶硅。
7.根据权利要求1-6中的任何一项所述的3D存储器件，其中，所述沟道结构的每一者还包括存储膜，并且所述存储膜的上端处于所述半导体沟道的上端下方。
8.根据权利要求7所述的3D存储器件，其中，所述存储膜的所述上端处于所述半导体层的顶表面下方，并且所述半导体沟道的所述上端与所述半导体层的所述顶表面平齐或处于其下方。
9.根据权利要求1所述的3D存储器件，其中，所述半导体沟道的延伸到所述半导体层中的部分包括掺杂多晶硅。
10.根据权利要求9所述的3D存储器件，其中，所述半导体层包括包围所述半导体沟道的所述部分并与其接触的半导体插塞，并且所述半导体插塞的掺杂浓度不同于所述半导体层的其余部分的掺杂浓度。
11.根据权利要求1所述的3D存储器件，还包括处于所述源极接触部上方并与其电连接的互连层。
12.根据权利要求11所述的3D存储器件，还包括贯穿所述半导体层的第一接触部，其中，所述半导体层至少通过所述源极接触部、所述互连层和所述第一接触部电连接到所述外围电路。
13.根据权利要求11所述的3D存储器件，还包括贯穿所述半导体层的第二接触部，其中，所述互连层包括电连接到所述第二接触部的接触焊盘。
14.根据权利要求1所述的3D存储器件，还包括绝缘结构，所述绝缘结构垂直地贯穿所述存储堆叠体延伸并且横向地延伸，以将所述多个沟道结构分成多个块。
15.根据权利要求14所述的3D存储器件，其中，所述绝缘结构填充有一种或多种电介质材料。
16.根据权利要求14或15所述的3D存储器件，其中，所述绝缘结构的顶表面与所述半导体层的底表面平齐。
17.根据权利要求1中的任何一项所述的3D存储器件，还包括处于所述外围电路与所述存储堆叠体之间的键合界面。
18.一种三维(3D)存储器件，包括：
衬底；
处于所述衬底上方的包括交替的导电层和电介质层的存储堆叠体；
处于所述存储堆叠体上方的半导体层；以及
多个沟道结构，其各自垂直地贯穿所述存储堆叠体延伸到所述半导体层中；
其中，所述多个沟道结构的每一者包括半导体沟道，所述半导体层包括包围所述半导体沟道的延伸到所述半导体层中的部分并与其接触的半导体插塞。
19.根据权利要求18所述的3D存储器件，其中，所述半导体层包括N型掺杂半导体或P型掺杂半导体。
20.根据权利要求18所述的3D存储器件，其中，所述多个沟道结构的每一者还包括存储膜，并且所述存储膜的上端处于所述半导体沟道的上端下方，其中，所述存储膜的所述上端处于所述半导体层的顶表面下方，并且所述半导体沟道的所述上端与所述半导体层的所述顶表面平齐或处于其下方。
21.根据权利要求18所述的3D存储器件，其中，所述半导体沟道的延伸到所述半导体层中的部分包括掺杂多晶硅。
22.根据权利要求21所述的3D存储器件，其中，所述半导体插塞的掺杂浓度不同于所述半导体层的其余部分的掺杂浓度。
23.根据权利要求18所述的3D存储器件，其中，所述半导体插塞包括多晶硅，并且所述半导体层的所述其余部分包括多晶硅。
24.根据权利要求18所述的3D存储器件，其中，所述半导体插塞包括多晶硅，并且所述半导体层的所述其余部分包括单晶硅。
25.根据权利要求18所述的3D存储器件，还包括绝缘结构，所述绝缘结构垂直地贯穿所述存储堆叠体延伸并且横向地延伸，以将所述多个沟道结构分成多个块。
26.根据权利要求25所述的3D存储器件，其中，所述绝缘结构填充有一种或多种电介质材料。
27.根据权利要求25所述的3D存储器件，其中，所述绝缘结构的顶表面与所述半导体层的底表面平齐。
28.根据权利要求18所述的3D存储器件，还包括处于所述存储堆叠体上方并且与所述半导体层接触的源极接触部。
29.根据权利要求28所述的3D存储器件，还包括：
处于所述衬底上方的外围电路；以及
处于所述外围电路与所述存储堆叠体之间的键合界面。
30.根据权利要求29所述的3D存储器件，还包括处于所述源极接触部上方并与其电连接的互连层。
31.根据权利要求30所述的3D存储器件，其中，所述半导体层至少通过所述源极接触部和所述互连层电连接到所述外围电路。
32.一种三维(3D)存储器件，包括：
包括外围电路的第一半导体结构；
第二半导体结构，包括：
包括交替的导电层和电介质层的存储堆叠体；
半导体层；以及
多个沟道结构，其各自垂直地贯穿所述存储堆叠体延伸到所述半导体层中并且电连接至所述外围电路，其中，所述半导体层包括包围所述多个沟道结构的每一者的延伸到所述半导体层中的部分的半导体插塞；以及
处于所述第一半导体结构与所述第二半导体结构之间的键合界面。
33.根据权利要求32所述的3D存储器件，其中，所述半导体层包括N型掺杂半导体或P型掺杂半导体。
34.根据权利要求32所述的3D存储器件，其中，所述多个沟道结构的每一者包括存储膜和半导体沟道，并且所述存储膜的上端处于所述半导体沟道的上端下方，其中，所述存储膜的所述上端处于所述半导体层的顶表面下方，并且所述半导体沟道的所述上端与所述半导体层的所述顶表面平齐或处于其下方。
35.根据权利要求32所述的3D存储器件，其中，所述半导体沟道的延伸到所述半导体层中的部分包括掺杂多晶硅。
36.根据权利要求35所述的3D存储器件，其中，所述半导体插塞的掺杂浓度不同于所述半导体层的其余部分的掺杂浓度。
37.根据权利要求32所述的3D存储器件，其中，所述第二半导体结构还包括绝缘结构，所述绝缘结构垂直地贯穿所述存储堆叠体延伸并且横向地延伸，以将所述多个沟道结构分成多个块。
38.根据权利要求37所述的3D存储器件，其中，所述绝缘结构填充有一种或多种电介质材料。
39.根据权利要求37所述的3D存储器件，其中，所述绝缘结构未垂直地延伸到所述半导体层中。
40.根据权利要求32所述的3D存储器件，其中，所述第二半导体结构还包括与所述半导体层接触的源极接触部。
41.根据权利要求40所述的3D存储器件，其中，
所述第二半导体结构还包括互连层；并且
所述半导体层至少通过所述源极接触部和所述互连层电连接到所述外围电路。
42.根据权利要求32所述的3D存储器件，其中，所述沟道结构的每一者未延伸越过所述半导体层。
43.根据权利要求32所述的3D存储器件，其中，所述半导体插塞包括多晶硅，并且所述半导体层的所述其余部分包括多晶硅。
44.根据权利要求32所述的3D存储器件，其中，所述半导体插塞包括多晶硅，并且所述半导体层的所述其余部分包括单晶硅。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600585B2 (en) * 2020-08-31 2023-03-07 Kioxia Corporation Semiconductor device with metal plugs and method for manufacturing the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022021429A1 (en) 2020-07-31 2022-02-03 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with supporting structure for staircase region
WO2022021428A1 (en) 2020-07-31 2022-02-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with supporting structure for staircase region
JP2022041365A (ja) * 2020-09-01 2022-03-11 キオクシア株式会社 半導体記憶装置
WO2022198368A1 (en) * 2021-03-22 2022-09-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN114420702A (zh) * 2021-03-23 2022-04-29 长江存储科技有限责任公司 三维存储器及其制备方法
CN112838097B (zh) * 2021-03-29 2023-05-30 长江存储科技有限责任公司 三维存储器及其制备方法
KR20220158147A (ko) * 2021-05-20 2022-11-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
CN113707667B (zh) * 2021-08-02 2023-12-19 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
WO2023164861A1 (en) * 2022-03-03 2023-09-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN115867032A (zh) * 2022-11-16 2023-03-28 长江存储科技有限责任公司 半导体器件及其制备方法、存储系统

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704801B1 (en) * 2016-02-17 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device
CN107305894A (zh) * 2016-04-25 2017-10-31 东芝存储器株式会社 半导体存储器装置及其制造方法
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
CN109314116A (zh) * 2018-07-20 2019-02-05 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2019037403A1 (en) * 2017-08-21 2019-02-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STABLE MEMORY DEVICES AND METHODS OF FORMING THE SAME
WO2019052127A1 (en) * 2017-09-15 2019-03-21 Yangtze Memory Technologies Co., Ltd. THREE DIMENSIONAL MEMORY DEVICES AND METHODS OF FORMING THE SAME
US10256252B1 (en) * 2017-12-13 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same
CN110121778A (zh) * 2019-03-04 2019-08-13 长江存储科技有限责任公司 三维存储器件
CN110246846A (zh) * 2019-06-18 2019-09-17 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN111566815A (zh) * 2020-04-14 2020-08-21 长江存储科技有限责任公司 具有背面源极触点的三维存储器件

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869868B2 (en) * 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101113767B1 (ko) * 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
US8908444B2 (en) 2012-08-13 2014-12-09 Sandisk Technologies Inc. Erase for 3D non-volatile memory with sequential selection of word lines
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9230980B2 (en) 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
TWI515876B (zh) 2013-10-24 2016-01-01 旺宏電子股份有限公司 接觸窗結構與形成方法
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9524977B2 (en) 2015-04-15 2016-12-20 Sandisk Technologies Llc Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure
KR102415401B1 (ko) 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9425299B1 (en) 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
KR102461150B1 (ko) 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
US9601577B1 (en) 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9899390B2 (en) 2016-02-08 2018-02-20 Kilopass Technology, Inc. Methods and systems for reducing electrical disturb effects between thyristor memory cells using heterostructured cathodes
US10636806B2 (en) 2016-05-23 2020-04-28 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102609348B1 (ko) 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10008570B2 (en) 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US9875929B1 (en) 2017-01-23 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and discrete charge storage elements and method of making thereof
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
US20180331118A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multi-layer barrier for cmos under array type memory device and method of making thereof
US10199359B1 (en) 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
CN107658315B (zh) 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
US10199326B1 (en) 2017-10-05 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device with driver circuitry on the backside of a substrate and method of making thereof
US10283513B1 (en) 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
WO2019099103A1 (en) 2017-11-15 2019-05-23 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region and method of making thereof
KR102549967B1 (ko) 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN107887395B (zh) * 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10510738B2 (en) * 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
KR102614849B1 (ko) 2018-05-21 2023-12-18 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
US20190043868A1 (en) 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
KR102309462B1 (ko) 2018-06-28 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 차폐층을 가진 3차원 메모리 장치 및 3차원 메모리 장치를 형성하기 위한 방법
CN112951838B (zh) 2018-07-20 2023-05-19 长江存储科技有限责任公司 三维存储器件
KR102616051B1 (ko) 2018-08-10 2023-12-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN109148461B (zh) 2018-08-17 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
JP2020043273A (ja) 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置
KR20210024599A (ko) * 2018-09-14 2021-03-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자 및 이를 형성하는 방법
CN109417075B (zh) 2018-09-20 2020-06-26 长江存储科技有限责任公司 多堆叠层三维存储器件
CN109346473B (zh) 2018-09-21 2021-02-12 长江存储科技有限责任公司 3d存储器件及其制造方法
BR112020025889A2 (pt) 2018-09-27 2021-04-06 Yangtze Memory Technologies Co., Ltd. Dispositivo de memória tridimensional e método para formar um dispositivo de memória tridimensional
CN109192734B (zh) * 2018-09-28 2020-10-16 长江存储科技有限责任公司 3d存储器件
CN109192735B (zh) 2018-10-15 2021-02-05 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109742080B (zh) 2018-12-03 2021-02-26 长江存储科技有限责任公司 一种三维存储器及其制备方法
KR20210091271A (ko) 2018-12-07 2021-07-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN109686739A (zh) * 2018-12-27 2019-04-26 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109712988A (zh) 2018-12-27 2019-05-03 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109742081B (zh) * 2019-01-02 2021-09-21 长江存储科技有限责任公司 存储器及其形成方法
US10665580B1 (en) 2019-01-08 2020-05-26 Sandisk Technologies Llc Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same
CN109786387B (zh) 2019-01-09 2023-10-17 长江存储科技有限责任公司 存储器及其形成方法、存储器的存储单元的选择方法
EP3853903A4 (en) 2019-01-18 2022-05-11 Yangtze Memory Technologies Co., Ltd. SOURCE CONTACT STRUCTURE OF THREE-DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING THEREOF
US10727215B1 (en) 2019-01-30 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device with logic signal routing through a memory die and methods of making the same
US11201107B2 (en) * 2019-02-13 2021-12-14 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
CN109904170B (zh) 2019-02-14 2020-11-17 长江存储科技有限责任公司 存储器件及其制造方法
CN109860197B (zh) 2019-02-27 2020-04-21 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法
US10790300B2 (en) 2019-03-01 2020-09-29 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
CN111524900B (zh) 2019-03-04 2021-02-09 长江存储科技有限责任公司 三维存储器件
WO2020206681A1 (en) 2019-04-12 2020-10-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with deposited semiconductor plugs and methods for forming the same
JP7331119B2 (ja) 2019-04-15 2023-08-22 長江存儲科技有限責任公司 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積
CN110870062A (zh) * 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
CN110349966B (zh) 2019-06-27 2020-05-26 长江存储科技有限责任公司 3d存储器件的制造方法及3d存储器件
CN110364536B (zh) 2019-07-23 2020-06-26 长江存储科技有限责任公司 三维存储器的制造方法以及三维存储器
CN112864168B (zh) * 2019-08-23 2023-05-02 长江存储科技有限责任公司 非易失性存储器件及其制造方法
JP2021048220A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
CN110914987B (zh) * 2019-10-17 2021-11-09 长江存储科技有限责任公司 具有背面隔离结构的三维存储器件
US11101288B2 (en) 2019-12-11 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11158622B1 (en) * 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704801B1 (en) * 2016-02-17 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device
CN107305894A (zh) * 2016-04-25 2017-10-31 东芝存储器株式会社 半导体存储器装置及其制造方法
US9824966B1 (en) * 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
WO2019037403A1 (en) * 2017-08-21 2019-02-28 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STABLE MEMORY DEVICES AND METHODS OF FORMING THE SAME
WO2019052127A1 (en) * 2017-09-15 2019-03-21 Yangtze Memory Technologies Co., Ltd. THREE DIMENSIONAL MEMORY DEVICES AND METHODS OF FORMING THE SAME
US10256252B1 (en) * 2017-12-13 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same
CN109314116A (zh) * 2018-07-20 2019-02-05 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2020014976A1 (en) * 2018-07-20 2020-01-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN110121778A (zh) * 2019-03-04 2019-08-13 长江存储科技有限责任公司 三维存储器件
CN110246846A (zh) * 2019-06-18 2019-09-17 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN111566815A (zh) * 2020-04-14 2020-08-21 长江存储科技有限责任公司 具有背面源极触点的三维存储器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600585B2 (en) * 2020-08-31 2023-03-07 Kioxia Corporation Semiconductor device with metal plugs and method for manufacturing the same

Also Published As

Publication number Publication date
US20230115194A1 (en) 2023-04-13
EP3942611A1 (en) 2022-01-26
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US11574922B2 (en) 2023-02-07
JP2023129428A (ja) 2023-09-14
KR20210149032A (ko) 2021-12-08
KR20240042165A (ko) 2024-04-01

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