JP2023129428A - ３次元メモリデバイス - Google Patents

Abstract

【課題】3Dメモリデバイスの実施形態およびそれを形成するための方法を提供する。【解決手段】一例において、3Dメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックの上のN型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってN型ドープ半導体層内に貫入する複数のチャネル構造と、メモリスタックの上にあり、N型ドープ半導体層と接触するソースコンタクトとを備える。複数のチャネル構造の各々の上側端部は、N型ドープ半導体層の頂面と同一平面上にあるか、またはその下にある。【選択図】図１

Description

本開示の実施形態は、3次元(3D)メモリデバイスおよびその製作方法に関する。

プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴寸法が下限値に近づくにつれ、プレーナプロセスおよび製作技術は困難になり、コストが増大する。そのようなものとして、プレーナ型メモリセルのメモリ密度は上限値に近づいている。

3Dメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。3Dメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。

3Dメモリデバイスの実施形態およびそれを形成するための方法が本明細書において開示される。

一例において、3Dメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックの上のN型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってN型ドープ半導体層内に貫入する複数のチャネル構造と、メモリスタックの上にあり、N型ドープ半導体層と接触するソースコンタクトとを備える。複数のチャネル構造の各々の上側端部は、N型ドープ半導体層の頂面と同一平面上にあるか、またはその下にある。

別の例では、3Dメモリデバイスは、基板と、基板の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックの上のN型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってN型ドープ半導体層内に貫入する複数のチャネル構造とを備える。複数のチャネル構造の各々は、メモリ膜と半導体チャネルとを含む。メモリ膜の上側端部は、半導体チャネルの上側端部より下にある。N型ドープ半導体層は、半導体チャネルの一部を取り囲み、接触している半導体プラグを含む。半導体プラグのドーピング濃度は、N型ドープ半導体層の残りの部分のドーピング濃度とは異なる。

さらに別の例では、3Dメモリデバイスは、第1の半導体構造と、第2の半導体構造と、第1の半導体構造と第2の半導体構造との間の接合界面とを備える。第1の半導体構造は、周辺回路を含む。第2の半導体構造は、交互配置された導電体層および誘電体層を含むメモリスタックと、N型ドープ半導体層と、各々が垂直方向にメモリスタックを通してN型ドープ半導体層内に貫入し、周辺回路に電気的に接続される複数のチャネル構造とを含む。N型ドープ半導体層は、N型ドープ半導体層内に貫入する複数のチャネル構造の各々の一部を取り囲む半導体プラグを含む。半導体プラグのドーピング濃度は、N型ドープ半導体層の残りの部分のドーピング濃度とは異なる。

本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。

本開示のいくつかの実施形態による、例示的な3Dメモリデバイスの断面を例示する側面図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスの断面を例示する側面図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための方法のフローチャートである。 本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための別の方法のフローチャートである。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための方法のフローチャートである。 本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための別の方法のフローチャートである。

本開示の実施形態は、添付図面を参照しつつ説明される。

特定の構成および配列が説明されているが、これは、例示目的のためだけに説明されていることは理解されるであろう。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示が、様々な他の用途でも採用され得ることは、当業者には明らかであろう。

「一実施形態」、「実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあるであろう。

一般に、用語は、少なくとも一部は文脈中での使い方から理解され得る。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「1つまたは(もしくは)複数」という言い回しは、単数形の意味で特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、英文中の「a」、「an」、または「the」などの冠詞は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。それに加えて、「～に基づく」という言い回しは、排他的な一連の要素を伝えることを必ずしも意図されていないと理解できるが、代わりに、ここでもまた少なくとも一部は文脈に応じて、必ずしも明示的に記述されていない追加の要素の存在を許容し得る。

本開示における「上」、「より上」、および「真上」の意味は、「上」が何かの「上に直にある」ことを意味するだけでなく、間に中間特徴物もしくは層が入って何かの「上にある」という意味も含み、「より上」もしくは「真上」が何かの「よりの上」もしくは何かの「真上」を意味するだけなく、それが間に中間特徴物も層も入ることなく何かの「より上」もしくは何かの「真上」に(すなわち、何かの上に直に)あるという意味も含み得るような最も広い意味で解釈されるべきであることは直ちに理解されるべきである。

「下」、「より下」、「下側」、「上」、「上側」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている向きに加えて使用されている、または動作しているデバイスの異なる向きを包含することを意図されている。装置は、他の何らかの方法で配向され(90度または他の向きに回転され)てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。

本明細書で使用されているように、「基板」という語は、その後の材料層が加えられる材料を指す。基板それ自体にパターンを形成することができる。基板の上に加えられる材料は、パターン形成され得るか、またはパターンを形成せずそのままにすることができる。さらに、基板は、ケイ素、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、電気的に非導電材料から作ることができる。

本明細書で使用されているように、「層」という語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造全体にわたって延在し得るか、または下にあるもしくは上にある構造の広がりより小さい広がりを有し得る。さらに、層が、連続構造の厚さより小さい厚さを有する均質または不均質連続構造の一領域であってよい。たとえば、層が、連続構造の頂面と底面との間、または頂面および底面のところの水平面の対の間に配置されてもよい。層は、水平、垂直、および/またはテーパー付き表面に沿って延在し得る。基板は層であってよく、1つもしくは複数の層を中に含んでいてもよく、および/またはその上に、それより上に、および/またはそれより下に1つもしくは複数の層を有することができる。層は、複数の層を含むこともできる。たとえば、相互接続層は、1つまたは複数の導電体層およびコンタクト層(相互接続線、および/または垂直相互接続アクセス(ビア)コンタクトが形成される)と1つまたは複数の誘電体層とを含むことができる。

本明細書で使用されているように、「公称的/公称的に」という言い回しは、所望の値より上および/または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス操作に対する特性またはパラメータの所望の値もしくはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の10～30%以内(たとえば、値の±10%、±20%、または±30%)で変化する所与の量の値を示すことができる。

本明細書で使用されているように、「3Dメモリデバイス」という用語は、メモリストリングが基板に関して垂直方向に延在するように横配向基板上にメモリセルトランジスタの垂直配向ストリング(本明細書ではNANDメモリストリングなど「メモリストリング」と称される)を有する半導体デバイスを指す。本明細書で使用されているように、「垂直の/垂直に」という言い回しは、基板の外側表面に対して公称的に垂直であることを意味する。

3D NANDメモリデバイスなどのいくつかの3Dメモリデバイスでは、デバイスの前側から、アレイ共通ソース(array common source)(ACS)などのメモリアレイのソースに電気的に接続するためにスリット構造(たとえば、ゲート線スリット(gate line slit)(GLS))が使用される。しかしながら、フロントサイドソースコンタクト(front side source contact)は、間にスペーサーが存在していても、ワードラインとソースコンタクトとの間にリーク電流および寄生容量の両方を導き入れることによって、3Dメモリデバイスの電気的性能に影響を及ぼし得る。スペーサーの形成は、製作プロセスを複雑にもする。電気的な性能に影響を及ぼすだけでなく、スリット構造は、通常、壁面形状のポリシリコンおよび/または肉上がりを含み、これは局部応力をもたらし、ウェハの曲がりまたは反りを引き起こし、それによって生産歩留まりを低下させ得る。

さらに、いくつかの3D NANDメモリデバイスでは、半導体プラグは、たとえば、チャネル構造のサイドウォールを囲むように選択的に成長され、これはサイドウォール選択エピタキシャル成長(sidewall selective epitaxial growth)(SEG)と呼ばれる。チャネル構造の下側端部に形成される別のタイプの半導体プラグ、たとえばボトムSEGと比較して、サイドウォールSEGの形成は、チャネルホールの底面でのメモリ膜および半導体チャネルのエッチング(「SONO」パンチ("SONO" punch)とも呼ばれる)を回避し、それによって、特に、マルチデッキアーキテクチャ(multi-deck architecture)で96以上のレベルを有することなど、高度な技術により3D NANDメモリデバイスを製作する際に、プロセス窓を大きくする。サイドウォールSEGは、通常、基板とスタック構造との間にある犠牲層をサイドウォールSEGで置き換えることによって形成されるが、これは、スリット開口部を通しての複数の堆積およびエッチングプロセスを伴う。しかしながら、3D NANDメモリデバイスのレベルが増え続けると、スタック構造を貫通するスリット開口部のアスペクト比が大きくなるため、スリット開口部を通る堆積およびエッチングプロセスはより難しくなり、コストの増大および歩留まりの低下により、知られているアプローチを使用してサイドウォールSEGを形成することには望ましくない。

本開示による様々な実施形態は、バックサイドソースコンタクト(backside source contact)を有する3Dメモリデバイスを提供する。ソースコンタクトをフロントサイドからバックサイドに移動することによって、有効メモリセルアレイ面積が増大し、スペーサー形成プロセスがスキップできるので、メモリセル当たりのコストは引き下げられ得る。その上、デバイス性能は、ワードラインとソースコンタクト間のリーク電流および寄生容量を回避することによって、またフロントサイドスリット構造(ソースコンタクトとして)によって引き起こされる局部応力を低減することによって改善され得る。サイドウォールSEG(たとえば、半導体プラグ)は、基板のバックサイドから形成され、それにより、基板のフロントサイドのスタック構造を貫通する開口部を通して堆積またはエッチングプロセスを回避することができる。その結果、製作プロセスの複雑さおよびコストが低減され、製品歩留まりが高められ得る。また、サイドウォールSEGの製作プロセスは、スタック構造を貫通する開口部のアスペクト比にもはや影響されない、すなわち、メモリスタックのレベルに制限されないので、3Dメモリデバイスのスケーラビリティも改善することができる。

いくつかの実施形態において、メモリスタックが形成される基板は、サイドウォールSEGの形成に先立って、チャネル構造を露出させるためにバックサイドから除去される。したがって、基板の選択は、たとえば、コストを削減するためのダミーウェハ、または製作プロセスを簡素化するためのシリコンオンインシュレータ(SOI)ウェハに拡大され得る。基板の除去で、バックサイド薄化プロセスを使用する知られている方法における厚み均一さ制御という困難な問題を回避することもできる。

たとえば、異なる消去動作メカニズムを有する、様々な3Dメモリデバイスアーキテクチャおよびその製作方法が、異なる要件および用途に対応できるように、本開示において開示されている。いくつかの実施形態において、サイドウォールSEGは、3Dメモリデバイスによるゲート誘導ドレインリーク(GIDL)消去を可能にするためにN型ドープ半導体層の一部である。いくつかの実施形態において、サイドウォールSEGは、3DメモリデバイスによるPウェルバルク消去を可能にするために、P型ドープ半導体層の一部である。

図1は、本開示のいくつかの実施形態による、例示的な3Dメモリデバイス100の断面を例示する側面図である。いくつかの実施形態において、3Dメモリデバイス100は、第1の半導体構造102と、第1の半導体構造102上に積層された第2の半導体構造104とを備えるボンデッドチップである。第1の半導体構造102および第2の半導体構造104は、いくつかの実施形態により、その間の接合界面106で連結される。図1に示されているように、第1の半導体構造102は、シリコン(たとえば、単結晶シリコン、c-Si)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)、ゲルマニウム(Ge)、SOI、または任意の他の好適な材料を含むことができる、基板101を含み得る。

3Dメモリデバイス100の第1の半導体構造102は、基板101上の周辺回路108を含むことができる。基板101を有する3Dメモリデバイス100内のコンポーネントの空間的関係をさらに例示するために、x軸およびy軸が図1に含まれていることに留意されたい。基板101は、x方向で側方(すなわち、横方向)に延在する2つの外側面(たとえば、頂面および底面)を含む。本明細書で使用されるように、一方のコンポーネント(たとえば、層またはデバイス)が、半導体デバイス(たとえば、3Dメモリデバイス100)の別のコンポーネント(たとえば、層またはデバイス)の「上」、「より上」、または「より下」にあるかどうかは、基板がy方向で半導体デバイスの最下平面に位置決めされているときにy方向(すなわち、垂直方向)で半導体デバイスの基板(たとえば、基板101)に関して決定される。空間的関係を記述するための同じ概念は、本開示全体にわたって適用される。

いくつかの実施形態において、周辺回路108は、3Dメモリデバイス100を制御し、感知するように構成される。周辺回路108は、限定はしないがページバッファ、デコーダ(たとえば、行デコーダおよび列デコーダ)、センスアンプ、ドライバ(たとえば、ワードラインドライバ)、チャージポンプ、電流または電圧リファレンス、または回路の任意の能動的または受動的コンポーネント(たとえば、トランジスタ、ダイオード、抵抗器、またはコンデンサ)を含む、3Dメモリデバイス100の動作を円滑にするために使用される任意の好適なデジタル、アナログ、および/または混合信号の制御および感知回路であり得る。周辺回路108は、基板101「上に」形成されたトランジスタを含むものとしてよく、トランジスタの全体または一部は、基板101内に(たとえば、基板101の頂面より下に)および/または基板101の直接上に形成される。分離領域(たとえば、浅いトレンチ分離(STI))およびドープ領域(たとえば、トランジスタのソース領域およびドレイン領域)も、基板101内に形成され得る。トランジスタは、いくつかの実施形態により、高度なロジックプロセス(たとえば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nmなどの技術ノード)を使用し高速である。いくつかの実施形態において、周辺回路108は、プロセッサおよびプログラマブルロジックデバイス(PLD)などのロジック回路、またはスタティックランダムアクセスメモリ(SRAM)およびダイナミックRAM(DRAM)などのメモリ回路を含む、高度なロジックプロセスと互換性のある任意の他の回路をさらに含み得ることは理解される。

いくつかの実施形態において、3Dメモリデバイス100の第1の半導体構造102は、電気信号を周辺回路108との間でやり取りするために、周辺回路108より上に相互接続層(図示せず)をさらに含む。相互接続層は、横方向相互接続線および垂直相互接続アクセス(VIA)コンタクトを含む複数の相互接続(本明細書では「コンタクト」とも称される)を含むことができる。本明細書において使用されているように、「相互接続」という用語は、広い意味で、ミドルエンドオブライン(MEOL)相互接続およびバックエンドオブライン(BEOL)相互接続などの、任意の好適なタイプの相互接続を含むことができる。相互接続層は、相互接続線およびVIAコンタクトが形成することができる1つまたは複数の層間絶縁膜(ILD)層(「金属間誘電体(IMD)層」とも称される)をさらに含むことができる。すなわち、相互接続層は、複数のILD層内の相互接続線およびVIAコンタクトを含むことができる。相互接続層内の相互接続線およびVIAコンタクトは、限定はしないがタングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のILD層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率(low-k)誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。

図1に示されているように、3Dメモリデバイス100の第1の半導体構造102は、接合界面106のところに、また相互接続層および周辺回路108より上に、接合層110をさらに備えることができる。接合層110は、複数の接合コンタクト111および接合コンタクト111を電気的に絶縁する誘電体を含むことができる。接合コンタクト111は、限定はしないがW、Co、Cu、Al、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層110の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、low-k誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層110内の接合コンタクト111および周囲の誘電体は、ハイブリッド接合に使用され得る。

同様に、図1に示されているように、3Dメモリデバイス100の第2の半導体構造104は、接合界面106のところに、また第1の半導体構造102の接合層110より上に、接合層112も含むこともできる。接合層112は、複数の接合コンタクト113および接合コンタクト113を電気的に絶縁する誘電体を含むことができる。接合コンタクト113は、限定はしないがW、Co、Cu、Al、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層112の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、low-k誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層112内の接合コンタクト113および周囲の誘電体は、ハイブリッド接合に使用され得る。接合コンタクト113は、いくつかの実施形態により、接合界面106のところで接合コンタクト111と接触している。

以下で詳細に説明されているように、第2の半導体構造104は、接合界面106のところで向かい合わせに第1の半導体構造102の上で接合され得る。いくつかの実施形態において、接合界面106は、ハイブリッド接合(「金属/誘電体ハイブリッド接合」とも呼ばれる)の結果、接合層110と112との間に配設され、これは、直接接合技術(たとえば、ハンダまたは接着剤などの中間層を使用することなく表面と表面との間に接合を形成する)であり、金属金属間接合および誘電体誘電体間接合を同時に得ることができる。いくつかの実施形態において、接合界面106は、接合層112および110が接触して接合される場所である。実際には、接合界面106は、第1の半導体構造102の接合層110の頂面と、第2の半導体構造104の接合層112の底面とを含む特定の厚さを有する層であり得る。

いくつかの実施形態において、3Dメモリデバイス100の第2の半導体構造104は、電気信号を転送するために、接合層112より上に相互接続層(図示せず)をさらに含む。相互接続層は、MEOL相互接続およびBEOL相互接続などの、複数の相互接続を含むことができる。相互接続層は、相互接続線およびVIAコンタクトが形成することができる1つまたは複数のILD層をさらに含むことができる。相互接続層内の相互接続線およびVIAコンタクトは、限定はしないがW、Co、Cu、Al、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のILD層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、low-k誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。

いくつかの実施形態において、3Dメモリデバイス100は、メモリセルがNANDメモリストリングのアレイの形態で提供されるNANDフラッシュメモリデバイスである。図1に示されているように、3Dメモリデバイス100の第2の半導体構造104は、NANDメモリストリングのアレイとして機能するチャネル構造124のアレイを含むことができる。図1に示されているように、各チャネル構造124は、各々が導電体層116および誘電体層118を含む複数の対を垂直方向に貫通することができる。交互配置された導電体層116および誘電体層118は、メモリスタック114の一部である。メモリスタック114内の導電体層116および誘電体層118の対の数(たとえば、32、64、96、128、160、192、224、256、またはそれ以上)は、3Dメモリデバイス100内のメモリセルの数を決定する。いくつかの実施形態において、メモリスタック114は、互いの上に積み重ねられた複数のメモリデッキを含む、マルチデッキアーキテクチャ(図示せず)を有し得ることは理解される。各メモリデッキ内の導電体層116および誘電体層118の対の数は、同じであっても異なっていてもよい。

メモリスタック114は、交互配置された複数の導電体層116および誘電体層118を含むことができる。メモリスタック114内の導電体層116および誘電体層118は、垂直方向に交互になっていてもよい。言い換えると、メモリスタック114の頂部または底部にあるものを除き、各導電体層116は両側の2つの誘電体層118に隣接することができ、各誘電体層118は両側の2つの導電体層116に隣接することができる。導電体層116は、限定はしないがW、Co、Cu、Al、ポリシリコン、ドープシリコン、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。各導電体層116は、接着剤層およびゲート誘電体層によって囲まれているゲート電極(ゲート線)を含むことができる。導電体層116のゲート電極は、ワード線として横方向に延在し、メモリスタック114の1つまたは複数の階段構造で終わることができる。誘電体層118は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む誘電体材料を含むことができる。

図1に示されているように、3Dメモリデバイス100の第2の半導体構造104は、メモリスタック114よりも上にN型ドープ半導体層120も含むことができる。N型ドープ半導体層120は、上で説明されている「サイドウォールSEG」の一例であり得る。N型ドープ半導体層120は、シリコンなどの、半導体材料を含むことができる。いくつかの実施形態において、N型ドープ半導体層120は、以下で詳細に説明されているように、堆積技術によって形成されるポリシリコンを含む。いくつかの実施形態において、N型ドープ半導体層120は、以下で詳細に説明されているように、SOIウェハのデバイス層などの、単結晶シリコンを含む。N型ドープ半導体層120は、リン(P)、ヒ素(Ar)、またはアンチモン(Sb)などの任意の好適なN型ドーパントでドープされるものとしてよく、これは、自由電子をもたらす一因となっており、真性半導体の導電性を高める。たとえば、N型ドープ半導体層120は、P、Ar、またはSbなどの、N型ドーパントをドープされたポリシリコン層であり得る。いくつかの実施形態において、N型ドープ半導体層120は、その界面のところでドーピング濃度が不均一である(たとえば、2つの副層の間の界面のところでドーピング濃度変化が急激である)複数のポリシリコン副層を有するのとは反対に、ドーピング濃度プロファイルが垂直方向で均一である単一のポリシリコン層である。N型ドープ半導体層120のN型ドーパントのドーピング濃度は、ドーピング濃度の変化によって2つまたはそれ以上の副層を区別することができる急激なドーピング濃度変化がない限り、依然として垂直方向に徐々に変化し得ることは理解される。

いくつかの実施形態において、各チャネル構造124は、半導体層(たとえば、半導体チャネル128として)および複合誘電体層(たとえば、メモリ膜126として)を満たされたチャネルホールを含む。いくつかの実施形態では、半導体チャネル128は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態において、メモリ膜126は、トンネル層、ストレージ層(「電荷トラップ層」とも呼ばれる)、およびブロッキング層を含む複合層である。チャネル構造124の残りの空間は、酸化ケイ素などの誘電体材料を含むキャッピング層、および/または空隙で部分的または完全に充填され得る。チャネル構造124は、円筒形状(たとえば、柱形状)を有することができる。メモリ膜126のキャッピング層、半導体チャネル128、トンネル層、ストレージ層、およびブロッキング層は、いくつかの実施形態により、中心から柱の外面に向かって、この順序で放射状に配置構成される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含むことができる。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはこれらの任意の組合せを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、high-k誘電体、またはこれらの任意の組合せを含むことができる。一例において、メモリ膜126は、酸化ケイ素/酸窒化ケイ素/酸化ケイ素(ONO)の複合層を含むことができる。

いくつかの実施形態において、チャネル構造124は、チャネル構造124の底部(たとえば、下側端部)にチャネルプラグ129をさらに含む。本明細書において使用されているように、コンポーネント(たとえば、チャネル構造124)の「上側端部」は、基板101からy方向に遠い端部であり、コンポーネント(たとえば、チャネル構造124)の「下側端部」は、基板101が3Dメモリデバイス100の最下平面内に位置決めされたときにy方向で基板101に近い端部である。チャネルプラグ129は、半導体材料(たとえば、ポリシリコン)を含むことができる。いくつかの実施形態において、チャネルプラグ129は、NANDメモリストリングのドレインとして機能する。

図1に示されているように、各チャネル構造124は、垂直方向にメモリスタック114の交互配置された導電体層116および誘電体層118を通ってN型ドープ半導体層120内に貫入することができる。各チャネル構造124の上側端部は、N型ドープ半導体層120の頂面と同一平面上にあるか、またはそれより下にあるものとしてよい。すなわち、チャネル構造124は、いくつかの実施形態により、N型ドープ半導体層120の頂面を超えて延在しない。いくつかの実施形態において、図1に示されているように、メモリ膜126の上側端部は、チャネル構造124の半導体チャネル128の上側端部よりも下にある。いくつかの実施形態において、メモリ膜126の上側端部は、N型ドープ半導体層120の頂面よりも下にあり、半導体チャネル128の上側端部は、N型ドープ半導体層120の頂面と同一平面上にあるか、またはそれより下にある。たとえば、図1に示されているように、メモリ膜126は、N型ドープ半導体層120の底面で終わり、半導体チャネル128は、N型ドープ半導体層120の底面よりも上に延在し、これによりN型ドープ半導体層120は、N型ドープ半導体層120内に貫入する半導体チャネル128の頂部127を取り囲み、接触し得る。いくつかの実施形態において、N型ドープ半導体層120内に貫入する半導体チャネル128の頂部127のドーピング濃度は、半導体チャネル128の残りの部分のドーピング濃度とは異なる。たとえば、半導体チャネル128は、周囲のN型ドープ半導体層120との電気的接続を形成する際の導電性を高めるためにドープポリシリコンを含み得る、頂部127を除く非ドープポリシリコンを含み得る。

いくつかの実施形態において、N型ドープ半導体層120は、N型ドープ半導体層120内に貫入するチャネル構造124のそれぞれの半導体チャネル128の頂部127を各々取り囲み、接触する半導体プラグ122を含む。半導体プラグ122は、いくつかの実施形態により、ドープポリシリコン、たとえば、N型ドープポリシリコンを含む。半導体プラグ122は、以下で詳細に説明されるように、N型ドープ半導体層120の残りの部分の形成後の後プロセスにおいて形成され得るので、半導体プラグ122のドーピング濃度は、N型ドープ半導体層120の残りの部分のドーピング濃度とは異なり得る。いくつかの実施形態において、半導体プラグ122はポリシリコン(たとえば、N型ドープポリシリコン)を含み、N型ドープ半導体層120の残りの部分は単結晶シリコン(たとえば、N型ドープ単結晶シリコン)を含む。いくつかの実施形態において、半導体プラグ122はポリシリコン(たとえば、N型ドープポリシリコン)を含み、N型ドープ半導体層120の残りの部分はポリシリコン(たとえば、N型ドープポリシリコン)を含むが、ただし半導体プラグ122のものとは異なるドーピング濃度を有する。

各半導体プラグ122は、それぞれの半導体チャネル128の頂部127の側壁を取り囲み、接触することができる。その結果、N型ドープ半導体層120の半導体プラグ122は、チャネル構造124の「サイドウォールSEG(たとえば、半導体プラグ)」として働き、「ボトムSEG(たとえば、半導体プラグ)」を置き換えることができる。さらに、以下で詳細に説明されているように、半導体プラグ122の形成は、メモリスタック114の反対側で行われ、これにより、メモリスタック114を貫通する開口部を通していかなる堆積またはエッチングプロセスも回避することができ、それによって、製作の複雑さおよびコストを低減し、歩留まりおよび垂直方向のスケーラビリティを向上させることができる。N型ドープ半導体層120の頂面に関する各チャネル構造124の半導体チャネル128の上側端部の相対的位置に応じて、半導体プラグ122は、たとえば、図1に示されているように、半導体チャネル128の上側端部がN型ドープ半導体層120の頂面よりも下にあるときに、同様に半導体チャネル128より上に、上端と接触して形成され得る。半導体チャネル128の上側端部がN型ドープ半導体層120の頂面と同一平面上にある他の例では、半導体プラグ122は、半導体チャネル128の頂部127の側壁のみを囲み、接触して形成され得ることは理解される。

それにもかかわらず、半導体プラグ122とともに(たとえば、サイドウォールSEGとして)チャネル構造124の半導体チャネル128の頂部127を取り囲むN型ドープ半導体層120は、3Dメモリデバイス100の消去動作のためのGIDL支援ボディバイアシング(GIDL-assisted body biasing)を使用可能にできる。NANDメモリストリングのソースセレクトゲートの周りのGIDLは、NANDメモリストリング内に正孔電流を発生し、消去動作のためのボディ電位を上昇させることができる。

図1に示されているように、3Dメモリデバイス100の第2の半導体構造104は、各々メモリスタック114の交互配置された導電体層116および誘電体層118を垂直方向に貫通する絶縁構造130をさらに含むことができる。N型ドープ半導体層120内にさらに貫入するチャネル構造124とは異なり、絶縁構造130は、いくつかの実施形態により、N型ドープ半導体層120の底面で停止する、すなわち、N型ドープ半導体層120の中に垂直には延在しない。すなわち、絶縁構造130の頂面は、N型ドープ半導体層120の底面と同一平面上にあってよい。各絶縁構造130は、横方向に延在し、チャネル構造124を複数のブロックに分離することもできる。すなわち、メモリスタック114は、絶縁構造130によって複数のメモリブロックに分割され、それにより、チャネル構造124のアレイは、各メモリブロックに分離され得る。フロントサイドACSコンタクトを含む、上で説明されている既存の3D NANDメモリデバイスのスリット構造とは異なり、絶縁構造130は、中にコンタクトを含まず(すなわち、ソースコンタクトとして機能しておらず)、したがって、いくつかの実施形態により、導電体層116(ワード線を含む)による寄生容量およびリーク電流を導き入れることがない。いくつかの実施形態において、各絶縁構造130は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む、1つまたは複数の誘電体材料を充填された開口部(たとえば、スリット)を備える。一例において、各絶縁構造130は、酸化ケイ素を充填され得る。

さらに、以下で詳細に説明されているように、絶縁構造130を形成するための開口部は、その中にN型ドープ半導体層120および半導体プラグ122を形成するために(たとえば、サイドウォールSEGとして)使用されないので、交互配置されている導電体層116および誘電体層118の数が増大するとともに開口部のアスペクト比が大きくなっても、その中のN型ドープ半導体層120および半導体プラグ122の形成には影響を及ぼさない。

フロントサイドソースコンタクトの代わりに、3Dメモリデバイス100は、図1に示されているように、メモリスタック114より上にあってN型ドープ半導体層120と接触しているバックサイドソースコンタクト132を含むことができる。ソースコンタクト132およびメモリスタック114(およびそれを通る絶縁構造130)は、N型ドープ半導体層120の反対側に配設されてよく、したがって、「バックサイド」ソースコンタクトと見なされ得る。いくつかの実施形態において、ソースコンタクト132は、N型ドープ半導体層120の半導体プラグ122を通してチャネル構造124の半導体チャネル128に電気的に接続される。いくつかの実施形態において、ソースコンタクト132は、絶縁構造130と横方向に整列されないが、チャネル構造124に隣接し、その間の電気的接続の抵抗を減らす。たとえば、ソースコンタクト132は、絶縁構造130とチャネル構造124との間で横方向(たとえば、図1のx方向)であってよい。ソースコンタクト132は、任意の好適なタイプのコンタクトを含むことができる。いくつかの実施形態において、ソースコンタクト132は、VIAコンタクトを含む。いくつかの実施形態において、ソースコンタクト132は、横方向に延在する壁面形状コンタクトを含む。ソースコンタクト132は、金属層(たとえば、W、Co、Cu、またはAl)または接着剤層(たとえば、窒化チタン(TiN))によって囲まれているシリサイド層などの、1つまたは複数の導電体層を含むことができる。

図1に示されているように、3Dメモリデバイス100は、パッドアウトのための、たとえば、3Dメモリデバイス100と外部回路との間で電気信号を転送するための、ソースコンタクト132の上にあり、電気的に接続されているBEOL相互接続層133をさらに含むことができる。いくつかの実施形態において、相互接続層133は、N型ドープ半導体層120上の1つまたは複数のILD層134と、ILD層134上の再配線層136とを含む。ソースコンタクト132の上側端部は、いくつかの実施形態により、ILD層134の頂面、および再配線層136の底面と同一平面上にあり、ソースコンタクト132は垂直方向にILD層134を通ってN型ドープ半導体層120内に貫入する。相互接続層133内のILD層134は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、low-k誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。相互接続層133内の再配線層136は、限定はしないがW、Co、Cu、Al、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。一例において、再配線層136はAlを含む。いくつかの実施形態において、相互接続層133は、3Dメモリデバイス100のパッシベーションおよび保護のための最外層としてのパッシベーション層138をさらに含む。再配線層136の一部は、コンタクトパッド140としてパッシベーション層138から露出され得る。すなわち、3Dメモリデバイス100の相互接続層133は、ワイヤ接合および/またはインターポーザーとの接合のためのコンタクトパッド140も含むことができる。

いくつかの実施形態において、3Dメモリデバイス100の第2の半導体構造104は、N型ドープ半導体層120を通るコンタクト142および144をさらに含む。N型ドープ半導体層120は、薄化された基板、たとえば、SOIウェハのデバイス層であってよいので、いくつかの実施形態により、コンタクト142および144は、スルーシリコンコンタクト(TSC)である。いくつかの実施形態において、コンタクト142は、N型ドープ半導体層120およびILD層134を貫通して再配線層136と接触し、これにより、N型ドープ半導体層120は相互接続層133のソースコンタクト132および再配線層136を通してコンタクト142に電気的に接続される。いくつかの実施形態において、コンタクト144は、N型ドープ半導体層120およびILD層134を貫通してコンタクトパッド140と接触する。コンタクト142および144は各々、金属層(たとえば、W、Co、Cu、またはAl)または接着剤層(たとえば、TiN)によって囲まれているシリサイド層などの、1つまたは複数の導電体層を含むことができる。いくつかの実施形態では、少なくともコンタクト144は、コンタクト144をN型ドープ半導体層120から電気的に分離するためのスペーサー(たとえば、誘電体層)をさらに含む。

いくつかの実施形態において、3Dメモリデバイス100は、各々メモリスタック114の外側で垂直に延在する周辺コンタクト146および148をさらに備える。各周辺コンタクト146または148は、メモリスタック114の外側にある周辺領域内で接合層112からN型ドープ半導体層120まで垂直に延在するようにメモリスタック114の深さよりも大きい深さを有することができる。いくつかの実施形態において、周辺コンタクト146は、コンタクト142よりも下にあり、コンタクト142と接触し、それにより、N型ドープ半導体層120は、少なくともソースコンタクト132、相互接続層133、コンタクト142、および周辺コンタクト146を通して第1の半導体構造102内の周辺回路108に電気的に接続される。いくつかの実施形態において、周辺コンタクト148は、コンタクト144よりも下にあり、コンタクト144と接触し、それにより、第1の半導体構造102内の周辺回路108は、少なくともコンタクト144および周辺コンタクト148を通してパッドアウト用のコンタクトパッド140に電気的に接続される。周辺コンタクト146および148は各々、金属層(たとえば、W、Co、Cu、またはAl)または接着剤層(たとえば、TiN)によって囲まれているシリサイド層などの、1つまたは複数の導電体層を含むことができる。

図1に示されているように、3Dメモリデバイス100は、相互接続構造の一部として、多様なローカルコンタクト(「C1」とも呼ばれる)も含み、メモリスタック114内の構造と直接的に接触している。いくつかの実施形態において、ローカルコンタクトは、各々それぞれのチャネル構造124の下側端部より下にあり、それと接触しているチャネルローカルコンタクト150を含む。各チャネルローカルコンタクト150は、ビット線ファンアウトのためにビット線コンタクト(図示せず)に電気的に接続され得る。いくつかの実施形態において、ローカルコンタクトは、各々ワード線ファンアウトのためにメモリスタック114の階段構造におけるそれぞれの導電体層116(ワード線を含む)よりも下にあり、それと接触しているワード線ローカルコンタクト152をさらに含む。チャネルローカルコンタクト150およびワード線ローカルコンタクト152などのローカルコンタクトは、少なくとも接合層112および110を通して第1の半導体構造102の周辺回路108に電気的に接続され得る。チャネルローカルコンタクト150およびワード線ローカルコンタクト152などのローカルコンタクトは、各々、金属層(たとえば、W、Co、Cu、またはAl)または接着剤層(たとえば、TiN)に囲まれたシリサイド層などの、1つまたは複数の導電体層を含むことができる。

図2は、本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイス200の断面を例示する側面図である。いくつかの実施形態において、3Dメモリデバイス200は、第1の半導体構造202と、第1の半導体構造202上に積層された第2の半導体構造204とを備えるボンデッドチップである。第1の半導体構造202および第2の半導体構造204は、いくつかの実施形態により、その間の接合界面206で連結される。図2に示されているように、第1の半導体構造202は、シリコン(たとえば、単結晶シリコン、c-Si)、SiGe、GaAs、Ge、SOI、または任意の他の好適な材料を含むことができる、基板201を含み得る。

3Dメモリデバイス200の第1の半導体構造202は、基板201上の周辺回路208を含むことができる。いくつかの実施形態において、周辺回路208は、3Dメモリデバイス200を制御し、感知するように構成される。周辺回路208は、限定はしないがページバッファ、デコーダ(たとえば、行デコーダおよび列デコーダ)、センスアンプ、ドライバ(たとえば、ワードラインドライバ)、チャージポンプ、電流または電圧リファレンス、または回路の任意の能動的または受動的コンポーネント(たとえば、トランジスタ、ダイオード、抵抗器、またはコンデンサ)を含む、3Dメモリデバイス200の動作を円滑にするために使用される任意の好適なデジタル、アナログ、および/または混合信号の制御および感知回路であり得る。周辺回路208は、基板201「上に」形成されたトランジスタを含むものとしてよく、トランジスタの全体または一部は、基板201内に(たとえば、基板201の頂面より下に)および/または基板201の直接上に形成される。分離領域(たとえば、浅いトレンチ分離(STI))およびドープ領域(たとえば、トランジスタのソース領域およびドレイン領域)も、基板201内に形成され得る。トランジスタは、いくつかの実施形態により、高度なロジックプロセス(たとえば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nmなどの技術ノード)を使用し高速である。いくつかの実施形態において、周辺回路208は、プロセッサおよびPLDなどのロジック回路、またはSRAMおよびDRAMなどのメモリ回路を含む、高度なロジックプロセスと互換性のある任意の他の回路をさらに含み得ることは理解される。

いくつかの実施形態において、3Dメモリデバイス200の第1の半導体構造202は、電気信号を周辺回路208との間でやり取りするために、周辺回路208より上に相互接続層(図示せず)をさらに含む。相互接続層は、横方向相互接続線およびVIAコンタクトを含む複数の相互接続(本明細書では「コンタクト」とも称される)を含むことができる。本明細書において使用されているように、「相互接続」という用語は、広い意味で、MEOL相互接続およびBEOL相互接続などの、任意の好適なタイプの相互接続を含むことができる。相互接続層は、相互接続線およびVIAコンタクトが形成することができる1つまたは複数のILD層(「IMD層」とも呼ばれる)をさらに含むことができる。すなわち、相互接続層は、複数のILD層内の相互接続線およびVIAコンタクトを含むことができる。相互接続層内の相互接続線およびVIAコンタクトは、限定はしないがW、Co、Cu、Al、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のILD層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、low-k誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。

図2に示されているように、3Dメモリデバイス200の第1の半導体構造202は、接合界面206のところに、また相互接続層および周辺回路208より上に、接合層210をさらに備えることができる。接合層210は、複数の接合コンタクト211および接合コンタクト211を電気的に絶縁する誘電体を含むことができる。接合コンタクト211は、限定はしないがW、Co、Cu、Al、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層210の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、low-k誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層210内の接合コンタクト211および周囲の誘電体は、ハイブリッド接合に使用され得る。

同様に、図2に示されているように、3Dメモリデバイス200の第2の半導体構造204は、接合界面206のところに、また第1の半導体構造202の接合層210より上に、接合層212も含むこともできる。接合層212は、複数の接合コンタクト213および接合コンタクト213を電気的に絶縁する誘電体を含むことができる。接合コンタクト213は、限定はしないがW、Co、Cu、Al、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層212の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、low-k誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層212内の接合コンタクト213および周囲の誘電体は、ハイブリッド接合に使用され得る。接合コンタクト213は、いくつかの実施形態により、接合界面206のところで接合コンタクト211と接触している。

以下で詳細に説明されているように、第2の半導体構造204は、接合界面206のところで向かい合わせに第1の半導体構造202の上で接合され得る。いくつかの実施形態において、接合界面206は、ハイブリッド接合(「金属/誘電体ハイブリッド接合」とも呼ばれる)の結果、接合層210と212との間に配設され、これは、直接接合技術(たとえば、ハンダまたは接着剤などの中間層を使用することなく表面と表面との間に接合を形成する)であり、金属金属間接合および誘電体誘電体間接合を同時に得ることができる。いくつかの実施形態において、接合界面206は、接合層212および210が接触して接合される場所である。実際には、接合界面206は、第1の半導体構造202の接合層210の頂面と、第2の半導体構造204の接合層212の底面とを含む特定の厚さを有する層であり得る。

いくつかの実施形態において、3Dメモリデバイス200の第2の半導体構造204は、電気信号を転送するために、接合層212より上に相互接続層(図示せず)をさらに含む。相互接続層は、MEOL相互接続およびBEOL相互接続などの、複数の相互接続を含むことができる。相互接続層は、相互接続線およびVIAコンタクトが形成することができる1つまたは複数のILD層をさらに含むことができる。相互接続層内の相互接続線およびVIAコンタクトは、限定はしないがW、Co、Cu、Al、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のILD層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、low-k誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。

いくつかの実施形態において、3Dメモリデバイス200は、メモリセルがNANDメモリストリングのアレイの形態で提供されるNANDフラッシュメモリデバイスである。図2に示されているように、3Dメモリデバイス200の第2の半導体構造204は、NANDメモリストリングのアレイとして機能するチャネル構造224のアレイを含むことができる。図2に示されているように、各チャネル構造224は、各々導電体層216および誘電体層218を含む複数の対を垂直方向に貫通することができる。交互配置された導電体層216および誘電体層218は、メモリスタック214の一部である。メモリスタック214内の導電体層216および誘電体層218の対の数(たとえば、32、64、96、128、160、192、224、256、またはそれ以上)は、3Dメモリデバイス200内のメモリセルの数を決定する。いくつかの実施形態において、メモリスタック214は、互いの上に積み重ねられた複数のメモリデッキを含む、マルチデッキアーキテクチャ(図示せず)を有し得ることは理解される。各メモリデッキ内の導電体層216および誘電体層218の対の数は、同じであっても異なっていてもよい。

メモリスタック214は、交互配置された複数の導電体層216および誘電体層218を含むことができる。メモリスタック214内の導電体層216および誘電体層218は、垂直方向に交互になっていてもよい。言い換えると、メモリスタック214の頂部または底部にあるものを除き、各導電体層216は両側の2つの誘電体層218に隣接することができ、各誘電体層218は両側の2つの導電体層216に隣接することができる。導電体層216は、限定はしないがW、Co、Cu、Al、ポリシリコン、ドープシリコン、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。各導電体層216は、接着剤層およびゲート誘電体層によって囲まれているゲート電極(ゲート線)を含むことができる。導電体層216のゲート電極は、ワード線として横方向に延在し、メモリスタック214の1つまたは複数の階段構造で終わることができる。誘電体層218は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む誘電体材料を含むことができる。

図2に示されているように、3Dメモリデバイス200の第2の半導体構造204は、メモリスタック114よりも上にP型ドープ半導体層220も含むことができる。P型ドープ半導体層220は、上で説明されている「サイドウォールSEG」の一例であり得る。P型ドープ半導体層220は、シリコンなどの、半導体材料を含むことができる。いくつかの実施形態において、P型ドープ半導体層220は、以下で詳細に説明されているように、堆積技術によって形成されるポリシリコンを含む。いくつかの実施形態において、P型ドープ半導体層220は、以下で詳細に説明されているように、SOIウェハのデバイス層などの、単結晶シリコンを含む。P型ドープ半導体層220は、ホウ素(B)、ガリウム(Ga)、またはアルミニウム(Al)などの、任意の好適なP型ドーパントをドープされ、真性半導体は、「正孔」と呼ばれる価電子の欠乏を作り出す。たとえば、P型ドープ半導体層220は、P、Ar、またはSbなどの、P型ドーパントをドープされたポリシリコン層であり得る。いくつかの実施形態において、P型ドープ半導体層220は、その界面のところでドーピング濃度が不均一である(たとえば、2つの副層の間の界面のところでドーピング濃度変化が急激である)複数のポリシリコン副層を有するのとは反対に、ドーピング濃度プロファイルが垂直方向で均一である単一のポリシリコン層である。P型ドープ半導体層220のP型ドーパントのドーピング濃度は、ドーピング濃度の変化によって2つまたはそれ以上の副層を区別することができる急激なドーピング濃度変化がない限り、依然として垂直方向に徐々に変化し得ることは理解される。

いくつかの実施形態において、3Dメモリデバイス200の第2の半導体構造204は、P型ドープ半導体層220内のNウェル221をさらに含む。Nウェル221は、P、Ar、またはSbなどの任意の好適なN型ドーパントでドープされるものとしてよく、これは、自由電子をもたらす一因となっており、真性半導体の導電性を高める。いくつかの実施形態において、Nウェル221は、P型ドープ半導体層220の底面からドープされる。Nウェル221は、P型ドープ半導体層220の全厚、すなわちP型ドープ半導体層220の頂面まで、またはP型ドープ半導体層220の全厚の一部において、垂直方向に延在し得ることは理解される。

いくつかの実施形態において、各チャネル構造224は、半導体層(たとえば、半導体チャネル228として)および複合誘電体層(たとえば、メモリ膜226として)を満たされたチャネルホールを含む。いくつかの実施形態では、半導体チャネル228は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態において、メモリ膜226は、トンネル層、ストレージ層(「電荷トラップ層」とも呼ばれる)、およびブロッキング層を含む複合層である。チャネル構造224の残りの空間は、酸化ケイ素などの誘電体材料を含むキャッピング層、および/または空隙で部分的または完全に充填され得る。チャネル構造224は、円筒形状(たとえば、柱形状)を有することができる。メモリ膜226のキャッピング層、半導体チャネル228、トンネル層、ストレージ層、およびブロッキング層は、いくつかの実施形態により、中心から柱の外面に向かって、この順序で放射状に配置構成される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含むことができる。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはこれらの任意の組合せを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、high-k誘電体、またはこれらの任意の組合せを含むことができる。一例において、メモリ膜226は、酸化ケイ素/酸窒化ケイ素/酸化ケイ素(ONO)の複合層を含むことができる。

いくつかの実施形態において、チャネル構造224は、チャネル構造224の底部(たとえば、下側端部)にチャネルプラグ227をさらに含む。本明細書において使用されているように、コンポーネント(たとえば、チャネル構造224)の「上側端部」は、基板201からy方向に遠い端部であり、コンポーネント(たとえば、チャネル構造224)の「下側端部」は、基板201が3Dメモリデバイス200の最下平面内に位置決めされたときにy方向で基板201に近い端部である。チャネルプラグ227は、半導体材料(たとえば、ポリシリコン)を含むことができる。いくつかの実施形態において、チャネルプラグ227は、NANDメモリストリングのドレインとして機能する。

図2に示されているように、各チャネル構造224は、メモリスタック214の交互配置された導電体層216および誘電体層218を通ってP型ドープ半導体層220に垂直方向に貫入することができる。各チャネル構造224の上側端部は、P型ドープ半導体層220の頂面と同一平面上にあるか、またはそれより下にあるものとしてよい。すなわち、チャネル構造224は、いくつかの実施形態により、P型ドープ半導体層220の頂面を超えて延在しない。いくつかの実施形態において、図2に示されているように、メモリ膜226の上側端部は、チャネル構造224の半導体チャネル228の上側端部よりも下にある。いくつかの実施形態において、メモリ膜226の上側端部は、P型ドープ半導体層220の頂面よりも下にあり、半導体チャネル228の上側端部は、P型ドープ半導体層220の頂面と同一平面上にあるか、またはそれより下にある。たとえば、図2に示されているように、メモリ膜226は、P型ドープ半導体層220の底面で終わり、半導体チャネル228は、P型ドープ半導体層220の底面よりも上に延在し、これによりP型ドープ半導体層220は、P型ドープ半導体層220内に貫入する半導体チャネル228の頂部229を取り囲み、接触し得る。いくつかの実施形態において、P型ドープ半導体層220内に貫入する半導体チャネル228の頂部229のドーピング濃度は、半導体チャネル228の残りの部分のドーピング濃度とは異なる。たとえば、半導体チャネル228は、周囲のP型ドープ半導体層220との電気的接続を形成する際の導電性を高めるためにドープポリシリコンを含み得る、頂部229を除く非ドープポリシリコンを含み得る。

いくつかの実施形態において、P型ドープ半導体層220は、P型ドープ半導体層220内に貫入するチャネル構造224のそれぞれの半導体チャネル228の頂部229を各々取り囲み、接触する半導体プラグ222を含む。半導体プラグ222は、いくつかの実施形態により、ドープポリシリコン、たとえば、P型ドープポリシリコンを含む。半導体プラグ222は、以下で詳細に説明されるように、P型ドープ半導体層220の残りの部分の形成後の後プロセスにおいて形成され得るので、半導体プラグ222のドーピング濃度は、P型ドープ半導体層220の残りの部分のドーピング濃度とは異なり得る。いくつかの実施形態において、半導体プラグ222はポリシリコン(たとえば、P型ドープポリシリコン)を含み、P型ドープ半導体層220の残りの部分は単結晶シリコン(たとえば、P型ドープ単結晶シリコン)を含む。いくつかの実施形態において、半導体プラグ222はポリシリコン(たとえば、P型ドープポリシリコン)を含み、P型ドープ半導体層220の残りの部分はポリシリコン(たとえば、P型ドープポリシリコン)を含むが、ただし半導体プラグ222のものとは異なるドーピング濃度を有する。

各半導体プラグ222は、それぞれの半導体チャネル228の頂部229の側壁を取り囲み、接触することができる。その結果、P型ドープ半導体層220の半導体プラグ222は、チャネル構造224の「サイドウォールSEG(たとえば、半導体プラグ)」として働き、「ボトムSEG(たとえば、半導体プラグ)」を置き換えることができる。さらに、以下で詳細に説明されているように、半導体プラグ222の形成は、メモリスタック214の反対側で行われ、これにより、メモリスタック214を貫通する開口部を通していかなる堆積またはエッチングプロセスも回避することができ、それによって、製作の複雑さおよびコストを低減し、歩留まりおよび垂直方向のスケーラビリティを向上させることができる。P型ドープ半導体層220の頂面に関する各チャネル構造224の半導体チャネル228の上側端部の相対的位置に応じて、半導体プラグ222は、たとえば、図2に示されているように、半導体チャネル228の上側端部がP型ドープ半導体層220の頂面よりも下にあるときに、同様に半導体チャネル228より上に、上端と接触して形成され得る。半導体チャネル228の上側端部がP型ドープ半導体層220の頂面と同一平面上にある他の例では、半導体プラグ222は、半導体チャネル228の頂部229の側壁のみを囲み、接触して形成され得ることは理解される。

それにもかかわらず、半導体プラグ222とともに(たとえば、サイドウォールSEGとして)チャネル構造224の半導体チャネル228の頂部229を取り囲むP型ドープ半導体層220は、3Dメモリデバイス200のためのPウェルバルク消去動作を使用可能にできる。本明細書において開示されている3Dメモリデバイス200の設計は、消去動作および読み出し動作を形成するための正孔電流経路および電子電流経路の分離をそれぞれ達成することができる。いくつかの実施形態において、3Dメモリデバイス200は、いくつかの実施形態により、電子源(たとえば、Nウェル221)とチャネル構造224の半導体チャネル228との間に電子電流経路を形成して、読み出し動作を行う際にNANDメモリストリングに電子を供給するように構成される。逆に、3Dメモリデバイス200は、いくつかの実施形態により、正孔源(たとえば、P型ドープ半導体層220)とチャネル構造224の半導体チャネル228との間に正孔電流経路を形成して、Pウェルバルク消去動作を行う際にNANDメモリストリングに正孔を供給するように構成される。

図2に示されているように、3Dメモリデバイス200の第2の半導体構造204は、各々メモリスタック214の交互配置された導電体層216および誘電体層218を通って垂直方向に貫通する絶縁構造230をさらに含むことができる。P型ドープ半導体層220内にさらに貫入するチャネル構造224とは異なり、絶縁構造230は、いくつかの実施形態により、P型ドープ半導体層220の底面で停止する、すなわち、P型ドープ半導体層220の中に垂直には延在しない。すなわち、絶縁構造230の頂面は、P型ドープ半導体層220の底面と同一平面上にあってよい。各絶縁構造230は、横方向に延在し、チャネル構造224を複数のブロックに分離することもできる。すなわち、メモリスタック214は、絶縁構造230によって複数のメモリブロックに分割され、それにより、チャネル構造224のアレイは、各メモリブロックに分離され得る。フロントサイドACSコンタクトを含む、上で説明されている既存の3D NANDメモリデバイスのスリット構造とは異なり、絶縁構造230は、中にコンタクトを含まず(すなわち、ソースコンタクトとして機能しておらず)、したがって、いくつかの実施形態により、導電体層216(ワード線を含む)による寄生容量およびリーク電流を導き入れることがない。いくつかの実施形態において、各絶縁構造230は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む、1つまたは複数の誘電体材料を充填された開口部(たとえば、スリット)を備える。一例において、各絶縁構造230は、酸化ケイ素を充填され得る。

さらに、以下で詳細に説明されているように、絶縁構造230を形成するための開口部は、その中にP型ドープ半導体層220および半導体プラグ222を形成するために(たとえば、サイドウォールSEGとして)使用されないので、交互配置されている導電体層216および誘電体層218の数が増大するとともに開口部のアスペクト比が大きくなっても、その中のP型ドープ半導体層220および半導体プラグ222の形成には影響を及ぼさない。

フロントサイドソースコンタクトの代わりに、3Dメモリデバイス100は、図1に示されているように、メモリスタック214より上にあってNウェル221およびP型ドープ半導体層220と接触しているバックサイドソースコンタクト231および232を含むことができる。ソースコンタクト231および232ならびにメモリスタック214(およびそのれを通る絶縁構造230)は、P型ドープ半導体層220の反対側に配設されてよく、したがって、「バックサイド」ソースコンタクトと見なされ得る。いくつかの実施形態において、P型ドープ半導体層220と接触しているソースコンタクト220は、P型ドープ半導体層220の半導体プラグ222を通してチャネル構造224の半導体チャネル228に電気的に接続される。いくつかの実施形態において、Nウェル221と接触しているソースコンタクト231は、P型ドープ半導体層220の半導体プラグ222を通してチャネル構造224の半導体チャネル228に電気的に接続される。いくつかの実施形態において、ソースコンタクト232は、絶縁構造230と横方向に整列されず、チャネル構造224に隣接し、その間の電気的接続の抵抗を減らす。図2に示されているように、ソースコンタクト231は絶縁構造230と横方向に整列されているが、いくつかの例では、ソースコンタクト231は絶縁構造230に合わせて横方向に整列され得ないが、チャネル構造224に隣接し(たとえば、絶縁構造230とチャネル構造224との間で横方向に)、その間の電気的接続の抵抗も同様に低減することができることは理解される。上で説明されているように、ソースコンタクト231および232は、読み出し動作および消去動作の間に、電子電流および正孔電流をそれぞれ別々に制御するために使用され得る。ソースコンタクト231および232は、任意の好適なタイプのコンタクトを含むことができる。いくつかの実施形態において、ソースコンタクト231および232は、VIAコンタクトを含む。いくつかの実施形態において、ソースコンタクト231および232は、横方向に延在する壁面形状コンタクトを含む。ソースコンタクト231および232は、金属層(たとえば、W、Co、Cu、またはAl)または接着剤層(たとえば、窒化チタン(TiN))によって囲まれているシリサイド層などの、1つまたは複数の導電体層を含むことができる。

図2に示されているように、3Dメモリデバイス100は、パッドアウトのための、たとえば、3Dメモリデバイス200と外部回路との間で電気信号を転送するための、ソースコンタクト231および232の上にあり、電気的に接続されているBEOL相互接続層233をさらに含むことができる。いくつかの実施形態において、相互接続層233は、P型ドープ半導体層220上の1つまたは複数のILD層234と、ILD層234上の再配線層236とを含む。ソースコンタクト231または232の上側端部は、ILD層234の頂面および再配線層236の底面と同一平面上にある。ソースコンタクト231および232は、ILD層234上で、電気的に分離され得る。いくつかの実施形態において、ソースコンタクト232は、垂直方向にILD層234を通ってP型ドープ半導体層220内に貫入し、P型ドープ半導体層220との電気的接続を行う。いくつかの実施形態において、ソースコンタクト231は、垂直方向にILD層234およびP型ドープ半導体層220を通ってNウェル221内に貫入し、Nウェルとの電気的接続を行う。ソースコンタクト231は、P型ドープ半導体層220から電気的に分離されるようにその側壁を囲むスペーサー(たとえば、誘電体層)を含むことができる。再配線層236は、2つの電気的に分離された相互接続、すなわち、ソースコンタクト232と接触する第1の相互接続236-1と、ソースコンタクト231と接触する第2の相互接続236-2を含むことができる。

相互接続層233内のILD層234は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、low-k誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。相互接続層233内の再配線層236は、限定はしないがW、Co、Cu、Al、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。一例において、再配線層236はAlを含む。いくつかの実施形態において、相互接続層233は、3Dメモリデバイス200のパッシベーションおよび保護のための最外層としてのパッシベーション層238をさらに含む。再配線層236の一部は、コンタクトパッド240としてパッシベーション層238から露出され得る。すなわち、3Dメモリデバイス200の相互接続層233は、ワイヤ接合および/またはインターポーザーとの接合のためのコンタクトパッド240も含むことができる。

いくつかの実施形態において、3Dメモリデバイス200の第2の半導体構造204は、P型ドープ半導体層220を通るコンタクト242、243、および244をさらに含む。P型ドープ半導体層220は、薄化された基板、たとえば、SOIウェハのデバイス層であってよいので、いくつかの実施形態により、コンタクト242、243、および244は、TSCである。いくつかの実施形態において、コンタクト242は、P型ドープ半導体層220およびILD層234を貫通して再配線層236の第1の相互接続236-1と接触し、これにより、P型ドープ半導体層220は相互接続層233のソースコンタクト232および第1の相互接続236-1を通してコンタクト242に電気的に接続される。いくつかの実施形態において、コンタクト243は、P型ドープ半導体層220およびILD層234を貫通して再配線層236の第2の相互接続236-2と接触し、これにより、Nウェル221は相互接続層233のソースコンタクト231および第2の相互接続236-2を通してコンタクト243に電気的に接続される。いくつかの実施形態において、コンタクト244は、P型ドープ半導体層220およびILD層234を貫通してコンタクトパッド240と接触する。コンタクト242、243、および244は、各々、金属層(たとえば、W、Co、Cu、またはAl)または接着剤層(たとえば、TiN)によって囲まれているシリサイド層などの、1つまたは複数の導電体層を含むことができる。いくつかの実施形態では、少なくともコンタクト243および244は、各々、コンタクト243および244をP型ドープ半導体層220から電気的に分離するためのスペーサー(たとえば、誘電体層)をさらに含む。

いくつかの実施形態において、3Dメモリデバイス200は、各々メモリスタック214の外側で垂直に延在する周辺コンタクト246、247、および248をさらに備える。各周辺コンタクト246、247、または248は、メモリスタック214の外側にある周辺領域内で接合層212からP型ドープ半導体層220まで垂直に延在するようにメモリスタック214の深さよりも大きい深さを有することができる。いくつかの実施形態において、周辺コンタクト246は、コンタクト242よりも下にあり、コンタクト242と接触し、それにより、P型ドープ半導体層220は、少なくともソースコンタクト232、相互接続層233の第1の相互接続236-1、コンタクト242、および周辺コンタクト246を通して第1の半導体構造202内の周辺回路208に電気的に接続される。いくつかの実施形態において、周辺コンタクト247は、コンタクト243よりも下にあり、コンタクト243と接触し、それにより、Nウェル221は、少なくともソースコンタクト231、相互接続層233の第2の相互接続236-2、コンタクト243、および周辺コンタクト247を通して第1の半導体構造202内の周辺回路208に電気的に接続される。すなわち、読み出し動作と消去動作のための電子電流および正孔電流は、異なる電気的接続を通じて周辺回路208によって別々に制御され得る。いくつかの実施形態において、周辺コンタクト248は、コンタクト244よりも下にあり、コンタクト244と接触し、それにより、第1の半導体構造202内の周辺回路208は、少なくともコンタクト244および周辺コンタクト248を通してパッドアウト用のコンタクトパッド240に電気的に接続される。周辺コンタクト246、247、および248は各々、金属層(たとえば、W、Co、Cu、またはAl)または接着剤層(たとえば、TiN)によって囲まれているシリサイド層などの、1つまたは複数の導電体層を含むことができる。

図2に示されているように、3Dメモリデバイス200は、相互接続構造の一部として、多様なローカルコンタクト(「C1」とも呼ばれる)も含み、メモリスタック214内の構造と直接的に接触している。いくつかの実施形態において、ローカルコンタクトは、各々それぞれのチャネル構造224の下側端部より下にあり、それと接触しているチャネルローカルコンタクト250を含む。各チャネルローカルコンタクト250は、ビット線ファンアウトのためにビット線コンタクト(図示せず)に電気的に接続され得る。いくつかの実施形態において、ローカルコンタクトは、各々ワード線ファンアウトのためにメモリスタック214の階段構造におけるそれぞれの導電体層216(ワード線を含む)よりも下にあり、それと接触しているワード線ローカルコンタクト252をさらに含む。チャネルローカルコンタクト250およびワード線ローカルコンタクト252などのローカルコンタクトは、少なくとも接合層212および210を通して第1の半導体構造202の周辺回路208に電気的に接続され得る。チャネルローカルコンタクト250およびワード線ローカルコンタクト252などのローカルコンタクトは、各々、金属層(たとえば、W、Co、Cu、またはAl)または接着剤層(たとえば、TiN)に囲まれたシリサイド層などの、1つまたは複数の導電体層を含むことができる。

図3A～図3Nは、本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための製作プロセスを例示している。図5Aは、本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための方法500のフローチャートを例示している。図5Bは、本開示のいくつかの実施形態による、例示的な3Dメモリデバイスを形成するための別の方法501のフローチャートを例示している。図3A～図3N、図5A、および図5Bに示されている3Dメモリデバイスの例は、図1に示されている3Dメモリデバイス100を含む。図3A～図3N、図5A、および図5Bについては、まとめて説明することにする。方法500および501に示されている動作は網羅されておらず、例示されている動作のいずれかの前、後、または間に他の動作も同様に実行され得ることは理解される。さらに、これらの動作のうちのいくつかは、同時に、または図5Aおよび図5Bに示されているのと異なる順序で、実行されてよい。

図5Aを参照すると、方法500は、周辺回路が第1の基板上に形成される動作502から始まる。第1の基板は、シリコン基板であってよい。図3Gに例示されているように、複数のトランジスタが、限定はしないがフォトリソグラフィ、エッチング、薄膜堆積、熱成長、注入、化学機械研磨(CMP)、および任意の他の好適なプロセスを含む複数のプロセスを使用してシリコン基板350上に形成される。いくつかの実施形態において、ドープ領域(図示せず)は、イオン注入および/または熱拡散によってシリコン基板350内に形成され、これらは、たとえば、トランジスタのソース領域および/またはドレイン領域として機能する。いくつかの実施形態において、分離領域(たとえば、STI)も、ウェットエッチングおよび/またはドライエッチングならびに薄膜堆積によってシリコン基板350内に形成される。トランジスタは、シリコン基板350上に周辺回路352を形成することができる。

図3Gに例示されているように、接合層348が周辺回路352よりも上に形成される。接合層348は、周辺回路352に電気的に接続されている接合コンタクトを含む。接合層348を形成するために、化学的気相成長(CVD)、物理的気相成長(PVD)、原子層成長(ALD)、またはこれらの任意の組合せなどの1つもしくは複数の薄膜堆積プロセスを使用してILD層が堆積され、ILD層を通る接合コンタクトは、ウェットエッチングおよび/もしくはドライエッチング、たとえば反応性イオンエッチング(RIE)を使用して形成され、その後、ALD、CVD、PVD、任意の他の好適なプロセスなどの1つもしくは複数の薄膜堆積プロセス、またはこれらの任意の組合せを使用して形成される。

メモリスタックおよびN型ドープ半導体層を垂直方向に貫通するチャネル構造は、第2の基板よりも上に形成され得る。方法500は、図5Aに例示されているように、動作504に進み、第2の基板上の犠牲層、犠牲層上のN型ドープ半導体層、およびN型ドープ半導体層上の誘電体スタックが続いて形成される。第2の基板は、シリコン基板であってよい。第2の基板は、最終製品から取り除かれるので、第2の基板のコストを削減するために、2、3例を挙げるとガラス、サファイア、プラスチック、シリコンなどの、任意の好適な材料から作られたダミーウェハ、たとえばキャリア基板の一部であってよいことは理解される。いくつかの実施形態において、基板はキャリア基板であり、犠牲層は誘電体材料を含み、N型ドープ半導体層はポリシリコンを含み、誘電体スタックは、交互配置されたスタック誘電体層およびスタック犠牲層を含む。いくつかの実施形態において、スタック誘電体層およびスタック犠牲層は、N型ドープ半導体層上に交互に堆積されて、誘電体スタックを形成する。

図3Aに示されているように、犠牲層304はキャリア基板302上に形成され、N型ドープ半導体層306は犠牲層304上に形成される。N型ドープ半導体層306は、P、As、またはSbなどのN型ドーパントをドープされたポリシリコンを含むことができる。犠牲層304は、後で選択的に除去され得る、またN型ドープ半導体層306の材料とは異なる、任意の好適な犠牲材料を含むことができる。いくつかの実施形態において、犠牲層304は、酸化ケイ素または窒化ケイ素などの誘電体材料を含む。犠牲層304を形成するために、酸化ケイ素または窒化ケイ素は、いくつかの実施形態により、限定はしないがCVD、PVD、ALD、またはこれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスを使用してキャリア基板302上に堆積される。いくつかの実施形態において、N型ドープ半導体層306を形成するために、ポリシリコンは、限定はしないがCVD、PVD、ALD、またはこれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスを使用して犠牲層304上に堆積され、その後、イオン注入および/または熱拡散を使用して、堆積されたポリシリコンをP、As、またはSbなどのN型ドーパントでドープする。いくつかの実施形態において、N型ドープ半導体層306を形成するために、犠牲層304上にポリシリコンを堆積するときに、P、As、またはSbなどのN型ドーパントのin-situドーピングが実行される。

図3Bに例示されているように、第1の誘電体層(本明細書では「スタック犠牲層」312と称される)および第2の誘電体層(本明細書では「スタック誘電体層」310と称され、合わせて本明細書では「誘電体層対」と書される)の複数の対を含む誘電体スタック308は、N型ドープ半導体層306上に形成される。誘電体スタック308は、いくつかの実施形態により、交互配置されたスタック犠牲層312およびスタック誘電体層310を含む。スタック誘電体層310およびスタック犠牲層312は、キャリア基板302よりも上のN型ドープ半導体層306上に交互に堆積され、誘電体スタック308を形成することができる。いくつかの実施形態において、各スタック誘電体層310は、酸化ケイ素の層を含み、各スタック犠牲層312は、窒化ケイ素の層を含む。誘電体スタック308は、限定はしないがCVD、PVD、ALD、またはこれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスによって形成され得る。図3Bに例示されるように、階段構造は、誘電体スタック308のエッジに形成することができる。階段構造は、キャリア基板302の方へ誘電体スタック308の誘電体層対に対して複数のいわゆる「トリムエッチ」サイクルを実行することによって形成され得る。繰り返しトリムエッチサイクルが誘電体スタック308の誘電体層対に適用されることで、誘電体スタック308は、図3Bに示されているように、1つまたは複数の傾いたエッジと、底部の誘電体層対よりも短い頂部の誘電体層対とを有することができる。

方法500は、図5Aに例示されているように、動作506に進み、誘電体スタックおよびN型ドープ半導体層を垂直方向に貫通するチャネル構造が形成される。いくつかの実施形態において、チャネル構造を形成するために、犠牲層で停止する、誘電体スタックおよびN型ドープ半導体層を垂直方向に貫通するチャネルホールがエッチングされ、その後、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。

図3Bに例示されているように、チャネルホールは、誘電体スタック308およびN型ドープ半導体層306を垂直方向に貫通する開口部である。いくつかの実施形態において、複数の開口部が形成され、各開口部は後のプロセスで個別のチャネル構造314を成長させるための場所となる。いくつかの実施形態において、チャネル構造314のチャネルホールを形成するための製作プロセスは、ウェットエッチング、および/または深掘りRIE(DRIE)などのドライエッチングを含む。犠牲層304は、異なるチャネルホール間の刳り貫きのバラツキを制御するために、エッチストップ層として機能することができる。たとえば、チャネルホールのエッチングは、キャリア基板302内にさらに貫入することなく犠牲層304によって停止され得る。すなわち、いくつかの実施形態により、各チャネルホール(および対応するチャネル構造314)の下側端部は、犠牲層304の頂面と底面の間にある。

図3Bに例示されているように、ブロッキング層317、ストレージ層316、およびトンネル層315を含むメモリ膜、ならびに半導体チャネル318は、その後、チャネルホールの側壁および底面に沿ってこの順序で形成される。いくつかの実施形態において、最初に、ブロッキング層317、ストレージ層316、およびトンネル層315は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用してチャネルホールの側壁および底面に沿ってこの順序で堆積され、メモリ膜を形成する。次いで、半導体チャネル318は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用してポリシリコン(たとえば、非ドープポリシリコン)などの半導体材料をトンネル層315の上に堆積することによって形成され得る。いくつかの実施形態において、第1の酸化ケイ素層、窒化ケイ素物層、第2の酸化ケイ素層、およびポリシリコン層(「SONO」構造)がその後堆積され、メモリ膜および半導体チャネル318のブロッキング層317、ストレージ層316、およびトンネル層315を形成する。

図3Bに例示されているように、キャッピング層は、チャネルホール内および半導体チャネル318の上に形成され、チャネルホールを完全にまたは部分的に(たとえば、空隙なしで、または空隙ありで)充填する。キャッピング層は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの誘電体材料を堆積することによって形成され得る。次いで、チャネルプラグが、チャネルホールの頂部に形成され得る。いくつかの実施形態において、誘電体スタック308の頂面上にあるメモリ膜、半導体チャネル318、およびキャッピング層の一部は、CMP、ウェットエッチング、および/またはドライエッチングによって除去され、平坦化される。次いで、陥凹部が、チャネルホールの頂部にある半導体チャネル318およびキャッピング層の一部をウェットエッチングおよび/またはドライエッチングすることによってチャネルホールの頂部に形成され得る。次いで、チャネルプラグが、ポリシリコンなどの半導体材料を、CVD、PVD、ALD、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスによって陥凹部内に堆積することによって形成され得る。それによって、チャネル構造314は、誘電体スタック308およびN型ドープ半導体層306を通して形成される。犠牲層304によって各チャネルホールのエッチングが停止する深さに応じて、チャネル構造314は、犠牲層304の中にさらに貫入するか、または犠牲層304とN型ドープ半導体層306との間の界面で停止し得る。それにもかかわらず、チャネル構造314は、キャリア基板302の中にさらに貫入し得ない。

方法500は、図5Aに例示されているように、動作508に進み、誘電体スタックは、たとえば、いわゆる「ゲート置換」プロセスを使用して、メモリスタックと置き換えられ、それにより、チャネル構造は、メモリスタックおよびN型ドープ半導体層を垂直方向に貫通する。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、誘電体スタックを垂直方向に貫通し、N型ドープ半導体層で停止する、開口部がエッチングされ、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電層とスタック導電層とを交互配置したものを含むメモリスタックを形成する。

図3Cに例示されているように、スリット320は、誘電体スタック308を垂直方向に貫通し、N型ドープ半導体層306で停止する開口部である。いくつかの実施形態において、スリット320を形成するための製作プロセスは、DRIEなどの、ウェットエッチングおよび/またはドライエッチングを含む。次いで、ゲート交換がスリット320を通して実行され、誘電体スタック308をメモリスタック330と交換することができる(図3Eに示されている)。

図3Dに例示されているように、外側陥凹部322は、最初に、スリット320を通してスタック犠牲層312(図3Cに示されている)を除去することによって形成される。いくつかの実施形態において、スタック犠牲層312は、スリット320を通してエッチャントを施すことによって除去され、スタック誘電体層310の間に交互配置された外側陥凹部322を形成する。エッチャントは、スタック誘電体層310に対して選択的にスタック犠牲層312をエッチングする任意の好適なエッチャントを含むことができる。

図3Eに例示されているように、スタック導電層328(ゲート電極および接着剤層を含む)は、スリット320を通して外側陥凹部322(図3Dに示されている)に堆積される。いくつかの実施形態において、ゲート誘電体層332が、スタック導電体層328の前の外側陥凹部322に堆積され、スタック導電層328は、ゲート誘電体層332上に堆積される。金属層などの、スタック導電体層328は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなど、1つまたは複数の薄膜堆積プロセスを使用して堆積され得る。いくつかの実施形態において、high-k誘電体層などのゲート誘電体層332は、側壁に沿って、またスリット320の底部にも形成される。交互配置されたスタック導電層328およびスタック誘電層310を含むメモリスタック330は、それによって、いくつかの実施形態により、誘電体スタック308(図3Dに示されている)を置き換えて形成される。

方法500は、図5Aに例示されているように、動作510に進み、メモリスタックを垂直方向に貫通する絶縁構造が形成される。いくつかの実施形態において、絶縁構造を形成するために、メモリスタックを形成した後に、1つまたは複数の誘電体材料が、開口部に堆積され、開口部を充填する。図3Eに例示されているように、メモリスタック330を垂直方向に貫通する絶縁構造336が形成され、N型ドープ半導体層306の頂面上に停止する。絶縁構造336は、ALD、CVD、PVD、他の任意の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの、1つまたは複数の誘電体材料をスリット320内に堆積して、スリット320を完全にまたは部分的に充填する(空隙ありで、または空隙なしで)ことによって形成され得る。いくつかの実施形態において、絶縁構造336は、ゲート誘電体層332(たとえば、high-k誘電体を含む)および誘電体キャッピング層334(たとえば、酸化ケイ素を含む)を含む。

図3Fに例示されているように、絶縁構造336の形成後に、チャネルローカルコンタクト344およびワード線ローカルコンタクト342を含むローカルコンタクト、ならびに周辺コンタクト338および340が形成される。ローカル誘電層は、CVD、PVD、ALD、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素または窒化ケイ素などの、誘電体材料をメモリスタック330の上に堆積することによってメモリスタック330上に形成され得る。チャネルローカルコンタクト344、ワード線ローカルコンタクト342、ならびに周辺コンタクト338および340は、ウェットエッチングおよび/またはドライエッチング、たとえばRIEを使用して、ローカル誘電体層(および任意の他のILD層)を通してコンタクト開口部をエッチングし、その後、ALD、CVD、PVDなどの、1つまたは複数の薄膜堆積プロセス、任意の他の好適なプロセス、またはこれらの任意の組合せを使用して、コンタクト開口部に導電性材料を充填することによって形成され得る。

図3Fに例示されているように、接合層346が、チャネルローカルコンタクト344、ワード線ローカルコンタクト342、ならびに周辺コンタクト338および340よりも上に形成される。接合層346は、チャネルローカルコンタクト344、ワード線ローカルコンタクト342、ならびに周辺コンタクト338および340に電気的に接続されている接合コンタクトを含む。接合層346を形成するために、ILD層が、CVD、PVD、ALD、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して堆積され、接合コンタクトは、ウェットエッチングおよび/またはドライエッチング、たとえばRIEを使用し、その後、ALD、CVD、PVD、他の任意の好適なプロセスなどの、1つもしくは複数の薄膜堆積プロセス、またはそれらの任意の組合せを使用して、ILD層を通して形成される。

方法500は、図5Aに例示されているように、動作512に進み、第1の基板および第2の基板は、向かい合わせに接合され、メモリスタックは周辺回路よりも上にある。接合は、ハイブリッド接合を含むことができる。図3Gに例示されているように、キャリア基板302およびその上に形成されたコンポーネント(たとえば、メモリスタック330およびそれを通って形成されたチャネル構造314)は、上下反転される。下向きの接合層346は、上向きの接合層348と接合され、すなわち、向かい合わせで接合され、それによって、いくつかの実施形態により、キャリア基板302とシリコン基板350との間に接合界面354を形成する。いくつかの実施形態において、処理プロセス、たとえば、プラズマ処理、湿式処理、および/または熱処理が、接合の前に接合面に施される。接合後、接合層346内の接合コンタクトおよび接合層348内の接合コンタクトは、互いに整列され、接触し、それにより、メモリスタック330およびそれを通って形成されたチャネル構造314が周辺回路352に電気的に接続されるものとしてよく、周辺回路352よりも上にある。

方法500は、図5Aに例示されているように、動作514に進み、第2の基板および犠牲層が除去されてチャネル構造の端部を露出させる。除去は、第2の基板のバックサイドから実行できる。図3Hに例示されているように、キャリア基板302および犠牲層304(図3Gに示されている)は、チャネル構造314の上側端部を露出させるようにバックサイドから除去される。キャリア基板302は、CMP、研削、ドライエッチング、および/またはウェットエッチングを使用して完全に除去され得る。いくつかの実施形態において、キャリア基板302は剥がされる。キャリア基板302の除去は、厚さの均一性を確実にするために、その材料が異なることに起因して下にある犠牲層304によって停止され得る。キャリア基板302がシリコンを含み、犠牲層304が酸化ケイ素を含むいくつかの実施形態において、キャリア基板302はCMPを用いて除去され、キャリア基板302と犠牲層304との間の界面で自動的に停止することができる。

次いで、犠牲層304は、下にあるN型ドープ半導体層306をエッチングすることなく、フッ化水素酸などの、好適なエッチャントとともにウェットエッチングを使用して同様に選択的に除去され得る。上で説明されているように、チャネル構造314は、犠牲層304を超えてキャリア基板302内に貫入することがないので、キャリア基板302の除去は、チャネル構造314に影響を及ぼさない。犠牲層304の除去で、チャネル構造314の上側端部を露出させることができる。チャネル構造314が犠牲層304内に貫入するいくつかの実施形態において、酸化ケイ素を含む犠牲層304の選択的エッチングは、N型ドープ半導体層306の頂面よりも上にある酸化ケイ素を含むブロッキング層317の一部も除去するが、窒化ケイ素を含むストレージ層316およびストレージ層316に囲まれている他の層(たとえば、トンネル層315)はそのまま残る。

方法500は、図5Aに例示されているように、動作516に進み、N型ドープ半導体層に当接しているチャネル構造の一部が、半導体プラグと置き換えられる。いくつかの実施形態において、N型ドープ半導体層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、N型ドープ半導体層に当接しているメモリ膜の一部が除去され、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、接触する半導体プラグを形成する。

図3Iに示されているように、N型ドープ半導体層306に当接しているストレージ層316(図3Hに示されている)の一部が除去される。いくつかの実施形態において、窒化ケイ素を含むストレージ層316は、ポリシリコンを含むN型ドープ半導体層306をエッチングすることなく、リン酸などの、好適なエッチャントとともにウェットエッチングを使用して選択的に除去される。ストレージ層316のエッチングは、エッチング時間および/またはエッチング速度を制御することによって制御され、それにより、エッチングがメモリスタック330によって取り囲まれているストレージ層316の残りの部分に影響を与え続けないようにできる。

図3Jに示されているように、N型ドープ半導体層306に当接しているブロッキング層317およびトンネル層315の一部が除去され、それによりN型ドープ半導体層306に当接している半導体チャネル318の頂部を取り囲む陥凹部357を形成する。いくつかの実施形態において、酸化ケイ素を含むブロッキング層317およびトンネル層315は、N型ドープ半導体層306とポリシリコンを含む半導体チャネル318とをエッチングすることなく、フッ化水素酸などの、好適なエッチャントとともにウェットエッチングを使用して選択的に除去される。ブロッキング層317およびトンネル層315のエッチングは、エッチング時間および/またはエッチング速度を制御することによって制御され、それにより、エッチングがメモリスタック330によって取り囲まれているブロッキング層317およびトンネル層315の残りの部分に影響を与え続けないようにできる。その結果、いくつかの実施形態によれば、N型ドープ半導体層306に当接するチャネル構造314のメモリ膜(ブロッキング層317、ストレージ層316、およびトンネル層315を含む)の頂部が除去され、それにより陥凹部357を形成し、半導体チャネル318の頂部を露出する。いくつかの実施形態において、陥凹部357によって露出される半導体チャネル318の頂部は、その導電性を高めるためにドープされる。たとえば、傾斜イオン注入プロセスが実行され、陥凹部357によって露出された半導体チャネル318の頂部(たとえば、ポリシリコンを含む)に任意の好適なドーパントを、所望のドーピング濃度までドープしてよい。

図3Kに例示されているように、半導体プラグ359は、陥凹部357(図3Jに示されている)内に形成され、半導体チャネル318のドープされた頂部を取り囲み、接触する。その結果、いくつかの実施形態により、N型ドープ半導体層306に当接しているチャネル構造314(図3Hに示されている)の頂部は、それによって半導体プラグ359に置き換えられる。いくつかの実施形態において、半導体プラグ359を形成するために、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用してポリシリコンが陥凹部357内に堆積されて陥凹部357を充填し、続いて、CMPプロセスによりN型ドープ半導体層306の頂面よりも上にある任意の過剰なポリシリコンを除去する。いくつかの実施形態において、半導体プラグ359をドープするために、ポリシリコンを陥凹部357内に堆積するときに、P、As、またはSbなどのN型ドーパントのin-situドーピングが実行される。半導体プラグ359およびN型ドープ半導体層306は、ポリシリコンなどの同じ材料を含み、(CMPプロセス後に)同じ厚さを有し得るので、半導体プラグ359は、N型ドープ半導体層306の一部と見なされてよい。それにもかかわらず、半導体プラグ359は、N型ドープ半導体層306の残りの部分の形成(たとえば、図3Aに示される)の後のプロセスで形成されるので、半導体プラグ359がin-situでドープされるかどうかにかかわらず、いくつかの実施形態により、半導体プラグ359のドーピング濃度は、N型ドープ半導体層306の残りの部分のドーピング濃度とは異なる。

上で説明されているように、N型ドープ半導体層306内の半導体プラグ359は、チャネル構造314のサイドウォールSEGとして機能することができる。高いアスペクト比で誘電体スタック308を端から端まで貫通するスリット320(たとえば、図3Dに示されている)を通るエッチングおよび堆積プロセスによってサイドウォールSEGを形成する知られている方法とは異なり、半導体プラグ359は、キャリア基板302が除去された後、誘電体スタック308/メモリスタック330の反対側から形成されるものとしてよく、これは誘電体スタック308/メモリスタック330のレベルおよびスリット320のアスペクト比の影響を受けない。スリット320の高いアスペクト比によっても持ち込まれる問題を回避することによって、製作複雑度およびコストが低減され、歩留まりが高められ得る。さらに、垂直方向のスケーラビリティ(たとえば、誘電体スタック308/メモリスタック330の高くなるレベル)も同様に改善され得る。

方法500は、図5Aに例示されているように、動作518に進み、ソースコンタクトがメモリスタックよりも上に形成され、N型ドープ半導体層と接触する。図3Lに例示されているように、1つまたは複数のILD層356がN型ドープ半導体層306上に形成される。ILD層356は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用してN型ドープ半導体層306の頂面上に誘電体材料を堆積することによって形成され得る。ソースコンタクト開口部358は、ILD層356を通してN型ドープ半導体層306内に形成され得る。いくつかの実施形態において、ソースコンタクト開口部358は、RIEなどの、ウェットエッチングおよび/またはドライエッチングを使用して形成される。いくつかの実施形態において、ソースコンタクト開口部358は、N型ドープ半導体層306の頂部内にさらに貫入する。ILD層356を通したエッチングプロセスは、N型ドープ半導体層306の一部をエッチングし続け得る。いくつかの実施形態において、別個のエッチングプロセスが、ILD層356を通してのエッチングの後にN型ドープ半導体層306の一部をエッチングするために使用される。

図3Mに例示されているように、ソースコンタクト364が、N型ドープ半導体層306のバックサイドのソースコンタクト開口部358(図3Lに示されている)内に形成される。ソースコンタクト364は、いくつかの実施形態により、メモリスタック330よりも上にあり、N型ドープ半導体層306と接触している。いくつかの実施形態において、1つまたは複数の導電性材料が、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、ソースコンタクト開口部358内に堆積され、ソースコンタクト開口部358に接着剤層(たとえば、TiN)および導電体層(たとえば、W)を充填する。次いで、CMPなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、ソースコンタクト364の頂面がILD層356の頂面と同一平面になるようにできる。

方法500は、図5Aに例示されているように、動作520に進み、相互接続層がソースコンタクトよりも上に形成され、ソースコンタクトと接触する。いくつかの実施形態において、コンタクトは、N型ドープ半導体層を通して形成されて、相互接続層と接触し、それによりN型ドープ半導体層は、ソースコンタクトおよび相互接続層を通してコンタクトに電気的に接続される。

図3Nに例示されているように、再配線層370は、ソースコンタクト364よりも上に形成され、ソースコンタクト364と接触している。いくつかの実施形態において、再配線層370は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、ILD層356およびソースコンタクト364の頂面に、Alなどの導電性材料を堆積することによって形成される。パッシベーション層372は、再配線層370上に形成され得る。いくつかの実施形態において、パッシベーション層372は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、窒化ケイ素などの誘電体材料を堆積することによって形成される。それによって、ILD層356、再配線層370、およびパッシベーション層372を含む相互接続層376は、いくつかの実施形態により、形成される。

図3Lに例示されているように、各々ILD層356およびN型ドープ半導体層306を貫通するコンタクト開口部360および361が形成される。いくつかの実施形態において、コンタクト開口部360および361は、ILD層356およびN型ドープ半導体層306を通して、RIEなどのウェットエッチングおよび/またはドライエッチングを使用して形成される。いくつかの実施形態において、コンタクト開口部360および361は、周辺コンタクト338および340とそれぞれ整列されるようにリソグラフィを使用してパターン形成される。コンタクト開口部360および361のエッチングは、周辺コンタクト338および340の上側端部で停止し、周辺コンタクト338および340を露出させることができる。図3Lに例示されているように、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、N型ドープ半導体層306を電気的に分離するために、コンタクト開口部360および361の側壁に沿ってスペーサー362が形成される。いくつかの実施形態において、ソースコンタクト開口部358のエッチングは、スペーサー362の形成後に実行され、それにより、スペーサー362は、ソースコンタクト開口部358の側壁に沿って形成されず、ソースコンタクト364とN型ドープ半導体層306との間の接触面積を増やす。

図3Mに例示されているように、コンタクト366および368は、N型ドープ半導体層306のバックサイドのコンタクト開口部360および361(図3Lに示されている)にそれぞれ形成される。コンタクト366および368は、いくつかの実施形態により、ILD層356およびN型ドープ半導体層306を垂直方向に貫通する。コンタクト366および368ならびにソースコンタクト364は、同じ堆積プロセスを使用して形成され、それにより堆積プロセスの数を減らすことができる。いくつかの実施形態において、1つまたは複数の導電性材料が、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部360および361内に堆積され、コンタクト開口部360および361に接着剤層(たとえば、TiN)および導電体層(たとえば、W)を充填する。次いで、CMPなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、コンタクト366および368の頂面(およびソースコンタクト364の頂面)がILD層356の頂面と同一平面になるようにできる。いくつかの実施形態において、コンタクト開口部360および361は、それぞれ、周辺コンタクト338および340と整列されているので、コンタクト366および368は、同様に、それぞれ周辺コンタクト338および340よりも上にあり、それらに接触している。

図3Nに例示されているように、再配線層370も、コンタクト366よりも上に形成され、コンタクト366と接触している。その結果、N型ドープ半導体層306は、ソースコンタクト364、相互接続層376の再配線層370、およびコンタクト366を通して周辺コンタクト338に電気的に接続され得る。いくつかの実施形態において、N型ドープ半導体層306は、ソースコンタクト364、相互接続層376、コンタクト366、周辺コンタクト338、ならびに接合層346および348を通して周辺回路352に電気的に接続される。

図3Nに例示されているように、コンタクトパッド374は、コンタクト368よりも上に形成され、コンタクト368と接触している。いくつかの実施形態において、コンタクト368を覆うパッシベーション層372の一部は、ウェットエッチングおよび/またはドライエッチングによって除去され、それにより、下にある再配線層370の一部を露出させてコンタクトパッド374を形成する。その結果、パッドアウト用のコンタクトパッド374は、コンタクト368、周辺コンタクト340、ならびに接合層346および348を通して周辺回路352に電気的に接続され得る。

方法500において上で説明されている第2の基板、犠牲層、およびN型ドープ半導体層は、方法501に関して以下で説明されているように、ハンドリング層、埋め込み酸化物層(「BOX」層とも呼ばれる)、およびデバイス層を含むSOIウェハで置き換えられ得ることは理解される。方法500と501との間の類似の操作の詳細は、説明しやすくするために繰り返さないことがある。図5Bを参照すると、方法501は、周辺回路が第1の基板上に形成される動作502から始まる。第1の基板は、シリコン基板であってよい。

方法501は、図5Bに例示されているように、動作503に進み、SOIウェハのデバイス層はN型ドーパントでドープされる。SOIウェハは、ハンドリング層、埋め込み酸化物層、およびデバイス層を含むことができる。いくつかの実施形態において、埋め込み酸化物層は、酸化ケイ素を含み、デバイス層は、単結晶シリコンを含む。図3Aに例示されているように、SOIウェハ301は、ハンドリング層302(方法500を説明する際の上記のキャリア基板302に対応している)、埋め込み酸化物層304(犠牲層304に対応している)、およびデバイス層306(N型ドープ半導体層306に対応している)を含む。デバイス層306は、イオン注入および/または熱拡散を使用して、P、As、またはSbなどの、N型ドーパントをドープされ、それによりN型ドープデバイス層306となり得る。キャリア基板302、犠牲層304、およびN型ドープ半導体層306に関係する上記の説明は、以下の方法501をよりよく理解できるように、それぞれSOIウェハ301のハンドリング層302、埋め込み酸化物層304、およびドープデバイス層306に同様に当てはまり得ることは理解され、したがって、説明しやすくするために繰り返されない。

方法501は、図5Bに例示されているように、動作505に進み、誘電体スタックがSOIウェハのドープデバイス層上に形成される。誘電体スタックは、交互配置されているスタック誘電体層およびスタック犠牲層を含むことができる。方法501は、図5Bに例示されているように、動作507に進み、誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネル構造が形成される。いくつかの実施形態において、チャネル構造を形成するために、埋め込み酸化物層で停止する、誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネルホールが形成され、その後、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。方法501は、図5Bに例示されているように、動作508に進み、誘電体スタックは、メモリスタックと置き換えられ、それにより、チャネル構造は、メモリスタックおよびドープデバイス層を垂直方向に貫通する。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、ドープデバイス層で停止する、誘電体スタックを垂直方向に貫通する開口部がエッチングされ、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電体層とスタック導電体層とを交互配置したものを含むメモリスタックを形成する。方法501は、図5Bに例示されているように、動作510に進み、メモリスタックを垂直方向に貫通する絶縁構造が形成される。いくつかの実施形態において、絶縁構造を形成するために、メモリスタックを形成した後に、1つまたは複数の誘電体材料が、開口部に堆積され、開口部を充填する。

方法501は、図5Bに例示されているように、動作513に進み、第1の基板およびSOIウェハは、向かい合わせに接合され、メモリスタックは周辺回路よりも上にある。接合は、ハイブリッド接合を含むことができる。方法501は、図5Bに例示されているように、動作515に進み、ハンドル層およびSOIウェハの埋め込み酸化物層が除去されてチャネル構造の端部を露出させる。方法501は、図5Bに例示されているように、動作517に進み、ドープデバイス層に当接しているチャネル構造の一部が、半導体プラグと置き換えられる。いくつかの実施形態において、ドープデバイス層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、ドープデバイス層に当接しているメモリ膜の一部がエッチングされ、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、接触する半導体プラグを形成する。

方法501は、図5Bに例示されているように、動作519に進み、メモリスタックよりも上にあり、ドープデバイス層と接触するソースコンタクトが形成される。方法501は、図5Bに例示されているように、動作520に進み、ソースコンタクトよりも上に形成され、ソースコンタクトと接触している相互接続層が形成される。いくつかの実施形態において、コンタクトは、ドープデバイス層を通して形成されて、相互接続層と接触し、それによりドープデバイス層は、ソースコンタクトおよび相互接続層を通してコンタクトに電気的に接続される。

図4A～図4Oは、本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための製作プロセスを例示している。図6Aは、本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための方法600のフローチャートを例示している。図6Bは、本開示のいくつかの実施形態による、別の例示的な3Dメモリデバイスを形成するための別の方法601のフローチャートを例示している。図4A～図4O、図6A、および図6Bに示されている3Dメモリデバイスの例は、図2に示されている3Dメモリデバイス200を含む。図4A～図4O、図6A、および図6Bについては、まとめて説明することにする。方法600および601に示されている作は網羅されておらず、例示されている動作のいずれかの前、後、または間に他の動作も同様に実行され得ることは理解される。さらに、これらの動作のうちのいくつかは、同時に、または図6Aおよび図6Bに示されているのと異なる順序で、実行されてよい。

図6Aを参照すると、方法600は、周辺回路が第1の基板上に形成される動作602から始まる。第1の基板は、シリコン基板であってよい。図4Gに例示されているように、複数のトランジスタが、限定はしないがフォトリソグラフィ、エッチング、薄膜堆積、熱成長、注入、CMP、および任意の他の好適なプロセスを含む複数のプロセスを使用してシリコン基板450上に形成される。いくつかの実施形態において、ドープ領域(図示せず)は、イオン注入および/または熱拡散によってシリコン基板450内に形成され、これらは、たとえば、トランジスタのソース領域および/またはドレイン領域として機能する。いくつかの実施形態において、分離領域(たとえば、STI)も、ウェットエッチングおよび/またはドライエッチングならびに薄膜堆積によってシリコン基板450内に形成される。トランジスタは、シリコン基板450上に周辺回路452を形成することができる。

図4Gに例示されているように、接合層448が周辺回路452よりも上に形成される。接合層448は、周辺回路452に電気的に接続されている接合コンタクトを含む。接合層448を形成するために、ILD層が、CVD、PVD、ALD、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して堆積され、接合コンタクトは、ウェットエッチングおよび/またはドライエッチング、たとえばRIEを使用し、その後、ALD、CVD、PVD、他の任意の好適なプロセスなどの、1つもしくは複数の薄膜堆積プロセス、またはそれらの任意の組合せを使用して、ILD層を通して形成される。

メモリスタックおよびNウェルを有するP型ドープ半導体層を垂直方向に貫通するチャネル構造は、第2の基板よりも上に形成され得る。方法600は、図6Aに例示されているように、動作604に進み、第2の基板上の犠牲層、犠牲層上にNウェルを有するP型ドープ半導体層、およびP型ドープ半導体層上の誘電体スタックが続いて形成される。第2の基板は、シリコン基板であってよい。第2の基板は、最終製品から取り除かれるので、第2の基板のコストを削減するために、2、3例を挙げるとガラス、サファイア、プラスチック、シリコンなどの、任意の好適な材料から作られたダミーウェハ、たとえばキャリア基板の一部であってよいことは理解される。いくつかの実施形態において、基板はキャリア基板であり、犠牲層は誘電体材料を含み、P型ドープ半導体層はポリシリコンを含み、誘電体スタックは、交互配置されたスタック誘電体層およびスタック犠牲層を含む。いくつかの実施形態において、スタック誘電体層およびスタック犠牲層は、P型ドープ半導体層上に交互に堆積されて、誘電体スタックを形成する。いくつかの実施形態において、誘電体スタックを形成する前に、P型ドープ半導体層の一部はN型ドーパントをドープされ、Nウェルを形成する。

図4Aに例示されているように、犠牲層404はキャリア基板402上に形成され、P型ドープ半導体層406は犠牲層404上に形成される。P型ドープ半導体層406は、B、Ga、またはAlなどのP型ドーパントをドープされたポリシリコンを含むことができる。犠牲層404は、後で選択的に除去され得る、またP型ドープ半導体層406の材料とは異なる、任意の好適な犠牲材料を含むことができる。いくつかの実施形態において、犠牲層404は、酸化ケイ素または窒化ケイ素などの誘電体材料を含む。犠牲層404を形成するために、酸化ケイ素または窒化ケイ素は、いくつかの実施形態により、限定はしないがCVD、PVD、ALD、またはこれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスを使用してキャリア基板402上に堆積される。いくつかの実施形態において、P型ドープ半導体層406を形成するために、ポリシリコンは、限定はしないがCVD、PVD、ALD、またはこれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスを使用して犠牲層404上に堆積され、その後、イオン注入および/または熱拡散を使用して、堆積されたポリシリコンをB、Ga、またはAlなどのP型ドーパントでドープする。いくつかの実施形態において、P型ドープ半導体層406を形成するために、犠牲層404上にポリシリコンを堆積するときに、B、Ga、またはAlなどのP型ドーパントのin-situドーピングが実行される。

図4Aに例示されているように、P型ドープ半導体層406の一部は、P、As、またはSbなどのN型ドーパントをドープされ、P型ドープ半導体層406内にNウェル407を形成する。いくつかの実施形態において、Nウェル407は、イオン注入および/または熱拡散を使用して形成される。イオン注入および/または熱拡散プロセスは、P型ドープ半導体層406の厚さ全体またはその一部のいずれかを通してNウェル407の厚さを制御するように制御され得る。

図4Bに例示されているように、第1の誘電体層(本明細書では「スタック犠牲層」412と称される)および第2の誘電体層(本明細書では「スタック誘電体層」410と称され、合わせて本明細書では「誘電体層対」と称される)の複数の対を含む誘電体スタック410は、P型ドープ半導体層406上に形成される。誘電体スタック408は、いくつかの実施形態により、交互配置されたスタック犠牲層412およびスタック誘電体層410を含む。スタック誘電体層410およびスタック犠牲層412は、キャリア基板402よりも上のP型ドープ半導体層406上に交互に堆積され、誘電体スタック408を形成することができる。いくつかの実施形態において、各スタック誘電体層410は、酸化ケイ素の層を含み、各スタック犠牲層412は、窒化ケイ素の層を含む。誘電体スタック408は、限定はしないがCVD、PVD、ALD、またはこれらの任意の組合せを含む1つまたは複数の薄膜堆積プロセスによって形成され得る。図4Bに例示されるように、階段構造は、誘電体スタック408のエッジに形成することができる。階段構造は、キャリア基板402の方へ誘電体スタック408の誘電体層対に対して複数のいわゆる「トリムエッチ」サイクルを実行することによって形成され得る。繰り返しトリムエッチサイクルが誘電体スタック408の誘電体層対に適用されることで、誘電体スタック408は、図4Bに示されているように、1つまたは複数の傾いたエッジと、底部の誘電体層対よりも短い頂部の誘電体層対とを有することができる。

方法600は、図6Aに例示されているように、動作606に進み、誘電体スタックおよびP型ドープ半導体層を垂直方向に貫通するチャネル構造が形成される。いくつかの実施形態において、チャネル構造を形成するために、犠牲層で停止する、誘電体スタックおよびP型ドープ半導体層を垂直方向に貫通するチャネルホールがエッチングされ、その後、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。

図4Bに例示されているように、チャネルホールは、誘電体スタック408およびP型ドープ半導体層406を垂直方向に貫通する開口部である。いくつかの実施形態において、複数の開口部が形成され、各開口部は後のプロセスで個別のチャネル構造414を成長させるための場所となる。いくつかの実施形態において、チャネル構造414のチャネルホールを形成するための製作プロセスは、ウェットエッチング、および/またはDRIEなどのドライエッチングを含む。犠牲層404は、異なるチャネルホール間の刳り貫きのバラツキを制御するために、エッチストップ層として機能することができる。たとえば、チャネルホールのエッチングは、キャリア基板402内にさらに貫入することなく犠牲層404によって停止され得る。すなわち、いくつかの実施形態により、各チャネルホール(および対応するチャネル構造414)の下側端部は、犠牲層404の頂面と底面の間にある。

図4Bに例示されているように、ブロッキング層417、ストレージ層416、およびトンネル層415を含むメモリ膜、ならびに半導体チャネル418は、その後、チャネルホールの側壁および底面に沿ってこの順序で形成される。いくつかの実施形態において、最初に、ブロッキング層417、ストレージ層416、およびトンネル層415は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの1つまたは複数の薄膜堆積プロセスを使用してチャネルホールの側壁および底面に沿ってこの順序で堆積され、メモリ膜を形成する。次いで、半導体チャネル418は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用してポリシリコン(たとえば、非ドープポリシリコン)などの半導体材料をトンネル層415の上に堆積することによって形成され得る。いくつかの実施形態において、第1の酸化ケイ素層、窒化ケイ素層、第2の酸化ケイ素層、およびポリシリコン層(「SONO」構造)がその後堆積され、メモリ膜および半導体チャネル418のブロッキング層417、ストレージ層416、およびトンネル層415を形成する。

図4Bに例示されているように、キャッピング層は、チャネルホール内および半導体チャネル418の上に形成され、チャネルホールを完全にまたは部分的に(たとえば、空隙なしで、または空隙ありで)充填する。キャッピング層は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの誘電体材料を堆積することによって形成され得る。次いで、チャネルプラグが、チャネルホールの頂部に形成され得る。いくつかの実施形態において、誘電体スタック408の頂面上にあるメモリ膜、半導体チャネル418、およびキャッピング層の一部は、CMP、ウェットエッチング、および/またはドライエッチングによって除去され、平坦化される。次いで、陥凹部が、チャネルホールの頂部にある半導体チャネル418およびキャッピング層の一部をウェットエッチングおよび/またはドライエッチングすることによってチャネルホールの頂部に形成され得る。次いで、チャネルプラグが、ポリシリコンなどの半導体材料を、CVD、PVD、ALD、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスによって陥凹部内に堆積することによって形成され得る。それによって、チャネル構造414は、誘電体スタック408およびP型ドープ半導体層406を通して形成される。犠牲層404によって各チャネルホールのエッチングが停止する深さに応じて、チャネル構造414は、犠牲層404の中にさらに貫入するか、または犠牲層404とP型ドープ半導体層406との間の界面で停止し得る。それにもかかわらず、チャネル構造414は、キャリア基板402の中にさらに貫入し得ない。

方法600は、図6Aに例示されているように、動作608に進み、誘電体スタックは、たとえば、いわゆる「ゲート置換」プロセスを使用して、メモリスタックと置き換えられ、それにより、チャネル構造は、メモリスタックおよびP型ドープ半導体層を垂直方向に貫通する。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、誘電体スタックを垂直方向に貫通し、P型ドープ半導体層で停止する、開口部がエッチングされ、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電体層とスタック導電体層とを交互配置したものを含むメモリスタックを形成する。

図4Cに例示されているように、スリット420は、誘電体スタック408を垂直方向に貫通し、P型ドープ半導体層406で停止する開口部である。いくつかの実施形態において、スリット420を形成するための製作プロセスは、DRIEなどの、ウェットエッチングおよび/またはドライエッチングを含む。スリット420は、図4Cに示されているようにNウェル407と横方向に整列されているが、他の例では、スリット420はNウェル407と横方向に整列されていない場合のあることは理解される。次いで、ゲート交換がスリット420を通して実行され、誘電体スタック408をメモリスタック430と交換することができる(図4Eに示されている)。

図4Dに例示されているように、外側陥凹部422は、最初に、スリット420を通してスタック犠牲層412(図4Cに示されている)を除去することによって形成される。いくつかの実施形態において、スタック犠牲層412は、スリット420を通してエッチャントを施すことによって除去され、スタック誘電体層410の間に交互配置された外側陥凹部422を形成する。エッチャントは、スタック誘電体層410に対して選択的にスタック犠牲層412をエッチングする任意の好適なエッチャントを含むことができる。

図4Eに例示されているように、スタック導電体層428(ゲート電極および接着剤層を含む)は、スリット420を通して外側陥凹部422(図4Dに示されている)に堆積される。いくつかの実施形態において、ゲート誘電体層432が、スタック導電体層428の前の外側陥凹部422に堆積され、スタック導電体層428は、ゲート誘電体層432上に堆積される。金属層などの、スタック導電体層428は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなど、1つまたは複数の薄膜堆積プロセスを使用して堆積され得る。いくつかの実施形態において、high-k誘電体層などのゲート誘電体層432は、側壁に沿って、またスリット420の底部にも形成される。交互配置されたスタック導電体層428およびスタック誘電体層410を含むメモリスタック430は、それによって、いくつかの実施形態により、誘電体スタック408(図4Dに示されている)を置き換えて形成される。

方法600は、図6Aに例示されているように、動作610に進み、メモリスタックを垂直方向に貫通する絶縁構造が形成される。いくつかの実施形態において、絶縁構造を形成するために、メモリスタックを形成した後に、1つまたは複数の誘電体材料が、開口部に堆積され、開口部を充填する。図4Eに例示されているように、メモリスタック430を垂直方向に貫通する絶縁構造436が形成され、P型ドープ半導体層406の頂面上に停止する。絶縁構造436は、ALD、CVD、PVD、他の任意の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの、1つまたは複数の誘電体材料をスリット420内に堆積して、スリット420を完全にまたは部分的に充填する(空隙ありで、または空隙なしで)ことによって形成され得る。いくつかの実施形態において、絶縁構造436は、ゲート誘電体層432(たとえば、high-k誘電体を含む)および誘電体キャッピング層434(たとえば、酸化ケイ素を含む)を含む。

図4Fに例示されているように、絶縁構造436の形成後に、チャネルローカルコンタクト444およびワード線ローカルコンタクト442を含むローカルコンタクト、ならびに周辺コンタクト438、439、および440が形成される。ローカル誘電層は、CVD、PVD、ALD、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素または窒化ケイ素などの、誘電体材料をメモリスタック430の上に堆積することによってメモリスタック430上に形成され得る。チャネルローカルコンタクト444、ワード線ローカルコンタクト442、ならびに周辺コンタクト438、439、および440は、ウェットエッチングおよび/またはドライエッチング、たとえばRIEを使用して、ローカル誘電体層(および任意の他のILD層)を通してコンタクト開口部をエッチングし、その後、ALD、CVD、PVDなどの、1つまたは複数の薄膜堆積プロセス、任意の他の好適なプロセス、またはこれらの任意の組合せを使用して、コンタクト開口部に導電性材料を充填することによって形成され得る。

図4Fに例示されているように、接合層446が、チャネルローカルコンタクト444、ワード線ローカルコンタクト442、ならびに周辺コンタクト438、439、および440よりも上に形成される。接合層446は、チャネルローカルコンタクト444、ワード線ローカルコンタクト442、ならびに周辺コンタクト438、439、および440に電気的に接続されている接合コンタクトを含む。接合層446を形成するために、ILD層が、CVD、PVD、ALD、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して堆積され、接合コンタクトは、ウェットエッチングおよび/またはドライエッチング、たとえばRIEを使用し、その後、ALD、CVD、PVD、他の任意の好適なプロセスなどの、1つもしくは複数の薄膜堆積プロセス、またはそれらの任意の組合せを使用して、ILD層を通して形成される。

方法600は、図6Aに例示されているように、動作612に進み、第1の基板および第2の基板は、向かい合わせに接合され、メモリスタックは周辺回路よりも上にある。接合は、ハイブリッド接合を含むことができる。図4Gに例示されているように、キャリア基板402およびその上に形成されたコンポーネント(たとえば、メモリスタック430およびその中に形成されたチャネル構造414)は、上下反転される。下向きの接合層446は、上向きの接合層448と接合され、すなわち、向かい合わせで接合され、それによって、いくつかの実施形態により、キャリア基板402とシリコン基板450との間に接合界面454を形成する。いくつかの実施形態において、処理プロセス、たとえば、プラズマ処理、湿式処理、および/または熱処理が、接合の前に接合面に施される。接合後、接合層446内の接合コンタクトおよび接合層448内の接合コンタクトは、互いに整列され、接触し、それにより、メモリスタック430および貫通して形成されたチャネル構造414が周辺回路452に電気的に接続されるものとしてよく、周辺回路452よりも上にある。

方法600は、図6Aに例示されているように、動作614に進み、第2の基板および犠牲層が除去されてチャネル構造の端部を露出させる。除去は、第2の基板のバックサイドから実行できる。図4Hに例示されているように、キャリア基板402および犠牲層404(図4Gに示されている)は、チャネル構造414の上側端部を露出させるようにバックサイドから除去される。キャリア基板402は、CMP、研削、ドライエッチング、および/またはウェットエッチングを使用して完全に除去され得る。いくつかの実施形態において、キャリア基板402は剥がされる。キャリア基板402の除去は、厚さの均一性を確実にするために、その材料が異なることに起因して下にある犠牲層404によって停止され得る。キャリア基板402がシリコンを含み、犠牲層304が酸化ケイ素を含むいくつかの実施形態において、キャリア基板402はCMPを用いて除去され、キャリア基板402と犠牲層404との間の界面で自動的に停止することができる。

次いで、犠牲層404は、下にあるP型ドープ半導体層406をエッチングすることなく、フッ化水素酸などの、好適なエッチャントとともにウェットエッチングを使用して同様に選択的に除去され得る。上で説明されているように、チャネル構造414は、犠牲層404を超えてキャリア基板402内に貫入することがないので、キャリア基板402の除去は、チャネル構造414に影響を及ぼさない。犠牲層404の除去で、チャネル構造414の上側端部を露出させることができる。チャネル構造414が犠牲層404内に貫入するいくつかの実施形態において、酸化ケイ素を含む犠牲層404の選択的エッチングは、P型ドープ半導体層406の頂面よりも上にある酸化ケイ素を含むブロッキング層417の一部も除去するが、窒化ケイ素を含むストレージ層416およびストレージ層416に囲まれている他の層(たとえば、トンネル層415)はそのまま残る。

方法600は、図6Aに例示されているように、動作616に進み、P型ドープ半導体層に当接しているチャネル構造の一部が、半導体プラグと置き換えられる。いくつかの実施形態において、P型ドープ半導体層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、P型ドープ半導体層に当接しているメモリ膜の一部が除去され、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、接触する半導体プラグを形成する。

図4Iに例示されているように、P型ドープ半導体層406に当接しているストレージ層416(図4Hに示されている)の一部が除去される。いくつかの実施形態において、窒化ケイ素を含むストレージ層416は、ポリシリコンを含むP型ドープ半導体層406をエッチングすることなく、リン酸などの、好適なエッチャントとともにウェットエッチングを使用して選択的に除去される。ストレージ層416のエッチングは、エッチング時間および/またはエッチング速度を制御することによって制御され、それにより、エッチングがメモリスタック430によって取り囲まれているストレージ層416の残りの部分に影響を与え続けないようにできる。

図4Jに示されているように、P型ドープ半導体層406に当接しているブロッキング層417およびトンネル層415の一部が除去され、それによりP型ドープ半導体層406に当接している半導体チャネル418の頂部を取り囲む陥凹部457を形成する。いくつかの実施形態において、酸化ケイ素を含むブロッキング層417およびトンネル層415は、P型ドープ半導体層406とポリシリコンを含む半導体チャネル418とをエッチングすることなく、フッ化水素酸などの、好適なエッチャントとともにウェットエッチングを使用して選択的に除去される。ブロッキング層417およびトンネル層415のエッチングは、エッチング時間および/またはエッチング速度を制御することによって制御され、それにより、エッチングがメモリスタック430によって取り囲まれているブロッキング層417およびトンネル層415の残りの部分に影響を与え続けないようにできる。その結果、いくつかの実施形態によれば、P型ドープ半導体層406に当接するチャネル構造414のメモリ膜(ブロッキング層417、ストレージ層416、およびトンネル層415を含む)の頂部が除去され、それにより陥凹部457を形成し、半導体チャネル418の頂部を露出する。いくつかの実施形態において、陥凹部457によって露出される半導体チャネル418の頂部は、その導電性を高めるためにドープされる。たとえば、傾斜イオン注入プロセスが実行され、陥凹部457によって露出された半導体チャネル418の頂部(たとえば、ポリシリコンを含む)に任意の好適なドーパントを、所望のドーピング濃度までドープしてよい。

図4Kに例示されているように、半導体プラグ459は、陥凹部457(図4Jに示されている)内に形成され、半導体チャネル418のドープされた頂部を取り囲み、接触する。その結果、いくつかの実施形態により、P型ドープ半導体層406に当接しているチャネル構造414(図4Hに示されている)の頂部は、それによって半導体プラグ459に置き換えられる。いくつかの実施形態において、半導体プラグ459を形成するために、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用してポリシリコンが陥凹部457内に堆積されて陥凹部457を充填し、続いて、CMPプロセスによりP型ドープ半導体層406の頂面よりも上にある任意の過剰なポリシリコンを除去する。いくつかの実施形態において、半導体プラグ459をドープするために、ポリシリコンを陥凹部457内に堆積するときに、B、Ga、またはAlなどのP型ドーパントのin-situドーピングが実行される。半導体プラグ459およびP型ドープ半導体層406は、ポリシリコンなどの同じ材料を含み、(CMPプロセス後に)同じ厚さを有し得るので、半導体プラグ459は、P型ドープ半導体層406の一部と見なされてよい。それにもかかわらず、半導体プラグ459は、P型ドープ半導体層406の残りの部分の形成(たとえば、図4Aに示される)の後のプロセスで形成されるので、半導体プラグ459がin-situでドープされるかどうかにかかわらず、いくつかの実施形態により、半導体プラグ459のドーピング濃度は、P型ドープ半導体層406の残りの部分のドーピング濃度とは異なる。

上で説明されているように、P型ドープ半導体層406内の半導体プラグ459は、チャネル構造414のサイドウォールSEGとして機能することができる。高いアスペクト比で誘電体スタック408を端から端まで貫通するスリット420(たとえば、図4Dに示されている)を通るエッチングおよび堆積プロセスによってサイドウォールSEGを形成する知られている方法とは異なり、半導体プラグ459は、キャリア基板402が除去された後、誘電体スタック408/メモリスタック430の反対側から形成されるものとしてよく、これは誘電体スタック408/メモリスタック430のレベルおよびスリット420のアスペクト比の影響を受けない。スリット420の高いアスペクト比によっても持ち込まれる問題を回避することによって、製作複雑度およびコストが低減され、歩留まりが高められ得る。さらに、垂直方向のスケーラビリティ(たとえば、誘電体スタック408/メモリスタック430の高くなるレベル)も同様に改善され得る。

方法600は、図6Aに例示されているように、動作618に進み、第1のソースコンタクトがメモリスタックよりも上に形成され、P型ドープ半導体層と接触し、第2のソースコンタクトがメモリスタックよりも上に形成され、Nウェルと接触する。図4Lに例示されているように、1つまたは複数のILD層456がP型ドープ半導体層406上に形成される。ILD層456は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用してP型ドープ半導体層406の頂面上に誘電体材料を堆積することによって形成され得る。

図4Mに例示されているように、ソースコンタクト開口部458は、ILD層456を通してP型ドープ半導体層406内に形成され得る。いくつかの実施形態において、ソースコンタクト開口部458は、RIEなどの、ウェットエッチングおよび/またはドライエッチングを使用して形成される。いくつかの実施形態において、ソースコンタクト開口部458は、P型ドープ半導体層406の頂部内にさらに貫入する。ILD層456を通したエッチングプロセスは、P型ドープ半導体層406の一部をエッチングし続け得る。いくつかの実施形態において、別個のエッチングプロセスが、ILD層456を通してのエッチングの後にP型ドープ半導体層406の一部をエッチングするために使用される。

図4Mに例示されているように、ソースコンタクト開口部465は、ILD層456を通してNウェル407内に形成され得る。いくつかの実施形態において、ソースコンタクト開口部465は、RIEなどの、ウェットエッチングおよび/またはドライエッチングを使用して形成される。いくつかの実施形態において、ソースコンタクト開口部465は、Nウェル407の頂部内にさらに貫入する。ILD層456を通したエッチングプロセスは、Nウェル407の一部をエッチングし続け得る。いくつかの実施形態において、別個のエッチングプロセスが、ILD層456を通してのエッチングの後にNウェル407の一部をエッチングするために使用される。ソースコンタクト開口部458のエッチングは、ソースコンタクト開口部465のエッチングの後に、またはその逆に、実行され得る。いくつかの例において、ソースコンタクト開口部458および465は同じエッチングプロセスによってエッチングされ、これにより、エッチングプロセスの数を減らすことができる。

図4Nに例示されているように、ソースコンタクト464および478は、P型ドープ半導体層406のバックサイドのソースコンタクト開口部458および465(図4Mに示されている)にそれぞれ形成される。ソースコンタクト464は、いくつかの実施形態により、メモリスタック430よりも上にあり、P型ドープ半導体層406と接触している。ソースコンタクト478は、いくつかの実施形態により、メモリスタック430よりも上にあり、Nウェル407と接触している。いくつかの実施形態において、1つまたは複数の導電性材料が、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、ソースコンタクト開口部458および465内に堆積され、ソースコンタクト開口部458および465に接着剤層(たとえば、TiN)および導電体層(たとえば、W)を充填する。次いで、CMPなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、ソースコンタクト464および478の頂面が互いに同一平面上にあり、さらにはILD層456の頂面と同一平面になるようにできる。いくつかの例において、ソースコンタクト464および478は同じ堆積およびCMPプロセスによって形成され、これにより、製作プロセスの数を減らすことができる。

方法600は、図6Aに例示されているように、動作620に進み、相互接続層が第1および第2のソースコンタクトよりも上に形成され、接触する。いくつかの実施形態において、相互接続層は、第1および第2のソースコンタクトよりも上あり、それらに接触している第1の相互接続および第2の相互接続をそれぞれ含む。

図4Oに例示されているように、再配線層470は、ソースコンタクト464および478よりも上に形成され、ソースコンタクト464および478と接触している。いくつかの実施形態において、再配線層470は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、ILD層456およびソースコンタクト364の頂面に、Alなどの導電性材料を堆積することによって形成される。いくつかの実施形態では、再配線層470は、リソグラフィおよびエッチングプロセスによってパターン形成され、ソースコンタクト464よりも上にあり、ソースコンタクト464と接触する第1の相互接続470-1と、ソースコンタクト478よりも上にありソースコンタクト478と接触する第2の相互接続470-2とを形成する。第1および第2の相互接続470-1および470-2は、互いに電気的に分離され得る。パッシベーション層472は、再配線層470上に形成され得る。いくつかの実施形態において、パッシベーション層472は、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、窒化ケイ素などの誘電体材料を堆積することによって形成される。それによって、ILD層456、再配線層470、およびパッシベーション層472を含む相互接続層476は、いくつかの実施形態により、形成される。

図4Lに例示されているように、各々ILD層456およびP型ドープ半導体層406を貫通するコンタクト開口部460、461、および463が形成される。いくつかの実施形態において、コンタクト開口部460、461、および463は、ILD層456およびP型ドープ半導体層406を通して、RIEなどのウェットエッチングおよび/またはドライエッチングを使用して形成される。いくつかの実施形態において、コンタクト開口部460、461、および463は、周辺コンタクト438、440、および439とそれぞれ整列されるようにリソグラフィを使用してパターン形成される。コンタクト開口部460、461、および463のエッチングは、周辺コンタクト438、439、および440の上側端部で停止し、周辺コンタクト438、439、および440を露出させることができる。コンタクト開口部460、461、および463のエッチングは、同じエッチングプロセスによって実行され、それによりエッチング工プロセスの数を減らすことができる。エッチング深さが異なるため、コンタクト開口部460、461、および463のエッチングは、ソースコンタクト開口部465のエッチングの前に実行されてよく、またはその逆に実行されてもよいが、同時には実行されないことは理解される。

図4Mに例示されているように、スペーサー462が、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、P型ドープ半導体層406を電気的に分離するために、コンタクト開口部460、461、および463の側壁さらにはソースコンタクト開口部465に沿って形成される。いくつかの実施形態において、スペーサー462は、同じ堆積プロセスによって、コンタクト開口部460、461、および463さらにはソースコンタクト開口部465の側壁に沿って形成され、それにより製作プロセスの数を減らす。いくつかの実施形態において、ソースコンタクト開口部458のエッチングは、スペーサー362の形成後に実行され、それにより、スペーサー362は、ソースコンタクト開口部358の側壁に沿って形成されず、ソースコンタクト364とN型ドープ半導体層306との間の接触面積を増やす。

図4Nに例示されているように、コンタクト466、468、および469は、P型ドープ半導体層406のバックサイドのコンタクト開口部460、461、および463(図4Mに示されている)内にそれぞれ形成される。コンタクト466、468、および469は、いくつかの実施形態により、ILD層456およびP型ドープ半導体層406を垂直方向に貫通する。コンタクト466、468、および469さらにはソースコンタクト464および478は、同じ堆積プロセスを使用して形成され、それにより堆積プロセスの数を減らすことができる。いくつかの実施形態において、1つまたは複数の導電性材料が、ALD、CVD、PVD、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、1つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部460、461、および463内に堆積され、コンタクト開口部460、461、および463に接着剤層(たとえば、TiN)および導電体層(たとえば、W)を充填する。次いで、CMPなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、コンタクト466、468、および469の頂面(およびソースコンタクト464および478の頂面)がILD層456の頂面と同一平面になるようにできる。いくつかの実施形態において、コンタクト開口部460、461、および463は、それぞれ、周辺コンタクト438、440、および439と整列されているので、コンタクト466、468、および469は、同様に、それぞれ周辺コンタクト438、440、および439よりも上にあり、それらに接触している。

図4Oに例示されているように、再配線層470の第1の相互接続470-1は、コンタクト466よりも上に形成され、コンタクト466と接触している。その結果、P型ドープ半導体層406は、ソースコンタクト464、相互接続層476の第1の相互接続470-1、およびコンタクト466を通して周辺コンタクト438に電気的に接続され得る。いくつかの実施形態において、P型ドープ半導体層406は、ソースコンタクト464、相互接続層476の第1の相互接続470-1、コンタクト466、周辺コンタクト438、ならびに接合層446および448を通して周辺回路452に電気的に接続される。同様に、再配線層470の第2の相互接続470-2は、コンタクト469よりも上に形成され、コンタクト469と接触している。その結果、Nウェル407は、ソースコンタクト478、相互接続層476の第2の相互接続470-2、およびコンタクト469を通して周辺コンタクト438に電気的に接続され得る。いくつかの実施形態において、Nウェル407は、ソースコンタクト478、相互接続層476の第2の相互接続470-2、コンタクト469、周辺コンタクト439、ならびに接合層446および448を通して周辺回路452に電気的に接続される。

図4Oに例示されているように、コンタクトパッド474は、コンタクト468よりも上に形成され、コンタクト468と接触している。いくつかの実施形態において、コンタクト468を覆うパッシベーション層472の一部は、ウェットエッチングおよび/またはドライエッチングによって除去され、それにより、下にある再配線層470の一部を露出させてコンタクトパッド474を形成する。その結果、パッドアウト用のコンタクトパッド474は、コンタクト468、周辺コンタクト440、ならびに接合層446および448を通して周辺回路452に電気的に接続され得る。

方法600において上で説明されている第2の基板、犠牲層、およびP型ドープ半導体層は、方法601に関して以下で説明されているように、ハンドリング層、埋め込み酸化物層(「BOX」層とも呼ばれる)、およびデバイス層を含むSOIウェハで置き換えられ得ることは理解される。方法600と601との間の類似の操作の詳細は、説明しやすくするために繰り返さないことがある。図6Bを参照すると、方法601は、周辺回路が第1の基板上に形成される動作602から始まる。第1の基板は、シリコン基板であってよい。

方法601は、図6Bに例示されているように、動作603に進み、SOIウェハのデバイス層はP型ドーパントでドープされる。SOIウェハは、ハンドリング層、埋め込み酸化物層、およびデバイス層を含むことができる。いくつかの実施形態において、埋め込み酸化物層は、酸化ケイ素を含み、デバイス層は、単結晶シリコンを含む。方法601は、図6Bに例示されているように、動作605に進み、ドープデバイス層の一部はN型ドーパントをドープされ、ドープデバイス層内にNウェルを形成する。

図4Aに例示されているように、SOIウェハ401は、ハンドリング層402(方法600を説明する際の上記のキャリア基板402に対応している)、埋め込み酸化物層404(犠牲層404に対応している)、およびデバイス層406(P型ドープ半導体層406に対応している)を含む。デバイス層406は、イオン注入および/または熱拡散を使用して、P、As、またはSbなどの、P型ドーパントをドープされ、それによりP型ドープデバイス層406となり得る。ドープデバイス層406の一部は、イオン注入および/または熱拡散を使用して、B、Ga、またはAlなどの、N型ドーパントをさらにドープされ、それによりNウェル407を形成し得る。キャリア基板402、犠牲層404、およびP型ドープ半導体層406に関係する上記の説明は、以下の方法601をよりよく理解できるように、それぞれSOIウェハ401のハンドリング層402、埋め込み酸化物層404、およびドープデバイス層406に同様に当てはまり得ることは理解され、したがって、説明しやすくするために繰り返されない。

方法601は、図6Bに例示されているように、動作607に進み、誘電体スタックがSOIウェハのドープデバイス層上に形成される。誘電体スタックは、交互配置されているスタック誘電体層およびスタック犠牲層を含むことができる。方法601は、図6Bに例示されているように、動作609に進み、誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネル構造が形成される。いくつかの実施形態において、チャネル構造を形成するために、埋め込み酸化物層で停止する、誘電体スタックおよびドープデバイス層を垂直方向に貫通するチャネルホールが形成され、その後、メモリ膜および半導体チャネルがチャネルホールの側壁に沿って堆積される。方法601は、図6Bに例示されているように、動作608に進み、誘電体スタックは、メモリスタックと置き換えられ、それにより、チャネル構造は、メモリスタックおよびドープデバイス層を垂直方向に貫通する。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、ドープデバイス層で停止する、誘電体スタックを垂直方向に貫通する開口部がエッチングされ、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられ、スタック誘電体層とスタック導電体層とを交互配置したものを含むメモリスタックを形成する。方法601は、図6Bに例示されているように、動作610に進み、メモリスタックを垂直方向に貫通する絶縁構造方法が形成される。いくつかの実施形態において、絶縁構造を形成するために、メモリスタックを形成した後に、1つまたは複数の誘電体材料が、開口部に堆積され、開口部を充填する。

方法601は、図6Bに例示されているように、動作613に進み、第1の基板およびSOIウェハは、向かい合わせに接合され、メモリスタックは周辺回路よりも上にある。接合は、ハイブリッド接合を含むことができる。方法601は、図6Bに例示されているように、動作615に進み、ハンドル層およびSOIウェハの埋め込み酸化物層が除去されてチャネル構造の端部を露出させる。方法601は、図6Bに例示されているように、動作617に進み、ドープデバイス層に当接しているチャネル構造の一部が、半導体プラグと置き換えられる。いくつかの実施形態において、ドープデバイス層に当接しているチャネル構造の一部を半導体プラグと置き換えるために、ドープデバイス層に当接しているメモリ膜の一部がエッチングされ、これにより半導体チャネルの一部を取り囲む陥凹部を形成し、半導体チャネルの一部はドープされ、ポリシリコンは陥凹部内に堆積されて、ドープ半導体チャネルの一部を取り囲み、接触する半導体プラグを形成する。

方法601は、図6Bに例示されているように、動作619に進み、メモリスタックよりも上にありドープデバイス層と接触している第1のソースコンタクトが形成され、メモリスタックよりも上にあり、Nウェルと接触している第2のソースコンタクトが形成される。方法601は、図6Bに例示されているように、動作621に進み、第1および第2のソースコンタクトよりも上にありそれらに接触している相互接続層が形成される。いくつかの実施形態において、相互接続層は、第1のソースコンタクトよりも上あり、それに接触している第1の相互接続および第2のソースコンタクトよりも上にあり、それに接触している第2の相互接続を含む。いくつかの実施形態において、第1のコンタクトは、ドープデバイス層を通して形成されて、第1の相互接続層と接触し、それによりドープデバイス層は、第1のソースコンタクトおよび第1の相互接続層を通して第1のコンタクトに電気的に接続される。いくつかの実施形態において、第2のコンタクトは、ドープデバイス層を通して形成されて、第2の相互接続層と接触し、それによりドープデバイス層は、第2のソースコンタクトおよび第2の相互接続層を通して第2のコンタクトに電気的に接続される。

本開示の一態様により、3Dメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックの上のN型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってN型ドープ半導体層内に貫入する複数のチャネル構造と、メモリスタックの上にあり、N型ドープ半導体層と接触するソースコンタクトとを備える。複数のチャネル構造の各々の上側端部は、N型ドープ半導体層の頂面と同一平面上にあるか、またはその下にある。

いくつかの実施形態において、N型ドープ半導体層は、ポリシリコンを含む。

いくつかの実施形態において、N型ドープ半導体層は、単結晶シリコンを含む。

いくつかの実施形態において、チャネル構造の各々は、メモリ膜および半導体チャネルを含み、メモリ膜の上側端部は、半導体チャネルの上側端部よりも下にある。

いくつかの実施形態において、メモリ膜の上側端部は、N型ドープ半導体層の頂面よりも下にあり、半導体チャネルの上側端部は、N型ドープ半導体層の頂面と同一平面上にあるか、またはそれより下にある。

いくつかの実施形態において、N型ドープ半導体層内に貫入する半導体チャネルの一部は、ドープされたポリシリコンを含む。

いくつかの実施形態において、N型ドープ半導体層は、半導体チャネルの一部を取り囲み、それと接触する半導体プラグを含み、半導体プラグのドーピング濃度は、N型ドープ半導体層の残りの部分のドーピング濃度とは異なる。

いくつかの実施形態において、3Dメモリデバイスは、ソースコンタクトよりも上にあり、ソースコンタクトに電気的に接続されている相互接続層をさらに含む。

いくつかの実施形態において、3Dメモリデバイスは、N型ドープ半導体層を通る第1のコンタクトをさらに含む。いくつかの実施形態により、N型ドープ半導体層は、少なくともソースコンタクト、相互接続層、および第1のコンタクトを通して周辺回路に電気的に接続される。

いくつかの実施形態において、3Dメモリデバイスは、N型ドープ半導体層を通る第2のコンタクトをさらに含む。相互接続層は、いくつかの実施形態により、第2のコンタクトに電気的に接続されているコンタクトパッドを含む。

いくつかの実施形態において、3Dメモリデバイスは、垂直方向にメモリスタックを貫通し、複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む。

いくつかの実施形態において、絶縁構造は、1つまたは複数の誘電体材料を充填される。

いくつかの実施形態において、絶縁構造の頂面は、N型ドープ半導体層の底面と同一平面上にある。

いくつかの実施形態において、3Dメモリデバイスは、周辺回路とメモリスタックとの間の接合界面をさらに備える。

本開示の別の態様により、3Dメモリデバイスは、基板と、基板の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックの上のN型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってN型ドープ半導体層内に貫入する複数のチャネル構造とを備える。複数のチャネル構造の各々は、メモリ膜と半導体チャネルとを含む。メモリ膜の上側端部は、半導体チャネルの上側端部より下にある。N型ドープ半導体層は、半導体チャネルの一部を取り囲み、接触している半導体プラグを含む。半導体プラグのドーピング濃度は、N型ドープ半導体層の残りの部分のドーピング濃度とは異なる。

いくつかの実施形態において、半導体プラグはポリシリコンを含み、N型ドープ半導体層の残りの部分はポリシリコンを含む。

いくつかの実施形態において、半導体プラグはポリシリコンを含み、N型ドープ半導体層の残りの部分は単結晶シリコンを含む。

いくつかの実施形態において、3Dメモリデバイスは、垂直方向にメモリスタックを貫通し、複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む。

いくつかの実施形態において、絶縁構造は、1つまたは複数の誘電体材料を充填される。

いくつかの実施形態において、絶縁構造の頂面は、N型ドープ半導体層の底面と同一平面上にある。

いくつかの実施形態において、3Dメモリデバイスは、メモリスタックより上にあり、N型ドープ半導体層と接触するソースコンタクトをさらに含む。

いくつかの実施形態において、3Dメモリデバイスは、基板よりも上にある周辺回路と、周辺回路とメモリスタックとの間の接合界面とをさらに含む。

いくつかの実施形態において、3Dメモリデバイスは、ソースコンタクトよりも上にあり、ソースコンタクトに電気的に接続されている相互接続層をさらに含む。

いくつかの実施形態において、N型ドープ半導体層は、少なくともソースコンタクトおよび相互接続層を通して周辺回路に電気的に接続される。

本開示のさらに別の態様により、3Dメモリデバイスは、第1の半導体構造と、第2の半導体構造と、第1の半導体構造と第2の半導体構造との間の接合界面とを含む。第1の半導体構造は、周辺回路を含む。第2の半導体構造は、交互配置された導電体層および誘電体層を含むメモリスタックと、N型ドープ半導体層と、各々が垂直方向にメモリスタックを通してN型ドープ半導体層内に貫入し、周辺回路に電気的に接続される複数のチャネル構造とを含む。N型ドープ半導体層は、N型ドープ半導体層内に貫入する複数のチャネル構造の各々の一部を取り囲む半導体プラグを含む。半導体プラグのドーピング濃度は、N型ドープ半導体層の残りの部分のドーピング濃度とは異なる。

いくつかの実施形態において、第2の半導体構造は、垂直方向にメモリスタックを貫通し、複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む。

いくつかの実施形態において、絶縁構造は、1つまたは複数の誘電体材料を充填される。

いくつかの実施形態において、絶縁構造は、垂直方向にN型ドープ半導体層内に貫入しない。

いくつかの実施形態において、第2の半導体構造は、N型ドープ半導体層と接触するソースコンタクトをさらに含む。

いくつかの実施形態では、第2の半導体構造は、相互接続層をさらに含み、チャネル構造の各々は、N型ドープ半導体層を超えて延在することはない。

いくつかの実施形態において、半導体プラグはポリシリコンを含み、N型ドープ半導体層の残りの部分はポリシリコンを含む。

いくつかの実施形態において、半導体プラグはポリシリコンを含み、N型ドープ半導体層の残りの部分は単結晶シリコンを含む。

特定の実施形態の前述の説明は、当技術の範囲内の知識を応用することによって、本開示の一般的な概念から逸脱することなく、必要以上の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および/または適応させることができるように、本開示の一般的性質を明らかにするであろう。したがって、そのような適応および修正は、本明細書に提示されている教示および指導に基づき、開示されている実施形態の等価物の意味および範囲内に収まることを意図されている。本明細書の言い回しまたは用語は説明を目的としたものであり、したがって本明細書の用語または言い回しは教示および指導に照らして当業者によって解釈されるべきであることは理解されるであろう。

本開示の実施形態は、指定された機能の実装形態およびその関係を例示する機能構成ブロックの助けを借りて上で説明された。これらの機能構成ブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替的境界は、指定された機能およびその関係が適切に実行される限り定義され得る。

発明の概要および要約書の項は、本発明者によって企図されるような本開示の1つまたは複数の、ただしすべてではない、例示的な実施形態を規定するものとしてよく、したがって、本開示および付属の請求項をいかなる形でも制限することを意図されていない。

本開示の程度および範囲は、上述の例示的な実施形態により制限されるのではなく、請求項およびその等価物によってのみ定義されるべきである。

100 3Dメモリデバイス
101 基板
102 第1の半導体構造
104 第2の半導体構造
106 接合界面
108 周辺回路
110 接合層
111 接合コンタクト
112 接合層
113 接合コンタクト
114 メモリスタック
116 導電体層
118 誘電体層
120 N型ドープ半導体層
122 半導体プラグ
124 チャネル構造
126 メモリ膜
127 頂部
128 半導体チャネル
129 チャネルプラグ
130 絶縁構造
132 バックサイドソースコンタクト
133 BEOL相互接続層
134 ILD層
136 再配線層
138 パッシベーション層
140 コンタクトパッド
142、144 コンタクト
146、148 周辺コンタクト
150 チャネルローカルコンタクト
152 ワード線ローカルコンタクト
200 3Dメモリデバイス
201 基板
202 第1の半導体構造
204 第2の半導体構造
206 接合界面
208 周辺回路
210 接合層
211 接合コンタクト
212 接合層
213 接合コンタクト
216 導電体層
218 誘電体層
220 P型ドープ半導体層
221 Nウェル
222 半導体プラグ
224 チャネル構造
226 メモリ膜
227 チャネルプラグ
228 半導体チャネル
229 頂部
230 絶縁構造
231、232 バックサイドソースコンタクト
233 BEOL相互接続層
234 ILD層
236 再配線層
236-1 第1の相互接続
236-2 第2の相互接続
238 パッシベーション層
240 コンタクトパッド
242、243、244 コンタクト
246、247、248 周辺コンタクト
250 チャネルローカルコンタクト
252 ワード線ローカルコンタクト
302 キャリア基板
304 犠牲層
306 N型ドープ半導体層
308 誘電体スタック
310 スタック誘電体層
312 スタック犠牲層
314 チャネル構造
315 トンネル層
316 ストレージ層
317 ブロッキング層
318 半導体チャネル
320 スリット
322 外側陥凹部
328 スタック導電体層
330 メモリスタック
332 ゲート誘電体層
334 誘電体キャッピング層
336 絶縁構造
338、340 周辺コンタクト
342 ワード線ローカルコンタクト
344 チャネルローカルコンタクト
346 接合層
348 接合層
350 シリコン基板
352 周辺回路
354 接合界面
356 ILD層
357 陥凹部
358 ソースコンタクト開口部
359 半導体プラグ
360、361 コンタクト開口部
362 スペーサー
364 ソースコンタクト
366、368 コンタクト
370 再配線層
372 パッシベーション層
374 コンタクトバッド
376 相互接続層
402 キャリア基板
404 犠牲層
406 P型ドープ半導体層
407 Nウェル
408 誘電体スタック
410 スタック誘電体層
412 スタック犠牲層
414 チャネル構造
415 トンネル層
416 ストレージ層
417 ブロッキング層
418 半導体チャネル
420 スリット
422 外側陥凹部
428 スタック導電体層
430 メモリスタック
432 ゲート誘電体層
434 誘電体キャッピング層
436 絶縁構造
438、439、440 周辺コンタクト
442 ワード線ローカルコンタクト
444 チャネルローカルコンタクト
446 接合層
448 接合層
450 シリコン基板
452 周辺回路
454 接合界面
456 ILD層
457 陥凹部
458 ソースコンタクト開口部
459 半導体プラグ
460、461、および463 コンタクト開口部
464および478 ソースコンタクト
465 ソースコンタクト開口部
466、468、および469 コンタクト
470 再配線層
470-1 第1の相互接続
470-2 第2の相互接続
472 パッシベーション層
474 コンタクトパッド
476 相互接続層

Claims (27)

1. 3次元(3D)メモリデバイスであって、
   交互配置された導電体層および誘電体層を含むメモリスタックと、
   前記メモリスタックよりも上にある半導体層と、
   各々が垂直方向に前記メモリスタックを通って前記半導体層内に貫入する複数のチャネル構造であって、各チャネル構造は、半導体チャネルを含み、前記半導体層は前記半導体チャネルを取り囲み、前記半導体チャネルは前記半導体層の一部の中に貫入し、前記半導体層に接触する、複数のチャネル構造と、
   前記メモリスタックよりも上にあり、半導体層と接触しているソースコンタクトとを含む、3次元(3D)メモリデバイス。
2. 前記半導体層はN型ドープ半導体層またはP型ドープ半導体層を含む請求項1に記載の3Dメモリデバイス。
3. 前記メモリスタックよりも上にあるソースコンタクトをさらに含み、前記ソースコンタクトおよび前記メモリスタックは前記N型ドープ半導体層の反対側に配設される請求項2に記載の3Dメモリデバイス。
4. 2つのソースコンタクトをさらに含み、前記2つのソースコンタクトは両方とも前記メモリスタックよりも上にあり、前記2つのソースコンタクトおよび前記メモリスタックの各々は前記P型ドープ半導体層の反対側に配設され、前記2つのソースコンタクトのうちの一方は前記P型ドープ半導体層内のNウェルと接触する請求項2に記載の3Dメモリデバイス。
5. 前記2つのソースコンタクトのうちの他方は前記P型ドープ半導体層と接触する請求項4に記載の3Dメモリデバイス。
6. 前記N型ドープ半導体層は、ポリシリコンを含む請求項2に記載の3Dメモリデバイス。
7. 前記N型ドープ半導体層は、単結晶シリコンを含む請求項2に記載の3Dメモリデバイス。
8. 前記チャネル構造の各々は、メモリ膜をさらに含み、前記メモリ膜の上側端部は、前記半導体チャネルの上側端部よりも下にある請求項1から7のいずれか一項に記載の3Dメモリデバイス。
9. 前記メモリ膜の前記上側端部は、前記半導体層の頂面よりも下にあり、前記半導体チャネルの前記上側端部は、前記半導体層の前記頂面と同一平面上にあるか、または前記半導体層の前記頂面より下にある請求項8に記載の3Dメモリデバイス。
10. 前記半導体層内に貫入する前記半導体チャネルの一部は、ドープポリシリコンを含む請求項1に記載の3Dメモリデバイス。
11. 前記半導体層は、前記半導体チャネルの一部を取り囲み、前記半導体チャネルの一部と接触する半導体プラグを含み、前記半導体プラグのドーピング濃度は、前記半導体層の残りの部分のドーピング濃度とは異なる請求項10に記載の3Dメモリデバイス。
12. 前記ソースコンタクトよりも上にあり、前記ソースコンタクトに電気的に接続されている相互接続層をさらに含む請求項1に記載の3Dメモリデバイス。
13. 周辺回路をさらに含み、
    前記半導体層を通る第1のコンタクトをさらに含み、前記半導体層は、少なくとも前記ソースコンタクト、前記相互接続層、および前記第1のコンタクトを通して前記周辺回路に電気的に接続される請求項12に記載の3Dメモリデバイス。
14. 前記半導体層を通る第2のコンタクトをさらに含み、前記相互接続層は、前記第2のコンタクトに電気的に接続されているコンタクトパッドを含む請求項12に記載の3Dメモリデバイス。
15. 垂直方向に前記メモリスタックを貫通し、前記複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む請求項1に記載の3Dメモリデバイス。
16. 前記絶縁構造は、1つまたは複数の誘電体材料を充填される請求項15に記載の3Dメモリデバイス。
17. 前記絶縁構造の頂面は、前記半導体層の底面と同一平面上にある請求項15または16に記載の3Dメモリデバイス。
18. 前記ソースコンタクトは、前記絶縁構造の上に位置する、請求項15から17の何れか一項に記載の3Dメモリデバイス。
19. 前記ソースコンタクトと前記絶縁構造の投影は、少なくとも部分的に重なり合う、請求項15から18の何れか一項に記載の3Dメモリデバイス。
20. 前記周辺回路と前記メモリスタックとの間の接合界面をさらに含む請求項13に記載の3Dメモリデバイス。
21. 前記半導体層はN型ドープ半導体層であり、前記N型ドープ半導体層は、ゲート誘導ドレインリーク(GIDL)消去のために正孔を供給するように構成される、請求項1に記載の3Dメモリデバイス。
22. 3次元(3D)メモリデバイスであって、
    周辺回路と、
    前記周辺回路よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、
    前記メモリスタックよりも上にある半導体層と、
    各々が垂直方向に前記メモリスタックを通って前記半導体層内に貫入する複数のチャネル構造であって、各チャネル構造は、半導体チャネルを含み、前記半導体層は前記半導体チャネルを取り囲み、前記半導体チャネルは前記半導体層の一部の中に貫入し、前記半導体層に接触する、複数のチャネル構造と、
    前記メモリスタックよりも上にあり、半導体層と接触しているソースコンタクトと、
    垂直方向に前記メモリスタックを貫通し、前記複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造と、を含み、
    前記周辺回路は、ボンディングによって前記メモリスタックに接続されており、
    前記ソースコンタクトは、前記絶縁構造の上に位置する、3次元(3D)メモリデバイス。
23. 前記ソースコンタクトと前記絶縁構造の投影は、少なくとも部分的に重なり合う、請求項22に記載の3Dメモリデバイス。
24. 前記半導体層はN型ドープ半導体層またはP型ドープ半導体層を含む、請求項22に記載の3Dメモリデバイス。
25. 2つのソースコンタクトをさらに含み、前記2つのソースコンタクトは両方とも前記メモリスタックよりも上にあり、前記2つのソースコンタクトおよび前記メモリスタックの各々は前記P型ドープ半導体層の反対側に配設され、前記2つのソースコンタクトのうちの一方は前記P型ドープ半導体層内のNウェルと接触する請求項24に記載の3Dメモリデバイス。
26. 前記2つのソースコンタクトのうちの他方は前記P型ドープ半導体層と接触する請求項25に記載の3Dメモリデバイス。
27. 前記半導体層はN型ドープ半導体層であり、前記N型ドープ半導体層は、ゲート誘導ドレインリーク(GIDL)消去のために正孔を供給するように構成される、請求項22に記載の3Dメモリデバイス。