CN114420702A - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供了一种三维存储器及其制备方法。该方法包括：在衬底上依次形成第二刻蚀停止层以及叠层结构；形成贯穿叠层结构并延伸至衬底的沟道孔，并在沟道孔的内壁依次形成功能层和沟道层，以形成沟道结构；刻蚀衬底和功能层的延伸至衬底的部分至第二刻蚀停止层，以暴露沟道层的延伸至衬底的部分；以及在第二刻蚀停止层的远离叠层结构的一侧形成源极层，以覆盖暴露的沟道层的延伸至衬底的部分。该三维存储器的制备方法有助于控制去除衬底过程中的工艺均匀性，并确保暴露的沟道层的均匀性，有利于改善制备完成后的三维存储器的电气性能。

Description

三维存储器及其制备方法

分案申请声明

本申请是2021年3月23日递交的发明名称为“三维存储器及其制备方法”、申请号为202110306440.X的中国发明专利申请的分案申请。

技术领域

本申请涉及半导体技术领域，更具体地说，涉及三维储存器及其制备方法。

背景技术

在三维存储器(3D NAND)的制备工艺中，具有存储功能的沟道结构通常需要先在叠层结构内形成沟道孔，然后在沟道孔内依次沉积氧化硅-氮化硅-氧化硅(ONO)结构的功能层以及多晶硅牺牲层来形成。

随着堆叠层数的增加，在采用深孔刻蚀工艺去除沟道孔底部的多晶硅牺牲层和功能层，以实现沟道结构的存储单元的电路回路的步骤中，存在例如上下两层沟道孔的套刻精度窗口(Overlay Window)存在偏移(shift)，导致上下叠层结构的结合处的功能层侧壁破坏，从而影响最终的存储单元电性，并且导致晶圆测试(Wafer Sort)良率低或可靠性失效等问题。

无深孔蚀刻(SONO Less)结构可以避免三维存储器由于层数增加带来的深孔蚀刻的工艺挑战。BSS(Backside SONO Etch，背部深孔刻蚀)结构还可以避免在栅线缝隙中填充导电材料出现WL(Word Line，字线)和ACS(Array Common Source，阵列共源线)短接漏电(short leakage)的问题，同时还可以避免在三维存储器正面设置ACS的拾取区域，从而可以增加存储区的密度，降低成本。

现有的BSS结构大多从衬底背部(远离叠层结构一侧)采用机械化学研磨(CMP)工艺去除沟道结构底部的ONO结构的功能层，以实现沟道结构中的存储单元的电路回路。在该工艺过程中，难以控制工艺均匀性，从而影响三维存储器的后续制备工艺及制备完成后的三维存储器的电学性能。

发明内容

本申请提供了一种三维存储器的制备方法。该制备方法包括：在衬底上依次形成第二刻蚀停止层以及叠层结构；形成贯穿叠层结构并延伸至衬底的沟道孔，并在沟道孔的内壁依次形成功能层和沟道层，以形成沟道结构；刻蚀衬底和功能层的延伸至衬底的部分至第二刻蚀停止层，以暴露沟道层的延伸至衬底的部分；以及在第二刻蚀停止层的远离叠层结构的一侧形成源极层，以覆盖暴露的沟道层的延伸至衬底的部分。

在一些实施方式中，该制备方法还包括：在衬底和第二刻蚀停止层之间形成第一刻蚀停止层；以及刻蚀衬底至第一刻蚀停止层，以暴露功能层的延伸至衬底的部分。

在一些实施方式中，第一刻蚀停止层的材料可包括氧化硅，第二刻蚀停止层的材料可包括多晶硅。

在一些实施方式中，衬底可包括依次堆叠的基底、牺牲氧化硅层和牺牲多晶硅层。

在一些实施方式中，刻蚀衬底至第一刻蚀停止层的步骤可包括：通过湿法刻蚀工艺，去除衬底。

在一些实施方式中，刻蚀第一刻蚀停止层和功能层的延伸至衬底的部分至第二刻蚀停止层的步骤可包括：通过湿法刻蚀工艺，去除衬底和功能层的延伸至衬底的部分。

在一些实施方式中，叠层结构包括台阶区，该方法还可包括：在台阶区形成贯穿至少部分叠层结构并延伸至衬底的虚拟沟道结构。

在一些实施方式中，叠层结构包括交替叠置的多个栅极介质层和多个栅极牺牲层，该方法还可包括：形成贯穿叠层结构并延伸至衬底的栅极缝隙，其中，栅极缝隙与沟道结构具有间距；经由栅极缝隙去除栅极牺牲层，以形成牺牲间隙；在牺牲间隙内形成栅极层；以及在栅极缝隙内填充电介质材料，以形成栅极缝隙结构。

在一些实施方式中，在牺牲间隙内形成栅极层的步骤可包括：在牺牲间隙和栅极缝隙的内壁形成栅极阻挡层；以及在栅极阻挡层位于牺牲间隙内的表面形成用于粘合栅极层的粘合层。

在一些实施方式中，衬底的形成有叠层结构的一侧包括由绝缘覆盖层形成的外围区，该方法还可包括：在外围区形成贯穿绝缘覆盖层并延伸至衬底的贯穿硅触点结构。

在一些实施方式中，形成贯穿硅触点结构的步骤可包括：在贯穿硅触点结构的外壁形成间隔层。

在一些实施方式中，该方法还可包括：通过湿法刻蚀工艺，依次去除衬底和第一刻蚀停止层，以暴露虚拟沟道结构的延伸至衬底的部分、栅极缝隙结构的延伸至衬底的部分以及贯穿硅触点结构的延伸至衬底的部分。

在一些实施方式中，在第二刻蚀停止层的远离叠层结构的一侧形成源极层的步骤可包括：在第二刻蚀停止层的远离叠层结构的一侧形成源极层，以使源极层覆盖虚拟沟道结构的延伸至衬底的部分、栅极缝隙结构的延伸至衬底的部分以及贯穿硅触点结构的延伸至衬底的部分。

在一些实施方式中，形成源极层的步骤可包括：在第二刻蚀停止层的远离叠层结构的一侧形成第一多晶硅层；对第一多晶硅层进行掺杂及退火处理；在第一多晶硅层的远离叠层结构的一侧形成第二多晶硅层；以及对第二多晶硅层进行掺杂及退火处理，以形成源极层。

在一些实施方式中，该方法还可包括：在源极层的远离叠层结构的一侧形成层间电介质层。

在一些实施方式中，形成层间电介质层的步骤可包括：在源极层的远离叠层结构的一侧形成电介质填充层；在电介质填充层形成贯穿源极层的背部深沟槽隔离结构；去除电介质填充层的与沟道结构对应的部分并形成第一开口，以暴露源极层；以及去除电介质填充层的与贯穿硅触点结构对应的部分并形成第二开口，以暴露贯穿硅触点结构。

在一些实施方式中，该方法还可包括：在层间电介质层的远离叠层结构的一侧形成金属互连层。

在一些实施方式中，形成金属互连层的步骤可包括：在第一开口和第二开口内填充导电材料并覆盖层间电介质层的远离叠层结构的表面，以在第一开口内形成沟道触点以及在第二开口内形成外围触点；以及在沟道触点和外围触点之间形成绝缘间隔结构。

本申请还提供了一种三维存储器。该三维存储器包括：源极层；叠层结构，位于源极层的一侧，包括交替叠置的栅极介质层和栅极层；以及沟道结构，贯穿叠层结构并延伸至源极层，沟道结构包括：电介质芯部；在电介质芯部的外壁形成的沟道层；以及在沟道层的贯穿叠层结构的部分上形成的功能层；其中，源极层包围沟道层的从叠层结构延伸至源极层的部分，以使源极层与沟道层的从叠层结构延伸至源极层的部分相接触，并且源极层对应于沟道结构的部分突出于源极层对应于叠层结构的部分。

在一些实施方式中，源极层可包括P型或N型掺杂的多晶硅层。

在一些实施方式中，叠层结构包括台阶区，三维存储器还可包括：在台阶区贯穿至少部分叠层结构的并延伸至源极层的虚拟沟道结构，源极层包围虚拟沟道结构的从叠层结构延伸至源极层的部分。

在一些实施方式中，该三维存储器还可包括：贯穿叠层结构并延伸至源极层的栅极缝隙结构，其中，栅极缝隙结构与沟道结构具有间距，以及源极层包围栅极缝隙结构的从叠层结构延伸至源极层的部分。

在一些实施方式中，栅极缝隙结构可包括：在栅极缝隙结构的外壁上形成的栅极阻挡层。

在一些实施方式中，栅极层可包括：在栅极层的外壁上形成的栅极阻挡层以及在栅极阻挡层和栅极层之间形成的粘合层。

在一些实施方式中，该三维存储器还可包括：在源极层上形成有叠层结构的一侧的、由绝缘覆盖层形成的外围区；以及在外围区贯穿绝缘覆盖层并向源极层的方向延伸的贯穿硅触点结构，其中，贯穿硅触点结构与源极层不接触。

在一些实施方式中，贯穿硅触点结构的外壁上可形成有间隔层。

在一些实施方式中，该三维存储器还可包括：在源极层的远离叠层结构的一侧间隔设置的层间电介质层。

在一些实施方式中，层间电介质层可包括：在与贯穿硅触点结构对应的区域内、贯穿至源极层的背部深沟槽隔离结构。

在一些实施方式中，该三维存储器还可包括：在层间电介质层的远离叠层结构的一侧形成的金属互连层，金属互连层包括：与沟道结构对应的并与源极层相接触的沟道触点；与贯穿硅触点结构相接触的外围触点；以及位于沟道触点与外围触点之间的绝缘间隔结构。

在一些实施方式中，源极层中的掺杂剂的掺杂浓度为均匀的。

在一些实施方式中，沟道触点包覆于源极层的对应于沟道结构的部分，且与沟道结构彼此对准。

根据本申请实施方式的三维存储器及其制备方法，通过在衬底和叠层结构之间增加刻蚀停止层，并通过刻蚀工艺去除沟道结构的功能层，有助于控制去除衬底过程中的工艺均匀性，并确保暴露的沟道层的均匀性，有利于改善制备完成后的三维存储器的电气性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的三维存储器的制备方法流程图；

图2A至图2J是根据本申请实施方式的三维存储器的制备方法的工艺剖面示意图；以及

图3是根据本申请实施实施方式的三维存储器的结构剖面示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

本申请提供了一种三维存储器的制备方法1000。图1是根据本申请实施方式的三维存储器的制备方法1000的流程图。如图1所示，三维存储器的制备方法1000包括：

S110，在衬底上依次形成第一刻蚀停止层、第二刻蚀停止层以及叠层结构；

S120，形成贯穿叠层结构并延伸至衬底的沟道孔，并在沟道孔的内壁依次形成功能层和沟道层，以形成沟道结构；

S130，刻蚀衬底至第一刻蚀停止层，以暴露功能层的延伸至衬底的部分；

S140，刻蚀第一刻蚀停止层和功能层的延伸至衬底的部分至第二刻蚀停止层，以暴露沟道层的延伸至衬底的部分；以及

S150，在第二刻蚀停止层的远离叠层结构的一侧形成源极层，以覆盖暴露的沟道层的延伸至衬底的部分。

图2A至图2J是根据本申请实施方式的三维存储器的制备方法1000的工艺剖面示意图。应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。下面结合图2A至图2J进一步描述上述的步骤S110至步骤S150。

步骤S110，在衬底上依次形成第一刻蚀停止层、第二刻蚀停止层以及叠层结构。

在步骤S110中，如图2A所示，衬底110可用于支撑其上的器件结构。衬底110可包括单晶硅(Si)、单晶锗(Ge)、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。

在一些实施方式中，衬底110可为复合衬底。具体地，可采用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在基底111上依次形成牺牲氧化硅层112和牺牲多晶硅层113，以形成衬底110。

可选地，基底111可包括单晶硅(Si)、单晶锗(Ge)、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。牺牲氧化硅层112的材料可为氧化硅，牺牲多晶硅层113的材料可为多晶硅。

第一刻蚀停止层114形成于衬底110上，第二刻蚀停止层115形成与第一刻蚀停止层114上。可选地，第一刻蚀停止层114和第二刻蚀停止层115可依次形成于牺牲多晶硅层113的远离基底111的表面。换言之，第一刻蚀停止层114和第二刻蚀停止层115可依次形成于衬底110的远离基底111的表面。第一刻蚀停止层114和第二刻蚀停止层115可分别用于使后续步骤S130和步骤S140停止于该层。

第一刻蚀停止层114和第二刻蚀停止层115可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺形成。第一刻蚀停止层114可选用与牺牲氧化硅层相同的材料例如氧化硅制备。第二刻蚀停止层115可选用与牺牲多晶硅层相同的材料例如多晶硅制备。应注意的是，第一刻蚀停止层114和第二刻蚀停止层115应选用与后续待刻蚀材料达到预定刻蚀选择比的材料制备。

叠层结构120包括形成于第二刻蚀停止层115上的交叠叠置的多个栅极介质层121和栅极牺牲层122。叠层结构120的形成方法可包括诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺。在叠层结构120中，多个栅极介质层121的厚度可相同也可不相同，多个栅极牺牲层122的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。此外，在叠层结构120的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，叠层结构120堆叠的层数可为8层、32层、64层、128层等，叠层结构120的层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计叠层结构120的堆叠层数及堆叠高度，本申请对此不做具体限制。

在一些实施方式中，栅极介质层121和栅极牺牲层122可具有不同的刻蚀选择比，栅极牺牲层122可在后续的工艺过程中被去除以形成牺牲间隙，并在牺牲间隙即栅极牺牲层122的空间中填充导电材料以形成栅极层即字线。可选地，栅极介质层121的材料可包括氧化硅，栅极牺牲层122的材料可包括氮化硅。

应理解的是，虽然本申请采用栅极牺牲层122随后被填充导电材料替代以形成栅极层的实施方式，但本申请中形成栅极层的实施方式不限于此，还可采用例如直接交替叠置栅极介质层和栅极层的方式来实现。

在一些实施方式中，可在叠层结构120的边缘可形成台阶状结构，该台阶状结构可通过向叠层结构120的多个栅极介质层121和多个栅极牺牲层122执行多次“修整-蚀刻(trim-etch)”循环工艺而形成。绝缘覆盖层123可通过将电介质材料填充于该台阶状结构的上方并覆盖该台阶状结构而形成。可选地，绝缘覆盖层123可进一步地向叠层结构120的边缘方向延伸，换言之，可通过将电介质材料填充于第二刻蚀停止层115的上方。形成绝缘覆盖层123的方法可包括诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺。绝缘覆盖层123的材料可选用与栅极介质层121相同的材料制备，例如氧化硅。可选地，可采用例如CMP工艺对绝缘覆盖层123的远离衬底110的表面进行平坦化处理。

经过上述工艺处理后，衬底110上由叠层结构120形成的台阶状结构对应的区域可被称为台阶区B，其可为用于提供字线(栅极层)的电连接区。衬底110上全部由绝缘覆盖层123对应的区域可被称为外围区C，其可用于在后续工艺过程中形成与外围电路电连接的贯穿硅触点结构。

步骤S120，形成贯穿叠层结构并延伸至衬底的沟道孔，并在沟道孔的内壁依次形 成功能层和沟道层，以形成沟道结构。

在步骤S120中，沟道孔可采用例如干法/湿法刻蚀工艺在叠层结构120中形成，沟道孔可垂直于衬底110并向衬底110的方向延伸。具体地，沟道孔可延伸至衬底110的牺牲多晶硅层113，牺牲多晶硅层113可作为控制沟道孔的开槽(gouging)变化的蚀刻停止层。举例而言，可通过牺牲多晶硅层113停止对沟道孔的蚀刻，而不使沟道孔进一步地延伸至牺牲氧化硅层112和基底111中。

在该步骤中，如图2B所示，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺，沿沟道孔的内壁顺次沉积阻挡层1311、电荷捕获层1312、隧穿层1313以及沟道层132。其中，阻挡层1311、电荷捕获层1312、隧穿层1313可被称为功能层131。可选地，阻挡层1311、电荷捕获层1312、隧穿层1313以及沟道层132的材料可分别为氧化硅、氮化硅、氧化硅以及多晶硅，以形成“SONO”结构。

在该步骤中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺，在形成有功能层131和沟道层132的沟道孔内填充电介质材料，例如氧化硅，以形成具有沟道层132和功能层131的沟道结构130。可选地，可通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。

在一些实施方式中，在沟道结构130的远离衬底110的一端形成沟道插塞133。沟道插塞133的材料可选用与沟道层132相同的材料制备，例如多晶硅。沟道插塞133可作为沟道结构130的漏极。

应理解的是，在该步骤中，可形成多个贯穿叠层结构120并延伸至衬底110的沟道结构130。沟道结构130的数量和排布可根据实际的存储需求制备。经上述工艺处理后，在衬底110上贯穿于叠层结构120而形成沟道结构130对应的区域可被称为存储区A，其可用于实现三维存储器的存储功能。

在一些实施方式中，虚拟沟道结构140(Dummy Channel Hole)可形成于台阶区B。具体地，虚拟沟道结构140可在台阶区B垂直地贯穿部分叠层结构120并延伸至衬底110的牺牲多晶硅层113中。虚拟沟道结构140延伸至牺牲多晶硅层113中的深度可与沟道结构130相同或不同。在形成虚拟沟道结构140的步骤中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺，在待形成虚拟沟道结构140的沟道孔内填充电介质材料，例如氧化硅，以形成虚拟沟道结构140。可选地，可通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。在本申请的实施方式中，虚拟沟道结构140可用于提供机械支撑作用，而并未形成具备存储功能的功能层和沟道层。

在一些实施方式中，可采用薄膜沉积工艺在叠层结构120的远离衬底110的一侧形成第一盖帽层124，以覆盖沟道结构130和虚拟沟道结构140的远离成衬底110的端面。第一盖帽层124可选用与氧化覆盖层123相同的材料，例如氧化硅制备。

在一些实施方式中，三维存储器的制备方法1000还可包括通过“栅极代替”而形成栅极层以及栅极缝隙结构的步骤。具体地，该步骤可包括：形成贯穿叠层结构并延伸至衬底的栅极缝隙，其中，栅极缝隙与沟道结构具有间距；经由栅极缝隙去除栅极牺牲层，以形成牺牲间隙；在牺牲间隙内形成栅极层；以及在栅极缝隙中填充电介质材料，以形成栅极缝隙结构。

如图2C所示，在形成贯穿叠层结构并延伸至衬底的栅极缝隙的步骤中，栅极缝隙可为与沟道结构130具有一定的间隔距离的并贯穿叠层结构120至衬底110的牺牲多晶硅层113中的开口。该栅极缝隙可采用例如干法/湿法刻蚀工艺而形成。此外，该栅极缝隙的延伸至牺牲多晶硅层113中的深度可与沟道结构130相同或不同。

在经由栅极缝隙去除栅极牺牲层，以形成牺牲间隙的步骤中，可利用上述工艺处理后形成的栅极缝隙作为刻蚀剂的通道，采用例如湿法腐蚀工艺去除叠层结构120中的全部栅极牺牲层122，以形成多个牺牲间隙。

在在牺牲间隙内形成栅极层的步骤中，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙内形成栅极层125。栅极层125可选用诸如钨、钴、铜、铝、掺杂晶体硅或者硅化物中的任意一种或者组合的导电材料制备。

可选地，在在牺牲间隙内形成栅极层的步骤之前，可采用薄膜沉积工艺在栅极缝隙和多个牺牲间隙的内壁上形成栅极阻挡层126。进一步地，可采用薄膜沉积工艺在栅极阻挡层126位于牺牲间隙内的表面上形成黏合层127。栅极阻挡层126的材料可包括高介电常数材料例如氧化铝。黏合层127的材料可例如包括氮化钽或者氮化钛。粘合层127有助于增加栅极阻挡层126和后续工艺过程中形成的栅极层125之间的附着力。

可选地，在形成栅极阻挡层126的粘合层127的步骤之后，可采用例如湿法刻蚀工艺将黏合层127和栅极层125的靠近栅极缝隙的部分去除，以形成在栅极缝隙中的凹槽，但本申请的实施方式不限于此。在其它实施方式中，填充后的栅极层125可与栅极缝隙的内侧壁对齐，而不形成凹槽。至此，在牺牲间隙的内壁上依次沉积有栅极阻挡层126、黏合层127并填充有栅极层125。

在在栅极缝隙中填充电介质材料，以形成栅极缝隙结构的步骤中，可选择一种或多种电介质材料，例如氧化硅填充栅极缝隙，以形成栅极缝隙结构150。可选地，可通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。栅极缝隙结构150可有效地降低存储区A的变形，并给存储区A提供良好的支撑。

可选地，可采用薄膜沉积工艺在第一盖帽层124的远离衬底110的一侧形成第二盖帽层128，以覆盖栅极缝隙结构150的远离衬底110的端面。第二盖帽层128可选用与第一盖帽层124或氧化覆盖层123相同的材料，例如氧化制备。

在一些实施方式中，三维存储器的制备方法1000还包括：在外围区形成贯穿绝缘覆盖层并延伸至衬底的贯穿硅触点结构的步骤。在该步骤中，如图2D所示，贯穿硅触点结构160可在外围区C垂直地贯穿绝缘覆盖层123并延伸至衬底110的牺牲多晶硅层113中。贯穿硅触点结构160延伸至牺牲多晶硅层113中的深度可与沟道结构130相同或不同。贯穿硅触点结构160可用于与外围电路电连接，并且其数量和排布可根据实际需求进行制备。

在该步骤中，可采用干法/湿法刻蚀工艺形成垂直地贯穿绝缘覆盖层123并延伸至牺牲多晶硅层113的贯穿硅触点孔。然后，可采用薄膜沉积工艺在贯穿硅触点孔内填充导电材料，例如钨、钴、铜、铝等至少一种，以形成贯穿硅触点结构160。此外，贯穿硅触点结构160的截面可为圆形、正方形或者其它形状。

可选地，在在贯穿硅触点孔内填充导电材料的步骤之前，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在贯穿硅触点孔的内壁沉积例如氮化钛，以形成贯穿硅触点160的间隔层161。

步骤S130，刻蚀衬底至第一刻蚀停止层，以暴露功能层的延伸至衬底的部分。

在S130步骤中，可将图2D形成的半导体结构翻转180°，进而从衬底110的背部进行处理。具体地，可采用诸如CMP、干法/湿法刻蚀工艺去除衬底110的基底111。进一步地，可采用例如湿法刻蚀工艺去除牺牲氧化硅层112，牺牲多晶硅层113可作为湿法刻蚀工艺去除牺牲氧化硅层112的刻蚀停止层。

进一步地，可采用例如湿法刻蚀工艺去除衬底110的牺牲多晶硅层113，并通过选用预定的刻蚀剂使刻蚀停止于第一刻蚀停止层114。可选地，当第一刻蚀停止层114的材料与沟道结构130的电荷阻挡层1311的材料相同时，例如二者均由氧化硅制备，采用例如湿法刻蚀工艺去除衬底110中的牺牲多晶硅层113还可使刻蚀停止于电荷捕获层1311，从而暴露沟道结构130的功能层131的延伸至衬底110中的部分。通过增加刻蚀停止层，有助于控制去除衬底过程中的工艺均匀性。经步骤S130工艺处理后的半导体结构如图2E所示。

步骤S140，刻蚀第一刻蚀停止层和功能层的延伸至衬底的部分至第二刻蚀停止 层，以暴露沟道层的延伸至衬底的部分。

在步骤S140中，可采用例如湿法刻蚀工艺去除第一刻蚀停止层114，并通过选用预定的刻蚀剂使刻蚀停止于第二刻蚀停止层115。可选地，当第二刻蚀停止层115的材料与沟道结构130的沟道层132的材料相同时，例如二者均由多晶硅制备，采用例如湿法刻蚀工艺去除衬底110中的第一刻蚀停止层114还可使刻蚀停止于沟道层132，从而暴露沟道结构130的沟道层132的延伸至衬底110中的部分。通过增加刻蚀停止层，有助于控制去除衬底过程中的工艺均匀性。

可选地，可通过例如控制刻蚀时间的方式进一步地去除沟道结构130的功能层131的延伸至第一刻蚀停止层114以及第二刻蚀停止层115的部分，以使沟道结构130的沟道层132具有更大的暴露区域。

在一些实施方式中，可采用例如湿法刻蚀工艺去除衬底110的牺牲多晶硅层113和第一刻蚀停止层114，并通过选用预定的刻蚀剂使刻蚀或者控制刻蚀时间，使刻蚀停止于虚拟沟道结构140的延伸至衬底110和第一刻蚀停止层114中的部分的外表面、栅极缝隙结构150的延伸至衬底110和第一刻蚀停止层114的部分外表面以及贯穿硅触点160的延伸至衬底110和第一刻蚀停止层114的部分的外表面，以使虚拟沟道结构140的延伸至衬底110和第一刻蚀停止层114的端部、栅极缝隙结构150的延伸至衬底110和第一刻蚀停止层114的端部以及贯穿硅触点结构160的延伸至衬底110和第一刻蚀停止层114的端部暴露。

经步骤S140工艺处理后的半导体结构如图2F所示。图2F中形成的半导体结构中不具有上文中所描述的衬底110以及第一刻蚀停止层114，仍保留第二刻蚀停止层115。第二刻蚀停止层115还可作为叠层结构120与后续工艺过程中形成的源极层的间隔层。并且通过控制第二刻蚀停止层115的厚度，可有效地控制叠层结构120中栅极层125(字线)与源极层之间的距离。

根据本申请实施方式，通过增加刻蚀停止层以及通过刻蚀工艺去除沟道结构的部分功能层，以暴露沟道结构的部分沟道层的方法，能够使刻蚀停止于刻蚀停止层，有助于控制去除衬底过程中的工艺均匀性，从而保证去除沟道结构的功能层后沟道层的均匀性。

步骤S150，在第二刻蚀停止层的远离叠层结构的一侧形成源极层，以覆盖暴露的 沟道层的延伸至衬底的部分。

在步骤S150中，如图2G所示，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在第二刻蚀停止层115的远离叠层结构120的一侧沉积第一多晶硅层171，并覆盖经步骤S140工艺处理后的暴露的沟道结构130的部分功能层132。

进一步地，可采用例如离子注入工艺，对第一多晶硅层171进行注入P型或N型掺杂剂的掺杂处理，并采用例如激光退火工艺修复经离子注入工艺后造成的材料的晶格损伤以及激活注入的掺杂剂。

进一步地，可采用上述相同的方法形成第二多晶硅层172，并对第二多晶硅层172进行相同的掺杂和退火处理。经上述工艺处理后的第一多晶硅层171和第二多晶硅层172可被称为源极层170。此外，源极层170中P型或N型掺杂剂的掺杂浓度可大致为均匀的。然而，本申请中形成源极层的实施方式不限于此，还可采用薄膜沉积工艺在第二刻蚀停止层115的远离叠层结构120的一侧沉积掺杂的多晶硅层，以形成源极层。

经该步骤处理后，源极层170可与步骤S140处理后暴露的部分沟道层131相接触，从而实现沟道结构131与源极层170的电连接。此外，源极层170包围沟道结构130端部的沟道层132，能够使源极层170与沟道结构130端部的沟道层132具有较大的接触面积，有利于增加接触连接的可靠性以及改善完成制备后的三维存储器的性能。

在一些实施方式中，源极层170可覆盖经步骤S140工艺处理后的暴露的虚拟沟道结构140的端部、栅极缝隙结构150的端部以及贯穿硅触点结构160的端部。

在三维存储器的制备方法1000中还包括：在源极层远离叠层结构的一侧形成层间电介质层的步骤。

在该步骤中，如图2H所示，可采用例如高密度等离子体化学气相沉积工艺，在源极层170远离叠层结构120的一侧填充电介质材料，例如氧化硅，以形成电介质填充层181。可选地，可采用CMP工艺对电介质填充层181远离叠层结构120的表面进行平坦化处理。

进一步地，可采用干法/湿法刻蚀工艺，去除电介质填充层181的与贯穿硅触点结构160区域对应的部分以及源极层170的与贯穿硅触点结构160区域对应的部分，并使刻蚀停止于绝缘覆盖层123，进而暴露贯穿硅触点结构160。经上述操作后，可形成与硅触点结构160对应的贯穿填充介质层181和源极层170的凹形开口。然后，可采用薄膜沉积工艺在该凹形开口填充一种或几种电介质材料，以形成对应于所述贯穿硅触点结构的隔离区域E，如图2I所示。

可选地，可在凹形开口的内侧壁上沉积与电介质填充层181不同的电介质材料，例如高介电常数材料，以形成背部深沟槽隔离结构182。然后，在背部深沟槽隔离结构182界定的隔离区域E内填充与电介质填充层181相同的电介质材料，例如氧化硅。

经上述工艺处理后，贯穿硅触点结构160可与源极层170不接触，并且背部深沟槽隔离结构182可为贯穿硅触点结构160提供物理隔离。

进一步地，可采用干法/湿法刻蚀工艺，去除电介质填充层180的与沟道结构130对应的部分，并使刻蚀停止于源极层170，进而暴露源极层170的与沟道结构130对应的部分。经上述工艺处理后，可形成与沟道结构130对应的贯穿填充介质层181的凹形第一开口183。

进一步地，可采用干法/湿法刻蚀工艺，去除隔离区域E内与贯穿硅触点结构160对应的填充的部分电介质材料，并使刻蚀停止于绝缘覆盖层123，以暴露贯穿硅触点结构190的端部。经上述操作后，可形成与贯穿硅触点结构160对应的位于贯穿隔离区域E内的凹形第二开口184。

经上述工艺处理后，可形成间隔设置的层间电介质层180，层间电介质(ILD)层180(也被称为“金属间电介质(IMD)层”)可包括一个或多个间隔设置的电介质材料区域，并可为后续工艺过程中形成的金属互连层提供绝缘间隔。

在三维存储器的制备方法1000中还包括：在层间电介质层远离叠层结构的一侧形成金属互连层的步骤。

在该步骤中，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺分别在第一开口183内和第二开口184内填充包括诸如钨、钴、铜、铝等导电材料，并覆盖层间电介质层180的远离叠层结构120的表面。经上述工艺处理后，可在第一开口183内形成沟道触点191，并且沟道触点191可与源极层170相接触，进而可实现与源极层170相接触的沟道结构130电连接。此外，沟道触点191还可作为三维存储器的阵列共源极的拾取区(Pick up Area)，从晶圆背部引出阵列共源极有利于节省存储空间。此外，可在第二开口184内形成外围触点192，并且外围触点192可与贯穿硅触点结构160相接触，进而可实现与贯穿硅触点结构160的电连接，如图2J所示。

进一步地，可采用干法/湿法刻蚀工艺在覆盖有导电材料的沟道触点191和外围触点192之间形成开口，即绝缘间隔结构193，以实现沟道触点191和外围触点192之间的绝缘隔离。可选地，可采用薄膜沉积工艺在该开口内填充电介质材料，例如氧化硅，进一步地避免沟道触点191和外围触点192在接收和传输信号时产生串扰。

本申请还提供了一种三维存储器100。三维存储器100可采用上述实施方式中任一制备方法获得。图3为根本申请实施方式的三维存储器100的结构剖面示意图。如图3所示，三维存储器100可包括：源极层170、叠层结构120以及沟道结构130。

源极层170的材料可例如包括P型或者N型掺杂的多晶硅。源极层170一方面可为处于其上方的器件结构例如叠层结构120提供支撑，另一方面可用于实现与其接触的器件结构例如沟道结构130电连接。

叠层结构120位于源极层170的一侧，包括交替叠置的栅极介质层121和栅极层125。叠层结构120可采用如上文所述的“栅极代替”的方法形成。在其它实施方式中，叠层结构120还可通过薄膜沉积工艺交叠沉积栅极介质层121和栅极层125形成。具体地，栅极介质层121的材料可包括氧化硅，栅极层125的材料可包括钨。栅极层125可作为三维存储器100的字线。

沟道结构130可贯穿叠层结构120并延伸至源极层170，沟道结构130可包括：电介质芯部；在电介质芯部的外壁上形成的沟道层132，以及在沟道层132的贯穿叠层结构120的部分上形成的功能层131。并且源极层170包围沟道层132的从叠层结构120延伸至源极层170的部分，以使源极层170与沟道层132的从叠层结构120延伸至源极层170的部分相接触。

根据本申请实施方式提供的三维存储器100，沟道结构130中的沟道层132的从叠层结构120延伸至源极层170的部分被源极层170包围，从而实现接触电连接，能够增加沟道层132和源极层170的接触面积，提高接触连接的可靠性，有利于改善三维存储器100的存储性能。

在一些实施方式中，叠层结构120边缘可形成台阶状结构，以形成台阶区B。在台阶区B，三维存储器100还可包括：贯穿至少部分叠层结构120的并延伸至源极层170的虚拟沟道结构140，源极层170包围虚拟沟道结构140的从叠层结构120延伸至源极层170的部分。

在一些实施方式中，三维存储器100还包括：与沟道结构130具有间距的、贯穿叠层结构120并延伸至源极层170的栅极缝隙结构150，并且源极层170包围栅极缝隙结构150的从叠层结构120延伸至源极层170的部分。

在一些实施方式中，栅极缝隙结构150的外壁上形成有栅极阻挡层126。

在一些实施方式中，栅极层125的外壁上形成有栅极阻挡层126，并且在栅极阻挡层126和栅极层125之间形成有粘合层127。

在一些实施方式中，绝缘覆盖层123可在衬底上形成有叠层结构120的一侧覆盖台阶状结构并向叠层结构120的边缘延伸而形成。并且仅由绝缘覆盖层123对应的区域可被称为外围区C。三维存储器100可包括：在外围区C贯穿绝缘覆盖层123并向源极层170的方向延伸的贯穿硅触点结构160，并且贯穿硅触点结构160与源极层170不接触。

在一些实施方式中，贯穿硅触点结构160的外壁上形成有间隔层161。

在一些实施方式中，三维存储器100可包括：在源极层170的远离叠层结构120的一侧间隔设置的层间电介质层180。

在一些实施方式中，层间电介质层180可包括：在与贯穿硅触点结构160对应的区域内、贯穿至源极层170的背部深沟槽隔离结构182。

在一些实施方式中，三维存储器100可包括：在层间电介质层180的远离叠层结构120的一侧形成的金属互连层190。金属互连层190可包括：与沟道结构130对应的并与源极层170相接触的沟道触点191；与贯穿硅触点结构160相接触的外围触点192；以及位于沟道触点191与外围触点192之间的绝缘间隔结构192。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (31)

1.三维存储器的制备方法，其特征在于，所述方法包括：

在衬底上依次形成第二刻蚀停止层以及叠层结构；

形成贯穿所述叠层结构并延伸至所述衬底的沟道孔，并在所述沟道孔的内壁依次形成功能层和沟道层，以形成沟道结构；

刻蚀所述衬底和所述功能层的延伸至所述衬底的部分至所述第二刻蚀停止层，以暴露所述沟道层的延伸至所述衬底的部分；以及

在所述第二刻蚀停止层的远离所述叠层结构的一侧形成源极层，以覆盖暴露的所述沟道层的延伸至所述衬底的部分。

2.根据权利要求1所述的制备方法，其特征在于，所述制备方法还包括：

在所述衬底和所述第二刻蚀停止层之间形成第一刻蚀停止层；以及

刻蚀所述衬底至所述第一刻蚀停止层，以暴露所述功能层的延伸至所述衬底的部分。

3.根据权利要求2所述的制备方法，其特征在于，所述第一刻蚀停止层的材料包括氧化硅，所述第二刻蚀停止层的材料包括多晶硅。

4.根据权利要求2所述的制备方法，其特征在于，所述衬底包括依次堆叠的基底、牺牲氧化硅层和牺牲多晶硅层。

5.根据权利要求2至4中任一项所述的制备方法，其特征在于，刻蚀所述衬底至所述第一刻蚀停止层的步骤包括：

通过湿法刻蚀工艺，去除所述衬底。

6.根据权利要求2至4中任一项所述的制备方法，其特征在于，刻蚀所述第一刻蚀停止层和所述功能层的延伸至所述衬底的部分至所述第二刻蚀停止层的步骤包括：

通过湿法刻蚀工艺，去除所述衬底和所述功能层的延伸至所述衬底的部分。

7.根据权利要求2至4中任一项所述的制备方法，其特征在于，所述叠层结构包括台阶区，所述方法还包括：

在所述台阶区形成贯穿至少部分所述叠层结构并延伸至所述衬底的虚拟沟道结构。

8.根据权利要求7所述的制备方法，其特征在于，所述叠层结构包括交替叠置的多个栅极介质层和多个栅极牺牲层，所述方法还包括：

形成贯穿所述叠层结构并延伸至所述衬底的栅极缝隙，其中，所述栅极缝隙与所述沟道结构具有间距；

经由所述栅极缝隙去除所述栅极牺牲层，以形成牺牲间隙；

在所述牺牲间隙内形成栅极层；以及

在所述栅极缝隙内填充电介质材料，以形成栅极缝隙结构。

9.根据权利要求8所述的制备方法，其特征在于，在所述牺牲间隙内形成栅极层的步骤包括：

在所述牺牲间隙和所述栅极缝隙的内壁上形成栅极阻挡层；以及

在所述栅极阻挡层位于所述牺牲间隙内的表面形成用于粘合所述栅极层的粘合层。

10.根据权利要求8或9所述的制备方法，其特征在于，所述衬底的形成有所述叠层结构的一侧包括由绝缘覆盖层形成的外围区，所述方法还包括：

在所述外围区形成贯穿所述绝缘覆盖层并延伸至所述衬底的贯穿硅触点结构。

11.根据权利要求10所述的制备方法，其特征在于，形成所述贯穿硅触点结构的步骤包括：

在所述贯穿硅触点结构的外壁形成间隔层。

12.根据权利要求11所述的制备方法，其特征在于，所述方法还包括：

通过湿法刻蚀工艺，依次去除所述衬底和所述第一刻蚀停止层，以暴露所述虚拟沟道结构的延伸至所述衬底的部分、所述栅极缝隙结构的延伸至所述衬底的部分以及所述贯穿硅触点结构的延伸至所述衬底的部分。

13.根据权利要求12所述的制备方法，其特征在于，在所述第二刻蚀停止层的远离所述叠层结构的一侧形成源极层的步骤包括：

在所述第二刻蚀停止层的远离所述叠层结构的一侧形成源极层，以使所述源极层覆盖所述虚拟沟道结构的延伸至所述衬底的部分、所述栅极缝隙结构的延伸至所述衬底的部分以及所述贯穿硅触点结构的延伸至所述衬底的部分。

14.根据权利要求13所述的制备方法，其特征在于，形成所述源极层的步骤包括：

在所述第二刻蚀停止层的远离所述叠层结构的一侧形成第一多晶硅层；

对所述第一多晶硅层进行掺杂及退火处理；

在所述第一多晶硅层的远离所述叠层结构的一侧形成第二多晶硅层；以及

对所述第二多晶硅层进行掺杂及退火处理，以形成所述源极层。

15.根据权利要求13或14所述的制备方法，其特征在于，所述方法还包括：在所述源极层的远离所述叠层结构的一侧形成层间电介质层。

16.根据权利要求15所述的制备方法，其特征在于，形成所述层间电介质层的步骤包括：

在所述源极层的远离所述叠层结构的一侧形成电介质填充层；

在所述电介质填充层形成贯穿所述源极层的背部深沟槽隔离结构；

去除所述电介质填充层的与所述沟道结构对应的部分并形成第一开口，以暴露所述源极层；以及

去除所述电介质填充层的与所述贯穿硅触点结构对应的部分并形成第二开口，以暴露所述贯穿硅触点结构。

17.根据权利要求16所述的制备方法，其特征在于，所述方法还包括：

在所述层间电介质层的远离所述叠层结构的一侧形成金属互连层。

18.根据权利要求17所述的制备方法，其特征在于，形成所述金属互连层的步骤包括：

在所述第一开口和所述第二开口内填充导电材料并覆盖所述层间电介质层的远离所述叠层结构的表面，以在所述第一开口内形成沟道触点以及在所述第二开口内形成外围触点；以及

在所述沟道触点和所述外围触点之间形成绝缘间隔结构。

19.三维存储器，其特征在于，包括：

源极层；

叠层结构，位于所述源极层的一侧，包括交替叠置的栅极介质层和栅极层；以及

沟道结构，贯穿所述叠层结构并延伸至所述源极层，所述沟道结构包括：

电介质芯部；

在所述电介质芯部的外壁形成的沟道层；以及

在所述沟道层的贯穿所述叠层结构的部分上形成的功能层；

其中，所述源极层包围所述沟道层的从所述叠层结构延伸至所述源极层的部分，以使所述源极层与所述沟道层的从所述叠层结构延伸至所述源极层的部分相接触，并且所述源极层对应于所述沟道结构的部分突出于所述源极层对应于所述叠层结构的部分。

20.根据权利要求19所述的三维存储器，其特征在于，所述源极层包括P型或N型掺杂的多晶硅层。

21.根据权利要求19或20所述的三维存储器，其特征在于，所述叠层结构包括台阶区，所述三维存储器还包括：在所述台阶区贯穿至少部分所述叠层结构的并延伸至所述源极层的虚拟沟道结构，所述源极层包围所述虚拟沟道结构的从所述叠层结构延伸至所述源极层的部分。

22.根据权利要求21所述的三维存储器，其特征在于，所述三维存储器还包括：贯穿所述叠层结构并延伸至所述源极层的栅极缝隙结构，其中，所述栅极缝隙结构与所述沟道结构具有间距，以及所述源极层包围所述栅极缝隙结构的从所述叠层结构延伸至所述源极层的部分。

23.根据权利要求22所述的三维存储器，其特征在于，所述栅极缝隙结构包括：在所述栅极缝隙结构的外壁上形成的栅极阻挡层。

24.根据权利要求23所述的三维存储器，其特征在于，所述栅极层包括：在所述栅极层的外壁上形成的栅极阻挡层以及在所述栅极阻挡层和所述栅极层之间形成的粘合层。

25.根据权利要求22至24中任一项所述的三维存储器，其特征在于，所述三维存储器还包括：

在所述源极层上形成有所述叠层结构的一侧的、由绝缘覆盖层形成的外围区；以及

在所述外围区贯穿所述绝缘覆盖层并向所述源极层的方向延伸的贯穿硅触点结构，其中，所述贯穿硅触点结构与所述源极层不接触。

26.根据权利要求25所述的三维存储器，其特征在于，所述贯穿硅触点结构的外壁上形成有间隔层。

27.根据权利要求26所述的三维存储器，其特征在于，所述三维存储器还包括：在所述源极层的远离所述叠层结构的一侧间隔设置的层间电介质层。

28.根据权利要求27所述的三维存储器，其特征在于，所述层间电介质层包括：在与所述贯穿硅触点结构对应的区域内、贯穿至所述源极层的背部深沟槽隔离结构。

29.根据权利要求28所述的三维存储器，其特征在于，所述三维存储器还包括：在所述层间电介质层的远离所述叠层结构的一侧形成的金属互连层，所述金属互连层包括：

与所述沟道结构对应的并与所述源极层相接触的沟道触点；

与所述贯穿硅触点结构相接触的外围触点；以及

位于所述沟道触点与所述外围触点之间的绝缘间隔结构。

30.根据权利要求19所述的三维存储器，其特征在于，所述源极层中的掺杂剂的掺杂浓度为均匀的。

31.根据权利要求29所述的三维存储器，其特征在于，所述沟道触点包覆于所述源极层的对应于所述沟道结构的部分，且与所述沟道结构彼此对准。

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