CN114628400A - 三维存储器及其形成方法 - Google Patents

Abstract

本发明涉及一种三维存储器及其形成方法。三维存储器的形成方法包括如下步骤：提供衬底；形成位于衬底上方的第一牺牲层、位于第一牺牲层上方的堆叠层、以及至少贯穿堆叠层和第一牺牲层的沟道孔；形成第二牺牲层于沟道孔的底部，使得第二牺牲层的顶面位于衬底的顶面之上且位于第一牺牲层的顶面之下、第二牺牲层的底面位于衬底的顶面之下；形成存储结构于沟道孔内的第二牺牲层之上；去除衬底和第二牺牲层；去除部分存储结构和部分的第一牺牲层，残留的第一牺牲层形成隔离层；形成覆盖隔离层、并与存储结构电连接的半导体层。本发明简化了三维存储器的制程工艺，降低了三维存储器的制造成本，且提高了存储结构深度的均匀性。

Description

三维存储器及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其形成方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。

然而，当前在形成3D NAND等三维存储器的过程中，存在沟道孔深度过深以及多个沟道孔之间的深度均匀性较差的问题，在对晶圆进行背面处理工艺时，极易造成沟道孔内的存储结构的损伤。且当前三维存储器的制造工艺复杂，制造成本较高。

因此，如何简化三维存储器的制造工艺，避免存储结构底部的损伤，从而改善三维存储器的性能，是当前亟待解决的技术问题。

发明内容

本发明提供一种三维存储器及其形成方法，用于解决现有的三维存储器制造工艺复杂、制造成本较高的问题，同时确保存储结构的完整性，以改善三维存储器的性能。

为了解决上述问题，本发明提供了一种三维存储器的形成方法，包括如下步骤：

提供衬底；

形成位于所述衬底上方的第一牺牲层、位于所述第一牺牲层上方的堆叠层、以及至少贯穿所述堆叠层和所述第一牺牲层的沟道孔；

形成第二牺牲层于所述沟道孔的底部，使得所述第二牺牲层的顶面位于所述衬底的顶面之上且位于所述第一牺牲层的顶面之下、所述第二牺牲层的底面位于所述衬底的顶面之下；

形成存储结构于所述沟道孔内的所述第二牺牲层之上；

去除所述衬底和所述第二牺牲层，暴露部分所述存储结构；

去除部分所述存储结构和部分的所述第一牺牲层，残留的所述第一牺牲层形成隔离层；

形成覆盖所述隔离层、并与所述存储结构电连接的半导体层。

可选的，形成第二牺牲层于所述沟道孔的底部的具体步骤包括：

外延生长所述第二牺牲层于所述沟道孔的底部。

可选的，所述第二牺牲层的材料为单晶硅。

可选的，形成存储结构于所述沟道孔内的所述第二牺牲层之上的具体步骤包括：

于所述沟道孔内、沿所述沟道孔的径向方向依次形成阻挡层、电荷捕获层、隧穿层和沟道层。

可选的，去除所述衬底和所述第二牺牲层之前，还包括如下步骤：

形成贯穿所述堆叠层和所述第一牺牲层、并延伸至所述衬底内部的虚拟沟道孔；

形成虚拟沟道孔结构于所述虚拟沟道孔内，所述虚拟沟道结构中的第一空气隙位于所述第一牺牲层上方。

可选的，所述堆叠层包括沿垂直于所述衬底的顶面的方向交替堆叠的层间绝缘层和第三牺牲层；去除所述衬底和所述第二牺牲层之前，还包括如下步骤：

形成至少贯穿所述堆叠层和所述第一牺牲层的栅线隔槽；

沿所述栅线隔槽去除所述第三牺牲层，于相邻两层所述层间绝缘层之间形成空隙区域；

填充导电材料于所述空隙区域，形成栅极层。

可选的，形成栅极层之后，还包括如下步骤：

形成填充满所述栅线隔槽的栅线隔槽填充层。

可选的，去除所述衬底和所述第二牺牲层的具体步骤包括：

以所述第一牺牲层为研磨截止层、采用化学机械研磨工艺去除所述衬底和部分的所述第二牺牲层。

可选的，以所述第一牺牲层为研磨截止层、采用化学机械研磨工艺去除所述衬底和部分的所述第二牺牲层之后，还包括如下步骤：

采用湿法刻蚀工艺去除剩余的所述第二牺牲层。

可选的，去除部分所述存储结构和部分的所述第一牺牲层的具体步骤包括：

去除暴露的所述存储结构中的所述阻挡层、所述电荷捕获层和所述隧穿层、并同时去除部分的所述第一牺牲层，暴露所述沟道层，残留的所述第一牺牲层形成隔离层。

可选的，形成覆盖所述隔离层、并与所述存储结构电连接的半导体层的具体步骤包括：

注入掺杂离子至暴露的所述沟道层；

沉积多晶硅于所述隔离层表面和注入所述掺杂离子之后的所述沟道层表面，形成所述半导体层。

为了解决上述问题，本发明还提供了一种三维存储器，包括：

半导体层；

隔离层，位于所述半导体层的上方；

堆叠结构，位于所述隔离层的上方，所述堆叠结构中包括贯穿所述堆叠结构的存储结构，所述存储结构由外到内包括阻挡层、电荷捕获层、隧穿层和沟道层，所述沟道层延伸至所述半导体层内部，且所述阻挡层的底面、所述电荷捕获层的底面和所述隧穿层的底面均与所述隔离层的底面平齐。

可选的，还包括：

虚拟沟道结构，贯穿所述堆叠结构和所述隔离层，且所述虚拟沟道结构的底面与所述隔离层的底面平齐。

可选的，所述虚拟沟道结构中还包括：

第一空气隙，所述第一空气隙的底面位于所述隔离层的顶面之下、且所述第一空气隙的顶面位于所述堆叠结构的顶面之下。

可选的，还包括：

栅线隔槽填充层，贯穿所述堆叠结构和所述隔离层，且所述栅线隔槽填充层的底面与所述隔离层的底面平齐。

可选的，所述栅线隔槽填充层还包括：

第二空气隙，所述第二空气隙的底面位于所述隔离层的顶面之下、且所述第二空气隙的顶面位于所述堆叠结构的顶面之下。

本发明提供的三维存储器及其形成方法，在衬底和堆叠层之间仅形成一层第一牺牲层，简化了三维存储器的制程工艺，降低了三维存储器的制造成本。通过在形成存储结构之前，在沟道孔的底部形成第二牺牲层，通过第二牺牲层调整所述存储结构的深度，提高了存储结构深度的均匀性，同时降低了沟道孔刻蚀深度均匀性的要求，简化了工艺步骤，降低了三维存储器的形成成本。本发明通过第二牺牲层隔离了衬底和存储结构，避免晶圆背面处理工艺对所述存储结构底部的损伤，从而改善了三维存储器的性能。

附图说明

附图1是本发明具体实施方式中三维存储器的形成方法流程图；

附图2A-2P是本发明具体实施方式在形成三维存储器的过程中主要的工艺截面示意图；

附图3是本发明具体实施方式中三维存储器的结构示意图。

具体实施方式

下面结合附图对本发明提供的三维存储器及其形成方法的具体实施方式做详细说明。

当前在3D NAND等三维存储器的制造工艺中，通常在衬底与堆叠层之间设置多层牺牲层结构，以便于后续进行衬底去除、以及牺牲层去除等工艺。但是多层牺牲层的结构制程工艺复杂、且制造成本高昂。通常在所述堆叠层中通过刻蚀工艺形成沟道孔时，希望刻蚀停止于所述牺牲层内。但是，由于刻蚀终点无法准确控制，导致沟道孔的刻蚀深度过深(例如延伸至所述衬底内)、且多个所述沟道孔的深度均匀性较差，从而降低了三维存储器的性能。另外，所述沟道孔延伸至所述衬底内部之后，在后续去除所述衬底的过程中，极易对所述沟道孔底部的存储结构造成损伤，从而进一步降低了三维存储器的良率。

为了简化三维存储器的制造工艺，降低三维存储器的制造成本，并改善三维存储器的性能，本具体实施方式提供了一种三维存储器的形成方法，附图1是本发明具体实施方式中三维存储器的形成方法流程图，附图2A-2P是本发明具体实施方式在形成三维存储器的过程中主要的工艺截面示意图。如图1、图2A-图2P所示，所述三维存储器的形成方法，包括如下步骤：

步骤S11，提供衬底20。

步骤S12，形成位于所述衬底上方的第一牺牲层21、位于所述第一牺牲层21上方的堆叠层23、以及至少贯穿所述堆叠层23和所述第一牺牲层21的沟道孔24，如图2B所示。

具体来说，所述衬底20可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon OnInsulator，绝缘体上硅)衬底或者GOI(Germanium On Insulator，绝缘体上锗)衬底等。在本具体实施方式中，所述衬底20优选为Si衬底，作为所述三维存储器的支撑衬底，用于支撑在其上的半导体结构。所述第一牺牲层21的材料可以为氧化物材料，例如二氧化硅。其中，所述第一牺牲层21的厚度可以为150nm～250nm，在一实施例中，所述第一牺牲层21的厚度为200nm。所述堆叠层23包括沿垂直于所述衬底20的顶面的方向交替堆叠的层间绝缘层232和第三牺牲层231。所述层间绝缘层232的材料可以是但不限于氧化物材料(例如二氧化硅)，所述第三牺牲层231的材料可以是但不限于氮化物材料(例如氮化硅)。

在所述衬底20上形成如图2A所示的所述第一牺牲层21和所述堆叠层23之后，可以采用干法刻蚀工艺等刻蚀方法刻蚀所述堆叠层23、所述第一牺牲层21和所述衬底20，形成及贯穿所述堆叠层23和所述第一牺牲层21、并延伸至所述衬底20内部的沟道孔24，如图2B所示。

步骤S13，形成第二牺牲层10于所述沟道孔24的底部，使得所述第二牺牲层10的顶面位于所述衬底20的顶面之上且位于所述第一牺牲层21的顶面之下、所述第二牺牲层10的底面位于所述衬底20的顶面之下，如图2C所示。

可选的，填充第二牺牲层10于所述沟道孔24的底部的具体步骤包括：

外延生长所述第二牺牲层10于所述沟道孔24的底部。

可选的，所述第二牺牲层10的材料为单晶硅。

具体来说，当所述衬底20的材料为硅时，可以采用外延生长的方式与所述沟道孔24底部生长单晶硅等材料，形成所述第二牺牲层10。外延生长的方式可以避免所述第二牺牲层10仅形成于所述沟道孔24底部暴露的所述衬底20表面，避免在其他器件结构表面形成所述第二牺牲层10。

在一实施例中，所述沟道孔24的数量为多个；填充第二牺牲层10于所述沟道孔24的底部的具体步骤包括：

于每一所述沟道孔24的底部形成一所述第二牺牲层10，使得任意两个所述第二牺牲层10的顶面之间的高度差均小于或者等于预设值。

可选的，所述预设值为0nm～5nm。

具体来说，当所述沟道孔24的数量为多个时，多个所述沟道孔24的深度差异较大，例如存在两个所述沟道孔24底面之间的高度差大于或者等于10nm。当采用外延生长工艺于每一个所述沟道孔24，由于外延生长工艺本身的特点，即外延材料自所述沟道孔24底部的四周开始生长、当生长的所述外延材料的厚度达到一预设厚度时(例如达到所述沟道孔内径的一半时)会直接封闭外延材料的顶部开口，从而使得任意两个所述第二牺牲层10的顶面之间的高度差异均小于任意两个所述沟道孔24的底面之间的高度差异。通过调整外延生长所述第二牺牲层10时的工艺参数，达到调整所述第二牺牲层10高度的效果，从而能够调整任意两个所述第二牺牲层10的顶面之间的高度差。

本具体实施方式将多个所述沟道孔24深度的均匀性问题转化为多个所述第二牺牲层10高度的均匀性问题。多个所述第二牺牲层10的高度均匀性仅取决于形成所述第二牺牲层10的工艺参数，与多个所述沟道孔24的深度均匀性无关，从而降低了沟道孔刻蚀工艺中的深度均匀性要求，降低了三维存储器制造工艺的复杂度。所述第二牺牲层10的顶面位于所述衬底20的顶面之上且位于所述第一牺牲层21的顶面之下，一方面，可以将所述沟道孔24底部形貌较差的部分通过填充所述第二牺牲层10来截断，避免在所述沟道孔24底部形貌较差的部分形成存储结构，相当于增大了B/T(bottom/top，底部特征尺寸/顶部特征尺寸)比，增大了工艺窗口；另一方面，将后续于所述沟道孔24中形成的存储结构限定在所述衬底20上方，避免所述衬底20的剥离对所述存储结构造成损伤。

步骤S14，形成存储结构25于所述沟道孔24内的所述第二牺牲层10之上，如图2D和图2E所示。

可选的，形成存储结构25于所述沟道孔24内的所述第二牺牲层10之上的具体步骤包括：

于所述沟道孔24内、沿所述沟道孔24的径向方向依次形成阻挡层251、电荷捕获层252、隧穿层253和沟道层254。

具体来说，在形成所述第二牺牲层10之后，沉积氧化物材料于所述沟道孔24侧壁和所述第二牺牲层10的顶面，形成所述阻挡层251。接着，沉积氮化物材料于所述阻挡层251表面，形成所述电荷捕获层252。沉积氧化物材料于所述电荷捕获层252表面，形成所述隧穿层253。然后，沉积多晶硅材料于所述隧穿层253表面，形成所述沟道层254，如图2D和图2E所示。之后，沉积氧化物材料于所述沟道孔24内，形成填充满所述沟道孔24、并覆盖所述沟道层254表面的填充层。最后，于所述沟道孔24的顶部形成与所述沟道层254接触的沟道插塞26(其材料可以为多晶硅)、以及覆盖所述堆叠层23的顶面和所述沟道插塞26的顶面的盖层27(其材料可以为氧化物)，如图2F所示。

为了便于后续选择性去除所述第二牺牲层10，可选的，所述第二牺牲层10与所述阻挡层251之间的刻蚀选择比、以及所述第二牺牲层10与所述第一牺牲层21之间的刻蚀选择比均大于3。

步骤S15，去除所述衬底20和所述第二牺牲层10，暴露部分所述存储结构25，如图2M所示。

可选的，去除所述衬底20和所述第二牺牲层10之前，还包括如下步骤：

形成贯穿所述堆叠层23和所述第一牺牲层21、并延伸至所述衬底20内部的虚拟沟道孔；

形成虚拟沟道孔结构28于所述虚拟沟道孔内，所述虚拟存储结构28中的第一空气隙29位于所述第一牺牲层21上方，如图2G所示。

具体来说，可以采用干法刻蚀工艺形成贯穿所述堆叠层23和所述第一牺牲层21、并延伸至所述衬底20内部的所述虚拟沟道孔。所述虚拟沟道结构包括覆盖于所述虚拟沟道孔内壁的第一虚拟沟道层281和覆盖于所述第一虚拟沟道层281表面并填充满所述虚拟沟道孔的所述第二虚拟沟道层282。所述第一虚拟沟道层281和所述第二虚拟沟道层282的材料可以均为氧化物材料。所述虚拟沟道结构用于支撑所述堆叠层23，避免后续在进行金属置换的过程中出现坍塌。所述虚拟沟道结构28中的第一空气隙29位于所述第一牺牲层21上方，避免后续在去除所述第一牺牲层21的过程中对所述虚拟沟道结构造成损伤。

可选的，所述堆叠层23包括沿垂直于所述衬底20的顶面的方向交替堆叠的层间绝缘层232和第三牺牲层231；去除所述衬底20和所述第二牺牲层10之前，还包括如下步骤：

形成至少贯穿所述堆叠层23和所述第一牺牲层21的栅线隔槽30，如图2H所示；

沿所述栅线隔槽30去除所述第三牺牲层231，于相邻两层所述层间绝缘层232之间形成空隙区域33，如图2I所示；

填充导电材料于所述空隙区域33，形成栅极层233，如图2J所示。

具体来说，可以采用干法刻蚀工艺形成贯穿所述堆叠层23和所述第一牺牲层21、并延伸至所述衬底20内部的所述栅线隔槽30，如图2H所示。之后进行如下所示的金属置换步骤：去除所述堆叠层23中的所述第三牺牲层231，于相邻两层所述层间绝缘层232之间形成空隙区域33；填充钨等导电材料于所述空隙区域33，形成栅极层233，如图2J所示。沿垂直于所述衬底20的顶面方向交替叠置的所述栅极层233和所述层间绝缘层232形成堆叠结构40。

可选的，形成栅极层233之后，还包括如下步骤：

形成填充满所述栅线隔槽30的栅线隔槽填充层31，如图2K所示。

具体来说，首先，沿所述栅线隔槽30回刻蚀部分所述栅极层233，于所述栅极层233的端部形成于所述栅极隔槽30连通的开口，以充分隔断相邻的两层所述栅极层233。接着，形成填充满所述开口、并覆盖所述栅极隔槽30侧壁的第一子绝缘层311。然后，形成覆盖于所述第一子绝缘层311表面、并填充满所述栅极隔槽30的第二子绝缘层312，如图2K所示。所述第一子绝缘层311和所述第二子绝缘层312共同形成所述栅线隔槽填充层31。其中，所述第一子绝缘层311和所述第二子绝缘层312的材料可以均为氧化物材料。所述栅线隔槽填充层31一方面，用于避免相邻所述栅极层233之间的漏电、以及后续工艺导致的漏电；另一方面，用于平衡所述三维存储器内部的应力，降低所述三维存储器发生翘曲的概率。

可选的，去除所述衬底20和所述第二牺牲层10的具体步骤包括：

以所述第一牺牲层21为研磨截止层、采用化学机械研磨工艺去除所述衬底20和部分的所述第二牺牲层10，如图2L所示。

可选的，以所述第一牺牲层21为研磨截止层、采用化学机械研磨工艺去除所述衬底20和部分的所述第二牺牲层10之后，还包括如下步骤：

采用湿法刻蚀工艺去除剩余的所述第二牺牲层10，如图2M所示。

步骤S16，去除部分所述存储结构25和部分的所述第一牺牲层21，残留的所述第一牺牲层21形成隔离层22，如图2N所示。

可选的，去除部分所述存储结构25和部分的所述第一牺牲层21的具体步骤包括：

去除暴露的所述存储结构25中的所述阻挡层251、所述电荷捕获层252和所述隧穿层253、并同时去除部分的所述第一牺牲层21，暴露所述沟道层254，残留的所述第一牺牲层21形成隔离层22。

具体来说，通过采用合适的刻蚀剂，通过一步刻蚀工艺去除所述第一牺牲层21、以及暴露的所述存储结构25中的所述阻挡层251、所述电荷捕获层252和所述隧穿层253，从而使得所述存储结构25底部的所述沟道层254暴露。由于在沿平行于所述沟道孔24的轴线方向(即所述沟道孔24的底部指向所述沟道孔24的顶部的方向)上，没有刻蚀截止层，仅在沿所述沟道孔24的径向方向上有刻蚀截止层(即所述沟道层254)，因此，需要精确控制刻蚀参数，使得在充分去除所述第一牺牲层21的同时，不对所述隔离层22造成损伤。

步骤S17，形成覆盖所述隔离层22、并与所述存储结构25电连接的半导体层32，如图2P所示。

可选的，形成覆盖所述隔离层22、并与所述存储结构25电连接的半导体层32的具体步骤包括：

注入掺杂离子至暴露的所述沟道层254，如图2O所示；

沉积多晶硅于所述隔离层22表面和注入所述掺杂离子之后的所述沟道层254表面，形成所述半导体层32。

具体来说，注入掺杂离子至暴露的所述沟道层254，用于降低GIDL(Gate InducedDrain Leakage，栅致漏极漏电)现象。之后，沉积多晶硅于所述隔离层22表面和注入所述掺杂离子之后的所述沟道层254表面，经退火处理后形成所述半导体层32。所述半导体层32用于将所述存储结构25的电连接触点引出。

在形成所述半导体层32之后，还可以沉积绝缘材料，形成覆盖所述半导体层32的盖层，以避免后续工艺对所述半导体层32造成损伤。其中，所述盖层的材料可以为氧化物材料，例如二氧化硅。

不仅如此，本具体实施方式还提供了一种三维存储器。附图3是本发明具体实施方式中三维存储器的结构示意图。本具体实施方式提供的所述三维存储器可以采用如图1、图2A-图2P所示的三维存储器的形成方法形成。如图2A-图2P、以及图3所示，所述三维存储器，包括：

半导体层32；

隔离层22，位于所述半导体层32的上方；

堆叠结构40，位于所述隔离层22的上方，所述堆叠结构40中包括贯穿所述堆叠结构40的存储结构25，所述存储结构25由外到内包括阻挡层251、电荷捕获层252、隧穿层253和沟道层254，所述沟道层254延伸至所述半导体层32内部，且所述阻挡层251的底面、所述电荷捕获层252的底面和所述隧穿层253的底面均与所述隔离层22的底面平齐。

可选的，所述三维存储器还包括：

虚拟沟道结构28，贯穿所述堆叠结构40和所述隔离层22，且所述虚拟沟道结构28的底面与所述隔离层22的底面平齐。

可选的，所述虚拟沟道结构中还包括：

第一空气隙29，所述第一空气隙29的底面位于所述隔离层22的顶面之下、且所述第一空气隙29的顶面位于所述堆叠结构40的顶面之下。

可选的，所述三维存储器还包括：

栅线隔槽填充层31，贯穿所述堆叠结构40和所述隔离层22，且所述栅线隔槽填充层31的底面与所述隔离层22的底面平齐。

可选的，所述栅线隔槽填充层31还包括：

第二空气隙33，所述第二空气隙33的底面位于所述隔离层22的顶面之下、且所述第二空气隙33的顶面位于所述堆叠结构40的顶面之下。

本具体实施方式提供的三维存储器及其形成方法，在衬底和堆叠层之间仅形成一层第一牺牲层，简化了三维存储器的制程工艺，降低了三维存储器的制造成本。通过在形成存储结构之前，在沟道孔的底部形成第二牺牲层，通过第二牺牲层调整所述存储结构的深度，提高了存储结构深度的均匀性，同时降低了沟道孔刻蚀深度均匀性的要求，简化了工艺步骤，降低了三维存储器的形成成本。本发明通过第二牺牲层隔离了衬底和存储结构，避免晶圆背面处理工艺对所述存储结构底部的损伤，从而改善了三维存储器的性能。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种三维存储器的形成方法，其特征在于，包括如下步骤：

提供衬底；

形成位于所述衬底上方的第一牺牲层、位于所述第一牺牲层上方的堆叠层、以及至少贯穿所述堆叠层和所述第一牺牲层的沟道孔；

形成第二牺牲层于所述沟道孔的底部，使得所述第二牺牲层的顶面位于所述衬底的顶面之上且位于所述第一牺牲层的顶面之下、所述第二牺牲层的底面位于所述衬底的顶面之下；

形成存储结构于所述沟道孔内的所述第二牺牲层之上；

去除所述衬底和所述第二牺牲层，暴露部分所述存储结构；

去除部分所述存储结构和部分的所述第一牺牲层，残留的所述第一牺牲层形成隔离层；

形成覆盖所述隔离层、并与所述存储结构电连接的半导体层。

2.根据权利要求1所述的三维存储器的形成方法，其特征在于，形成第二牺牲层于所述沟道孔的底部的具体步骤包括：

外延生长所述第二牺牲层于所述沟道孔的底部。

3.根据权利要求1所述的三维存储器的形成方法，其特征在于，所述第二牺牲层的材料为单晶硅。

4.根据权利要求1所述的三维存储器的形成方法，其特征在于，形成存储结构于所述沟道孔内的所述第二牺牲层之上的具体步骤包括：

于所述沟道孔内、沿所述沟道孔的径向方向依次形成阻挡层、电荷捕获层、隧穿层和沟道层。

5.根据权利要求1所述的三维存储器的形成方法，其特征在于，去除所述衬底和所述第二牺牲层之前，还包括如下步骤：

形成贯穿所述堆叠层和所述第一牺牲层、并延伸至所述衬底内部的虚拟沟道孔；

形成虚拟沟道孔结构于所述虚拟沟道孔内，所述虚拟沟道结构中的第一空气隙位于所述第一牺牲层上方。

6.根据权利要求1所述的三维存储器的形成方法，其特征在于，所述堆叠层包括沿垂直于所述衬底的顶面的方向交替堆叠的层间绝缘层和第三牺牲层；去除所述衬底和所述第二牺牲层之前，还包括如下步骤：

形成至少贯穿所述堆叠层和所述第一牺牲层的栅线隔槽；

沿所述栅线隔槽去除所述第三牺牲层，于相邻两层所述层间绝缘层之间形成空隙区域；

填充导电材料于所述空隙区域，形成栅极层。

7.根据权利要求6所述的三维存储器的形成方法，其特征在于，形成栅极层之后，还包括如下步骤：

形成填充满所述栅线隔槽的栅线隔槽填充层。

8.根据权利要求1所述的三维存储器的形成方法，其特征在于，去除所述衬底和所述第二牺牲层的具体步骤包括：

以所述第一牺牲层为研磨截止层、采用化学机械研磨工艺去除所述衬底和部分的所述第二牺牲层。

9.根据权利要求8所述的三维存储器的形成方法，其特征在于，以所述第一牺牲层为研磨截止层、采用化学机械研磨工艺去除所述衬底和部分的所述第二牺牲层之后，还包括如下步骤：

采用湿法刻蚀工艺去除剩余的所述第二牺牲层。

10.根据权利要求4所述的三维存储器的形成方法，其特征在于，去除部分所述存储结构和部分的所述第一牺牲层的具体步骤包括：

去除暴露的所述存储结构中的所述阻挡层、所述电荷捕获层和所述隧穿层、并同时去除部分的所述第一牺牲层，暴露所述沟道层，残留的所述第一牺牲层形成隔离层。

11.根据权利要求10所述的三维存储器的形成方法，其特征在于，形成覆盖所述隔离层、并与所述存储结构电连接的半导体层的具体步骤包括：

注入掺杂离子至暴露的所述沟道层；

沉积多晶硅于所述隔离层表面和注入所述掺杂离子之后的所述沟道层表面，形成所述半导体层。

12.一种三维存储器，其特征在于，包括：

半导体层；

隔离层，位于所述半导体层的上方；

堆叠结构，位于所述隔离层的上方，所述堆叠结构中包括贯穿所述堆叠结构的存储结构，所述存储结构由外到内包括阻挡层、电荷捕获层、隧穿层和沟道层，所述沟道层延伸至所述半导体层内部，且所述阻挡层的底面、所述电荷捕获层的底面和所述隧穿层的底面均与所述隔离层的底面平齐。

13.根据权利要求12所述的三维存储器，其特征在于，还包括：

虚拟沟道结构，贯穿所述堆叠结构和所述隔离层，且所述虚拟沟道结构的底面与所述隔离层的底面平齐。

14.根据权利要求13所述的三维存储器，其特征在于，所述虚拟沟道结构中还包括：

第一空气隙，所述第一空气隙的底面位于所述隔离层的顶面之下、且所述第一空气隙的顶面位于所述堆叠结构的顶面之下。

15.根据权利要求12所述的三维存储器，其特征在于，还包括：

栅线隔槽填充层，贯穿所述堆叠结构和所述隔离层，且所述栅线隔槽填充层的底面与所述隔离层的底面平齐。

16.根据权利要求15所述的三维存储器，其特征在于，所述栅线隔槽填充层还包括：

第二空气隙，所述第二空气隙的底面位于所述隔离层的顶面之下、且所述第二空气隙的顶面位于所述堆叠结构的顶面之下。

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