CN114400230A - 存储器的制备方法及存储器 - Google Patents

Abstract

本申请实施例公开了一种存储器的制备方法及存储器，所述存储器的制备方法包括：在衬底上形成堆叠结构；形成贯穿所述堆叠结构，且延伸至所述衬底内的多个沟道孔；其中，所述多个沟道孔中至少两个所述沟道孔的深度不同；在所述多个沟道孔内形成外延层；其中，所述多个沟道孔中所述外延层顶表面基本平齐。

Description

存储器的制备方法及存储器

技术领域

本申请涉及半导体技术领域，具体地，涉及存储器的制备方法及存储器。

背景技术

随着3D NAND技术的不断发展，三维存储器可以垂直堆叠的层数越来越多，从24层、32层、64层到超过100层的高阶堆叠结构，可以大幅度提高存储的密度并降低单位存储单元的价格。

在3D NAND工艺中，沟道孔决定了电荷存储层的形成及其存储性能，是最关键的一道工艺。但是随着堆叠层数的增加，对沟道孔的工艺控制越来越难。沟道孔的深度一致性差，对3D NAND存储器的架构具有极其负面的影响，因此，控制沟道孔的深度一致性具有重要意义。

发明内容

根据本申请的一个方面，提供了一种存储器的制备方法，包括：

在衬底上形成堆叠结构；

形成贯穿所述堆叠结构，且延伸至所述衬底内的多个沟道孔；其中，所述多个沟道孔中至少两个所述沟道孔的深度不同；

在所述多个沟道孔内形成外延层；其中，所述多个沟道孔中所述外延层顶表面基本平齐。

在一些实施例中，每个所述沟道孔包括位于所述衬底内的第一孔段和位于所述堆叠结构内的第二孔段；所述外延层包括第一外延层和第二外延层，所述第一外延层和所述第二外延层为一体结构；

所述在所述多个沟道孔内形成外延层；其中，多个所述沟道孔中所述外延层的顶表面基本平齐，包括：

通过外延生长工艺，在每个所述第一孔段内形成第一外延层；其中，位于不同所述第一孔段内的所述第一外延层相对靠近所述堆叠结构的表面基本平齐；

在每个所述第二孔段内，通过所述外延生长工艺，在所述第一外延层上形成高度基本相同的第二外延层，以使所述多个沟道孔中所述第二外延层的顶表面基本平齐。

在一些实施例中，所述在衬底上形成堆叠结构，包括：在衬底上依次形成牺牲层和伪栅极堆叠结构；其中，所述伪栅极堆叠结构包括交替层叠的绝缘层和伪栅极层；

所述制备方法还包括：

形成覆盖所述沟道孔侧壁和所述外延层的电荷存储结构；其中，所述电荷存储结包括沿所述沟道孔径向依次排布的电荷存储层和沟道层；所述外延层的顶表面位于所述牺牲层对应的孔段中，以使所述电荷存储结构的底部位于所述牺牲层对应的孔段中；

去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部；

去除所述电荷存储结构底部的所述电荷存储层，使剩余的所述电荷存储层的底表面基本平齐于所述堆叠结构的底表面，并暴露所述沟道层；

形成覆盖暴露出的所述沟道层的半导体层。

在一些实施例中，所述牺牲层包括层叠的第一牺牲层和第二牺牲层，其中，所述第一牺牲层位于所述衬底和所述第二牺牲层之间，所述第二牺牲层为去除所述第一牺牲层时的刻蚀停止层；

所述在多个所述沟道孔内形成外延层，包括：通过外延生长工艺形成所述外延层；其中，所述外延层的顶表面位于所述第一牺牲层对应的孔段中，以使所述电荷存储结构的底部位于所述第一牺牲层对应的孔段中。

在一些实施例中，所述第一牺牲层的材质包括硅氧化物和/或硅氧氮化物；和/或，

所述第二牺牲层的材质包括金属、硅氮化物、硅氮氧化物、多晶硅或掺杂多晶硅中的至少一种。

在一些实施例中，所述制备方法还包括：

在形成覆盖暴露出的所述沟道层的半导体层之前，去除所述外延层。

在一些实施例中，所述制备方法还包括：

在形成所述伪栅极堆叠结构之前，形成贯穿所述牺牲层的通孔；

填充所述通孔以形成第一阻挡层；

在形成所述电荷存储结构之后，形成贯穿所述伪栅极堆叠结构且延伸至所述第一阻挡层内的伪沟道结构；

所述去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部，包括：去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部和所述第一阻挡层；

所述形成覆盖暴露出的所述沟道层的半导体层，包括：形成覆盖暴露出的所述沟道层和所述第一阻挡层的半导体层。

在一些实施例中，所述制备方法还包括：

在形成所述伪栅极堆叠结构之前，形成贯穿所述牺牲层的沟槽；其中，所述沟槽的位置不同于所述通孔的位置；

填充所述沟槽以形成第二阻挡层；

在形成所述电荷存储结构之后，形成贯穿所述伪栅极堆叠结构且延伸至所述第二阻挡层内的栅极隔槽；

通过所述栅极隔槽将所述伪栅极层替换为栅极层，得到栅极堆叠结构；

在所述栅极隔槽内形成阵列共源极。

在一些实施例中，所述制备方法还包括：

形成覆盖所述牺牲层和所述第一阻挡层的第三阻挡层；其中，所述第三阻挡层位于所述牺牲层和所述伪栅极堆叠结构之间；

所述形成贯穿所述伪栅极堆叠结构且延伸至所述通孔中的所述第一阻挡层内的伪沟道结构，包括：形成贯穿所述伪栅极堆叠结构和所述第三阻挡层，且延伸至所述第一阻挡层中的伪沟道结构；

所述去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部和所述第一阻挡层，包括：去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部、所述第一阻挡层和所述第三阻挡层；

所述形成覆盖暴露出的所述沟道层和所述第一阻挡层的半导体层，包括：形成覆盖暴露出的所述沟道层、所述第一阻挡层和所述第三阻挡层的半导体层。

在一些实施例中，所述第三阻挡层包括多晶硅、掺杂多晶硅或金属中的至少一种。

根据本申请的另一个方面，提供了一种存储器，包括：

半导体层、位于所述半导体层上的栅极堆叠结构，所述栅极堆叠结构包括交替叠设的绝缘层和栅极层；以及，

多个存储柱，贯设于所述栅极堆叠结构中；其中，多个所述存储柱延伸至所述半导体层中的底面基本平齐。

在一些实施例中，所述存储器还包括：

第一阻挡层和第二阻挡层，均设于所述半导体层中，且所述第一阻挡层和所述第二阻挡层的位置不同；

伪沟道结构，贯设于所述栅极堆叠结构中且伸入至所述第一阻挡层内；以及，

阵列共源极，贯设于所述栅极堆叠结构中且伸入至所述第二阻挡层内。

在一些实施例中，所述存储柱包括沿其径向依次排布的电荷存储层和沟道层，所述存储器还包括：

第三阻挡层，位于所述半导体层和所述栅极堆叠结构之间，所述电荷存储层贯穿所述第三阻挡层延伸至所述半导体层的顶表面；所述沟道层贯穿所述第三阻挡层伸入至所述半导体层中。

本申请实施例提供的存储器的制备方法中，当多个沟道孔的深度不一致时，通过控制外延层生长过程中的工艺参数，在不同深度的沟道孔中生长高度不相同的外延层，使得多个沟道孔中外延层的顶表面基本平齐，进而在沟道孔的内壁和外延层上形成电荷存储结构后，不同深度的沟道孔中电荷存储结构的高度能够基本相同，使得存储器中不同沟道孔对应的存储单元具有基本一致的电学参数，保证存储器的电学性能和存储性能的均一性。此外，通过外延生长层的顶表面的位置控制沟道孔内电荷存储结构的高度，使得沟道孔深度对电荷存储结构高度的影响减小，从而能够适当放宽对沟道孔深度一致性的要求，扩大形成沟道孔的工艺窗口。

附图说明

图1为本申请实施例提供的采用低温刻蚀工艺得到的沟道孔的剖面示意图；

图2为本申请实施例提供的一种存储器的制备方法的流程示意图；

图3a至3h为采用本申请实施例提供的一种存储器的制备方法得到的存储器的剖面示意图；

图4为本申请实施例提供的又一种存储器的制备方法的流程示意图；

图5为本申请实施例提供的存储器的局部结构的俯视图；

图6a至6p为采用本申请实施例提供的又一种存储器的制备方法得到的存储器的剖面示意图；

图7a至7t为采用本申请实施例提供的又一种存储器的制备方法得到的存储器的剖面示意图。

附图标记说明：

100：衬底，200：牺牲层，201：第一牺牲层，202：第二牺牲层，300：伪栅极堆叠结构，301：绝缘层，3011：第一绝缘层，302：伪栅极层，303：第一介质层；304：第二介质层，300’：栅极堆叠结构，302’：栅极层；

400：沟道孔，410：外延层，420：电荷存结构，421：电荷存储层，4211：阻挡层，4212：电荷捕获层，4213：隧穿层，422：沟道层；

500：通孔，510：第一阻挡层，530：伪沟道结构，600：沟槽，610：第二阻挡层，620：栅极隔槽，630：阵列共源极，631：第三介质层；632：导电层；

700：接触插塞，800：半导体层，810：接触孔，820：第四介质层；821：第一开口，830：互连层，900：第三阻挡层，910：第一氧化层，920：第二氧化层。

具体实施方式

以下结合说明书附图及具体实施例对本申请的技术方案做进一步的详细阐述。

在本申请的描述中，需要理解的是，术语“长度”、“宽度”、“深度”、“上”、“下”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在3D NAND存储器的制备工艺中，随着堆叠结构的堆叠层数增加，采用常温(20至80℃)等离子干法刻蚀深孔的工艺难度越来越大，刻蚀时间越来越长。采用低温刻蚀工艺对深孔刻蚀的控制具有极大的优势。低温刻蚀工艺是指低温(＜-30℃)等离子干法刻蚀工艺。低温深孔刻蚀具有更快的刻蚀速度、更高的底部关键尺寸(CD)与顶部关键尺寸比。但其缺点是对氮化硅、氧化硅和硅衬底的刻蚀选择比较低，导致形成的沟道孔深度不一致。

这里可参见图1，图1为采用低温刻蚀工艺得到的沟道孔的剖面示意图。如图1所示，沟道孔位于衬底内的孔段深度较大，且沟道孔的底部位置有高有低，一致性较差。深度不一致的沟道孔会导致形成于沟道孔中的电荷存储结构高度不一致，对存储器的存储性能具有极其负面的影响。

基于此，本申请实施例提供了一种存储器的制备方法。如图2所示，该制备方法包括以下步骤：

S100：在衬底上形成堆叠结构；

S200：形成贯穿堆叠结构，且延伸至衬底内的多个沟道孔；其中，多个沟道孔中至少两个沟道孔的深度不同；

S300：在多个沟道孔内形成外延层；其中，多个沟道孔中外延层顶表面基本平齐。

本申请实施例中，当多个沟道孔的深度不一致时，通过控制外延层生长过程中的工艺参数，在不同深度的沟道孔中生长高度不相同的外延层，使得多个沟道孔中外延层的顶表面基本平齐，进而在沟道孔的内壁和外延层上形成电荷存储结构后，不同深度的沟道孔中电荷存储结构的高度能够基本相同，使得存储器中不同沟道孔对应的存储单元具有基本一致的电学参数，保证存储器的电学性能和存储性能的均一性。此外，通过外延生长层的顶表面的位置控制沟道孔内电荷存储结构的高度，使得沟道孔深度对电荷存储结构的高度的影响减小，从而能够适当放宽对沟道孔深度一致性的要求，扩大形成沟道孔的工艺窗口。下面结合图3a至3h所对应的存储器在制备过程中的剖面示意图，对本申请实施例提供的一种存储器的制备方法进行详细说明。

请参考图3a，在衬底100上形成堆叠结构。衬底100可以为硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底等半导体衬底。在本实施例中，衬底100为硅衬底。

堆叠结构可包括伪栅极堆叠结构300，伪栅极堆叠结构300包括依次交替设置绝缘层301和伪栅极层302。在后续工艺中，可去除伪栅极层302，并用导电的栅极层替伪栅极层302。或者，在一些实施例中，堆叠结构可包括栅极堆叠结构，栅极堆叠结构依次交替设置的绝缘层301和栅极层。

如图3a所示，本公开实施例以堆叠结构包括伪栅极堆叠结构300，伪栅极堆叠结构300包括交替层叠的绝缘层301和伪栅极层302为例进行说明。

请参考图3b，形成贯穿堆叠结构，且延伸至衬底100内的多个沟道孔400；其中，多个沟道孔400中至少两个沟道孔400的深度不同。

可以采用常温等离子体干法刻蚀工艺、低温等离子体干法刻蚀工艺等在堆叠结构中形成沟道孔400。在本实施例中，可采用低温等离子体干法刻蚀工艺形成沟道孔400。

请参考图3c，在多个沟道孔400内形成外延层410；其中，多个沟道孔400中外延层410顶表面基本平齐。这里，外延层400的顶表面指外延层400相对远离衬底的表面。在一些实施例中，每个沟道孔400包括位于衬底内的第一孔段和位于堆叠结构内的第二孔段，外延层410包括第一外延层和第二外延层，在多个沟道孔400内形成外延层410的步骤，包括：

通过外延生长工艺，在每个第一孔段内形成第一外延层；其中，位于不同第一孔段内的第一外延层相对靠近堆叠结构的表面基本平齐；

在每个第二孔段内，通过外延生长工艺，在第一外延层上形成高度基本相同的第二外延层，以使多个沟道孔中第二外延层的顶表面基本平齐。

这里，第一外延层和第二外延层可为一体结构。第二外延层的顶表面为第二外延层相对远离衬底100的表面。

外延层410的沟道填充效果依赖于外延生长过程中工艺参数的设定。在一些实施例中，通过控制外延生长的工艺参数，使得第一孔段的孔段顶部外延生长材料的生长速度比孔段内其他位置的生长速度快，从而使孔段顶部侧壁上的外延生长材料提前于孔段内的其他位置填充满孔段顶部的孔截面，也即使第一孔段提前封口。示例性地，外延生长的工艺参数包括但不限于温度、气体流量、气体压力或气体成分中的至少一种。

可以理解是，尽管不同第一孔段的深度不完全一致，但其孔径基本一致。因此，通过使不同第一孔段都实现提前封口，从而使得不同的第一孔段内第一外延层相对靠近堆叠结构的表面基本平齐。

在获得的第一外延层相对远离衬底的表面平齐时，接着在第一外延层上形成高度基本一致的第二外延层，从而使不同沟道孔400内外延层410的顶表面基本平齐。这里，在第一外延层上设置第二外延层，是为了使外延层410伸入至堆叠结构对应的孔段中，实现其对应的存储功能。

需要说明的是，第一外延层和第二外延层可以分两个工艺步骤完成，即在第一工艺步骤中形成第一外延层，在第二工艺步骤中形成第二外延层。

在一些实施例中，第一外延层和第二外延层可在同一工艺步骤中完成，即在同一工艺步骤中完成第一外延层后，紧接着继续生长第二外延层。

可以理解的是，第二外延层也可以是在形成第一外延层的同时形成的。当沟道孔400中第一孔段内孔段顶部侧壁上外延生长材料沿孔段的径向生长形成第一外延层时，在已经生长的外延生长材料上沿孔段的轴向也会生长外延生长材料，而形成第二外延层。也即，第一外延层和第二外延层的形成过程存在时间上的重叠。

在一些实施例中，如图3c所示，部分第一外延层中存在空洞。可以理解的是，本申请利用第一孔段的孔段顶部被提前封口而使第一外延层相对靠近堆叠结构的表面基本平齐。那么，在一些较深的第一孔段中，当第一孔段顶部封口时，第一孔段内部可能还未被填充满，导致第一外延层内可能残留有空洞。这些空洞会导致外延层410在导通衬底100和沟道层时阻抗较大，影响存储器的电学性能和存储性能。

鉴于此，本申请提出了进一步的优化方案。在一些实施例中，如图4所示，步骤S100包括：S110：在衬底上依次形成牺牲层和伪栅极堆叠结构；其中，伪栅极堆叠结构包括交替层叠的绝缘层和伪栅极层；

存储器的制备方法还包括：

S400：形成覆盖沟道孔侧壁和外延层的电荷存储结构；其中，电荷存储结包括沿沟道孔径向依次排布的电荷存储层和沟道层；外延层的顶表面位于牺牲层对应的孔段中，以使电荷存储结构的底部位于牺牲层对应的孔段中；

S500：去除衬底和牺牲层，暴露电荷存储结构的底部；

S600：去除电荷存储结构底部的电荷存储层，使剩余的电荷存储层的底表面基本平齐于所述堆叠结构的底表面，并暴露所述沟道层；

S700：形成覆盖暴露出的沟道层表面的半导体层。

参见图3a，堆叠结构还包括牺牲层200，牺牲层200位于衬底100和伪栅极堆叠结构300之间。伪栅极堆叠结构300最靠近牺牲层200的一层为绝缘层301，定义该绝缘层301为第一绝缘层3011。

示例性地，绝缘层301的材质可包括氧化硅。伪栅极层302的材质可包括氮化硅。示例性地，可采用物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)或原子层沉积工艺(ALD)形成绝缘层301和伪栅极层302。

在一些实施例中，牺牲层200包括层叠的第一牺牲层201和第二牺牲层202，其中，第一牺牲层201位于衬底100和第二牺牲层202之间，第二牺牲层202为去除第一牺牲层201时的刻蚀停止层。

示例地，第一牺牲层201的材质可包括硅氧化物和/或硅氧氮化物。第二牺牲层202的材质可包括金属、硅氮化物、硅氮氧化物、多晶硅或掺杂多晶硅中的至少一种，金属可包括钨、铜、铝或钴。

第二牺牲层202为去除第一牺牲层201时的刻蚀停止层，以在去除第一牺牲层200时保护第一绝缘层3011，提高第一绝缘层3011的厚度均匀性。

参见图3d，形成覆盖沟道孔400侧壁和外延层410的电荷存储结构420，具体的，电荷存储结构420包括沿沟道孔400径向依次排布的电荷存储层421和沟道层422，电荷存储层421可以包括沿沟道孔400径向依次排布的阻挡层4211、电荷捕获层4212和隧穿层4213，其中隧穿层4213位于电荷捕获层4212和沟道层422之间。示例性地，阻挡层4211的材质可包括氧化硅，电荷捕获层4212的材质可包括氮化硅，隧穿层4213的材质可包括氧化硅，由此形成具有ONO(氧化硅-氮化硅-氧化硅)结构的电荷存储层421。示例性地，沟道层422的材质可包括多晶硅。

在一些实施例中，沿沟道孔400的径向，沟道孔400内还形成有填充层423。沿沟道孔400的径向，沟道层422位于电荷存储层421和填充层423之间。示例性地，填充层423的材料可包括氧化硅。

进一步地，图3d中，外延层410的顶表面位于牺牲层200对应的孔段中，而使得电荷存储结构420的底部位于牺牲层200对应的孔段中。如此，在去除牺牲层后，才能暴露出电荷存储结构420的底部。当牺牲层200包括层叠的第一牺牲层201和第二牺牲层202时，外延层410的顶表面位于第一牺牲层201对应的孔段中，而使得电荷存储结构420的底部位于第一牺牲层201对应的孔段中。

接下来，去除衬底100，暴露出牺牲层200。示例性地，可以采用等离子体干法刻蚀工艺、气体反应干法刻蚀工艺(GAS Etch)、湿法刻蚀工艺和化学机械抛光(CMP)去除衬底100。

在本实施例中，参加图3d和图3e，牺牲层200包括第一牺牲层201和第二牺牲层202，当去除衬底100后，暴露出了第一牺牲层201。这里，采用化学机械抛光去除衬底100，并同时去除位于衬底100中的部分外延层410。此时，位于第一牺牲层201中的部分外延层410被保留。接下来，去除牺牲层200，暴露出电荷存储结构420的底部和剩余的外延层410。示例性地，可以采用等离子体干法刻蚀工艺、气体反应干法刻蚀工艺或湿法刻蚀工艺去除牺牲层200。

如上所述，电荷存储结构420的底部位于第一牺牲层201对应的孔段中，因此，去除第一牺牲层201即可暴露出电荷存储结构420的底部。第二牺牲层202可去除，也可保留。

在本实施例中，参见图3f，采用等离子体干法刻蚀工艺去除第一牺牲层201，暴露出电荷存储结构420的底部、剩余的外延层410、以及第二牺牲层202。这里，第二牺牲层202为去除第一牺牲层201时的刻蚀停止层，以在去除第一牺牲层201时保护第一绝缘层3011，提高第一绝缘层3011的厚度均匀性。

对于去除第二牺牲层202的方式，本申请不做限制。在本实施例中，第二牺牲层202的材质包括硅氮化物或硅氮氧化物，由于电荷存储层421具有ONO(氧化硅-氮化硅-氧化硅)结构，电荷存储层421的材质和第二牺牲层202的材质具有较小的刻蚀选择比，因此，可以在去除电荷存储结构420底部的电荷存储层421时，同步去除第二牺牲层202。

示例性地，可以采用等离子体干法刻蚀工艺、气体反应干法刻蚀工艺或湿法刻蚀工艺去除电荷存储结构420底部的电荷存储层421，暴露出沟道层422。

在本实施例中，参见图3d和3g，采用等离子体干法刻蚀工艺去除电荷存储结构420底部的电荷存储层421和第二牺牲层202，暴露出沟道层422的侧壁和第一绝缘层3011。

这里，需要说明的是，尽管第一绝缘层3011的材质包括氧化硅，但由于第一绝缘层3011的厚度较厚，当同步去除电荷存储层421和第二牺牲层202时，可能会损失极少部分第一绝缘层3011，但是绝大部分的第一绝缘层3011被保留，因此，不会对存储器的存储性能产生影响。

示例性地，可通过设置第二牺牲层202的厚度，使第二牺牲层202与电荷存储层421基本同时被全部去除。例如，在第二牺牲层202的去除速度和电荷存储层421的去除速度基本相同的情况下，可设置第二牺牲层202的厚度基本等于电荷存储层421的厚度，那么当电荷存储层421被全部去除时，第二牺牲层202同步被全部去除，如此，对第一绝缘层3011的刻蚀极少，绝大部分的第一绝缘层3011被保留。也可设置第二牺牲层202的厚度大于电荷存储层421的厚度，那么当电荷存储层421被去除后，第二牺牲层202被同步去除相同的厚度，接着适当延长去除时间使第二牺牲层202被全部去除，如此，对第一绝缘层3011的刻蚀极少，绝大部分的第一绝缘层3011被保留。

这里，还需要说明的是，等离子体干法刻蚀工艺具有各向异性，因此，沟道层422底面还残留有电荷存储层421，但由于沟道层422的侧壁已经暴露，所以沟道层422底面残留的电荷存储层421并不影响沟道层422和后续形成的半导体层的接触连接。

此外，在一些实施例中，当第二牺牲层202的材质包括金属、多晶硅或掺杂多晶硅时，由于金属、多晶硅或掺杂多晶硅与电荷存储结构420的材质的刻蚀选择比较大，因此，可以分步骤先去除第二牺牲层202，再去除电荷存储结构420底部的电荷存储层421。

进一步参见图3g，在去除电荷存储结构420底部的电荷存储层421，以及第二牺牲层202后，剩余的电荷存储层421的底表面基本平齐于堆叠结构的底表面，从而使不同沟道孔400中电荷存储层421底表面基本平齐。如此，能够使得存储器中不同沟道孔对应的存储单元具有基本一致的电学参数，保证存储器的电学性能和存储性能的均一性。这里，堆叠结构的底表面为去除第二牺牲层202后暴露出的堆叠结构的表面。

参见图3h，在去除第二牺牲层202后暴露出的堆叠结构的表面上形成半导体层800，半导体层800覆盖暴露出的沟道层422。示例性地，半导体层800的材质可包括多晶硅和/或掺杂多晶硅。半导体层800用于形成掺杂阱区，通过共源极接触结构电性连接掺杂阱区和外围电路。

本申请实施例中，通过形成覆盖沟道层底部的半导体层，替代外延层实现与沟道层的电性连接，以提高存储器的电学性能和存储性能。

此外，存储器的制备方法还包括形成伪沟道结构和阵列共源极。在一些实施例中，存储器的制备方法包括形成伪沟道结构，具体地，包括以下步骤：

在形成伪栅极堆叠结构之前，形成贯穿牺牲层的通孔；

填充通孔以形成第一阻挡层；

在形成电荷存储结构之后，形成贯穿伪栅极堆叠结构且延伸至第一阻挡层内的伪沟道结构；

去除衬底和牺牲层，暴露电荷存储结构的底部，包括：去除衬底和牺牲层，暴露电荷存储结构的底部和第一阻挡层；

形成覆盖暴露出的沟道层的半导体层，包括：形成覆盖暴露出的沟道层和第一阻挡层的半导体层。

在一些实施例中，存储器的制备方法包括形成阵列共源极，具体地，包括以下步骤：

在形成伪栅极堆叠结构之前，形成贯穿牺牲层的沟槽；其中，沟槽的位置不同于通孔的位置；

填充沟槽以形成第二阻挡层；

在形成电荷存储结构之后，形成贯穿伪栅极堆叠结构且延伸至第二阻挡层内的栅极隔槽；

通过栅极隔槽将伪栅极层替换为栅极层，得到栅极堆叠结构；

在栅极隔槽内形成阵列共源极。

下面结合图5所示的存储器的俯视图，以及图6a至6o所对应的存储器在制备过程中的剖面示意图，对本申请实施例提供的又一种存储器的制备方法进行详细说明。

这里，图6a至图6o是图5沿Y方向和X方向的剖视图的局部结构图。其中，Z向平行于衬底的厚度方向，X方向和Y方向相互垂直且均垂直于Z向。

参见图6a，在衬底100上形成牺牲层200；其中，牺牲层200包括层叠设置的第一牺牲层201和第二牺牲层202，第一牺牲层201位于衬底100和第二牺牲层202之间，第二牺牲层202为第一牺牲层201的刻蚀停止层。

示例性地，第一牺牲层201的材质可包括硅氧化物和/或硅氧氮化物。第二牺牲层202的材质可包括硅氮化物和/或硅氮氧化物。

参见图6b，形成贯穿第一牺牲层201和第二牺牲层202的通孔500和沟槽600，其中，沟槽600的位置不同于通孔500的位置。

接下来，参见图6c和图6d，填充通孔500形成第一阻挡层510，填充沟槽600形成第二阻挡层610。其中，第一阻挡层510的材质与第一牺牲层201和第二牺牲层202的材质具有较大的刻蚀选择比，以在后续工艺中去除第一牺牲层201和第二牺牲层202时，第一阻挡层510不会被刻蚀或者被刻蚀的程度很小。第二阻挡层610的材质与第一牺牲层201和第二牺牲层202的材质具有较大的刻蚀选择比，以在后续工艺中去除第一牺牲层201和第二牺牲层202时，第二阻挡层610不会被刻蚀或者被刻蚀的程度很小。第一阻挡层510和第二阻挡层610的材质可以相同，也可以不同。

示例性地，第一阻挡层510的材质可包括多晶硅、掺杂多晶硅或金属中的至少一种，金属可包括钨、铜、铝或钴。第二阻挡层610的材质可包括多晶硅、掺杂多晶硅或金属中的至少一种，金属可包括钨、铜、铝或钴。

这里，形成第一阻挡层510的步骤和第二阻挡层610的步骤可以分开进行，也可以同步进行。在一些实施例中，第一阻挡层510和第二阻挡层610的材质不同，因此，分步形成第一阻挡层510和第二阻挡层610。例如，先形成贯穿牺牲层200的通孔500，填充通孔500形成第一阻挡层510后，再形成贯穿牺牲层200的沟槽600，填充沟道形成第二阻挡层610。

本实施例中，第一阻挡层510和第二阻挡层610的材质相同，示例地，第一阻挡层510和第二阻挡层610包括多晶硅。因此，形成第一阻挡层510的步骤和第二阻挡层610的步骤同时进行。参见图6c，形成覆盖牺牲层200，并填充通孔500和沟槽600的阻挡材料层。示例性地，可以采用于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成阻挡材料层。

参见图6d，采用化学机械抛光去除第二牺牲层202表面的阻挡材料层，形成填充通孔500的第一阻挡层510和填充沟槽600的第二阻挡层610。这样同时形成第一阻挡层510和第二阻挡层610，能够简化工艺，缩短制备周期，且节省掩膜版、光刻胶等工艺辅料，节约成本。

参见6e，在牺牲层200上形成伪栅极堆叠结构300，其中，伪栅极堆叠结构300包括交替层叠的绝缘层301和伪栅极层302。接着，形成贯穿伪栅极堆叠结构300和牺牲层200且延伸至衬底100内的多个沟道孔400，多个沟道孔400中，至少两个沟道孔400的深度不同。

参见图6f，在多个沟道孔400内形成外延层410。其中，多个沟道孔400中外延层410顶表面基本平齐。

参见图6g，形成覆盖沟道孔400侧壁和外延层410的电荷存储结构420，其中，电荷存储结构420包括沿沟道孔400径向依次排布的电荷存储层421和沟道层422(参见图3d)；外延层410的顶表面位于牺牲层200对应的孔段中，以使电荷存储结构420的底部位于牺牲层200对应的孔段中。

继续参见图6g，该存储器的制备方法还包括：形成贯穿伪栅极堆叠结构300且延伸至第一阻挡层510内的伪沟道孔。

示例性地，当形成多个伪沟道孔时，不同伪沟道孔可延伸至不同的第一阻挡层510内。

由于第一牺牲层201与伪栅极堆叠结构300中的绝缘层301和伪栅极层302的刻蚀选择比较低，因此，如果直接形成延伸至第一牺牲层201中的多个伪沟道孔，较难控制伪沟道孔的底部位置，导致多个伪沟道孔的深度一致性差。

本申请实施例中，在牺牲层200中形成第一阻挡层510，使伪沟道孔贯穿伪栅极堆叠结构300且延伸至第一阻挡层510内，由于第一阻挡层510与绝缘层301和伪栅极层320具有较高的刻蚀选择比，能增大伪沟道孔位于第一阻挡层510中的底部的刻蚀阻力，利于提高形成的多个伪沟道孔的深度一致性，且降低了形成深度基本一致的伪沟道孔的工艺难度，进而有利于扩大形成伪沟道孔的工艺窗口。此外，在后续去除牺牲层200时，第一阻挡层510能作为刻蚀停止层，保护伪沟道结构530。

需要说明的是，伪沟道孔可以在形成电荷存储结构420之后形成，伪沟道孔也可以与沟道孔400同步形成。

在一些实施例中，伪沟道孔在形成电荷存储结构420之后形成。具体地，该制备方法还包括：在形成电荷存储结构420之后，形成贯穿伪栅极堆叠结构300且延伸至第一阻挡层510内的伪沟道孔。进一步地，填充伪沟道孔形成伪沟道结构530。示例地，伪沟道结构530可包括氧化硅层。

在其他一些实施例中，伪沟道孔与沟道孔400同步形成。具体地，该制备方法还包括：在形成多个沟道孔的同时，形成贯穿伪栅极堆叠结构300且延伸至第一阻挡层510内的伪沟道孔。进而，在沟道孔内形成电荷存储结构420的同时，在伪沟道孔内也形成电荷存储结构。需要说明的是，伪沟道孔内填充的电荷存储结构用于支撑伪栅极堆叠结构300，在后续的工艺中，不会去除伪沟道孔内电荷存储结构底部的电荷存储层，而使伪沟道孔内的沟道层通过第一阻挡层510与半导体层电性连接。

在一些实施例中，衬底100包括阵列区和外围电路区，阵列区包括核心区和台阶区，台阶区位于核心区和外围电路区之间。伪栅极堆叠结构300位于台阶区的部分形成有多级台阶。电荷存储结构420位于核心区，伪沟道结构530位于台阶区。存储器的制备方法还包括：

去除外围电路区的部分伪栅极堆叠结构300，在牺牲层200上保留第一绝缘层3011；

形成覆盖台阶区和外围电路区的第一介质层303；

形成覆盖伪栅极堆叠结构300和第一介质层303的第二介质层304。

示例性地，第一介质层303的材质可包括氮化钛、氧化硅或氧化铝中的至少一种。第二介质层304的可材质包括氧化硅。

接着参见图6g，在形成伪沟道结构530之后，形成贯穿伪栅极堆叠结构300且延伸至第二阻挡层610内的栅极隔槽620。

示例性地，当形成多个栅极隔槽620时，不同栅极隔槽可延伸至不同的第二阻挡层610内。

由于第一牺牲层201与伪栅极堆叠结构300中的绝缘层301和伪栅极层302的刻蚀选择比较低，因此，如果直接形成延伸至第一牺牲层201中的多个栅极隔槽620，较难控制栅极隔槽620的底部位置，导致多个栅极隔槽620的深度一致性差。

本申请实施例中，在牺牲层200中形成第二阻挡层610，使栅极隔槽620贯穿伪栅极堆叠结构300且延伸至第二阻挡层610内，由于第二阻挡层610与绝缘层301和伪栅极层302具有较高的刻蚀选择比，能增大栅极隔槽620位于第二阻挡层610中的底部的刻蚀阻力，利于提高形成的多个栅极隔槽620的深度一致性，且降低了形成深度基本一致的栅极隔槽620的工艺难度，进而有利于扩大形成栅极隔槽620的工艺窗口。

示例性地，可以采用等离子体干法刻蚀工艺、气体反应干法刻蚀工艺、湿法刻蚀工艺等形成栅极隔槽620。

参见图6g和6h，通过栅极隔槽620去除伪栅极层302，并在去除伪栅极层302后形成的间隙内沉积栅极层302’，得到栅极堆叠结构300’。示例性地，栅极层302’的材质可包括金属和/或多晶硅，金属可包括钨。

接着，在栅极隔槽620内形成阵列共源极630。在一些实施例中，形成阵列共源极630的步骤包括：形成覆盖栅极隔槽620侧壁和底面的第三介质层631；在第三介质层631上形成导电层632。

这里，可去除覆盖栅极隔槽620底面的第三介质层631，而保留覆盖栅极隔槽620侧面的第三介质层631，以使导电层632和第二阻挡层610接触连接，从而将堆叠结构中的某些部件与第二阻挡层610电性连接。

示例性地，第三介质层631的材质可包括氧化硅、氮化硅、氮氧化硅或者高介电常数材料中一种或者多种组合。示例性地，高介电常数材料包括介电常数高于氮化硅的介电常数的材料，例如，氧化铝、氧化铪、氧化锆、氧化镁等。导电层632的材质可包括金属(例如钨、铝、铜或钴)和/或多晶硅。在一些实施例中，参见图6i，存储器的制备方法还包括：在外围电路区形成贯穿第二介质层304、第一介质层303和第一绝缘层3011，且延伸至第二牺牲层202中的接触插塞(CT)700。示例性地，接触插塞700的材质可包括金属和/或多晶硅，金属可包括钨、铜、铝或钴。

参见图6j，去除衬底100，暴露出第一牺牲层201。在本实施例中，采用化学机械抛光去除衬底100，以同时去除衬底100中的部分外延层410。

参见图3d和图6k，采用气体干法刻蚀工艺或湿法刻蚀工艺去除第一牺牲层201，以及电荷存储结构420底部的阻挡层4211，暴露出电荷存储结构420底部的电荷捕获层4212、剩余的外延层410、第一阻挡层510、第二阻挡层610以及第二牺牲层202。

可以理解的是，在本实施例中，第一牺牲层201材质包括硅氧化物或硅氧氮化物。而电荷存储层421中的阻挡层4211的材质包括氧化硅。因此，在采用气体干法刻蚀工艺或湿法刻蚀工艺去除第一牺牲层201时可同步去除材质相同的阻挡层4211。

参见图3d和图6l，采用气体干法刻蚀工艺或湿法刻蚀工艺去除电荷存储层421中的电荷捕获层4212和隧穿层4213，以暴露出沟道层422，以及同步去除第二牺牲层202暴露出栅极堆叠结构300’和接触插塞700的底部。具体地，去除第二牺牲层202后暴露出了栅极堆叠结构300’的第一绝缘层3011。

可以理解的是，在本实施例中，第二牺牲层202材质包括硅氮化物和/或硅氮氧化物。而电荷捕获层4212的材质包括氮化硅，隧穿层4213的材质包括氧化硅。由于第二牺牲层202与电荷捕获层4212和隧穿层4213的刻蚀选择比较小，因此，在采用气体干法刻蚀工艺或湿法刻蚀工艺去除电荷捕获层4212和隧穿层4213时可同步去除第二牺牲层202。

此外，还可以理解的是，气体干法刻蚀工艺或湿法刻蚀工艺具有各向同性，因此，能够去除电荷存储结构420底部的全部电荷存储层421，使剩余的外延层410随电荷存储层421的消失而掉落。如此，能暴露更多的沟道层422，提高沟道层422和后续半导体层800的接触面积，以提高其存储性能。

在图6k和图6l所示的工艺步骤中，第一阻挡层510和第二阻挡层610与第一牺牲层200和第二牺牲层200具有较高的刻蚀选择比，因此，第一阻挡层510用于在去除第一牺牲层200和第二牺牲层200时作为刻蚀停止层保护伪沟道结构530，第二阻挡层610用于在去除第一牺牲层200和第二牺牲层200时作为刻蚀停止层保护阵列共源极630。

参见图6m，在暴露出的栅极堆叠结构300’的表面上形成半导体层800，半导体层800覆盖暴露出的沟道层422、第一阻挡层510、第二阻挡层610和接触插塞700的底部。

进一步地，在一些实施例中，存储器的制备方法还包括：

参见图6n，形成贯穿半导体层800的接触孔810，接触孔810暴露出接触插塞700。这里，接触孔810用于形成贯穿硅触点(TSC)。

参见图6o，形成覆盖半导体层800远离栅极堆叠结构300’的表面，以及接触孔810侧壁面的第四介质层820。示例性地，可以先沉积覆盖半导体层800远离栅极堆叠结构300’的表面、以及接触孔810侧壁面和顶壁的第四介质材料层，接着通过刻蚀工艺去除覆盖接触孔810顶壁的部分第四介质材料层，形成如图6o所示的第四介质层820。这里，第四介质层820的材质包括氧化硅。

继续参见图6o，在第四介质层820形成暴露半导体层800的第一开口821。

参见图6p，形成填充第一开口821、且覆盖第四介质层820和接触孔810顶壁的互连层830。示例性地，互连层830的材质可包括金属，例如铝、铜、钨、或钴。

这里，互连层830位于接触孔810内的部分形成了贯穿硅触点，第四介质层位于接触孔810内的部分形成了贯穿硅触点与半导体层800之间的间隙壁(spacer，SPA)。

在一些实施例中，互连层830用于形成接触焊盘，与形成有外围电路的晶圆键合。

本申请实施例提供的存储器的制备方法，在牺牲层中形成第一阻挡层和第二阻挡层，使伪沟道孔贯穿伪栅极堆叠结构且延伸至第一阻挡层内，以及使栅极隔槽贯穿伪栅极堆叠结构延伸至第二阻挡层。由于第一阻挡层、第二阻挡层与绝缘层和伪栅极层具有较高的刻蚀选择比，能增大伪沟道孔位于第一阻挡层中的底部的刻蚀阻力，利于形成深度一致的伪沟道孔，并扩大形成伪沟道孔的工艺窗口，从而获得高度一致的伪沟道结构，以及能增大栅极隔槽位于第二阻挡层中的底部刻蚀阻力，利于形成深度一致的栅极隔槽，并扩大形成栅极隔槽的工艺窗口，从而获得高度一致的阵列共源极。进一步地，第一阻挡层还能够在去除第一牺牲层和第二牺牲层时作为刻蚀停止层保护伪沟道结构，第二阻挡层能够在去除第一牺牲层和第二牺牲层时作为刻蚀停止层保护阵列共源极。

此外，在一些实施例中，存储器的制备方法还包括：

在形成第一阻挡层之后，形成覆盖牺牲层和第一阻挡层的第三阻挡层；其中，第三阻挡层位于牺牲层和伪栅极堆叠结构之间；

形成贯穿伪栅极堆叠结构且延伸至通孔中的第一阻挡层内的伪沟道孔，包括：形成贯穿伪栅极堆叠结构和第三阻挡层，且延伸至第一阻挡层中的伪沟道孔；

去除衬底和牺牲层，暴露电荷存储结构的底部和第一阻挡层，包括：去除衬底和牺牲层，暴露电荷存储结构的底部、第一阻挡层和第三阻挡层；

形成覆盖暴露出的沟道层和第一阻挡层的半导体层，包括：形成覆盖暴露出的沟道层、第一阻挡层和第三阻挡层的半导体层。

第三阻挡层的材质与牺牲层的材质具有较大的刻蚀选择比，并且第三阻挡层的材质与电荷存储层的材质也具有较大的刻蚀选择比，因此，在去除牺牲层和电荷存储层时，第三阻挡层能作为刻蚀停止层保护第一绝缘层，保证第一绝缘层的厚度一致性。

第三阻挡层的材质可以与第一阻挡层、第二阻挡层的材质相同，第三阻挡层的材质也可以与第一阻挡层和第二阻挡层的材质不同。

示例性地，第三阻挡层的材质包括多晶硅、掺杂多晶硅或金属中的至少一种，金属可包括钨、铜、铝或钴。掺杂多晶硅可包括磷掺杂多晶硅。

下面以第三阻挡层为掺杂多晶硅为例，结合图7a至7t所对应的存储器在制备过程中的剖面示意图，对本申请实施例提供的又一种存储器的制备方法进行详细说明。

参见图7a，在衬底100上依次形成牺牲层200。这里，衬底100为硅衬底100，牺牲层200的材质可包括硅氧化物或硅氧氮化物。

参见图7b，形成贯穿牺牲层200的通孔500和沟槽600，暴露出衬底100，其中，沟槽600的位置不同于通孔500的位置。

参见图7c，形成覆盖牺牲层200，并填充通孔500和沟槽600的阻挡材料层。阻挡材料层的材质包括多晶硅。

参见图7d，采用化学机械抛光去除牺牲层200表面的阻挡材料层，形成填充通孔500的第一阻挡层510和填充沟槽600的第二阻挡层610。

参见7e，形成覆盖牺牲层200、第一阻挡层510和第二阻挡层610的第三阻挡层900。第三阻挡层900的材质包括掺杂多晶硅。

参见图7f，在第三阻挡层900上形成伪栅极堆叠结构300；并形成贯穿伪栅极堆叠结构300、第三阻挡层900和牺牲层200且延伸至衬底100内的多个沟道孔400。其中，伪栅极堆叠结构300包括交替层叠的绝缘层301和伪栅极层302。

参见图7g，采用热氧化工艺在沟道孔400显露出的衬底100和第三阻挡层900的侧壁形成第一氧化层910，其中，第三阻挡层900侧壁的第一氧化层910的厚度大于衬底100上的第一氧化层910的厚度。这里，第一氧化层910包括氧化硅。

如上所述，第三阻挡层900的材质包括掺杂多晶硅，而衬底100为硅衬底。那么，在后续工艺中当在衬底100上生长硅外延层时，如果第三阻挡层900的侧壁通过沟道孔400显露，那么第三阻挡层900的侧壁也会沿沟道孔400的径向生长硅外延层，这会导致后续工艺中无法在牺牲层200对应的沟道孔400的孔段内形成电荷存储结构420。因此，本实施例中，在第三阻挡层900的侧壁形成第一氧化层910，以当后续在衬底100上生长硅外延层时，第三阻挡层900的侧壁能够不生长硅外延层。

可以理解的是，当在第三阻挡层900的侧壁形成第一氧化层910时，衬底100上也会生长第一氧化层910。因此，本实施例中，设置第三阻挡层900侧壁的第一氧化层910的厚度大于衬底100上的第一氧化层910的厚度。如此，后续去除衬底100上的第一氧化层910时，虽然会同步去除相同厚度的第三阻挡层900侧壁的第一氧化层910，但第三阻挡层900侧壁的第一氧化层910厚度大于衬底100上的第一氧化层910的部分会被保留，从而当后续衬底100上形成外延层时，第三阻挡层900侧壁形成有第一氧化层910，使第三阻挡层900侧壁不会形成外延层。

此外，还可以理解的是，第三阻挡层900的材质包括掺杂多晶硅，而衬底100为硅衬底，即衬底100的材质为单晶硅，由于掺杂多晶硅的化学势能高于单晶硅，因此，在相同的工艺参数和相同的时间内，采用热氧化工艺在掺杂多晶硅上形成的氧化硅的厚度大于在单晶硅上形成的氧化硅的厚度，也即在第三阻挡层900侧壁形成的氧化硅的厚度大于在衬底100上形成的氧化硅的厚度。

示例性地，可以采用干法氧化或湿法氧化工艺形成第一氧化层910。本实施例中，采用湿法氧化工艺形成第一氧化层910，以大大增加形成第一氧化层910的速率。

参见图7h，去除衬底100上的第一氧化层910，保留第三阻挡层900侧壁的部分第一氧化层910。这里，去除衬底100上的第一氧化层910是为了在后续工艺中在衬底100上通过外延生长工艺形成外延层410，而保留第三阻挡层900侧壁的第一氧化层910，则是为了阻止在第三阻挡层900侧壁生长外延材料，使得后续工艺中能够在牺牲层200对应的沟道孔400的孔段内形成电荷存储结构420。

示例性地，可以采用等离子体干法刻蚀工艺、气体干法刻蚀工艺和湿法刻蚀工艺去除衬底100上的第一氧化层910。

进一步参见图7h可见，在去除衬底100上的第一氧化层910的过程中，绝缘层301位于沟道孔400内的侧壁面被刻蚀，使得相邻伪栅极层302之间形成凹槽，这不利于形成电荷存储层421。因此，参见图7i，刻蚀伪栅极层302位于沟道孔400内的侧壁面，以使伪栅极层302和绝缘层301位于沟道孔400内的侧壁面基本平齐。

示例性地，可以采用等离子体干法刻蚀工艺、气体干法刻蚀工艺和湿法刻蚀工艺刻蚀伪栅极层302。

这里，需要说明的是，本实施例是以第三阻挡层为掺杂多晶硅为例，对存储器的制备方法进行说明。由于第三阻挡层为掺杂多晶硅，在衬底上形成硅外延层时，会导致通过沟道孔显露的第三阻挡层侧壁形成硅外延层，因此，设置图7g-7i所示的步骤，沿沟道孔的径向在第三阻挡层侧壁形成第一氧化层，在衬底上不形成第一氧化层，并保证沟道孔的侧壁面平齐。当第三阻挡层的材质为金属时，由于在衬底上形成硅外延层时并不会在金属上形成硅外延层，因此，步骤7g-7i不是必须的。

参见图7j，在多个沟道孔400内形成外延层410。其中，多个沟道孔400中外延层410顶表面基本平齐。

参见图7k，形成覆盖沟道孔400侧壁和外延层410的电荷存储结构420，其中，电荷存储结构420包括沿沟道孔400径向依次排布的电荷存储层421和沟道层422；外延层410的顶表面位于牺牲层200对应的孔段中，以使电荷存储结构420的底部位于牺牲层200对应的孔段中。

在一些实施例中，存储器的制备方法还包括：在沟道孔400内形成电荷存储结构420之后，形成贯穿伪栅极堆叠结构300和第三阻挡层900且延伸至第一阻挡层510内的伪沟道孔，并在伪沟道孔内形成伪沟道结构530。示例性地，伪沟道结构530可包括氧化硅层。

在一些实施例中，衬底100包括阵列区和外围电路区，阵列区包括核心区和台阶区，台阶区位于核心区和外围电路区之间，伪栅极堆叠结构300位于台阶区的部分形成有多级台阶。沟道孔400位于核心区，伪沟道孔位于台阶区。

存储器的制备方法还包括：

去除外围电路区的部分伪栅极堆叠结构300，在牺牲层200上保留第一绝缘层3011；

形成覆盖台阶区和外围电路区的第一介质层303；

形成覆盖伪栅极堆叠结构300和第一介质层303的第二介质层304。

继续参见图7k，在形成伪沟道结构530之后，形成贯穿伪栅极堆叠结构300和第三阻挡层900且延伸至第二阻挡层610内的栅极隔槽620。

参见图7l，采用热氧化工艺在栅极隔槽620内的衬底和第三阻挡层900的侧壁形成第二氧化层920。这里，第二氧化层920包括氧化硅。

在通过栅极隔槽620去除伪栅极绝缘层302，或沉积完栅极层302’之后去除栅极隔槽620内的栅极层302’时，第二氧化层900能作为刻蚀停止层，保护衬底100和第三阻挡层900。

参见图7m，通过栅极隔槽620去除伪栅极层302，并在去除伪栅极层302后形成的间隙沉积栅极层302’，得到栅极堆叠结构300’，接着在栅极隔槽620内形成阵列共源极630。

在一些实施例中，参见图7n，存储器的制备方法还包括：在外围电路区形成贯穿第二介质层304、第一介质层303和第一绝缘层3011，且延伸至第三阻挡层900中的接触插塞(CT)700。接触插塞700的材质可包括金属或多晶硅，金属包括但不限于钨、铜、铝或钴。

参见图7o，去除衬底100，暴露出牺牲层200。在本实施例中，采用化学机械抛光去除衬底100，以同时去除衬底100中的部分外延层410。

参见图7p，采用等离子体干法刻蚀工艺去除牺牲层200，暴露出电荷存储结构420的底部、剩余的外延层410、第一阻挡层510、第二阻挡层610以及第三阻挡层900。

第三阻挡层900与牺牲层200具有较高的刻蚀选择比，因此，第三阻挡层900用于在去除牺牲层200时作为刻蚀停止层，保护第一绝缘层3011，使得第一绝缘层3011厚度较为均匀。

参见图7q，采用气体干法刻蚀工艺或湿法刻蚀工艺去除电荷存储层421，暴露出沟道层422。这里，可以理解的是，气体干法刻蚀工艺或湿法刻蚀工艺具有各向同性，因此，能够去除电荷存储结构420底部的全部电荷存储层421，使剩余的外延层410随电荷存储层421的消失而掉落。如此，能暴露更多的沟道层422，提高沟道层422和后续半导体层800的接触面积，以提高其存储性能。

此外，第三阻挡层900与电荷存储层421具有较高的刻蚀选择比，因此，第三阻挡层900也用于在去除电荷存储层421时作为刻蚀停止层，保护第一绝缘层3011，使得第一绝缘层3011的厚度较为均匀。

参见图7r，在第三阻挡层900上形成半导体层800，半导体层800覆盖暴露出的沟道层422、第一阻挡层510和第二阻挡层610。

在一些实施例中，参见图7s，存储器的制备方法还包括：

形成贯穿半导体层800和第三阻挡层900的接触孔810，接触孔810暴露出接触插塞700；

形成覆盖半导体层800远离栅极堆叠结构300’的表面，以及接触孔810的侧壁的第四介质层820；

在第四介质层820形成暴露半导体层800的第一开口821。

这里，接触孔810的孔径大于接触插塞700的直径，以使接触孔810的侧壁形成第四介质层820之后的孔径与接触插塞700的直径基本相等，在后续形成互连层后，提高互连层和接触插塞700的接触面积，从而降低接触电阻，提高电连接性能。

参见图7t，形成填充第一开口821、且覆盖第四介质层820和接触孔810顶壁的互连层830。

本实施例提供的存储器的制备方法，第三阻挡层作为去除牺牲层和去除电荷存储结构底部的电荷存储层时的刻蚀停止层，能够保护栅极堆叠结构中的第一绝缘层，使得最终形成的存储器中第一绝缘层的厚度均一性较好，从而提高底部选择栅极(BSG)的击穿电压(BV)，防止击穿失效，保证存储器具有良好的电学性能和存储性能。这里，底部选择栅为栅极堆叠结构中最靠近半导体层的栅极层，也即与第一绝缘层相接触的栅极层。

基于上述本申请实施例提供的存储器的制备方法，本申请实施例还提供了一种存储器，如图6p和7t，存储器包括半导体层800、位于半导体层800上的栅极堆叠结构300’，以及多个存储柱，其中，栅极堆叠结构300’包括交替叠设的绝缘层301和栅极层302’，多个存储柱贯设于栅极堆叠结构300’中，且多个存储柱延伸至半导体层800中的底面基本平齐。

示例性地，半导体层800的材质包括多晶硅和/或掺杂多晶硅。

进一步地，存储柱包括沿其径向依次设置的电荷存储层421和沟道层422。

在一些实施例中，如图6p，存储器还包括第一阻挡层510、第二阻挡层610、伪沟道结构530和阵列共源极630，其中，第一阻挡层510和第二阻挡层610均设于半导体层800中，且第一阻挡层510和所述第二阻挡层610的位置不同，伪沟道结构530贯设于栅极堆叠结构300’中且伸入至第一阻挡层510内，阵列共源极630贯设于栅极堆叠结构300’中且伸入至第二阻挡层610内。

示例性地，第一阻挡层510的材质可包括多晶硅、掺杂多晶硅或金属中的至少一种，金属可包括钨、铜、铝或钴。第二阻挡层610的材质可包括多晶硅、掺杂多晶硅或金属中的至少一种，金属可包括钨、铜、铝或钴。

在一些实施例中，如图7t，存储器还包括第三阻挡层900，第三阻挡层900位于半导体层800和栅极堆叠结构300’之间。电荷存储层421贯穿第三阻挡层900延伸至半导体层800的顶表面；沟道层422贯穿第三阻挡层900伸入至半导体层800中。

示例性地，第三阻挡层900的材质包括多晶硅、掺杂多晶硅或金属中的至少一种，金属可包括钨、铜、铝或钴。

在存储的制备方法中，第三阻挡层作为去除牺牲层和去除电荷存储结构底部的电荷存储层时的刻蚀停止层，能够保护栅极堆叠结构300’中的第一绝缘层，使得最终形成的存储器中第一绝缘层的厚度均一性较好，从而提高底部选择栅极(BSG)的击穿电压(BV)，防止击穿失效，保证存储器具有良好的电学性能和存储性能。

在一些实施例中，如图7t，存储器还包括第一氧化层910，第一氧化层910位于电荷存储层421和第三阻挡层900的侧壁之间。具体的，电荷存储层421包括沿存储柱的径向依次设置的阻挡层4211、电荷捕获层4212和隧穿层4213。第一氧化层910位于阻挡层4211的侧壁和第三阻挡层900的侧壁之间。这里，第一氧化层910包括氧化硅。

在一些实施例中，如图7t，存储器还包括第二氧化层920，第二氧化层920位于阵列共源极630和第二阻挡层610之间，以及阵列共源极630和第三阻挡层的侧壁900之间。这里，第二氧化层920包括氧化硅。

本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种存储器的制备方法，其特征在于，包括：

在衬底上形成堆叠结构；

形成贯穿所述堆叠结构，且延伸至所述衬底内的多个沟道孔；其中，所述多个沟道孔中至少两个所述沟道孔的深度不同；

在所述多个沟道孔内形成外延层；其中，所述多个沟道孔中所述外延层顶表面基本平齐。

2.根据权利要求1所述的存储器的制备方法，其特征在于，每个所述沟道孔包括位于所述衬底内的第一孔段和位于所述堆叠结构内的第二孔段；所述外延层包括第一外延层和第二外延层，所述第一外延层和所述第二外延层为一体结构；

所述在所述多个沟道孔内形成外延层；其中，多个所述沟道孔中所述外延层的顶表面基本平齐，包括：

通过外延生长工艺，在每个所述第一孔段内形成第一外延层；其中，位于不同所述第一孔段内的所述第一外延层相对靠近所述堆叠结构的表面基本平齐；

在每个所述第二孔段内，通过所述外延生长工艺，在所述第一外延层上形成高度基本相同的第二外延层，以使所述多个沟道孔中所述第二外延层的顶表面基本平齐。

3.根据权利要求1所述的存储器的制备方法，其特征在于，

所述在衬底上形成堆叠结构，包括：在衬底上依次形成牺牲层和伪栅极堆叠结构；其中，所述伪栅极堆叠结构包括交替层叠的绝缘层和伪栅极层；

所述制备方法还包括：

形成覆盖所述沟道孔侧壁和所述外延层的电荷存储结构；其中，所述电荷存储结包括沿所述沟道孔径向依次排布的电荷存储层和沟道层；所述外延层的顶表面位于所述牺牲层对应的孔段中，以使所述电荷存储结构的底部位于所述牺牲层对应的孔段中；

去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部；

去除所述电荷存储结构底部的所述电荷存储层，使剩余的所述电荷存储层的底表面基本平齐于所述堆叠结构的底表面，并暴露所述沟道层；

形成覆盖暴露出的所述沟道层的半导体层。

4.根据权利要求3所述的存储器的制备方法，其特征在于，所述牺牲层包括层叠的第一牺牲层和第二牺牲层，其中，所述第一牺牲层位于所述衬底和所述第二牺牲层之间，所述第二牺牲层为去除所述第一牺牲层时的刻蚀停止层；

所述在多个所述沟道孔内形成外延层，包括：通过外延生长工艺形成所述外延层；其中，所述外延层的顶表面位于所述第一牺牲层对应的孔段中，以使所述电荷存储结构的底部位于所述第一牺牲层对应的孔段中。

5.根据权利要求4所述的存储器的制备方法，其特征在于，所述第一牺牲层的材质包括硅氧化物和/或硅氧氮化物；和/或，

所述第二牺牲层的材质包括金属、硅氮化物、硅氮氧化物、多晶硅或掺杂多晶硅中的至少一种。

6.根据权利要求3所述的存储器的制备方法，其特征在于，所述制备方法还包括：

在形成覆盖暴露出的所述沟道层的半导体层之前，去除所述外延层。

7.根据权利要求3所述的存储器的制备方法，其特征在于，所述制备方法还包括：

在形成所述伪栅极堆叠结构之前，形成贯穿所述牺牲层的通孔；

填充所述通孔以形成第一阻挡层；

在形成所述电荷存储结构之后，形成贯穿所述伪栅极堆叠结构且延伸至所述第一阻挡层内的伪沟道结构；

所述去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部，包括：去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部和所述第一阻挡层；

所述形成覆盖暴露出的所述沟道层的半导体层，包括：形成覆盖暴露出的所述沟道层和所述第一阻挡层的半导体层。

8.根据权利要求7所述的存储器的制备方法，其特征在于，

所述制备方法还包括：

在形成所述伪栅极堆叠结构之前，形成贯穿所述牺牲层的沟槽；其中，所述沟槽的位置不同于所述通孔的位置；

填充所述沟槽以形成第二阻挡层；

在形成所述电荷存储结构之后，形成贯穿所述伪栅极堆叠结构且延伸至所述第二阻挡层内的栅极隔槽；

通过所述栅极隔槽将所述伪栅极层替换为栅极层，得到栅极堆叠结构；

在所述栅极隔槽内形成阵列共源极。

9.根据权利要求7所述的存储器的制备方法，其特征在于，所述制备方法还包括：

形成覆盖所述牺牲层和所述第一阻挡层的第三阻挡层；其中，所述第三阻挡层位于所述牺牲层和所述伪栅极堆叠结构之间；

所述形成贯穿所述伪栅极堆叠结构且延伸至所述通孔中的所述第一阻挡层内的伪沟道结构，包括：形成贯穿所述伪栅极堆叠结构和所述第三阻挡层，且延伸至所述第一阻挡层中的伪沟道结构；

所述去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部和所述第一阻挡层，包括：去除所述衬底和所述牺牲层，暴露所述电荷存储结构的底部、所述第一阻挡层和所述第三阻挡层；

所述形成覆盖暴露出的所述沟道层和所述第一阻挡层的半导体层，包括：形成覆盖暴露出的所述沟道层、所述第一阻挡层和所述第三阻挡层的半导体层。

10.根据权利要求9所述的存储器的制备方法，其特征在于，所述第三阻挡层包括多晶硅、掺杂多晶硅、或金属中的至少一种。

11.一种存储器，其特征在于，包括：

半导体层、位于所述半导体层上的栅极堆叠结构，所述栅极堆叠结构包括交替叠设的绝缘层和栅极层；以及，

多个存储柱，贯设于所述栅极堆叠结构中；其中，多个所述存储柱延伸至所述半导体层中的底面基本平齐。

12.根据权利要求11所述的存储器，其特征在于，所述存储器还包括：

第一阻挡层和第二阻挡层，均设于所述半导体层中，且所述第一阻挡层和所述第二阻挡层的位置不同；

伪沟道结构，贯设于所述栅极堆叠结构中且伸入至所述第一阻挡层内；以及，

阵列共源极，贯设于所述栅极堆叠结构中且伸入至所述第二阻挡层内。

13.根据权利要求12所述的存储器，其特征在于，所述存储柱包括沿其径向依次排布的电荷存储层和沟道层，所述存储器还包括：

第三阻挡层，位于所述半导体层和所述栅极堆叠结构之间，所述电荷存储层贯穿所述第三阻挡层延伸至所述半导体层的顶表面；所述沟道层贯穿所述第三阻挡层伸入至所述半导体层中。

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