CN103165616A

CN103165616A - 半导体器件及其制造方法

Info

Publication number: CN103165616A
Application number: CN2012104353910A
Authority: CN
Inventors: 安正烈; 李闰敬
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2011-12-13
Filing date: 2012-11-05
Publication date: 2013-06-19
Also published as: KR20130066935A; JP2013125967A; US20130146962A1

Abstract

本发明公开了一种半导体器件及其制造方法，所述半导体器件包括：多个第一沟槽，形成在半导体衬底中，具有第一深度；多个第二沟槽，形成在半导体衬底中，具有第二深度，其中，第二深度与第一深度不同，并且第二沟槽形成在第一沟槽之间；多个隔离层，形成在多个第一沟槽和多个第二沟槽处，其中，隔离层具有形成在半导体衬底之上的上部；以及多个存储器单元，形成在隔离层之间的半导体衬底之上。

Description

半导体器件及其制造方法

相关申请的交叉引用

本申请要求2011年12月13日提交的申请号为10-2011-0133716的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括隔离区的半导体器件及其制造方法。

背景技术

为了实现半导体器件的更高集成度，图案宽度以及相邻的图案之间的间隔应当减小。图案宽度和图案之间的间隔是基于曝光设备的分辨率决定的。图案宽度和图案之间的间隔上的减小可能由于曝光设备的分辨率上的限制而具有限制。

出于这些原因，在不增加曝光设备的分辨率的情况下，可能不能实现半导体器件的更高集成度。

发明内容

本发明的示例性实施例涉及形成精细图案，所述精细图案具有比曝光设备的分辨率更小的图案宽度，同时图案以更短的距离彼此分开。

根据本发明的一个示例性实施例的半导体器件包括：多个第一沟槽，所述多个第一沟槽形成在半导体衬底中，具有第一深度；多个第二沟槽，所述多个第二沟槽形成在半导体衬底中，具有第二深度，其中，第二深度与第一深度不同，并且第二沟槽形成在第一沟槽之间；多个隔离层，所述多个隔离层形成在多个第一沟槽和多个第二沟槽处，其中，隔离层具有形成在半导体衬底之上的上部；以及多个存储器单元，所述多个存储器单元形成在隔离层之间的半导体衬底之上。

根据本发明的一个示例性实施例的制造半导体器件的方法包括以下步骤：通过刻蚀半导体衬底来形成具有第一深度的多个第一沟槽；在第一沟槽处形成多个第一隔离层，其中，第一隔离层具有形成在半导体衬底之上的上部；通过去除第一隔离层之间的半导体衬底来形成具有与第一深度不同的第二深度的第二沟槽；在多个第二沟槽处形成多个第二隔离层，其中，第二隔离层具有在半导体衬底之上的上部；以及在第一隔离层与第二隔离层之间的半导体衬底之上形成多个存储器单元。

附图说明

图1A至图1J是说明根据本发明的一个实施例的制造半导体器件的方法的示图；

图2是说明根据本发明的一个实施例的半导体器件的操作的截面图；以及

图3是说明根据本发明的另一个实施例的半导体器件的结构的截面图。

具体实施方式

在下文中，将参照附图详细地描述本公开的各种实施例。提供附图使得本领域的技术人员能够根据本发明的示例性实施例来实施和利用本发明。

应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思；“在…之上”的意思不仅是指在“在某物之上”，还可以包括在没有中间特征或中间层的情况下“在某物之上”（即，直接在某物上）的意思。

图1A至图1J是说明根据本发明的一个实施例的制造半导体器件的方法的示图。

参见图1A，可以在半导体衬底101上形成硬掩模图案HM1，使得硬掩模图案HM1可以暴露出隔离区。硬掩模图案HM1可以具有氧化物层103和氮化物层105的层叠结构。在单元区中，硬掩模图案HM1可以呈平行线的形状暴露出隔离区。

更具体地，可以在半导体衬底101之上顺序地形成氧化物层103和氮化物层105。可以用光致抗蚀剂涂覆氮化物层105，并且可以执行曝光工艺和显影工艺以形成光致抗蚀剂图案（未示出）。光致抗蚀剂图案可以暴露出半导体衬底101的要形成奇数隔离区或偶数隔离区的部分。暴露的部分可以具有并排布置的线形，例如暴露的部分可以彼此平行。

光致抗蚀剂图案可以暴露出半导体衬底101的部分以使偶数隔离区或奇数隔离区可以通过最小间隔而被分开，所述最小间隔可以由曝光设备的分辨率决定。可以通过利用光致抗蚀剂图案作为刻蚀掩模的刻蚀工艺来顺序地刻蚀氮化物层105和氧化物层103，以形成硬掩模图案HM1。在去除光致抗蚀剂图案之后，通过利用硬掩模图案HM1作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底101，以形成沟槽107。

参见图1B，可以在整个结构之上形成绝缘层以填充沟槽107。随后，可以去除硬掩模图案HM1上的绝缘层，以在形成有沟槽107的区域处形成第一隔离层109。可以在形成绝缘层之前执行氧化工艺，使得可以沿着每个沟槽的内壁形成氧化物层（未示出）。随后，可以去除硬掩模图案HM1。结果，第一隔离层的上部109b可以形成在比半导体衬底101高硬掩模图案HM1的厚度的位置。第一隔离层的下部109a可以在半导体衬底101中形成到每个沟槽107的深度。

参见图1C，可以执行在隔离层的上部109b的侧壁上形成硬掩模间隔件HM2的工艺。

首先，可以在包括隔离层的上部109b的侧壁的整个结构之上顺序地形成氧化物层111和氮化物层113。这里，氧化物层111和氮化物层113的总厚度可以大到足够保持由隔离层的上部109b引起的水平高度差。

参见图1D，可以执行毯式刻蚀工艺（blanket etch process），使得氧化物层111和氮化物层113可以保留在隔离层109的上部的侧壁上。

在隔离层109的侧壁上的每个硬掩模间隔件HM2的水平厚度可以决定半导体衬底101的暴露在相邻的硬掩模间隔件HM2之间的部分的宽度。半导体衬底101的暴露的部分可以是另一个隔离区。因此，在隔离层109的侧壁上的每个硬掩模间隔件HM2的水平厚度可以决定另一个隔离区的宽度。另外，可以将半导体衬底101的形成有硬掩模间隔件HM2的部分定义为有源区。因此，有源区的宽度可以由硬掩模间隔件HM2的水平厚度来决定。

参见图1E，可以通过利用硬掩模间隔件HM2作为刻蚀掩模的刻蚀工艺来去除硬掩模间隔件HM2之间的半导体衬底101，以形成沟槽115。每个沟槽115可以具有与以上参照图1A描述的每个沟槽107不同的深度。例如，如图1E所示，每个沟槽115可以比每个沟槽107更浅。结果，在沟槽115与沟槽107之间可以有深度差HD。沟槽115和沟槽107具有不同深度的原因将在以下描述。

参见图1F，可以在整个结构之上形成绝缘层以填充沟槽115。随后，可以执行诸如化学机械抛光的平坦化工艺直到暴露出第二硬掩模间隔件HM2，使得可以在形成有沟槽115的区域处形成第二隔离层117。在形成绝缘层之前，可以执行氧化工艺以沿着每个沟槽的内壁表面形成氧化物层（未示出）。每个第二隔离层117的上部可以形成在比半导体衬底101高每个硬掩模间隔件HM2的高度的位置处。结果，每个第二隔离层117可以布置在相邻的第一隔离层109之间。

通过前述工艺，可以经由单次曝光和显影工艺将相邻的隔离层109和117之间的距离控制成比可以由曝光设备的分辨率决定的最小间隔更小。

参见图1G，可以刻蚀隔离层109和117的上部，以暴露出硬掩模间隔件HM2的上侧壁。这里，可以控制每个隔离层109和117的上部被刻蚀的厚度，以防止暴露绝缘层111的边缘。可以分别控制隔离层109和117的上部被刻蚀的量，使得剩余的隔离层117和109的宽度C1和C2可以大体彼此相同。

参见图1H，可以去除硬掩模间隔件HM2。随后，可以在隔离层109和117之间的半导体衬底101之上形成绝缘层119和硅层121。例如，绝缘层119可以被配置成用作隧道绝缘层，硅层121可以被配置成用作电荷存储层或浮栅。

更具体地，可以将隔离层109和117之间的半导体衬底101氧化以形成隧道绝缘层119。这里，隧道绝缘层119可以包括由例如钌（Ru）、硅（Si）、钛（Ti）或铂（Pt）形成的导电点。因为形成包括导电点的层的方法在本发明的领域中是已知的，所以将省略对此方法的详细描述。

随后，可以在整个结构之上形成硅层，使得硅层可以填充在隔离层109和117的上部之间。之后，可以执行抛光工艺，直到暴露出隔离层109和117的上表面。结果，绝缘层119和硅层121可以层叠在隔离层109和117之间的半导体衬底101之上。硅层121可以具有N型杂质或P型杂质。硅层121可以呈单晶或多晶形式。

通过以上工艺，可以将硅层121布置在隔离层109和117之间的半导体衬底101（即，有源区）之上。另外，相邻的硅层121之间的距离可以被控制成比可以由曝光设备的分辨率决定的最小间隔更小。

参见图1I，还可以刻蚀隔离层109和117的上部以暴露出硅层121的上侧壁。这里，可以控制隔离层109和117的上部被刻蚀的厚度，以防止暴露隧道绝缘层119的边缘。

参见图1J，可以沿着与隔离层109和117相交叉的方向形成控制栅CG。更具体地，可以在整个结构之上形成电介质层123、多晶硅层125、导电层127以及硬掩模层129。随后，可以刻蚀硬掩模层129、导电层127、多晶硅层125以及电介质层123，使得多晶硅层125和导电层127可以沿着与隔离层109和117相交叉的方向以平行线的形状保留。电介质层123可以具有氧化物层、氮化物层以及氧化物层的层叠结构。还可以在该层叠结构的顶部或底部形成另一个氧化物层或另一个氮化物层。具有高介电常数的高电介质绝缘层可以替代电介质层123的氧化物层或氮化物层。导电层127可以包括金属硅化物层。

结果，控制栅CG可以具有多晶硅层125和导电层127的层叠结构。随后，可以去除在控制栅CG之间暴露的硅层121，使得硅图案121A可以保留在控制栅CG之下，并且硅图案121A可以成为电荷存储层或浮栅FG。

随着完成前述工艺，可以形成字线WL0至WLn、漏极选择线DSL以及源极选择线SSL。另外，可以在具有不同深度的隔离层109和117之间的半导体衬底101之上层叠绝缘层119、浮栅FG（121）、电介质层123以及控制栅CG。层叠的层（119、121、123以及CG）可以形成存储器单元。换言之，可以在具有不同深度的一对隔离层109和117之间的半导体衬底101上形成存储器单元。

更具体地，可以在半导体衬底101中形成具有第一深度的第一沟槽107。可以在第一沟槽107之间的半导体衬底101中形成具有比第一深度更浅的第二深度的第二沟槽115。可以分别在第一沟槽107和第二沟槽115中形成上部形成在半导体衬底101之上的隔离层109和117。另外，可以沿着与隔离层109和117相交叉的方向在隔离层109和117以及半导体衬底101之上形成单元栅（WL0至WLn）。

随后，可以在栅极线（DSL、SSL以及WL0至WLn）之间的半导体衬底101处形成结JC。之后，可以形成层间绝缘层（未示出），并且可以在层间绝缘层中形成接触孔（未示出）。可以在接触孔中形成漏极接触插塞DCP和源极接触插塞SCP。漏极接触插塞DCP可以形成在漏极选择线DSL之间的结JC上，源极接触插塞SCP可以在源极选择线SSL之间具有线形。

图2是说明根据本发明的示例性实施例的半导体器件的操作的截面图。

参见图2，基于形成在隔离层之间的半导体衬底上的单个存储器单元，一个方向上的隔离层中的一个可以比另一个方向上的另一个隔离层更深。因此，可以减少在较深的隔离层的两侧处的存储器单元之间产生的并且在隔离层之下流动的泄漏电流的量。

一般地，奇数页中的存储器单元可以设置在偶数页中的存储器单元之间。更具体地，在与同一字线耦接的存储器单元之中，偶数存储器单元可以在偶数页中，奇数存储器单元可以在奇数页中。

然而，在本发明的示例性实施例中，形成在具有较小深度的第二沟槽115的第二隔离层117的两侧处的两个相邻的存储器单元可以形成单个存储器对。偶数存储器对可以在偶数页中，奇数存储器对可以在奇数页中。可以通过改变设计来改变上述结构，使得在不改变存储器单元的耦接结构的情况下，外围电路可以将偶数存储器对识别为在偶数页中，以及将奇数存储器对识别为在奇数页中。

通过改变偶数页中的存储器单元和奇数页中的存储器单元，可以在偶数页中的存储器单元与奇数页中的存储器单元之间形成具有相对较大深度的隔离层。结果，可以经由偶数页中的存储器单元与奇数页中的存储器单元之间的具有相对较大深度的隔离层来减小在存储器单元（即，在偶数页与奇数页之间）之间产生的泄露电流的量。

参见图3，根据参照图1A至图1G描述的方法，可以在半导体衬底301之上形成隔离层309和317，并且可以去除硬掩模间隔件HM2。

随后，可以顺序地形成隧道绝缘层319、电荷存储层321、阻挡绝缘层323以及保护层324。这里，电荷存储层321可以是捕获在编程操作期间注入的电荷的层。电荷存储层321可以包括氮化物层。阻挡绝缘层323可以是防止被捕获在电荷存储层321中的电荷放电到控制栅的绝缘层。阻挡绝缘层323可以是具有高介电常数的高电介质绝缘层（例如，氧化铝层）。

可以形成保护层324以在其它层的刻蚀工艺中保护隧道绝缘层319、电荷存储层321以及阻挡绝缘层323。保护层324可以由导电材料形成，诸如由掺入杂质的多晶硅层形成。保护层324可以是控制栅CG的一部分。可以将这些层（319、321、323以及324）的总厚度确定为使得可以保持由隔离层309和317的上部引起的水平高度差。

隧道绝缘层319、电荷存储层321、阻挡绝缘层323以及控制栅CG可以层叠在具有不同深度的隔离层309和317之间的半导体衬底301之上。层叠的层（319、321、323以及CG）可以形成存储器单元。换言之，存储器单元可以形成在具有不同深度的一对隔离层309和317之间的半导体衬底101上。

随后，可以执行结合图1J描述的工艺。更具体地，可以形成硅层325、导电层327以及硬掩模329。之后，可以通过图案化工艺来形成字线WL0至WLn、漏极选择线DSL以及源极选择线SSL。可以在栅极线（DSL、SSL以及WL0至WLn）之间的半导体衬底301处形成结JC。随后，可以形成层间绝缘层（未示出），并且可以在层间绝缘层中形成接触孔（未示出）。随后，可以在接触孔中形成漏极接触插塞DCP和源极接触插塞SCP。漏极接触插塞DCP可以形成在漏极选择线DSL之间的结JC上，源极接触插塞SCP可以在源极选择线SSL之间具有线形。

根据本发明的示例性实施例，可以形成具有比曝光设备的分辨率更小的图案宽度的精细图案，同时，图案可以由更短的距离彼此间隔开，使得可以进一步地提高器件的集成度。

另外，通过形成具有不同深度的奇数隔离层和偶数隔离层，可以在器件的操作期间减小干扰。

尽管已经参照具体的实施例描述了本发明，但是对于本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims

1.一种半导体器件，包括：

多个第一沟槽，所述多个第一沟槽形成在半导体衬底中，具有第一深度；

多个第二沟槽，所述多个第二沟槽形成在所述半导体衬底中，具有第二深度，其中，所述第二深度与所述第一深度不同，并且所述第二沟槽形成在所述第一沟槽之间；

多个隔离层，所述多个隔离层形成在所述多个第一沟槽和所述多个第二沟槽处，其中，所述隔离层具有形成在所述半导体衬底之上的上部；以及

多个存储器单元，所述多个存储器单元形成在所述隔离层之间的半导体衬底之上。

2.如权利要求1所述的半导体器件，还包括：

多个单元栅，所述多个单元栅沿着与所述隔离层相交叉的方向形成在所述隔离层之上，所述单元栅形成字线。

3.如权利要求2所述的半导体器件，其中，所述多个单元栅中的每个包括电介质层和控制栅的层叠结构。

4.如权利要求3所述的半导体器件，其中，所述多个存储器单元中的每个包括隧道绝缘层、浮栅、电介质层以及控制栅的层叠结构。

5.如权利要求2所述的半导体器件，其中，所述多个单元栅中的每个具有隧道绝缘层、电荷存储层、阻挡绝缘层以及控制栅的层叠结构。

6.如权利要求5所述的半导体器件，其中，所述电荷存储层包括氮化物层。

7.如权利要求1所述的半导体器件，其中，所述第二深度比所述第一深度更浅。

8.如权利要求1所述的半导体器件，其中，形成在具有更浅的沟槽的隔离层的两侧处的一对存储器单元形成单个存储器对。

9.一种制造半导体器件的方法，所述方法包括以下步骤：

通过刻蚀半导体衬底来形成具有第一深度的多个第一沟槽；

在所述第一沟槽处形成多个第一隔离层，其中，所述第一隔离层具有形成在所述半导体衬底之上的上部；

通过去除所述第一隔离层之间的半导体衬底来形成具有与所述第一深度不同的第二深度的第二沟槽；

在所述多个第二沟槽处形成多个第二隔离层，其中，所述第二隔离层具有在所述半导体衬底之上的上部；以及

在所述第一隔离层与所述第二隔离层之间的半导体衬底之上形成多个存储器单元。

10.如权利要求9所述的方法，其中，形成所述多个第二沟槽的步骤包括以下步骤：

在所述多个第一隔离层的上部的两个侧壁上形成多个硬掩模间隔件；以及

利用所述硬掩模间隔件将所述半导体衬底去除到所述第二深度。

11.如权利要求9所述的方法，还包括以下步骤：在形成所述多个存储器单元之前刻蚀所述多个第一隔离层的上部和所述多个第二隔离层的上部。

12.如权利要求9所述的方法，其中，形成所述存储器单元的步骤包括以下步骤：

在所述第一隔离层与所述第二隔离层之间的半导体衬底之上形成隧道绝缘层；

在所述第一隔离层与所述第二隔离层之间的隧道绝缘层之上形成浮栅；

在所述浮栅之上形成电介质层；以及

在所述电介质层之上形成控制栅。

13.如权利要求12所述的方法，还包括以下步骤：在形成所述浮栅之后刻蚀所述多个第一隔离层的上部和所述多个第二隔离层的上部以暴露出所述浮栅的上侧壁。

14.如权利要求9所述的方法，其中，形成所述存储器单元的步骤包括以下步骤：

以顺序的方式在所述第一隔离层与所述第二隔离层之间的半导体衬底之上形成隧道绝缘层、电荷存储层以及阻挡绝缘层；以及

在所述阻挡绝缘层之上形成控制栅。

15.如权利要求9所述的方法，其中，所述第二深度比所述第一深度更小。