KR100695498B1 - 수직형 채널을 갖는 반도체소자 및 그의 제조 방법 - Google Patents

수직형 채널을 갖는 반도체소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR100695498B1
KR100695498B1 KR1020050132568A KR20050132568A KR100695498B1 KR 100695498 B1 KR100695498 B1 KR 100695498B1 KR 1020050132568 A KR1020050132568 A KR 1020050132568A KR 20050132568 A KR20050132568 A KR 20050132568A KR 100695498 B1 KR100695498 B1 KR 100695498B1
Authority
KR
South Korea
Prior art keywords
recess
region
active region
forming
gate line
Prior art date
Application number
KR1020050132568A
Other languages
English (en)
Inventor
박정우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050132568A priority Critical patent/KR100695498B1/ko
Priority to TW095123456A priority patent/TWI306287B/zh
Priority to US11/479,439 priority patent/US7749844B2/en
Priority to JP2006182446A priority patent/JP5046575B2/ja
Priority to CNB2006101385168A priority patent/CN100547796C/zh
Application granted granted Critical
Publication of KR100695498B1 publication Critical patent/KR100695498B1/ko
Priority to US12/830,125 priority patent/US7923334B2/en
Priority to US13/085,283 priority patent/US8455942B2/en
Priority to US13/909,963 priority patent/US8981467B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Abstract

본 발명은 디자인룰에 따른 채널길이의 한계를 극복하고, 셀전류를 증가시켜 셀이 안정적으로 동작할 수 있는 수직형 채널을 갖는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자는 표면지역과 상기 표면지역보다 낮은 제1리세스가 상기 표면지역 사이에 구비된 활성영역, 상기 활성영역의 주위를 에워싸는 소자분리막, 상기 활성영역과 교차하는 방향으로 상기 활성영역의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트라인, 상기 게이트라인 아래의 소자분리막에 형성되며 상기 게이트라인의 일부가 매립된 제2리세스, 상기 제1리세스 아래의 활성영역에 형성되는 제1접합영역, 및 상기 게이트라인 외측의 표면지역에 형성되며 상기 게이트라인 아래에서 상기 제1접합영역과의 사이에서 수직형 채널을 형성하는 제2접합영역을 포함하며, 상술한 본 발명은 셀의 채널방향을 수평방향에서 수직방향으로 바꾸므로써 디자인룰에 따른 채널길의 한계를 극복하고, 리프레시 특성을 향상시킬 수 있는 효과가 있다.
수직형 채널, 수평형 채널, 리세스, 리프레시

Description

수직형 채널을 갖는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICAL CHANNEL AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 수평형 채널을 갖는 셀 구조를 도시한 도면,
도 2는 본 발명의 제1실시예에 따른 수직형 채널을 갖는 셀의 평면도,
도 3a는 도 2의 Ⅰ-Ⅰ'선에 따른 단면도,
도 3b는 도 2의 Ⅱ-Ⅱ'선에 따른 단면도,
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 수직형 채널을 갖는 셀의 제조 방법을 도시한 공정도,
도 5a는 본 발명의 제1실시예에 따른 수직형 채널을 갖는 셀의 구조를 도시한 사시도,
도 5b는 제1실시예에 따른 수직형 채널을 도시한 도면,
도 6은 본 발명의 제2실시예에 따른 수직형 채널을 갖는 셀의 평면도,
도 7a는 도 6의 Ⅰ-Ⅰ'선에 따른 단면도,
도 7b는 도 6의 Ⅱ-Ⅱ'선에 따른 단면도,
도 8a 내지 도 8e는 본 발명의 제2실시예에 따른 수직형 채널을 갖는 셀의 제조 방법을 도시한 공정도,
도 9a는 본 발명의 제2실시예에 따른 수직형 채널을 갖는 셀의 구조를 도시 한 사시도,
도 9b는 제2실시예에 따른 수직형 채널을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 활성영역 24 : 제1감광막패턴
25 : 제1리세스 26 : 게이트산화막
27 : 게이트전극 28 : 게이트하드마스크
29 : 제2감광막패턴 30a : 제2리세스
30b : 표면지역 31 : 게이트스페이서
32a : 비트라인접합영역 32b : 스토리지노드접합영역
본 발명은 반도체 제조 기술에 관한 것으로, 특히 수직형 채널을 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
DRAM의 집적도가 높아짐에 따라 셀전하의 증가와 리프레시 특성 향상은 DRAM의 신뢰성과 직접적인 관계를 가지고, 소자의 한계성을 극복하기 위해서는 리프레시 개선이 필수적이다.
또한, DRAM에 사용하는 셀은 수평형 채널을 갖는 셀(Horizontal Channel Cell)이다. 수평형 채널이라 함은 채널이 수평방향으로 형성되는 구조를 의미한다.
도 1은 종래기술에 따른 수평형 채널을 갖는 셀 구조를 도시한 도면이다.
도 1을 참조하면, 수평형 셀은 반도체기판(11) 상의 게이트산화막(12), 게이트산화막(12) 상에 게이트전극(13)과 게이트하드마스크(14)가 적층된 게이트라인이 형성되고, 게이트라인의 양측벽에 게이트스페이서(15)가 형성되며, 게이트라인의 양측의 반도체기판(11)에 소스/드레인영역(16a, 16b)이 형성된다. 여기서, 게이트라인 사이의 소스/드레인영역(16a)에는 비트라인(BL)이 연결되고, 다른 소스/드레인영역(16b)에는 스토리지노드(SN)가 연결된다.
도 1의 수평형 셀은 채널영역(Horizontal Channel, H-CH)이 게이트전극(13)의 아래에서 수평방향으로 정의된다.
그러나, 수평형 셀을 채용하는 게이트폭 100nm 이하의 DRAM 설계에서는 셀사이즈가 작아지며 셀의 채널길이가 짧아져 DRAM의 리프레시 특성이 나빠지고, 게이트폭(Gate width)이 작아 셀의 동작전압제어가 힘들며, 셀전류도 적어지는 등 전반적인 셀의 동작이 한계에 이르고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 디자인룰에 따른 채널길이의 한계를 극복하고, 셀전류를 증가시켜 셀이 안정적으로 동작할 수 있는 수직형 채널을 갖는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 표면지역과 상기 표면지역보다 낮은 제1리세스가 상기 표면지역 사이에 구비된 활성영역, 상기 활성영역의 주위를 에워싸는 소자분리막, 상기 활성영역과 교차하는 방향으로 상기 활성영역의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트라인, 상기 게이트라인 아래의 소자분리막에 형성되며 상기 게이트라인의 일부가 매립된 제2리세스, 상기 제1리세스 아래의 활성영역에 형성되는 제1접합영역, 및 상기 게이트라인 외측의 표면지역에 형성되며 상기 게이트라인 아래에서 상기 제1접합영역과의 사이에서 수직형 채널을 형성하는 제2접합영역을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자는 표면지역과 상기 표면지역보다 낮은 제1리세스가 양측에 구비된 활성영역, 상기 활성영역의 주위를 에워싸는 소자분리막, 상기 활성영역과 교차하는 방향으로 상기 활성영역의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트라인, 상기 게이트라인 아래의 소자분리막에 형성되며 상기 게이트라인의 일부가 매립된 제2리세스, 상기 제1리세스 아래의 활성영역에 형성되는 제1접합영역, 및 상기 게이트라인 사이의 표면지역에 형성되며 상기 게이트라인 아래에서 상기 제1접합영역과의 사이에서 수직형 채널을 형성하는 제2접합영역을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판의 소정영역에 트렌 치구조의 소자분리막을 형성하는 단계, 상기 소자분리막 중에서 게이트라인이 지나갈 부분을 소정 깊이로 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 채우면서 상기 소자분리막에 의해 정의된 활성영역의 상부를 가로지르는 형태의 적어도 한 쌍의 게이트라인을 형성하는 단계, 상기 게이트라인 사이의 활성영역을 소정깊이로 식각하여 제2리세스를 형성하는 단계, 및 이온주입을 진행하여 상기 제2리세스 아래에 제1접합영역을 형성함과 동시에 상기 게이트라인 외측의 활성영역 표면지역 아래에 제2접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체기판의 소정영역에 트렌치구조의 소자분리막을 형성하는 단계, 상기 소자분리막 중에서 게이트라인이 지나갈 부분을 소정 깊이로 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 채우면서 상기 소자분리막에 의해 정의된 활성영역의 상부를 가로지르는 형태의 적어도 한 쌍의 게이트라인을 형성하는 단계, 상기 게이트라인 외측의 스토리지노드가 콘택될 활성영역을 소정깊이로 식각하여 제2리세스를 형성하는 단계, 및 이온주입을 진행하여 상기 제2리세스 아래에 제1접합영역을 형성함과 동시에 상기 게이트라인 사이의 비트라인이 콘택될 활성영역 아래에 제2접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 수직형 채널을 갖는 셀의 평면도이고, 도 3a는 도 2의 Ⅰ-Ⅰ'선에 따른 단면도이며, 도 3b는 도 2의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 2, 도 3a 및 도 3b를 참조하면, 표면지역과 표면지역보다 낮은 제2리세스(30a)를 갖는 활성영역(23), 활성영역(23)의 주위를 에워싸는 소자분리막(22), 활성영역(23)과 교차하는 방향으로 활성영역(23)의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트전극(27), 게이트전극(27) 아래의 소자분리막(22)에 형성되며 게이트전극(27)의 일부가 매립된 제1리세스(25), 제2리세스(30a) 아래의 활성영역(23)에 형성되며 비트라인과 콘택되는 비트라인접합영역(32a), 및 게이트전극(27) 외측의 표면지역에 형성되며 스토리지노드와 콘택되는 스토리지노드접합영역(32b)을 포함하고, 게이트전극(27) 아래의 비트라인접합영역(32a)과 스토리지노드접합영역(32b) 사이에 수직형 채널이 형성된다.
그리고, 게이트라인의 양측벽에는 게이트스페이서(31)가 형성되어 있으며, 게이트전극(27)의 아래에는 게이트산화막(26)이 형성되고, 게이트전극(27)의 상부에는 게이트하드마스크(28)가 형성되어 있다.
위와 같은 구조에서, 게이트전극(27) 아래의 비트라인접합영역(32a)과 스토리지노드접합영역(32b) 사이에서 수직형 채널(Vertical Channel; V-CH)이 형성된다.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 수직형 채널을 갖는 셀의 제조 방법을 도시한 공정도이다.
도 4a에 도시된 바와 같이, 반도체기판(21)에 트렌치 구조의 소자분리막(22) 을 형성한다. 이러한 소자분리막(22)에 의해 활성영역(23)이 정의된다. 이때, 활성영역(23)은 섬(Island) 형태로 정의되며, STI(Shallow Trench Isolation) 공정을 통해 형성된다.
도 4b에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1감광막패턴(24)을 형성한다. 이때, 제1감광막패턴(24)은 후속 게이트전극을 패터닝하기 위한 게이트마스크를 반전(reversion)시킨 마스크로서, 활성영역(23)의 상부를 가로지르는 형태이다. 따라서, 제1감광막패턴(24)의 개구(24a)는 게이트전극이 형성될 부분을 오픈시키는 라인(line) 형태가 된다.
이어서, 제1감광막패턴(24)을 식각마스크로 하여 개구(24a)에 의해 오픈된 지역의 소자분리막(22)의 일부를 일정 깊이로 식각하여 제1리세스(25)를 형성한다. 이때, 제1리세스(25)를 형성하기 위한 식각공정은 산화막질인 소자분리막(22)만을 선택적으로 식각하는 가스를 사용한다. 예를 들어, CF4, C3F8, CHF3와 같은 카본플루오르계 가스를 사용하는데, 바람직하게는 실리콘물질인 활성영역에 대해 높은 선택비를 가져야 하므로 C3F8, CHF3를 사용한다.
도 4c에 도시된 바와 같이, 제1감광막패턴(24)을 스트립한 후에, 게이트산화막(26)을 형성하고, 제1리세스(25)를 포함한 전면에 게이트전극(27)과 게이트하드마스크(28)를 차례로 증착한 후, 게이트패터닝 공정을 진행하여 활성영역(23)의 상부를 가로지르는 라인 형태의 게이트라인을 형성한다.
여기서, 게이트전극(27)은 폴리실리콘, 폴리실리콘과 텅스텐실리사이드의 적 층 구조로 형성하며, 증착시에는 제1리세스(25)를 충분히 매립할 때까지 증착하고, 추가로 평탄화 공정을 진행할 수 있다. 그리고, 게이트하드마스크(28)는 평탄화된 게이트전극(27) 상부에 실리콘질화막으로 형성한다.
위와 같은 게이트라인 형성시에, 게이트전극(27)이 제1리세스(25)를 매립하는 형태가 되므로, 게이트전극(27)은 활성영역(23)의 두 개의 측벽과 하나의 상부면을 덮는 형태가 된다.
도 4d에 도시된 바와 같이, 게이트라인을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트라인 사이의 활성영역의 표면을 노출시키는 형태의 제2감광막패턴(29)을 형성한다. 여기서, 제2감광막패턴(29)의 개구(29a)는 적어도 게이트라인의 일측면을 노출시키거나, 게이트라인을 노출시키지 않는 라인 형태로 형성한다. 따라서, 제2감광막패턴(29)은 게이트라인의 나머지 지역 또는 게이트라인의 상부 모두를 덮고 게이트라인 사이의 활성영역(23)의 표면과 이 활성영역에 접하는 소자분리막(22)의 일부만을 노출시킨다.
이어서, 제2감광막패턴(29)을 식각마스크로 하여 노출된 활성영역(23)을 소정 깊이로 식각하여 제2리세스(30a)를 형성한다. 이때, 제2리세스(30a)는 노출된 활성영역(23)을 소정 깊이로 식각하여 형성한 것으로, 후술하겠지만 제2리세스(30a)의 바닥은 비트라인이 콘택될 지역이고, 제2리세스(30a)를 제외한 나머지 활성영역(23)의 표면지역(30b)은 스토리지노드가 콘택될 지역이다. 그리고, 제2리세스(30a)는 장축과 단축을 갖는데, 단축방향의 양끝단은 소자분리막(22)의 측벽을 노출시키는 형태이고, 장축방향의 양끝단은 활성영역(23)의 측벽을 노출시키는 형 태이다.
그리고, 상기 제2리세스(30a)는 게이트전극(27)이 매립된 제1리세스(25)보다 그 깊이가 더 얕다. 여기서, 제2리세스(30a)를 제1리세스(25)보다 얕게 하는 이유는 누설전류를 방지하기 위함이다.
결국, 제2리세스(30a)는 게이트라인 사이에서 소정 깊이를 갖고 형성된다. 여기서, 게이트라인 사이라 함은 비트라인이 콘택될 지역을 의미한다. 바람직하게, 제2리세스(30a)를 형성하기 위한 식각공정은 실리콘물질인 반도체기판(21)만을 선택적으로 식각하므로, HBr, Cl2 가스를 사용한다.
도 4e에 도시된 바와 같이, 제2감광막패턴(29)을 스트립한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(31)를 형성한다. 이때, 게이트스페이서(31)는 실리콘질화막을 증착한 후 에치백하여 형성한 것으로, 제2리세스(30a)를 사이에 두고 배치되는 게이트라인의 일측면들에서는 그 형태가 제2리세스(30a)의 측벽까지 덮는 형태가 되고, 스토리지노드가 콘택될 표면지역(30b) 상부에서는 게이트라인의 측면만 덮는 형태가 된다.
이어서, 게이트라인 및 게이트스페이서(31) 또는 별도의 이온주입마스크(도시 생략)를 더 포함하는 이온주입배리어를 이용한 이온주입공정을 진행하여 소스/드레인영역을 형성한다. 여기서, 제2리세스(30a)의 바닥지역에 이온주입이 진행되어 형성되는 소스/드레인영역은 후속 비트라인이 콘택될 지역이므로 이하 '비트라인접합영역(32a)'이라 약칭하고, 나머지 활성영역(23)의 표면지역(30b)에 이온주입 이 진행되어 형성되는 소스/드레인영역은 후속 스토리지노드가 콘택될 지역이므로 이하 '스토리지노드접합영역(32b)'이라 약칭하기로 한다. 그리고, 비트라인접합영역(32a)과 스토리지노드접합영역(32b)은 바람직하게 N형 불순물이 도핑된다.
위와 같이, 비트라인접합영역(32a)과 스토리지노드접합영역(32b)이 게이트라인 사이에 형성되어 하나의 셀트랜지스터가 완성되고, 비트라인접합영역(32a)과 스토리지노드접합영역(32b) 사이의 활성영역(23) 표면 아래에서 채널영역이 정의된다. 이때, 채널영역은 도면부호 'V-CH'와 같은 채널길이를 갖는데, 이는 종래 수평형 셀에 비해 제2리세스(30a)의 깊이만큼 더 깊어진 채널길이를 갖는다. 또한, 종래 수평형 셀에서는 채널이 되는 부분이 수평방향의 한 방향으로만 제한되었으나, 본 발명은 제1방향 및 제2방향(게이트전극에 접하는 제1리세스의 두 측벽을 경유)의 2방향에서 채널이 형성되므로 2채널 구조가 되어, 채널영역의 확장성이 좋다.
도 5a는 본 발명의 제1실시예에 따른 수직형 채널을 갖는 셀의 구조를 도시한 사시도이고, 도 5b는 제1실시예에 따른 수직형 채널을 도시한 도면이다.
도 5a 및 도 5b를 참조하면, 활성영역(23)은 비트라인접합영역(32a)이 형성되는 제1측벽면(23a)과 스토리지노드접합영역(32b)이 형성되는 제2측벽면(23b), 그리고, 게이트전극(27)이 접촉하는 상부면(23c), 제3측벽면(23d) 및 제4측벽면(23e)을 포함한다.
그리고, 게이트전극(27)은 활성영역(23)의 상부면(23c), 제3측벽면(23d) 및 제4측벽면(23e)을 덮는 형태로 형성되고, 게이트전극(27) 양측의 제1측벽면(23a)과 제2측벽면(23b)에는 비트라인접합영역(32a)과 스토리지노드접합영역(32b)이 각각 형성된다.
위와 같은 구조에서, 채널은 제3측벽면(23d)으로 형성되는 제1채널(V-CH1), 제4측벽면(23e)으로 형성되는 제2채널(V-CH2)로 이루어지는 2채널 구조가 된다.
상술한 제1실시예에 따르면, 게이트라인이 지나는 부분의 소자분리막(22)을 소정 깊이로 식각하여 제1리세스(25)를 형성하여 제1리세스(25)의 두 측벽에 게이트전극(27)이 접하도록 하고, 게이트라인 사이의 비트라인이 콘택될 영역을 소정깊이로 식각하여 제2리세스(30a)를 형성하여 이 제2리세스(30a)에 이온주입을 통해 비트라인접합영역(32a)을 형성하므로써, 수직형 채널(V-CH)을 갖는 셀을 형성한다.
더불어, 활성영역 양측의 제1리세스(25)가 제공하는 두개의 측벽을 채널로 사용하는 2채널 구조가 되는 수직형 채널을 갖는 셀을 형성한다. 이로써, 셀전류를 증가시키고 결과적으로 활성영역의 깊이를 줄여 셀동작전압을 낮춘다.
도 6은 본 발명의 제2실시예에 따른 수직형 채널을 갖는 셀의 평면도이고, 도 7a는 도 6의 Ⅰ-Ⅰ'선에 따른 단면도이며, 도 7b는 도 6의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 6, 도 7a 및 도 7b를 참조하면, 표면지역과 표면지역보다 낮은 제2리세스(50a)를 갖는 활성영역(43), 활성영역(43)의 주위를 에워싸는 소자분리막(42), 활성영역(43)과 교차하는 방향으로 활성영역(43)의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트전극(47), 게이트전극(47) 아래의 소자분리막(42)에 형성되며 게이트전극(47)의 일부가 매립된 제1리세스(45), 제2리세스(50a) 아래의 활성영역(43)에 형성되며 스토리지노드와 콘택되는 스토리지노드접합영역(52a)을 포함하고, 게이트전극(47) 외측의 표면지역에 형성되며 비트라인과 콘택되는 비트라인접합영역(52b)을 포함하고, 게이트전극(47) 아래의 비트라인접합영역(52b)과 스토리지노드접합영역(52a) 사이에 수직형 채널(V-CH)이 형성된다.
그리고, 게이트라인의 양측벽에는 게이트스페이서(51)가 형성되어 있으며, 게이트전극(47)의 아래에는 게이트산화막(46)이 형성되고, 게이트전극(47)의 상부에는 게이트하드마스크(48)가 형성되어 있다.
위와 같은 구조에서, 게이트전극(47) 아래의 비트라인접합영역(52b)과 스토리지노드접합영역(52a) 사이에서 수직형 채널(V-CH)이 형성된다.
도 8a 내지 도 8e는 본 발명의 제2실시예에 따른 수직형 채널을 갖는 셀의 제조 방법을 도시한 공정 단면도이다.
도 8a에 도시된 바와 같이, 반도체기판(41)에 트렌치 구조의 소자분리막(42)을 형성한다. 이러한 소자분리막(42)에 의해 활성영역(43)이 정의된다. 이때, 활성영역(43)은 섬(Island) 형태로 정의되며, STI(Shallow Trench Isolation) 공정을 통해 형성된다.
도 8b에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1감광막패턴(44)을 형성한다. 이때, 제1감광막패턴(44)은 후속 게이트전극을 패터닝하기 위한 게이트마스크를 반전(reversion)시킨 마스크로서, 활성영역(43)의 상부를 가로지르는 형태이다. 따라서, 제1감광막패턴(44)의 개구(44a)는 게이트전극이 형성될 부분을 오픈시키는 라인(line) 형태가 된다.
이어서, 제1감광막패턴(44)을 식각마스크로 하여 개구(44a)에 의해 오픈된 지역의 소자분리막(42)의 일부를 일정 깊이로 식각하여 제1리세스(45)를 형성한다. 이때, 제1리세스(45)를 형성하기 위한 식각공정은 산화막질인 소자분리막(42)만을 선택적으로 식각하는 가스를 사용한다. 예를 들어, CF4, C3F8, CHF3와 같은 카본플루오르계 가스를 사용하는데, 바람직하게는 실리콘물질인 활성영역에 대해 높은 선택비를 가져야 하므로 C3F8, CHF3를 사용한다.
도 8c에 도시된 바와 같이, 제1감광막패턴(44)을 스트립한 후에, 게이트산화막(46)을 형성하고, 제1리세스(45)를 포함한 전면에 게이트전극(47)과 게이트하드마스크(48)를 차례로 증착한 후, 게이트패터닝 공정을 진행하여 활성영역(43)의 상부를 가로지르는 라인 형태의 게이트라인을 형성한다.
여기서, 게이트전극(47)은 폴리실리콘, 폴리실리콘과 텅스텐실리사이드의 적층 구조로 형성하며, 증착시에는 제1리세스(45)를 충분히 매립할 때까지 증착하고, 추가로 평탄화 공정을 진행할 수 있다. 그리고, 게이트하드마스크(48)는 평탄화된 게이트전극(47) 상부에 실리콘질화막으로 형성한다.
위와 같은 게이트라인 형성시에, 게이트전극(47)이 제1리세스(45)를 매립하는 형태가 되므로, 게이트전극(47)은 활성영역(43)의 두 개의 측벽과 하나의 상부면을 덮는 형태가 된다.
도 8d에 도시된 바와 같이, 게이트라인을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트라인 사이의 활성영역(43)의 표면을 노출시키는 형태의 제2감광막패턴(49)을 형성한다. 여기서, 제2감광막패턴(49)의 개구(49a)는 적어도 게이트라인의 일측면을 노출시키거나, 게이트라인을 노출시키지 않는 라인 형태로 형성한다. 따라서, 제2감광막패턴(49)은 게이트라인의 나머지 지역 또는 게이트라인의 상부 모두를 덮고 게이트라인 사이의 활성영역(43)의 표면과 이 활성영역(43)에 접하는 소자분리막(42)의 일부만을 노출시킨다.
이어서, 제2감광막패턴(49)을 식각마스크로 하여 노출된 활성영역(43)을 소정 깊이로 식각하여 제2리세스(50a)를 형성한다. 이때, 제2리세스(50a)는 노출된 활성영역(43)을 소정 깊이로 식각하여 형성한 것으로, 후술하겠지만 제2리세스(50a)의 바닥은 스토리지노드가 콘택될 지역이고, 제2리세스(40a)를 제외한 나머지 활성영역(43)의 표면지역(50b)은 비트라인이 콘택될 지역이다. 그리고, 제2리세스(50a)는 장축과 단축을 갖는데, 단축방향의 양끝단은 소자분리막(42)의 측벽을 노출시키는 형태이고, 장축방향의 양끝단은 활성영역(43)의 측벽을 노출시키는 형태이다.
그리고, 상기 제2리세스(50a)는 게이트전극(47)이 매립된 제1리세스(45)보다 그 깊이가 더 얕다. 여기서, 제2리세스(50a)를 제1리세스(45)보다 얕게 하는 이유 는 누설전류를 방지하기 위함이다.
결국, 제2리세스(50a)는 게이트라인의 외측에서 소정 깊이를 갖고 형성된다. 여기서, 게이트라인의 외측이라 함은 스토리지노드가 콘택될 지역을 의미한다. 바람직하게, 제2리세스(50a)를 형성하기 위한 식각공정은 실리콘물질인 반도체기판(41)만을 선택적으로 식각하므로, HBr, Cl2 가스를 사용한다.
도 8e에 도시된 바와 같이, 제2감광막패턴(49)을 스트립한 후, 게이트라인의 양측벽에 접하는 게이트스페이서(51)를 형성한다. 이때, 게이트스페이서(51)는 실리콘질화막을 증착한 후 에치백하여 형성한 것으로, 제2리세스(50a)에 인접하는 게이트라인의 측면에서는 그 형태가 제2리세스(50a)의 측벽까지 덮는 형태가 되고, 비트라인이이 콘택될 표면지역(50b) 상부에서는 게이트라인의 측면만 덮는 형태가 된다.
이어서, 게이트라인 및 게이트스페이서(51) 또는 별도의 이온주입마스크(도시 생략)를 더 포함하는 이온주입배리어를 이용한 이온주입공정을 진행하여 소스/드레인영역을 형성한다. 여기서, 제2리세스(50a)의 바닥지역에 이온주입이 진행되어 형성되는 소스/드레인영역은 후속 스토리지노드가 콘택될 지역이므로 이하 '스토리지노드접합영역(52a)'이라 약칭하고, 나머지 활성영역(43)의 표면지역(50b)에 이온주입이 진행되어 형성되는 소스/드레인영역은 후속 비트라인이 콘택될 지역이므로 이하 '비트라인접합영역(52b)'이라 약칭하기로 한다. 그리고, 비트라인접합영역(52b)과 스토리지노드접합영역(52a)은 바람직하게 N형 불순물이 도핑된다.
위와 같이, 비트라인접합영역(52b)과 스토리지노드접합영역(52a)이 게이트라인 사이에 형성되어 하나의 셀트랜지스터가 완성되고, 비트라인접합영역(52b)과 스토리지노드접합영역(52a) 사이의 활성영역(43) 표면 아래에서 채널영역이 정의된다. 이때, 채널영역은 도면부호 'V-CH'와 같은 채널길이를 갖는데, 이는 종래 수평형 셀에 비해 제2리세스(50a)의 깊이만큼 더 깊어진 채널길이를 갖는다. 또한, 종래 수평형 셀에서는 채널이 되는 부분이 수평방향의 한 방향으로만 제한되었으나, 본 발명은 제1방향(제2리세스의 측벽을 경유), 제2방향 및 제3방향(게이트전극에 접하는 제1리세스의 두 측벽을 경유)의 세방향에서 채널이 형성되므로 3채널 구조가 되어, 채널영역의 확장성이 좋다.
도 9a는 본 발명의 제2실시예에 따른 수직형 채널을 갖는 셀의 구조를 도시한 사시도이고, 도 9b는 제2실시예에 따른 수직형 채널을 도시한 도면이다.
도 9a 및 도 9b를 참조하면, 활성영역(43)은 비트라인접합영역(52b)이 형성되는 제1측벽면(43a)과 스토리지노드접합영역(52a)이 형성되는 제2측벽면(43b), 그리고, 게이트전극(47)이 접촉하는 상부면(43c), 제3측벽면(43d) 및 제4측벽면(43e)을 포함한다.
그리고, 게이트전극(47)은 활성영역(43)의 상부면(43c), 제3측벽면(43d) 및 제4측벽면(43e)을 덮는 형태로 형성되고, 게이트전극(47) 양측의 제1측벽면(43a)과 제2측벽면(43b)에는 비트라인접합영역(52b)과 스토리지노드접합영역(52a)이 각각 형성된다.
위와 같은 구조에서, 채널은 제3측벽면(43d)으로 형성되는 제1채널(V-CH1), 제4측벽면(43e)으로 형성되는 제2채널(V-CH2)로 이루어지는 2채널 구조가 된다.
상술한 제2실시예에 따르면, 게이트라인이 지나는 부분의 소자분리막(42)을 소정 깊이로 식각하여 제1리세스(45)를 형성하여 제1리세스(45)의 두 측벽에 게이트전극(47)이 접하도록 하고, 게이트라인 외측의 스토리지노드가 콘택될 영역을 소정깊이로 식각하여 제2리세스(50a)를 형성하여 이 제2리세스(50a)에 이온주입을 통해 스토리지노드접합영역(52a)을 형성하므로써, 수직형 채널(V-CH)을 갖는 셀을 형성한다.
더불어, 활성영역 양측의 제1리세스(45)가 제공하는 두개의 측벽을 채널로 사용하는 2채널 구조가 되는 수직형 채널을 갖는 셀을 형성한다. 이로써, 셀전류를 증가시키고 결과적으로 활성영역의 깊이를 줄여 셀동작전압을 낮춘다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 셀의 채널방향을 수평방향에서 수직방향으로 바꾸므로써 디자인룰에 따른 채널길의 한계를 극복하고, 리프레시 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 활성영역의 두 개의 측벽을 채널로 이용하므로 셀전류를 증가시키고 결과적으로 활성영역의 깊이를 줄여 셀의 동작전압을 낮추어 셀이 안정적으로 동작할 수 있는 효과가 있다.

Claims (29)

  1. 표면지역과 상기 표면지역보다 낮은 제1리세스가 상기 표면지역 사이에 구비된 활성영역;
    상기 활성영역의 주위를 에워싸는 소자분리막;
    상기 활성영역과 교차하는 방향으로 상기 활성영역의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트라인;
    상기 게이트라인 아래의 소자분리막에 형성되며 상기 게이트라인의 일부가 매립된 제2리세스;
    상기 제1리세스 아래의 활성영역에 형성되는 제1접합영역; 및
    상기 게이트라인 외측의 표면지역에 형성되며 상기 게이트라인 아래에서 상기 제1접합영역과의 사이에서 수직형 채널을 형성하는 제2접합영역
    을 포함하는 반도체소자.
  2. 제1항에 있어서,
    상기 제2리세스는,
    상기 게이트라인 아래의 활성영역 양측에 구비되는 것을 특징으로 하는 반도체소자.
  3. 제2항에 있어서,
    상기 활성영역의 양측 측벽은 상기 제2리세스의 일측면이 되는 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서,
    상기 제1접합영역은 비트라인이 콘택될 접합영역이고, 상기 제2접합영역은 스토리지노드가 콘택될 접합영역인 것을 특징으로 하는 반도체소자.
  5. 제4항에 있어서,
    상기 제1 및 제2접합영역은 N형 불순물이 이온주입된 것을 특징으로 하는 반도체소자.
  6. 제1항에 있어서,
    상기 제1리세스의 깊이는 상기 제2리세스보다 더 얕고, 상기 제2리세스는 상기 소자분리막의 깊이보다 더 얕은 것을 특징으로 하는 반도체소자.
  7. 표면지역과 상기 표면지역보다 낮은 제1리세스가 양측에 구비된 활성영역;
    상기 활성영역의 주위를 에워싸는 소자분리막;
    상기 활성영역과 교차하는 방향으로 상기 활성영역의 표면지역 상부를 가로지르는 적어도 한 쌍의 게이트라인;
    상기 게이트라인 아래의 소자분리막에 형성되며 상기 게이트라인의 일부가 매립된 제2리세스;
    상기 제1리세스 아래의 활성영역에 형성되는 제1접합영역; 및
    상기 게이트라인 사이의 표면지역에 형성되며 상기 게이트라인 아래에서 상기 제1접합영역과의 사이에서 수직형 채널을 형성하는 제2접합영역
    을 포함하는 반도체소자.
  8. 제7항에 있어서,
    상기 제2리세스는,
    상기 게이트라인 아래의 활성영역 양측에 구비되는 것을 특징으로 하는 반도체소자.
  9. 제8항에 있어서,
    상기 활성영역의 양측 측벽은 상기 제2리세스의 일측면이 되는 것을 특징으로 하는 반도체소자.
  10. 제7항에 있어서,
    상기 제1접합영역은 스토리지노드가 콘택될 접합영역이고, 상기 제2접합영역은 비트라인이 콘택될 접합영역인 것을 특징으로 하는 반도체소자.
  11. 제10항에 있어서,
    상기 제1 및 제2접합영역은 N형 불순물이 이온주입된 것을 특징으로 하는 반도체소자.
  12. 제7항에 있어서,
    상기 제1리세스의 깊이는 상기 제2리세스보다 더 얕고, 상기 제2리세스는 상기 소자분리막의 깊이보다 더 얕은 것을 특징으로 하는 반도체소자.
  13. 반도체기판의 소정영역에 트렌치구조의 소자분리막을 형성하는 단계;
    상기 소자분리막 중에서 게이트라인이 지나갈 부분을 소정 깊이로 식각하여 제1리세스를 형성하는 단계;
    상기 제1리세스를 채우면서 상기 소자분리막에 의해 정의된 활성영역의 상부를 가로지르는 형태의 적어도 한 쌍의 게이트라인을 형성하는 단계;
    상기 게이트라인 사이의 활성영역을 소정깊이로 식각하여 제2리세스를 형성하는 단계; 및
    이온주입을 진행하여 상기 제2리세스 아래에 제1접합영역을 형성함과 동시에 상기 게이트라인 외측의 활성영역 표면지역 아래에 제2접합영역을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 이온주입을 진행하기 전에,
    상기 게이트라인의 양측벽에 접하는 게이트스페이서를 형성하는 단계를 더 포함하는 반도체소자의 제조 방법.
  15. 제14항에 있어서,
    상기 게이트스페이서는,
    상기 제2접합영역 상부의 게이트라인의 측벽에 접하고, 상기 제1접합영역 상 부에서는 상기 게이트라인의 측벽과 상기 제2리세스의 측벽에 동시에 접하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제13항에 있어서,
    상기 제1리세스를 형성하는 단계는,
    상기 소자분리막 상에 상기 게이트라인이 지나갈 부분을 오픈시키는 개구를 갖는 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴을 식각마스크로 상기 개구 아래에 오픈된 소자분리막을 선택적으로 소정 깊이로 식각하여 제1리세스를 형성하는 단계; 및
    상기 제1감광막패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1리세스를 형성하는 단계는,
    상기 소자분리막 식각시 상기 활성영역에 대해 높은 선택비를 갖는 가스를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  18. 제13항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    상기 게이트라인 상에 상기 게이트라인 사이의 활성영역을 노출시키는 제2감광막패턴을 형성하는 단계;
    상기 제2감광막패턴을 식각마스크로 상기 노출된 활성영역을 소정 깊이로 식각하여 제2리세스를 형성하는 단계; 및
    상기 제2감광막패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    상기 활성영역 식각시 상기 소자분리막에 대해 높은 선택비를 갖는 가스를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  20. 제13항에 있어서,
    상기 제1접합영역은 비트라인이 콘택될 접합영역이고, 상기 제2접합영역은 스토리지노드가 콘택될 접합영역인 것을 특징으로 하는 반도체소자의 제조 방법.
  21. 제20항에 있어서,
    상기 제1 및 제2접합영역은 N형 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  22. 반도체기판의 소정영역에 트렌치구조의 소자분리막을 형성하는 단계;
    상기 소자분리막 중에서 게이트라인이 지나갈 부분을 소정 깊이로 식각하여 제1리세스를 형성하는 단계;
    상기 제1리세스를 채우면서 상기 소자분리막에 의해 정의된 활성영역의 상부를 가로지르는 형태의 적어도 한 쌍의 게이트라인을 형성하는 단계;
    상기 게이트라인 외측의 스토리지노드가 콘택될 활성영역을 소정깊이로 식각하여 제2리세스를 형성하는 단계; 및
    이온주입을 진행하여 상기 제2리세스 아래에 제1접합영역을 형성함과 동시에 상기 게이트라인 사이의 비트라인이 콘택될 활성영역 아래에 제2접합영역을 형성하는 단계
    를 포함하는 수직형 채널을 갖는 반도체소자의 제조 방법.
  23. 제22항에 있어서,
    상기 이온주입을 진행하기 전에,
    상기 게이트라인의 양측벽에 접하는 게이트스페이서를 형성하는 단계를 더 포함하는 반도체소자의 제조 방법.
  24. 제23항에 있어서,
    상기 게이트스페이서는,
    상기 제2접합영역 상부의 게이트라인의 측벽에 접하고, 상기 제1접합영역 상부에서는 상기 게이트라인의 측벽과 상기 제2리세스의 측벽에 동시에 접하는 것을 특징으로 하는 반도체소자의 제조 방법.
  25. 제22항에 있어서,
    상기 제1리세스를 형성하는 단계는,
    상기 소자분리막 상에 상기 게이트라인이 지나갈 부분을 오픈시키는 개구를 갖는 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴을 식각마스크로 상기 개구 아래에 오픈된 소자분리막을 선택적으로 소정 깊이로 식각하여 제1리세스를 형성하는 단계; 및
    상기 제1감광막패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  26. 제25항에 있어서,
    상기 제1리세스를 형성하는 단계는,
    상기 소자분리막 식각시 상기 활성영역에 대해 높은 선택비를 갖는 가스를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  27. 제22항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    상기 게이트라인 상에 상기 게이트라인 외측의 스토리지노드가 콘택될 활성영역을 노출시키는 제2감광막패턴을 형성하는 단계;
    상기 제2감광막패턴을 식각마스크로 상기 노출된 활성영역을 소정 깊이로 식각하여 제2리세스를 형성하는 단계; 및
    상기 제2감광막패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  28. 제27항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    상기 활성영역 식각시 상기 소자분리막에 대해 높은 선택비를 갖는 가스를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  29. 제22항에 있어서,
    상기 제1 및 제2접합영역은 N형 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
KR1020050132568A 2005-12-28 2005-12-28 수직형 채널을 갖는 반도체소자 및 그의 제조 방법 KR100695498B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020050132568A KR100695498B1 (ko) 2005-12-28 2005-12-28 수직형 채널을 갖는 반도체소자 및 그의 제조 방법
TW095123456A TWI306287B (en) 2005-12-28 2006-06-29 Semiconductor device having vertical-type channel and method for fabricating the same
US11/479,439 US7749844B2 (en) 2005-12-28 2006-06-29 Method for fabricating semiconductor device having vertical-type channel
JP2006182446A JP5046575B2 (ja) 2005-12-28 2006-06-30 垂直チャネルを有する半導体素子及びその製造方法
CNB2006101385168A CN100547796C (zh) 2005-12-28 2006-11-07 具有竖直型沟道的半导体器件的制造方法
US12/830,125 US7923334B2 (en) 2005-12-28 2010-07-02 Method for fabricating semiconductor device having vertical-type channel
US13/085,283 US8455942B2 (en) 2005-12-28 2011-04-12 Semiconductor device having vertical-type channel
US13/909,963 US8981467B2 (en) 2005-12-28 2013-06-04 Semiconductor device having vertical-type channel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050132568A KR100695498B1 (ko) 2005-12-28 2005-12-28 수직형 채널을 갖는 반도체소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR100695498B1 true KR100695498B1 (ko) 2007-03-16

Family

ID=38192595

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050132568A KR100695498B1 (ko) 2005-12-28 2005-12-28 수직형 채널을 갖는 반도체소자 및 그의 제조 방법

Country Status (5)

Country Link
US (4) US7749844B2 (ko)
JP (1) JP5046575B2 (ko)
KR (1) KR100695498B1 (ko)
CN (1) CN100547796C (ko)
TW (1) TWI306287B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861174B1 (ko) * 2006-10-31 2008-09-30 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
KR100855834B1 (ko) * 2007-05-25 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8012830B2 (en) * 2007-08-08 2011-09-06 Spansion Llc ORO and ORPRO with bit line trench to suppress transport program disturb
US9159808B2 (en) * 2009-01-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etch-back process for semiconductor devices
JP2012089582A (ja) * 2010-10-15 2012-05-10 Panasonic Corp 不揮発性半導体記憶装置
US8878295B2 (en) * 2011-04-13 2014-11-04 National Semiconductor Corporation DMOS transistor with a slanted super junction drift structure
JP5715551B2 (ja) * 2011-11-25 2015-05-07 株式会社東芝 半導体装置およびその製造方法
US8884369B2 (en) * 2012-06-01 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
US8940640B2 (en) * 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure of semiconductor device
US9466698B2 (en) * 2013-03-15 2016-10-11 Semiconductor Components Industries, Llc Electronic device including vertical conductive regions and a process of forming the same
KR20160061964A (ko) * 2013-09-26 2016-06-01 인텔 코포레이션 시스템 온 칩(ｓｏｃ) 애플리케이션들을 위한 수직 비평면 반도체 디바이스
US9524960B2 (en) * 2014-04-01 2016-12-20 Empire Technoogy Development Llc Vertical transistor with flashover protection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262917B1 (en) 1999-10-22 2001-07-17 United Microelectronics Corp. Structure of a flash memory device
KR20040074501A (ko) * 2003-02-19 2004-08-25 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2195264B (en) 1986-09-09 1990-10-24 Norsolor Sa A process for regenerating a catalyst and its application to an oxidative dehydrogenation process
KR960000229B1 (ko) 1992-12-31 1996-01-03 현대전자산업주식회사 트렌치(Trench) 구조를 이용한 수직 채널을 갖는 모스트랜지스터(MOSFET) 제조 방법
KR0123751B1 (ko) * 1993-10-07 1997-11-25 김광호 반도체장치 및 그 제조방법
JP3270250B2 (ja) * 1994-08-17 2002-04-02 株式会社東芝 半導体記憶装置及びその製造方法
US6093614A (en) * 1998-03-04 2000-07-25 Siemens Aktiengesellschaft Memory cell structure and fabrication
DE69806484D1 (de) * 1998-11-17 2002-08-14 St Microelectronics Srl Methode zur Herstellung von einem MOSFET mit einem vertikalen Kanal
US6285057B1 (en) * 1999-11-17 2001-09-04 National Semiconductor Corporation Semiconductor device combining a MOSFET structure and a vertical-channel trench-substrate field effect device
TW449885B (en) * 2000-07-13 2001-08-11 Nanya Technology Corp Arrangement of DRAM cells with vertical transistors and deep trench capacitors
JP2002094027A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 半導体記憶装置とその製造方法
US6664143B2 (en) 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
JP3808700B2 (ja) * 2000-12-06 2006-08-16 株式会社東芝 半導体装置及びその製造方法
KR100400325B1 (ko) * 2001-12-31 2003-10-01 주식회사 하이닉스반도체 수직형 트랜지스터 및 그 제조 방법
TW589705B (en) 2003-04-07 2004-06-01 Nanya Technology Corp Method for improving ion-doping concentration in vertical channel
TW587311B (en) * 2003-05-30 2004-05-11 Nanya Technology Corp Memory cell with partly vertical channel and the manufacturing method thereof
TWI223377B (en) 2003-06-02 2004-11-01 Nanya Technology Corp Method for isolating the active area of a memory cell with partial vertical channel
JP4194890B2 (ja) * 2003-06-24 2008-12-10 株式会社豊田中央研究所 半導体装置とその製造方法
KR100577565B1 (ko) * 2004-02-23 2006-05-08 삼성전자주식회사 핀 전계효과 트랜지스터의 제조방법
TWI284391B (en) * 2005-10-12 2007-07-21 Promos Technologies Inc Dynamic random access memory and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262917B1 (en) 1999-10-22 2001-07-17 United Microelectronics Corp. Structure of a flash memory device
KR20040074501A (ko) * 2003-02-19 2004-08-25 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
US7749844B2 (en) 2010-07-06
US7923334B2 (en) 2011-04-12
TW200725812A (en) 2007-07-01
CN100547796C (zh) 2009-10-07
US20130264635A1 (en) 2013-10-10
CN1992278A (zh) 2007-07-04
US20110003448A1 (en) 2011-01-06
US8455942B2 (en) 2013-06-04
US8981467B2 (en) 2015-03-17
US20070145451A1 (en) 2007-06-28
JP2007180481A (ja) 2007-07-12
JP5046575B2 (ja) 2012-10-10
US20110198688A1 (en) 2011-08-18
TWI306287B (en) 2009-02-11

Similar Documents

Publication Publication Date Title
KR100695498B1 (ko) 수직형 채널을 갖는 반도체소자 및 그의 제조 방법
KR100822079B1 (ko) 단일 면 매립 스트랩
KR100720232B1 (ko) 핀 구조의 반도체 소자의 형성방법
KR100763337B1 (ko) 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
KR100673133B1 (ko) 반도체 소자의 제조 방법
KR20030019639A (ko) 반도체 메모리 셀 배열 및 그 제조 방법
CN100563028C (zh) 五沟道鳍式晶体管及其制造方法
KR101851727B1 (ko) 반도체 소자 및 그 제조 방법
TWI278112B (en) Semiconductor device with omega gate and method for fabricating a semiconductor device
CN101335231B (zh) 半导体器件的制造方法
KR100694973B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100610421B1 (ko) 반도체 소자의 제조 방법
KR20130073488A (ko) 반도체 소자 및 그 제조 방법
KR101139980B1 (ko) 반도체 소자 및 그 형성 방법
TW201501307A (zh) 半導體裝置
CN103165616A (zh) 半导体器件及其制造方法
JP4634877B2 (ja) 半導体素子の製造方法
KR100709567B1 (ko) 반도체 소자 및 그 제조 방법
KR20100028435A (ko) 새들 핀 트랜지스터를 구비하는 반도체 소자의 제조방법
KR100745900B1 (ko) 반도체 소자 및 그의 제조 방법
KR20020010790A (ko) 메탈콘택의 형성 방법
KR20070002256A (ko) 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
KR20040008423A (ko) 반도체소자의 트랜지스터 형성방법
KR20060080719A (ko) 반도체 소자의 형성 방법
KR20080063890A (ko) 리세스 게이트를 구비한 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120222

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee