KR100745900B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

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    • F25D—REFRIGERATORS; COLD ROOMS; ICE-BOXES; COOLING OR FREEZING APPARATUS NOT OTHERWISE PROVIDED FOR
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    • E04B1/62—Insulation or other protection; Elements or use of specified material therefor
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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 활성 영역의 길이 방향에서 수직 몸통이 연장된 벌브-형(Bulb-type) 리세스 채널 영역을 형성하고, 저장 전극 접합 영역을 게이트 절연막과 부분적으로 중첩되도록 반도체 소자를 설계함으로써, 충분한 채널 길이를 확보하고 소자의 리프레쉬 특성을 개선할 수 있는 기술이다.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 레이아웃.
도 2a 내지 2g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 레이아웃.
도 4는 본 발명의 실시 예에 따른 반도체 소자의 단면도들.
도 5a 내지 5g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 활성 영역의 길이 방향에서 수직 몸통이 연장된 벌브-형(Bulb-type) 리세스 채널 영역을 형성하고, 저장 전극 접합 영역을 게이트 절연막과 부분적으로 중첩되도록 반도체 소자를 설계함으로써, 충분한 채널 길이를 확보하고 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 셀 트랜지스터의 채널 길이가 감소할수록 셀 트랜지스터의 문턱 전압을 맞추기 위하여 셀 채널의 이온 농도를 증가시키고, 이로 인하여 S/D 영역의 전계가 증가되어 누설 전류가 증가함으로 DRAM의 리프레쉬 특성은 나빠진다. 따라서, 셀 트랜지스터의 채널 길이를 늘이기 위하여 다음과 같은 반도체 소자의 구조가 제안되었다.
도 1은 종래 기술에 따른 활성 영역(1), 리세스 게이트 영역(3) 및 게이트 영역(5)을 도시한 반도체 소자의 레이아웃이다.
도 1을 참조하면, 리세스 게이트 영역(3)의 선 폭은 게이트 영역(5)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있고, 게이트 영역들(5) 사이의 폭은 F로 도시되어 있다.
도 2a 내지 2g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2a(i) 내지 2g(i)는 도 1의 I-I'을 따른 단면도들이고, 도 2a(ii) 내지 2g(ii)는 도 1의 II-II'을 따른 단면도들이다.
도 2a를 참조하면, 패드 산화막(13)과 패드 질화막(15)을 구비한 반도체 기판(10)에 소자 분리막(20)을 형성한다.
도 2b를 참조하면, 패드 질화막(15)을 제거한 후, 전체 표면에 이온을 주입하여 반도체 기판(10)에 웰 및 채널 이온 주입 영역(미도시)을 형성한다. 다음으로, 전체 표면 상부에 평탄화된 폴리실리콘층(25)을 형성한다.
도 2c를 참조하면, 리세스 게이트 마스크(미도시)를 식각 마스크로 폴리실리콘층(25)과 패드 산화막(13)을 식각하여 도 1의 리세스 게이트 영역(3)을 정의하는 폴리실리콘층 패턴(25a)과 패드 산화막 패턴(13a)을 형성한다.
도 2d를 참조하면, 도 1의 리세스 게이트 영역(3)의 반도체 기판(10)을 소정 두께 식각하여 제 1 리세스(35)를 형성한다. 이때, 제 1 리세스(35) 형성 시 폴리실리콘층 패턴(25a)도 함께 제거된다. 또한, 소자 분리막(20)에 인접한 반도체 기판(10)은 식각 속도가 상대적으로 늦어 실리콘 혼(horn)이 형성된다.
도 2e를 참조하면, 제 1 리세스(35)와 패드 산화막 패턴(13a)의 측벽에 CVD 산화막의 스페이서(40)를 형성한 후, 이를 식각 마스크로 제 1 리세스(35) 하부에 노출된 반도체 기판(10)을 소정 두께를 식각하여 제 2 리세스(50)를 형성한다.
도 2f를 참조하면, 스페이서(40)와 패드 산화막 패턴(13a)을 제거한 후, 노출된 반도체 기판(10) 상부에 게이트 절연막(60)을 형성한다. 다음으로, 제 2 리세스(50)를 매립하는 평탄화된 게이트 도전층(65)을 형성하고, 그 상부에 게이트 하드 마스크층(90)을 형성한다. 여기서, 게이트 도전층(65)은 하부 게이트 도전층(70)과 상부 게이트 도전층(80)의 적층구조로 형성한다.
도 2g를 참조하면, 게이트 마스크(미도시)를 식각 마스크로 게이트 하드 마스크층(90)과 게이트 도전층(65)을 패터닝하여 게이트 전극(97)과 게이트 하드 마스크층 패턴(95)의 적층구조로 된 게이트(99)를 형성한다. 여기서, 후속 공정에서 형성되는 저장 전극 접합 영역(7)과 비트 라인 접합 영역(9) 하부의 게이트 채널 영역(L1+L2+L3)은 수직 채널 영역(L1+L3)과 수평 채널 영역(L2)으로 이루어진다.
이후의 공정은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
상술한 반도체 소자의 제조 방법에 따르면, 수직 채널 영역(L1+L3)이 깊을수록 또는 수평 채널 영역(L2)이 넓을수록 전체 게이트 채널(L1+L2+L3)의 길이는 증가한다. 특히, 수평 채널 영역(L2)을 증가시키기 위하여 제 2 리세스 형성은 등방성 식각 방법으로 수행된다.
그러나, 디자인 룰이 감소함에 따라 수평 채널 영역(L2)의 증가는 한계가 존재하여, 소자의 리프레쉬(Refresh) 특성을 향상시키는데 제약이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 활성 영역의 길이 방향에서 수직 몸통이 연장된 벌브-형(Bulb-type) 리세스 채널 영역을 형성하고, 저장 전극 접합 영역을 게이트 절연막과 부분적으로 중첩되도록 반도체 소자를 설계함으로써, 충분한 채널 길이를 확보하고 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는,
활성 영역을 정의하는 소자 분리막이 형성된 반도체 기판과, 반도체 기판 내에 위치하며, 수직 몸통이 연장된 벌브-형(Bulb-type) 리세스 채널 영역과, 벌브-형 리세스 채널 영역을 포함하는 활성 영역 상부에 형성되는 게이트 절연막과, 벌브-형 리세스 채널 영역을 매립하고, 게이트 영역의 게이트 절연막 상부에 형성되는 게이트 전극과, 게이트 전극의 일 측의 반도체 기판에 위치하는 비트 라인 접합 영역과, 게이트 전극의 타 측의 반도체 기판에 위치하며, 게이트 절연막과 부분적으로 중첩되는 저장 전극 접합 영역을 포함하는 것을 특징으로 한다.
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또한, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 패드 절연막을 구비한 반도체 기판 상부에 소자 분리막을 형성하는 단계와, (b) 패드 절연막을 소정 두께 식각한 후, 전체 표면 상부에 하드 마스크층을 형성하는 단계와, (c) 리세스 게이트 마스크로 하드 마스크층 및 반도체 기판을 소정 두께 식각하여 수직 몸통이 연장된 벌브-형(Bulb-type) 리세스 채널 영역을 형성하는 단계와, (d) 벌브-형 리세스 채널 영역을 포함하는 노출된 반도체 기판 상부에 게이트 절연막을 형성하는 단계와, (e) 게이트 영역에 게이트 전극과 게이트 하드 마스크층 패턴의 적층구조로 이루어진 게이트 구조물을 형성하되, 게이트 전극은 벌브-형 리세스 채널 영역을 매립하며 게이트 절연막 상부에 형성되는 단계와, (f) 게이트 구조물 사이에 노출된 반도체 기판에 불순물 이온을 주입하여 저장 전극 접합 영역과 비트 라인 접합 영역을 형성하되, 저장 전극 접합 영역은 게이트 절연막과 부분적으로 중첩되는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따라 소자 분리막(120)에 의해 정의되는 활성 영역(101), 리세스 게이트 영역(103) 및 게이트 영역(105)을 도시한 반도체 소자의 레이아웃이다.
도 3을 참조하면, 리세스 게이트 영역(103)의 선 폭은 게이트 영역(105)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있고, 게이트 영역들(105) 사이의 폭은 F 로 도시되어 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이며, 도 4(i)는 도 3의 I-I'을 따른 단면도이고, 도 4(ii)는 도 3의 II-II'을 따른 단면도이다.
도 4를 참조하면, 도 3의 활성 영역(101)을 정의하는 소자 분리막(120)은 반도체 기판(110) 내에 형성되고, 도 3의 리세스 게이트 영역(103)을 정의하는 마스크에 의해 리세스 채널 영역(155)이 형성된다. 이때, 도 3의 활성 영역(101)의 길이 방향에서 리세스 채널 영역(155)은 벌브-형(Bulb-type)으로 형성되며, 그 수직 몸통이 충분히 연장된다. 그리고 게이트 절연막(160)은 벌브-형 리세스 채널 영역(155)을 포함하는 활성 영역 상부에 형성되고, 게이트(199)는 도 3의 게이트 영역(105)의 게이트 절연막(160) 상부에 형성된다. 또한, 저장 전극 접합 영역(107)은 게이트 절연막(160)과 부분적으로 중첩되는 반도체 기판(110)에 형성된다. 여기서, 게이트(199)는 게이트 전극(197)과 게이트 하드 마스크층 패턴(195)의 적층구조이며, 게이트 전극(197)은 하부 게이트 전극(175)과 상부 게이트 전극(185)의 적층구조인 것이 바람직하다. 그리고 벌브-형 리세스 채널 영역(155)은 도 3의 활성 영역(101)의 길이 방향에서 목, 상부 수평 몸통, 수직 몸통 및 하부 수평 몸통을 포함한다. 더욱이, 도 5f(i)을 참조하면, 벌브-형 리세스 채널 영역(155)에서 목의 깊이(C1)는 반도체 기판(110) 상부로부터 10 내지 300㎚이고, 상부 수평 몸통의 깊이(C2)는 목의 바닥으로부터 10 내지 100㎚이며, 수직 몸통의 깊이(C3)는 상부 수평 몸통의 바닥으로부터 10 내지 200㎚이고, 하부 수평 몸통의 깊이(C4)는 수직 몸통의 바닥으로부터 10 내지 100㎚인 것이 바람직하다. 또한, 저장 전극 접합 영역(107)의 두께(XJ1)와 비트 라인 접합 영역(109)의 두께(XJ2)에 따라 도 5f의 벌브-형 리세스 채널 영역(155)에서 목의 깊이(C1)를 조절할 수 있다. 그리고 벌브-형 리세스 채널 영역(155)의 상부 수평 몸통과 하부 수평 몸통은 원형 또는 타원형으로 형성되는 것이 바람직하다. 따라서, 반도체 소자의 디자인 룰이 감소함에 따라 이웃한 게이트 구조물들(199)의 폭(D1)이 줄어들어 인접한 리세스 채널 영역(155)들 사이의 간격(S1) 감소하나, 본 발명은 벌브-형 리세스 채널 영역(155)의 수직 몸통을 연장함으로써, 수평 채널의 길이(L2)의 제한에도 수직 채널의 길이(L1, L3)를 증가시켜 전체 채널 길이를 충분히 늘릴 수 있다. 또한, 저장 전극 접합 영역(107)의 일부를 게이트 산화막(160) 상부에 직접 형성함으로써, 반도체 기판(110)에 형성되는 저장 전극 접합 영역(107)의 면적을 감소시켜 저장 전극 접합 누설 전류를 감소시킬 수 있다.
도 5a 내지 5g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 5a(i) 내지 5g(i)는 도 3의 I-I'을 따른 단면도들이고, 도 5a(ii) 내지 5g(ii)는 도 3의 II-II'을 따른 단면도들이다.
도 5a를 참조하면, 반도체 기판(110) 상부에 패드 산화막(113)과 패드 질화막(115)을 형성한 후, 패드 질화막(115) 상부에 감광막(미도시)을 형성한다. 다음으로, 소자 분리 마스크(미도시)로 감광막을 노광 및 현상하여 소자 분리 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 식각 마스크로 패드 질화막(115), 패드 산화막(113) 및 소정 두께의 반도체 기판(110)을 식각하여 도 3의 활성 영역(101)을 정의하는 트렌치(미도시)를 형성한 후, 감광막 패턴을 제거한다. 그 다음, 트렌치를 매립하는 소자 분리용 산화막(미도시)을 형성한 후, 패 드 질화막(115)을 노출할 때까지 소자 분리용 산화막을 평탄화 식각하여 소자 분리막(120)을 형성한다. 여기서, 소자 분리용 산화막과 트렌치의 계면에 열 산화막(미도시), 라이너 질화막(미도시) 및 라이너 산화막(미도시)의 적층구조를 더 형성하는 것이 바람직하다.
도 5b를 참조하면, 소자 분리막(120)을 습식 식각 방법으로 소정 두께 식각하여 그 높이를 낮춘 후, 남은 패드 질화막(115)과 패드 산화막(113)을 순차적으로 제거하여 반도체 기판(110)을 노출한다. 다음으로, 노출된 반도체 기판(110) 상부에 제 1 절연막(123)을 형성한 후, 전체 표면 상부에 감광막(미도시)을 형성한다. 셀 영역(미도시)을 노출하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 이온 주입 마스크로 전체 표면에 불순물 이온을 주입하여 반도체 기판(110)에 웰 및 채널 이온 주입 영역(미도시)을 형성한다. 이후, 감광막 패턴을 제거한 후, 전체 표면 상부에 평탄화된 하드 마스크층(125)을 형성한다. 여기서, 패드 질화막(115)과 패드 산화막(113)에 대한 제거 공정은 습식 식각 방법으로 수행된다. 또한, 하드 마스크층(125)은 폴리실리콘층, 비정질 탄소막, CVD 산화막, SiON막 또는 이들의 조합 중 선택된 어느 하나로 형성하는 것을 바람직하다. 그리고 제 1 절연막(123)은 열 산화막, 증착된 산화막 또는 이들의 조합으로 형성하는 것이 바람직하다. 한편, 하드 마스크층(125)과 제 1 절연막(123)의 계면에 버퍼 절연막(미도시)을 더 형성할 수 있다.
한편, 본 발명의 다른 실시 예에 따르면, 남은 패드 질화막(115)을 제거한 후, 전체 표면 상부에 감광막(미도시)을 형성한다. 이후, 셀 영역(미도시)을 노출 하는 마스크(미도시)로 감광막을 노광 및 현상하여 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 이온 주입 마스크로 전체 표면에 불순물 이온을 주입하여 반도체 기판(110)에 웰 및 채널 이온 주입 영역(미도시)을 형성한다. 그 다음, 감광막 패턴과 남은 패드 산화막(113)을 제거하여 반도체 기판(110)을 노출한 후, 노출된 반도체 기판(110) 상부에 제 1 절연막(123)을 형성한다. 이후, 전체 표면 상부에 평탄화된 하드 마스크층(125)을 형성할 수 있다. 또한, 웰 및 채널 이온 주입 영역(미도시) 형성 후, 남은 패드 산화막(113)을 포함하는 전체 표면 상부에 하드 마스크층(125)을 형성할 수도 있다.
도 5c를 참조하면, 하드 마스크층(125) 상부에 감광막(미도시)을 형성한 후, 리세스 게이트 마스크(미도시)로 감광막을 노광 및 현상하여 도 3의 리세스 게이트 영역(103)을 정의하는 감광막 패턴(미도시)을 형성한다. 다음으로, 감광막 패턴을 식각 마스크로 노출된 하드 마스크층(125)과 제 1 절연막(123)을 식각하여 도 3의 리세스 게이트 영역(103)의 반도체 기판(110)을 노출한다.
도 5d를 참조하면, 노출된 반도체 기판(110)을 소정 두께 식각하여 리세스 채널 영역을 정의하는 제 1 리세스(135)를 형성하되, 제 1 리세스(135) 형성에 대한 식각 공정 시 감광막 패턴과 남은 하드 마스크층(125)은 동시에 제거된다. 다음으로, 전체 표면에 제 2 절연막(137)을 형성한다. 여기서, 제 1 리세스(135) 형성 후 전체 표면에 대한 세정 공정을 추가할 수 있다. 또한, 제 2 절연막(137)은 열 산화막, 증착된 산화막 또는 이들의 조합으로 형성하는 것이 바람직하다. 한편, 제 1 리세스(135)에서 식각된 반도체 기판(110)의 깊이(H1)는 후속 비트 라인 접합 영 역의 깊이를 고려하여 조절할 수 있다. 특히, 식각된 반도체 기판(110)의 깊이(H1)는 후속한 도 5g의 저장 전극 접합 영역(107)의 두께(XJ1)과 비트 라인 접합 영역(109)의 두께(XJ2) 중 얇은 쪽을 고려하여 결정될 수 있다.
도 5e를 참조하면, 제 2 절연막(137)을 건식 식각 방법으로 식각하여 제 1 리세스(135)와 제 1 절연막(123)의 측벽에 제 1 리세스 하부의 반도체 기판(110)을 노출하는 스페이서(140)를 형성한다. 다음으로, 제 1 리세스 하부의 노출된 반도체 기판(110)을 소정 두께 식각하여 제 2 리세스(150)를 형성한다. 여기서, 제 2 리세스(150)에서 식각된 반도체 기판(110)의 깊이(H2)는 후속 리세스 채널 영역의 수직 채널 영역의 깊이를 고려하여 결정될 수 있다.
도 5f를 참조하면, 제 2 리세스(150) 하부에 노출된 반도체 기판(110)을 소정 두께 식각하여 수직 몸통이 연장된 벌브-형 리세스 채널 영역(155)을 형성한다. 다음으로, 스페이서(140)와 제 1 절연막(123)을 제거하여 반도체 기판(110)을 노출한다. 이후, 벌브-형 리세스 채널 영역(155)을 포함하는 노출된 반도체 기판(110) 상부에 게이트 절연막(160)을 형성한 후, 벌브-형 리세스 채널 영역(155)을 매립하는 평탄화된 하부 게이트 도전층(170)과 상부 게이트 도전층(180)의 적층구조로 이루어진 게이트 도전층(165)을 형성한다. 그 다음, 게이트 도전층(165) 상부에 게이트 하드 마스크층(190)을 형성한다. 여기서, 벌브-형 리세스 채널 영역(155) 형성을 위한 식각 공정은 등방성 식각 방법으로 수행되는 것이 바람직하다. 또한, 게이트 절연막(160)은 산화막, 질화 산화막, 알루미늄 산화막(Al2O3) 또는 이들의 조합 중 어느 하나로 형성하는 것이 바람직하다. 그리고 스페이서(140)와 제 1 절연막(123)에 대한 제거 공정은 습식 식각 방법으로 수행되는 것이 바람직하다. 한편, 벌브-형 리세스 채널 영역(155)은 도 3의 활성 영역(101)의 길이 방향에서 목, 상부 수평 몸통, 수직 몸통 및 하부 수평 몸통을 포함하며, 벌브-형 리세스 채널 영역(155)에서 목의 깊이(C1)는 반도체 기판(110) 상부로부터 10 내지 300㎚이고, 상부 수평 몸통의 깊이(C2)는 목의 바닥으로부터 10 내지 100㎚이며, 수직 몸통의 깊이(C3)는 상부 수평 몸통의 바닥으로부터 10 내지 200㎚이고, 하부 수평 몸통의 깊이(C4)는 수직 몸통의 바닥으로부터 10 내지 100㎚인 것이 바람직하다. 또한, 도 4의 저장 전극 접합 영역(107)의 두께(XJ1)와 비트 라인 접합 영역(109)의 두께(XJ2)에 따라 벌브-형 리세스 채널 영역(155)에서 목의 깊이(C1)를 조절할 수 있다. 그리고 벌브-형 리세스 채널 영역(155)의 상부 수평 몸통과 하부 수평 몸통은 원형 또는 타원형으로 형성되는 것이 바람직하다.
도 5g를 참조하면, 게이트 하드 마스크층(190) 상부에 감광막(미도시)을 도포한 후, 게이트 마스크(미도시)로 감광막을 노광 및 현상하여 도 3의 게이트 영역(105)을 정의하는 감광막 패턴(미도시)을 형성한다. 다음으로, 감광막 패턴을 식각 마스크로 게이트 하드 마스크층(190), 상부 게이트 도전층(180) 및 하부 게이트 도전층(170)을 패터닝하여 게이트 하드 마스크층 패턴(195), 상부 게이트 전극(185) 및 하부 게이트 전극(175)의 적층구조로 이루어진 게이트 구조물(199)을 형성한다. 이후, 감광막 패턴을 제거한 후, 게이트 구조물(199)의 측벽에 게이트 스페이서(미도시)를 형성한다. 그 다음, 게이트 스페이서를 포함하는 게이트 구조물(199)을 이온 주입 마스크로 이온 주입하여 게이트 구조물들(199) 사이의 반도체 기판(110)에 저장 전극 접합 영역(107)과 비트 라인 접합 영역(109)을 형성한다. 이때, 저장 전극 접합 영역(107)은 게이트 절연막(160)과 부분적으로 중첩되는 것이 바람직하다. 여기서, 하부 게이트 도전층(170)은 폴리실리콘층, SiGe층 또는 이들의 적층구조로 형성하는 것이 바람직하며, 상부 게이트 도전층(180)은 티타늄 질화막, 텅스텐 질화막, 텅스텐 폴리실사이드층, 티타늄 폴리사이드층, 티타늄층, 텅스텐층 또는 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다. 따라서, 반도체 소자의 디자인 룰이 감소함에 따라 이웃한 게이트 구조물들(199)의 폭(D1)이 줄어들어 인접한 리세스 채널 영역(155)들 사이의 간격(S1) 감소하나, 본 발명은 벌브-형 리세스 채널 영역(155)의 수직 몸통을 연장함으로써, 수평 채널의 길이(L2)의 제한에도 수직 채널의 길이(L1, L3)를 증가시켜 전체 채널 길이를 충분히 늘릴 수 있다.
이후의 공정은 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 활성 영역의 길이 방향에서 수직 몸통이 연장된 벌브-형(Bulb-type) 리세스 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 충분한 채널 길이를 확보하여 단 채널 효과(Short channel effect)를 개선할 수 있다. 또한, 저장 전극 접합 영역을 게이트 절연막과 부분적으로 중첩되도록 반도체 소자를 설계함으로써, 반도체 기판과 접하는 저장 전극 접합 영역의 면적을 줄일 수 있어 저장 전극 접합 누설 전류를 감소시킬 수 있어 소자의 리프레쉬 특성을 개선할 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (22)

  1. 활성 영역을 정의하는 소자 분리막이 형성된 반도체 기판;
    상기 반도체 기판 내에 위치하며, 수직 몸통이 연장된 벌브-형(Bulb-type) 리세스 채널 영역;
    상기 벌브-형 리세스 채널 영역을 포함하는 상기 활성 영역 상부에 형성되는 게이트 절연막;
    상기 벌브-형 리세스 채널 영역을 매립하고, 게이트 영역의 상기 게이트 절연막 상부에 형성되는 게이트 전극;
    상기 게이트 전극의 일 측의 상기 반도체 기판에 위치하는 비트 라인 접합 영역; 및
    상기 게이트 전극의 타 측의 상기 반도체 기판에 위치하며, 상기 게이트 절연막과 부분적으로 중첩되는 저장 전극 접합 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 벌브-형 리세스 채널 영역은 상기 활성 영역의 길이 방향에서 목, 상부 수평 몸통, 수직 몸통 및 하부 수평 몸통을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 벌브-형 리세스 채널 영역에서 상기 목의 깊이는 상기 활성 영역 상부 로부터 10 내지 300㎚이고, 상기 상부 수평 몸통의 깊이는 상기 목의 바닥으로부터 10 내지 100㎚이며, 상기 수직 몸통의 깊이는 상기 상부 수평 몸통의 바닥으로부터 10 내지 200㎚이고, 상기 하부 수평 몸통의 깊이는 상기 수직 몸통의 바닥으로부터 10 내지 100㎚인 것을 특징으로 하는 반도체 소자.
  4. (a) 패드 절연막을 구비한 반도체 기판 상부에 소자 분리막을 형성하는 단계;
    (b) 상기 패드 절연막을 소정 두께 식각한 후, 전체 표면 상부에 하드 마스크층을 형성하는 단계;
    (c) 리세스 게이트 마스크로 상기 하드 마스크층 및 상기 반도체 기판을 소정 두께 식각하여 수직 몸통이 연장된 벌브-형(Bulb-type) 리세스 채널 영역을 형성하는 단계;
    (d) 상기 벌브-형 리세스 채널 영역을 포함하는 노출된 반도체 기판 상부에 게이트 절연막을 형성하는 단계;
    (e) 게이트 영역에 게이트 전극과 게이트 하드 마스크층 패턴의 적층구조로 이루어진 게이트 구조물을 형성하되, 상기 게이트 전극은 상기 벌브-형 리세스 채널 영역을 매립하며 상기 게이트 절연막 상부에 형성되는 단계; 및
    (f) 상기 게이트 구조물 사이에 노출된 상기 반도체 기판에 불순물 이온을 주입하여 저장 전극 접합 영역과 비트 라인 접합 영역을 형성하되, 상기 저장 전극 접합 영역은 상기 게이트 절연막과 부분적으로 중첩되는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 (a) 단계는
    상기 반도체 기판과 상기 소자 분리막의 계면에 열 산화막, 라이너 질화막 및 라이너 산화막의 적층구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 하드 마스크층은 폴리실리콘막, CVD 산화막, 비정질 탄소(amorphous Carbon) 막, SiON 막 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 4항에 있어서,
    상기 (b) 단계는
    (b-1) 패드 산화막과 패드 질화막으로 형성된 상기 패드 절연막을 식각하여 상기 패드 질화막을 제거하는 단계;
    (b-2) 전체 표면 상부에 불순물 이온을 주입하여 상기 반도체 기판에 웰 및 채널 이온 주입 영역을 형성하는 단계; 및
    (b-3) 전체 표면 상부에 하드 마스크층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 (b-1) 단계에서 상기 패드 질화막에 대한 제거 공정은 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7항에 있어서,
    상기 (b-2) 단계는
    상기 패드 산화막을 제거하여 상기 반도체 기판을 노출하는 단계;
    상기 노출된 반도체 기판 상부에 절연막을 형성하는 단계; 및
    전체 표면 상부에 불순물 이온을 주입하여 상기 반도체 기판에 채널 이온 주입 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 패드 산화막에 대한 제거 공정은 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 9항에 있어서,
    상기 절연막은 열 산화막, 증착된 산화막 및 이들의 조합 중 선택된 어는 하 나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 4항에 있어서,
    상기 하드 마스크층 하부에 버퍼 산화막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 4항에 있어서,
    상기 (c) 단계는
    (c-1) 리세스 게이트 마스크를 식각 마스크로 상기 하드 마스크층과 상기 반도체 기판을 소정 두께 식각하여 제 1 리세스를 형성하는 단계;
    (c-2) 상기 제 1 리세스의 측벽에 스페이서를 형성하는 단계; 및
    (c-3) 상기 스페이서를 식각 마스크로 상기 제 1 리세스 하부에 노출된 반도체 기판을 소정 두께 식각하여 수직 몸통이 연장된 리세스 채널 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 (c-1) 단계는
    상기 하드 마스크층 상부에 감광막을 형성하는 단계;
    리세스 게이트 마스크로 상기 감광막을 노광 및 현상하여 리세스 게이트 영 역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 하드 마스크층을 식각하여 상기 리세스 게이트 영역의 상기 반도체 기판을 노출하는 단계; 및
    상기 노출된 반도체 기판을 식각하여 제 1 리세스를 형성하되, 상기 감광막 패턴과 상기 남은 하드 마스크층을 동시에 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 14항에 있어서,
    상기 제 1 리세스 형성 후, 전체 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 14항에 있어서,
    상기 스페이서는 열 산화막, 증착된 산화막 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 13항에 있어서,
    상기 (c-3) 단계는
    상기 스페이서를 식각 마스크로 상기 제 1 리세스 하부에 노출된 반도체 기판을 소정 두께 식각하여 제 2 리세스를 형성하는 단계; 및
    상기 제 2 리세스 하부에 노출된 반도체 기판을 소정 두께 식각하여 상기 활 성 영역의 길이 방향에서 수직 몸통이 연장된 벌브-형 리세스 채널 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17항에 있어서,
    상기 벌브-형 리세스 채널 영역 형성을 위한 식각 공정은 등방성 식각 방법으로 수행되는 것을 특징으로 하는 반도체 조사의 제조 방법.
  19. 제 17항에 있어서,
    상기 벌브-형 리세스 채널 영역은 목, 상부 수평 몸통, 수직 몸통 및 하부 수평 몸통을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 19항에 있어서,
    상기 벌브-형 리세스 채널 영역에서 상기 목의 깊이는 상기 활성 영역 상부로부터 10 내지 300㎚이고, 상기 상부 수평 몸통의 깊이는 상기 목의 바닥으로부터 10 내지 100㎚이며, 상기 수직 몸통의 깊이는 상기 상부 수평 몸통의 바닥으로부터 10 내지 200㎚이고, 상기 하부 수평 몸통의 깊이는 상기 수직 몸통의 바닥으로부터 10 내지 100㎚인 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 13항에 있어서,
    상기 (c-3) 단계 후, 상기 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 4항에 있어서,
    상기 게이트 절연막은 산화막, 질화 산화막, 알루미늄 산화막(Al2O3) 및 이들의 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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