KR100594293B1 - 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그제조 방법 - Google Patents

리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그제조 방법 Download PDF

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Abstract

리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법이 개시된다. 본 발명에 따른 반도체 소자는 반도체 기판의 소자분리영역에 의해 한정되고 제 1 방향으로 확장된 활성영역, 활성영역 내의 반도체 기판 내부로 형성된 리세스부를 포함하는 게이트 및 게이트의 리세스부를 둘러싸는 형태로 활성영역의 반도체 기판 내에 형성되는 리세스 채널 영역을 포함하는 리세스 채널 트랜지스터를 구비한다. 여기에서, 게이트 리세스부는 소자분리영역과 접하는 말단에서 제 1 방향으로 확장된 탭을 포함한다.

Description

리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법{Semiconductor device having recess channel transistor and method of fabricating the same}
도 1a 및 도 1b는 종래의 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주는 평면도들이다.
도 1c는 종래의 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주기 위한 도 1a의 A-A'에 따른 단면도이다.
도 2a 및 도 2b는 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주는 평면도들이다.
도 2c는 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주기 위한 도 2a의 I-I'에 따른 단면도이다.
도 2d는 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주기 위한 도 2a의 II-II'에 따른 단면도이다.
도 2e는 게이트 구조에 따른 리세스 채널 트랜지스터의 전기장의 세기 분포에 대한 시뮬레이션 결과를 보여주는 사시도이다.
도 3a 내지 도 9a는 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 보여주는 평면도들이다.
도 3b 내지 도 9b는 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 보여주기 위한 도 3a 내지 도 9a의 II-II'에 따른 각각의 단면도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 리세스 채널 트랜지스터(recess channel transistor)를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이(gate length)가 감소되고 이에 따라 채널의 길이(channel length)도 감소되게 된다. 또한, 트랜지스터의 채널 길이 감소는 단채널 효과(short channel effect)를 증가 시켜 트랜지스터의 오프 전류(off current)를 증가시키고 이에 따라 메모리 소자의 리프레시(refresh) 특성을 저하시킨다.
최근에는 고집적 소자에서 이러한 단채널 효과에 따른 리프레시 특성 저하를 막기 위해 동일한 게이트 길이에 대해서도 채널의 길이를 증대시킬 수 있는 방법이 연구되고 있다. 그 일례로 반도체 기판 내부로 리세스 트렌치(recess trench)를 형성하여 리세스 채널을 형성함으로써 채널의 길이를 증대시키는 방법이 널리 연구되 고 있다. 이하 도면을 참조하여 종래의 리세스 채널 트랜지스터를 구비하는 반도체 소자에 대해서 설명한다.
도 1a는 종래의 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주는 평면도이다.
도 1a를 참조하면, 종래의 반도체 소자는 반도체 기판의 소자분리영역(105)에 의해 한정된 활성영역(110), 상기 활성영역(110) 내에 형성된 소오스/드레인(150), 상기 소오스/드레인(150) 사이의 상기 활성영역(110) 사이에 형성된 게이트(140) 및 상기 게이트(140) 측벽의 게이트 스페이서(140)를 포함하는 리세스 채널 트랜지스터를 구비한다. 여기에서 상기 게이트(140)는 반도체 기판 내부로 형성된 리세스부(130a) 및 반도체 기판 상에 형성된 돌출부(130b)를 포함한다. 도 1a에 도시된 바와 같이 종래 반도체 소자는 다수의 배열된 리세스 채널 트랜지스터들을 구비하는 것이 일반적이다.
도 1b는 도 1a의 리세스 채널 트랜지스터의 확대된 평면도이다.
도 1b를 참조하면, 상기 활성영역(110)은 X1 방향으로 확장되어 있고, 상기 게이트(140)는 X2 방향으로 확장되어 있다. 도 1b에 도시된 바와 같이, 상기 소자분리영역(105)과 접하는 경계부(B1)에서 상기 게이트 리세스부(130a)의 상기 X2 방향으로의 길이(L1b)는 상기 활성영역(110) 내에서의 상기 X2 방향으로의 길이(L1a)보다 작다. 이에 따라, 상기 활성영역 말단이 상기 게이트(140) 방향으로 뾰쪽하게 돌출된다는 점에서, 이러한 부분을 활성영역 코어 뾰족이(active core sharpening) 라고도 한다. 이러한 활성영역 코어 뾰족이는 상기 게이트 리세스부(130a)를 형성하기 위한 리세스 트렌치 형성 시 상기 경계부(B1)에서 식각 속도가 느리기 때문에 발생된다.
이에 따라, 상기 게이트 돌출부(130b)의 상기 X2 방향으로의 길이(L1c)는 상기 활성영역(110) 내에서 상기 게이트 리세스부(130a)의 상기 X2 방향으로의 길이(L1a)보다 작은 반면, 상기 소자분리영역(105)과의 경계부(B1)에서 상기 게이트 리세스부(130a)의 상기 X2 방향으로의 길이(L1b)보다는 크다. 이러한 점에서, 전자의 게이트 구조를 내부 게이트 구조(inner gate structure)라고 하고, 후자의 게이트 구조를 외부 게이트 구조(outer gate structure)라고 한다. 도 1b에서 L3a는 상기 내부 게이트 구조를 갖는 상기 게이트(140)의 게이트 길이를 나타낸다.
도 1c는 도 1a의 A-A'에 따른 단면도이다.
도 1c를 참조하면, 상기 게이트(140)는 상기 활성영역(110) 내의 반도체 기판(100) 내부로 형성된 상기 리세스부(130a), 상기 반도체 기판(100) 상으로 돌출되어 형성된 상기 돌출부(130b), 상기 돌출부(130b) 상의 캡핑층(135) 및 상기 리세스부(130a)와 상기 돌출부(130b)를 상기 반도체 기판(100)과 절연시키기 위한 게이트 절연막(125)을 포함한다. 이 경우, 상기 게이트 리세스부(130a)의 하단을 둘러싸는 형태로 상기 반도체 기판(100)에 리세스 채널이 형성된다.
여기에서, 상기 게이트(140)는 상기 게이트 돌출부(130b)의 상기 X2 방향으 로의 길이(L1c)가 상기 게이트 리세스부(130a)의 길이(L1b)보다 큰 외부 게이트 구조를 가지기 때문에, 상기 게이트 돌출부(130b)의 말단 아래의 상기 소오스/드레인(150)(B2)에는 낮은 농도로 얕은 접합이 형성되어 있다. 이는 소오스/드레인 이온 주입이 상기 게이트 돌출부(130b) 끝단 및 게이트 스페이서(145)에 의해 스크린되기 때문이다.
이 경우, 상기 게이트(140)에 게이트 전압이 인가되면, 상기 게이트 돌출부(130b)의 말단 아래의 상기 소오스/드레인(B2)에 전기장이 집중되어 접합부의 누설 전류가 증가되고 이에 따라 메모리 소자의 리프레시 특성이 저하된다. 따라서, 소자분리영역(105)과 접하는 경계부(B1)에서 외부 게이트 구조가 형성되지 않도록 게이트 리세스부(130a)의 X2 방향으로의 길이를 크게 할 필요성이 있다.
본 발명이 이루고자 하는 기술적 과제는 누설 전류를 줄여 리프레시 특성이 우수한 리세스 채널 트랜지스터를 구비하는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 내부 게이트 구조의 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 반도체 기판의 소자분리영역에 의해 한정되고 제 1 방향으로 확장된 활성영역; 상기 활성영역 내의 상기 반도체 기판 내부로 형성된 리세스부를 포함하되, 상기 리세스부는 제 2 방향으로 상기 소자분리영역과 접하도록 형성되며 상기 소자분리영역과 접하는 말단에서 상기 제 1 방향 양단으로 확장된 탭을 포함하는 게이트; 및 상기 게이트 리세스부를 둘러싸는 형태로 상기 활성영역의 반도체 기판 내에 형성되는 리세스 채널을 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비한다.
상기 게이트 리세스부는 상기 활성영역 내에서 상기 제 1 방향으로 제 1 길이를 가지며, 상기 소자분리영역과 접하는 말단에서 상기 제 1 방향으로 상기 제 1 길이보다 큰 제 2 길이를 가지는 것이 바람직하다.
또한, 상기 게이트 리세스부 탭의 상기 제 1 방향으로의 길이는 100 Å 내지 300 Å 범위이거나, 또는 상기 게이트 리세스부의 상기 제 1 방향으로의 길이의 10 내지 30% 범위인 것이 바람직하다. 그리고, 상기 게이트 리세스부 탭의 상기 제 2 방향으로의 길이는 100 Å 내지 400 Å 범위이거나, 또는 상기 게이트 리세스부의 상기 제 2 방향으로의 길이의 10 내지 30% 범위인 것이 바람직하다.
또한, 상기 게이트는 상기 반도체 기판 상의 돌출부를 더 포함할 수 있다. 이 경우, 상기 게이트 돌출부의 상기 제 1 방향으로의 길이는 상기 제 1 길이보다 작은 것이 바람직하다. 또한, 상기 게이트 돌출부는 상기 제 2 방향으로 상기 소자분리영역 상으로 확장되어 있을 수 있다.
나아가, 상기 게이트 돌출부 측벽에는 게이트 스페이서가 형성되어 있으며, 상기 게이트 스페이서는 상기 게이트 리세스부의 상단까지 확장되어 있을 수 있다. 여기에서, 상기 게이트 스페이서는 산화막 또는 질화막으로 형성되어 있을 수 있 다. 또한, 상기 제 1 방향과 제 2 방향이 이루는 예각은 30o 내지 90o 범위일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법은, 반도체 기판에 소자분리영역을 형성하여 제 1 방향으로 확장하는 활성영역을 한정하는 단계; 상기 활성영역 내의 상기 반도체 기판을 식각하여, 제 2 방향으로 상기 소자분리영역과 접하도록 확장하며, 상기 소자분리영역과 접하는 말단에서 상기 제 1 방향 양단으로 확장하는 트렌치 탭을 포함하는 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치에 의해 노출되는 상기 반도체 기판에 게이트 절연막을 형성하는 단계; 상기 리세스 트렌치를 매립하도록 상기 게이트 절연막을 포함하는 결과물 전면 상에 게이트 전극막을 형성하는 단계; 및 상기 게이트 절연막 및 게이트 전극막을 패터닝하여 게이트를 형성하는 단계를 포함한다.
상기 리세스 트렌치를 형성하는 단계는 제 1 포토레지스트막 패턴 형성 단계 및 상기 제 1 포토레지스트막 패턴을 식각 보호막으로 하여 상기 반도체 기판을 식각하는 단계를 포함하되, 상기 제 1 포토레지스트막 패턴은 상기 트렌치 탭을 개방하기 위한 탭을 포함하는 것이 바람직하다.
나아가, 상기 제 1 포토레지스트막 패턴 탭은 상기 제 1 방향으로의 길이가 100 Å 내지 300 Å 범위이고, 상기 제 2 방향으로의 길이가 200 Å 내지 600 Å 범위인 것이 바람직하다.
또한, 상기 게이트를 형성하는 단계는 상기 게이트의 제 1 방향으로의 길이가 상기 리세스 트렌치의 상기 제 1 방향으로의 길이보다 작게 상기 게이트 절연막 및 게이트 전극막을 패터닝하여 수행하는 것이 바람직하다. 나아가, 상기 게이트 패터닝 단계는 제 2 포토레지스트막 패턴 형성 단계 및 상기 제 2 포토레지스트막 패턴을 식각 보호막으로 하여 상기 게이트 전극막 및 게이트 절연막을 식각하는 식각 단계를 포함하되, 상기 식각 단계는 상기 리세스 트렌치 내부의 반도체 기판이 일부 노출되도록 과도 식각하는 것이 더욱 바람직하다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 상기 게이트 형성 후, 상기 게이트 전극막 측벽에 게이트 스페이서를 형성하는 단계를 더 포함할 수 있다. 나아가, 상기 게이트 스페이서를 형성하는 단계는 절연막을 형성한 후, 상기 절연막을 이방성 식각하여 수행하는 것이 바람직하다. 더 나아가, 상기 이방성 식각 단계는 상기 게이트 스페이서가 상기 리세스 트렌치 내의 게이트 상에 위치되도록 식각 시간을 조절하여 수행하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 상기 게이트 형성 후, 상기 게이트 측면 활성영역에 소오스/드레인 형성을 위한 불순물 이온 주입 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완 전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있을 수 있다.
도 2a 및 도 2b는 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자를 보여주는 평면도들이다.
도 2a를 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판의 소자분리영역(305)에 의해 한정된 활성영역(310), 상기 활성영역(310) 내에 형성된 소오스/드레인(350), 상기 소오스/드레인(350) 사이의 상기 활성영역(310)에 형성된 게이트(340) 및 상기 게이트(340) 측벽의 게이트 스페이서(340)를 포함하는 리세스 채널 트랜지스터를 구비한다. 여기에서 상기 게이트(340)는 반도체 기판 내부로 형성된 리세스부(330a) 및 반도체 기판 상의 돌출부(330b)를 포함한다. 도 2a에 도시된 바와 같이 상기 반도체 소자는 집적도를 높이기 위해 다수의 배열된 리세스 채널 트랜지스터들을 구비하는 것이 바람직하다.
도 2b를 참조하면, 상기 활성영역(310)은 X1 방향으로 확장되어 있고, 상기 게이트(340)는 X2 방향으로 확장되어 있다. 여기에서, X1 방향과 X2 방향이 이루는 예각은 30o 내지 90o일 수 있으며, 바람직하게는 30o 내지 60o 범위인 것이 집적도 측면에서 유리하다. 도 2b에 도시된 바와 같이, 상기 게이트 리세스부(330a)는 상기 소자분리영역(305)과 접하는 경계부(C1)에 상기 게이트 리세스부(330a)의 X1 방향으로의 길이를 넓혀주는 탭(340')을 구비한다.
상기 게이트 리세스부 탭(340')의 상기 X1 방향으로의 길이(L14)는 100 Å 내지 300 Å 범위이거나, 또는 상기 게이트 리세스부(330a)의 X1 방향으로의 길이(L11)의 10% 내지 30% 범위인 것이 바람직하다. 이와 같은 제약은 상기 게이트 리세스부(330a)끼리의 브릿지 발생을 억제하고, 또한 종래와 같이 외부 게이트 형성이 되지 않도록 하는 최소 길이를 확보하기 위함이다.
또한, 상기 게이트 리세스부 탭(340')의 상기 X2 방향으로의 길이(L22)는 100 Å 내지 400 Å 범위이거나, 또는 상기 게이트 리세스부(330a)의 X2 방향으로의 길이(L21)의 10% 내지 30% 범위인 것이 바람직하다. 이는 상기 게이트 리세스부 탭(340')의 비중이 커져 실질적인 디자인 룰이 커짐에 따라 집적도가 감소하는 문제를 방지하기 위함이다.
이에 따라, 도 2b에 도시된 바와 같이, 상기 게이트(340)는 상기 게이트 돌출부(330b)의 상기 X1 방향으로의 길이(L13)가 상기 게이트 리세스부(330a)의 상기 X1 방향으로의 길이(L11 또는 L12)보다 작은 내부 게이트 구조를 가진다. 이와 같이 상기 소자분리영역(305)과 접하는 경계부(C1)에서도 내부 게이트 구조가 형성되는 이유는 종래와는 달리 상기 게이트 리세스부 탭(340')이 상기 소자분리영역(305)과 접하는 경계부(C1)에서 상기 게이트 리세스부(330a)의 감소분을 보충해주어, 종래와 같은 활성영역 코어 뾰족이 생성이 억제되기 때문이다. 이러한 리세스 채널 트랜지스터의 경우에 있어, 게이트 전압이 인가된 경우 채널은 최단 거리로 형성되기 때문에 상기 게이트(340)의 평균적인 게이트 길이는 L31에 해당한다.
도 2c는 도 2a의 I-I'에 따른 단면도이다.
도 2c를 참조하면, 상기 게이트(340)는 상기 활성영역(310) 내의 반도체 기판(300) 내부로 형성된 상기 리세스부(330a), 상기 반도체 기판(300) 상으로 돌출되어 형성된 상기 돌출부(330b), 상기 돌출부(330b) 상의 캡핑층(335) 및 상기 리세스부(330a)와 상기 돌출부(330b)를 상기 반도체 기판(300)과 절연시키기 위한 게이트 절연막(325)을 포함한다. 이 경우, 상기 게이트 리세스부(330a)의 하단을 둘러싸는 형태로 상기 반도체 기판(300)에 리세스 채널(360)이 형성된다.
도 2c에 도시된 바와 같이, 상기 게이트(340)는 상기 게이트 돌출부(330b)의 길이(L31)가 상기 게이트 리세스부(330a)의 길이보다 작은 내부 게이트 구조를 갖는다. 또한, 상기 게이트 돌출부(330b)의 측벽에는 게이트 스페이서(345)가 형성되며, 상기 게이트 스페이서(345)는 상기 반도체 기판(300) 내부의 상기 게이트 리세스부(330a)의 상단 측벽까지 연장되어 형성될 수 있다. 그리고, 상기 게이트 스페이서(345)는 산화막, 질화막 또는 이들의 복합막으로 형성될 수 있다.
도 2d는 도 2a의 II-II'에 따른 단면도이다.
도 2d를 참조하면, 상기 게이트 리세스부(330a)의 상기 X1 방향으로의 길이(L12)는 상기 게이트 리세스부 탭(340')의 상기 X1 방향으로의 길이(L14)의 두배 만큼 상기 활성영역(310) 내부에서의 상기 게이트 리세스부(330a)의 길이(L11)보다 확장되어 있다. 이에 따라, 종래 외부 게이트 구조가 형성되었던 것과는 달리, 상기 게이트 돌출부(330b) 및 게이트 스페이서(345)가 상기 게이트 리세스부(330a) 상을 완전히 덮지 않는 내부 게이트 구조가 형성된다. 이러한 내부 게이트 구조의 형성은 후술하는 바와 같이 종래의 외부 게이트 구조에서 누설 전류의 증가에 따른 메모리 소자의 리프레시 특성 저하의 개선에 기여한다.
도 2e는 게이트 구조에 따른 리세스 채널 트랜지스터의 전기장의 세기 분포에 대한 시뮬레이션 결과를 보여주는 사시도이다. 도 2e에서 각 영역의 색깔이 보라색에서 빨간색으로 갈수록 전기장의 세기가 커짐을 나타낸다.
도 2e를 참조하면, 부분적으로 외부 게이트 구조를 갖는 (a)의 원으로 표시된 부분에서 전기장의 세기가, 내부 게이트 구조를 갖는 (b)의 동일 부분의 전기장의 세기보다 높음을 알 수 있다. 이는 전술한 바와 같이, 외부 게이트 구조에서는 게이트 돌출부가 소오스/드레인 상에 일부 위치함으로 인해 전기장이 집중되기 때문이다. 또한, 이러한 소오스/드레인의 전기장의 집중은 누설 전류를 증가시켜 메모리 소자의 리프레시 특성을 저하시킨다.
따라서, 게이트 리세스부 탭(340')을 구비하여 모든 영역에서 내부 게이트 구조를 갖는 리세스 채널 트랜지스터를 구비하는 본 발명에 따른 반도체 소자에 의하면, 종래의 소자분리영역과의 경계부에서 외부 게이트 구조가 형성됨에 따라 전계가 집중되어 누설 전류가 커지고 이에 따라 리프레시 특성이 저하되는 문제가 개선된다.
도 3a 내지 도 9a는 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 보여주는 평면도들이고, 도 3b 내지 도 9b는 본 발명에 따른 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법을 보여주는 도 3a 내지 도 9a의 II-II'에 따른 각각의 단면도들이다. 본 발명에 따른 반도체 소자의 제조 방법은 상기 본 발명에 따른 반도체 소자를 참조할 수 있다. 따라서 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
도 3a 및 도 3b를 참조하면, 반도체 기판(300)에 소자분리영역(305)을 형성하여 제 1 방향으로 확장하는 활성영역(310)을 한정한다. 상기 활성영역(310)이 확장하는 상기 제 1 방향은 도 2b에서 X1 방향에 해당한다. 여기에서, 상기 소자분리영역(305)은 상기 반도체 기판(300)의 소정 영역에 트렌치를 형성하고, 상기 트렌치를 산화막과 같은 절연막을 매립한 후 상기 절연막을 평탄화하여 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 이어서 상기 활성영역(310)을 포함한 결과물 상에 리세스 트렌치를 형성하기 위한 제 1 포토레지스트막 패턴(315)을 형성한다. 상기 제 1 포토레지스트막 패턴(315)은 리세스 트렌치가 형성될 영역 및 이와 인접한 소자분리영역(305)을 개방한다. 상기 제 1 포토레지스트막 패턴(315)은 상기 활성영역(310)이 확장하는 방향과는 다른 제 2 방향으로 확장되어 있고, 리세스 트렌치 탭이 형성될 영역을 개방하기 위해 탭(315')이 포함되어 있다. 여기에서, 상기 제 1 포토레지스트막 패턴 탭(315')은 상기 제 1 방향으로의 길이가 100 Å 내지 300 Å 범위이고, 상기 제 2 방향으로의 길이가 200 Å 내지 600 Å 범위인 것이 바람직하다. 또한 전술한 상기 제 2 방향은 도 2a에서 X2 방향에 해당한다.
또한, 상기 제 1 포토레지스트막 패턴(315)은 포토레지스트막을 형성한 후, 상기 포토레지스트막 상에 리세스 트렌치 마스크(미도시)를 통하여 빛을 노광한 후 이를 현상액에서 현상하여 형성한다. 따라서, 상기 제 1 포토레지스트막 패턴(315)을 형성하기 위해서는 리세스 트렌치 마스크를 상기 제 1 포토레지스트막 패턴(315)과 동일한 형상으로 제조하여야 한다. 다만, 마스크를 실제로 반도체 기판에 전사할 때는 정밀도를 높이기 위해 축소하여 전사함을 고려하면, 리세스 트렌치 마스크는 상기 제 1 포토레지스트막 패턴(315)보다 3 내지 5 배정도 크게 제조된다.
도 5a 및 도 5b를 참조하면, 이어서 상기 제 1 포토레지스트막 패턴(315)을 식각 보호막으로 하여, 상기 반도체 기판(300)을 선택적으로 식각하여 리세스 트렌치(320)를 형성한다. 이 때, 상기 식각 단계는 이방성 건식각으로 수행할 수 있다. 또한, 상기 식각 단계는 상기 제 1 포토레지스트막 패턴(315)에 의해 노출되는 소자분리영역(305)은 식각하지 않고, 노출된 상기 반도체 기판(300)만 식각할 수 있도록 선택도를 가지고 수행하여야 한다. 이러한 식각 선택도(etch selectivity)는 식각 기체를 이용하여 조절할 수 있다.
도 5a에 도시된 바와 같이, 상기 식각에 의해 형성되는 상기 리세스 트렌치(320)는 상기 제 1 포토레지스트막 패턴 탭(315')에 의해 개방되는 상기 활성영역(310)의 반도체 기판(300)을 식각하여 형성된 리세스 트렌치 탭(320')을 포함한다. 도 5a에서 상기 리세스 트렌치 탭(320')은 점선에 의해 상기 리세스 트렌치(320)와 구분된다. 상기 리세스 트렌치 탭(320')에 의해 상기 리세스 트렌치(320)의 상기 활성영역(310)이 확장하는 제 1 방향으로의 길이가 확장된다. 다만, 도 5b에서는 상기 리세스 트렌치 탭(320')이 상기 리세스 트렌치(320)에 포함되어 구분되지 않으므로 이를 별도로 도시하지 않았다.
도 6a 및 도 6b를 참조하면, 이어서 상기 리세스 트렌치(320)를 형성하기 위한 식각 보호막으로 사용된 상기 제 1 포토레지스트막 패턴(도 5a의 315)을 제거한다. 이에 따라, 상기 활성영역(310)의 반도체 기판이 노출된다.
도 7a 및 도 7b를 참조하면, 이어서 상기 리세스 트렌치(320)에 의해 노출되는 반도체 기판(300)을 포함한 상기 활성영역(310)에 게이트 절연막(325)을 형성한다. 상기 게이트 절연막(325)은 상기 반도체 기판(300)을 열 산화시켜 형성할 수 있으며, 또는 보다 높은 유전율을 갖는 절연막을 화학적 기상증착(chemical vapor deposition; CVD)법으로 형성할 수 있다. CVD법에 의해 상기 게이트 절연막(325)을 형성하는 경우에는, 상기 게이트 절연막(325)이 도 7b에 도시된 바와는 달리 상기 소자분리영역(305) 상에도 형성된다.
계속하여, 도 7b에 도시된 바와 같이 상기 게이트 절연막(325) 상에 상기 리세스 트렌치(320)를 매립하도록 게이트 전극막(330)을 형성하고 이를 평탄화한다. 상기 게이트 전극막(330)은 폴리실리콘을 CVD법으로 증착하여 형성할 수 있다. 이때 상기 폴리실리콘의 도전성을 위해 증착과 동시에 상기 폴리실리콘에 불순물을 도핑할 수도 있고, 또는 증착 후 이온 주입법으로 불순물을 도핑할 수도 있다. 또한, 상기 게이트 전극막(330)은 저항을 낮추기 위해 상기 폴리실리콘 상에 금속 실리사이드층(metal silicide layer)(미도시)을 더 포함하는 것이 바람직하다. 상기 금속 실리사이드로는 텅스텐, 코발트, 티타늄 또는 니켈 등의 금속 실리사이드가 사용될 수 있다. 또한, 상기 평탄화 단계는 에치백(etch-back) 또는 화학적 기계적 연마(chemical mechanical polishing; CMP)법을 이용하여 수행할 수 있다.
계속하여, 상기 게이트 전극막(330) 상에 캡핑층(capping layer)(335)을 형성한다. 상기 캡핑층(335)은 상기 게이트 전극막(330)을 후속 식각 단계로부터 보호하기 위한 것으로서 예를 들어, 질화막으로 형성할 수 있다. 상기 게이트 절연막(325), 게이트 전극막(330) 및 캡핑막(335)은 평면상에서는 특정한 패턴을 형성하지 않으므로 도 7a 상에는 도시되지 않았다.
도 8a 및 도 8b를 참조하면, 이어서 상기 게이트 절연막(325), 게이트 전극막(330) 및 캡핑막(335)을 패터닝하여 게이트(340)를 형성한다. 상기 게이트 패터닝 단계는 상기 캡핑막(335) 상에 제 2 포토레지스트막 패턴(미도시) 형성 단계 및 상기 제 2 포토레지스트막 패턴을 식각 보호막으로 하여 상기 캡핑막(335), 게이트 전극막(330) 및 게이트 절연막(325)을 식각하는 식각 단계를 포함한다. 이때, 상기 게이트 패터닝 단계는 상기 게이트(340)의 상기 확산영역(310)이 확장하는 제 1 방향으로의 길이가 상기 리세스 트렌치(320)의 상기 제 1 방향으로의 길이보다 작게 상기 게이트(340)를 형성하는 것이 바람직하다.
또한, 상기 게이트(340) 형성을 위한 식각은 상기 리세스 트렌치(320) 내부의 상기 반도체 기판(300)이 일부 노출되도록 과도하게 수행하는 것이 바람직하다. 더욱 바람직하게는, 상기 식각은 상기 게이트(340) 측벽이 상기 반도체 기판(300) 표면으로부터 100 Å 내지 200 Å 깊이 정도까지 노출되도록 수행한다.
도 8a 및 도 8b에 도시된 바와 같이, 상기 게이트(340)의 상기 게이트 전극막(330)은 상기 리세스 트렌치(320) 내부에 형성된 리세스부(330a)와 상기 반도체 기판(300) 상으로 돌출되어 형성된 돌출부(330b)로 구분된다. 도 8a 및 도 8b에서 상기 게이트 리세스부(330a)와 게이트 돌출부(330b)는 점선으로 구분되어 있다. 여기에서, 상기 게이트 돌출부(330b)는 상기 소자분리영역(305) 상으로 확장되게 형성한다.
또한, 도 8a에 도시된 바와 같이, 상기 게이트 리세스부(330a)는 상기 리세스 트렌치 탭(도 7a의 320')을 매립하여 형성된 게이트 리세스부 탭(340')을 포함한다. 도 8a에서 상기 게이트 리세스부 탭(340')은 점선으로 상기 게이트 리세스부(330a)와 구분되었다. 이에 따라, 상기 소자분리영역(305)과 접하는 경계의 말단에서 상기 게이트(340)는 종래와는 달리 상기 게이트 리세스부(330a)의 제 1 방향으로의 길이가 상기 게이트 돌출부(330b)보다 큰 내부 게이트 구조가 된다.
도 9a 및 도 9b를 참조하면, 이어서 상기 게이트(340)의 노출된 측벽에 게이트 스페이서(345)를 형성한다. 상기 게이트 스페이서(345)는 상기 게이트(340)를 포함한 전면에 절연막을 증착한 후, 상기 절연막을 이방성 식각하여 형성할 수 있다. 이 경우, 도 9b에 도시된 바와 같이 상기 게이트 리세스부(330a)의 상면의 노출된 측벽까지 상기 게이트 스페이서(345)가 연장되어 형성된다.
도 9a에 도시된 바와 같이, 상기 게이트(340) 및 게이트 스페이서(345)는 대부분의 상기 활성영역(310)에서 상기 게이트 리세스부(330a)의 제 1 방향 양 끝단에 맞추어 형성된다. 하지만, 도 9a 및 도 9b에 도시된 바와 같이 상기 소자분리영역(305)과 접하는 말단에서 상기 게이트(340) 및 게이트 스페이서(345)의 제 1 방향으로의 길이(L11)는 상기 게이트 리세스부(330a)의 제 1 방향으로의 길이(L12)보다 상기 게이트 리세스부 탭(340')의 제 1 방향으로의 길이(L14)의 두배 만큼 작게 된다. 또한, 도 9b에 도시된 바와 같이 상기 게이트 돌출부(330b)의 제 1 방향으로 길이(L13)는 상기 게이트 리세스부(330a)의 제 1 방향으로의 길이(L12)보다 작게 된다.
이어서 상기 게이트(340) 측면의 상기 활성영역(310)에 불순물 이온 주입을 행하여 소오스/드레인 영역(350)을 형성한다. 이 경우, 도 9b에 도시된 바와 같이, 상기 게이트(340)에 문턱전압 이상이 인가되면 상기 소오스/드레인과 접하고 상기 게이트 리세스부(330a)를 둘러싸는 형태로 리세스 채널(360)이 형성된다.
이어서, 통상적인 방법으로 금속 배선을 형성하여 반도체 소자를 제조할 수 있다. 또한, 상기 반도체 소자가 메모리 소자인 경우는 상기 금속 배선 형성 전에 통상적인 방법으로 커패시터를 형성하는 단계가 더 포함될 수 있다.
전술한 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 리세스 트렌치 마스크에 탭을 포함시켜 전 영역에 걸쳐 내부 게이트 구조의 리세스 채널 트랜지스터를 형성할 수 있다. 따라서, 종래 일부 영역에 외부 게이트 구조의 리세스 채널 트랜지스터가 형성되어 누설 전류가 증가되고 이에 따라 리프레시 특성이 저하되는 문제가 개선된다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시 하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 소자의 제조 방법에 의하면, 리세스 트렌치 마스크에 탭을 포함시켜 전 영역에 걸쳐 내부 게이트 구조의 리세스 채널 트랜지스터를 형성할 수 있다.
또한, 본 발명에 따른 반도체 소자는 종래 외부 게이트 구조가 형성되던 소자분리영역과의 경계부 끝단에 게이트 리세스부 탭을 구비함으로써 모든 영역에서 내부 게이트 구조를 갖는 리세스 채널 트랜지스터를 구비할 수 있다. 따라서, 종래 외부 게이트 구조가 형성되던 영역에서 이온 주입이 스크린되고, 전기장이 집중되어 누설 전류가 커지고 리프레시 특성이 저하되는 문제가 개선된다.

Claims (23)

  1. 반도체 기판의 소자분리영역에 의해 한정되고 제 1 방향으로 확장된 활성영역;
    상기 활성영역 내의 상기 반도체 기판 내부로 형성된 리세스부를 포함하되, 상기 리세스부는 제 2 방향으로 상기 소자분리영역과 접하도록 형성되며 상기 소자분리영역과 접하는 말단에서 상기 제 1 방향 양단으로 확장된 탭을 포함하는 게이트; 및
    상기 게이트의 리세스부를 둘러싸는 형태로 상기 활성영역의 반도체 기판 내에 형성되는 리세스 채널을 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터 를 구비하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 리세스부는 상기 활성영역 내에서 상기 제 1 방향으로 제 1 길이를 가지며, 상기 소자분리영역과 접하는 말단에서 상기 제 1 길이보다 큰 제 2 길이를 가지는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 리세스부 탭의 상기 제 1 방향으로의 길이는 100 Å 내지 300 Å 범위인 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 리세스부 탭의 상기 제 1 방향으로의 길이는 상기 게이트 리세스부의 상기 제 1 방향으로의 길이의 10 내지 30% 범위인 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 리세스부 탭의 상기 제 2 방향으로의 길이는 100 Å 내지 400 Å 범위인 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트 리세스부 탭의 상기 제 2 방향으로의 길이는 상기 게이트 리세스부의 상기 제 2 방향으로의 길이의 10 내지 30% 범위인 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트는 상기 반도체 기판 상의 돌출부를 더 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 게이트 돌출부의 상기 제 1 방향으로의 길이는 상기 제 1 길이보다 작은 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 게이트 돌출부는 상기 제 2 방향으로 상기 소자분리영역 상으로 확장되어 있는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 게이트 돌출부 측벽에는 게이트 스페이서가 형성되어 있는 것을 특징으 로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 게이트 스페이서는 상기 게이트 리세스부의 상단까지 확장되어 있는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  12. 제 10 항에 있어서,
    상기 게이트 스페이서는 산화막 또는 질화막으로 형성되어 있는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 제 1 방향과 상기 제 2 방향이 이루는 예각은 30o 내지 90o 범위인 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자.
  14. 반도체 기판에 소자분리영역을 형성하여 제 1 방향으로 확장하는 활성영역을 한정하는 단계;
    상기 활성영역 내의 상기 반도체 기판을 식각하여, 제 2 방향으로 상기 소자분리영역과 접하도록 확장하며, 상기 소자분리영역과 접하는 말단에서 상기 제 1 방향 양단으로 확장하는 트렌치 탭을 포함하는 리세스 트렌치를 형성하는 단계;
    상기 리세스 트렌치에 의해 노출되는 상기 반도체 기판에 게이트 절연막을 형성하는 단계;
    상기 리세스 트렌치를 매립하도록 상기 게이트 절연막을 포함하는 결과물 전면 상에 게이트 전극막을 형성하는 단계;
    상기 게이트 절연막 및 게이트 전극막을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 리세스 트렌치를 형성하는 단계는 포토리소그래피에 의한 제 1 포토레지스트막 패턴 형성 단계 및 상기 제 1 포토레지스트막 패턴을 식각 보호막으로 하여 상기 반도체 기판을 식각하는 단계를 포함하되, 상기 제 1 포토레지스트막 패턴은 상기 트렌치 탭을 개방하기 위한 탭을 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  16. 제 14 항에 있어서,
    상기 제 1 포토레지스트막 패턴 탭의 상기 제 1 방향으로의 길이는 100 Å 내지 300 Å 범위인 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 1 포토레지스트막 패턴 탭의 상기 제 2 방향으로의 길이는 200 Å 내지 600 Å 범위인 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  18. 제 14 항에 있어서,
    상기 게이트를 형성하는 단계는 상기 게이트의 상기 제 1 방향으로의 길이가 상기 리세스 트렌치의 상기 제 1 방향으로의 길이보다 작게 상기 게이트 절연막 및 게이트 전극막을 패터닝하여 수행하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 게이트 패터닝 단계는 제 2 포토레지스트막 패턴 형성 단계 및 상기 제 2 포토레지스트막 패턴을 식각 보호막으로 하여 상기 게이트 전극막 및 게이트 절연막을 식각하는 식각 단계를 포함하되, 상기 식각 단계는 상기 리세스 트렌치 내부의 반도체 기판이 일부 노출되도록 과도 식각하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  20. 제 14 항에 있어서,
    상기 게이트를 형성하는 단계 후, 상기 게이트 전극막 측벽에 게이트 스페이 서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  21. 제 20 항에 있어서,
    상기 게이트 스페이서를 형성하는 단계는 절연막을 형성한 후, 상기 절연막을 이방성 식각하여 수행하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 이방성 식각 단계는 상기 게이트 스페이서가 상기 리세스 트렌치 내의 게이트 상에 위치되도록 식각 시간을 조절하여 수행하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
  23. 제 14 항에 있어서,
    상기 게이트 형성 후, 상기 게이트 측면 활성영역에 소오스/드레인 형성을 위한 불순물 이온 주입 단계를 더 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터를 구비하는 반도체 소자의 제조 방법.
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