KR20030043597A - 트렌치 분리를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

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KR20030043597A
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Abstract

응력 완화가 가능할 뿐만 아니라, 채널 컷트층을 양호한 제어로 형성할 수 있어, 양호한 분리 특성을 얻을 수 있도록 개량된, 트렌치 분리를 갖는 반도체 장치를 제공하는 것을 주요 목적으로 한다. 반도체 기판(1)의 표면에 트렌치(6)가 형성되어 있다. 트렌치(6) 내에 공극이 형성되도록, 그 일부가 트렌치(6)에 끼워들어가, 또한 상방으로 연장되는 절연막(8)이 형성되어 있다. 트렌치(6)의 상단의 직경은 절연막(8)의 직경보다 작게 되어 있다.

Description

트렌치 분리를 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH TRENCH ISOLATION AND FABRICATION METHOD THEREOF}
본 발명은 일반적으로 트렌치 분리를 갖는 반도체 장치에 관한 것으로, 보다 특정적으로는 응력 완화가 가능할 뿐만 아니라, 양호한 분리 특성을 얻을 수 있도록 개량된 트렌치 분리를 갖는 반도체 장치에 관한 것이다. 본 발명은, 또한 그와 같은 트렌치 분리를 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 미세화가 진행됨에 따라, 트랜지스터와 같은 소자를 분리하기 위한 소자 분리에 대한 요청도 엄격히 이루어져 왔다. 최근, 소자 분리 기술로서, 반도체 기판에 트렌치를 형성하는 샬로우 트렌치 아이솔레이션이라는 기술이 사용되고 있다. 금후, 분리 영역의 폭은 100㎚ 또는 그 이하가 되는 것이 예상된다. 기판에 형성한 트렌치 내에는 분리 절연막으로서 실리콘 산화막이 매립되어 있지만, 트렌치 폭의 축소와 함께 고도의 매립 기술을 필요로 하였다. 분리 폭이 좁아짐에 따라, 100㎚ 이후의 디바이스에서는 트렌치 내부에의 절연막의 매립은 점점 곤란하게 된다.
이하, 종래의 제조 방법에 대하여 설명한다.
도 40을 참조하여, 반도체 기판(101) 위에, 열 산화법 또는 CVD(Chemical Vapor Deposition)법에 의해 실리콘 산화막(102)을 예를 들면 10∼20㎚ 형성한다. 다음으로, CVD법에 의해 실리콘 질화막(103)을 예를 들면 100∼200㎚ 형성한다. 그 후, 사진 제판 및 에칭법에 의해 실리콘 질화막(103) 및 실리콘 산화막(102)을 패터닝한다.
도 41을 참조하여, 실리콘 질화막(103) 및 실리콘 산화막(102)을 마스크로 하여, 반도체 기판(101)을 에칭하여, 트렌치(104)를 예를 들면 깊이 100∼300㎚로 형성한다.
도 42를 참조하여, 열 산화법에 의해 트렌치(104)의 표면에 열 산화막(105)을 예를 들면 10∼20㎚ 두께로 형성한다. 그 후, CVD법, 예를 들면 고밀도 플라즈마(High density plasma) CVD법에 의해 실리콘 산화막(106)을, 예를 들면 100∼1000㎚ 형성하여, 트렌치(104)를 매립한다. 이 때, 트렌치(104)의 폭이 미세화되면, 매립이 곤란하게 되어, 예를 들면, 100㎚ 이하의 폭이 되면, 최적화되지 않는 조건에서는 보이드(107)가 형성되는 경우가 있다.
도 42와 도 43을 참조하여, CMP(Chemical Mechanical Polish)법에 의해 실리콘 산화막(106)을 평탄화하면서 연마하고, 실리콘 질화막(103)의 표면을 노출시킨다. 이 공정에서, 실리콘 산화막(106)은 트렌치(104)의 상부에만 형성된다.
도 44를 참조하여, 실리콘 산화막(106)을 에칭하여, 그의 최상부 표면이 반도체 기판(101)의 표면과 동일하게 한다.
도 45를 참조하여, 실리콘 질화막(103) 및 실리콘 산화막(102)을 에칭하여, 트렌치(104)의 내부에만, 실리콘 산화막(106)을 남겨, 소자 분리를 형성한다.
도 46을 참조하여, 이후 주지의 방법에 의해, 예를 들면, 열 산화법에 의해 게이트 산화막(108)을 형성하고, 게이트 전극(109)을 형성하며, 제1 불순물 확산층(110)을 형성하고, 측벽 스페이서(111)를 형성하며, 제2 불순물 확산층(112)을 형성하여, MOSFET를 완성시킨다.
이상과 같은 방법으로, 종래의 반도체 장치는 제조되어 있지만, 도 46을 참조하여, 보이드(107)가 형성되면, 소자 분리의 트렌치(104)에 매립된 실리콘 산화막(106)의 표면에 오목부가 발생하고, 이 오목부에 게이트 전극 형성 시의 에칭 잔사(113)가 발생한다. 이 에칭 잔사(113)는, 예를 들면 게이트 전극 간의 불필요한 단락을 초래하여, 집적 회로의 불량율을 높여, 수율을 저하시키는 문제를 발생한다.
또한, 트렌치에 매립된 실리콘 산화막과 반도체 기판의 실리콘과의 열팽창 계수의 차이에 의해 열 응력이 발생하여 전기적 특성을 열화시킨다. 트렌치 내부에 보이드를 형성하여, 응력 완화를 행하는 경우에는, 보이드의 형상을 일정하게 제어하는 것이 곤란하고, 채널 컷트 주입층의 형성이 곤란하게 된다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 게이트 전극 간의 불필요한 단락을 방지할 수 있도록 개량된, 트렌치 분리를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 응력 완화를 행할 수 있도록 개량된, 트렌치 분리를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제1 공정에서의 반도체 장치의 단면도.
도 2는 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제2 공정에서의 반도체 장치의 단면도.
도 3은 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제3 공정에서의 반도체 장치의 단면도.
도 4는 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제4 공정에서의 반도체 장치의 단면도.
도 5는 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제5 공정에서의 반도체 장치의 단면도.
도 6은 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제6 공정에서의 반도체 장치의 단면도.
도 7은 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제7 공정에서의 반도체 장치의 단면도.
도 8은 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제8 공정에서의 반도체 장치의 단면도.
도 9는 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제9 공정에서의 반도체 장치의 단면도.
도 10은 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제10 공정에서의 반도체 장치의 단면도.
도 11은 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제11 공정에서의 반도체 장치의 단면도.
도 12는 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제12 공정에서의 반도체 장치의 단면도.
도 13은 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제13 공정에서의 반도체 장치의 단면도.
도 14는 도 13의 장치에서의 소스·게이트·드레인 방향의 단면도.
도 15는 제1 실시예에 따른 반도체 장치의 제조 방법의 순서의 제14 공정에서의 반도체 장치의 단면도.
도 16은 도 15의 장치에서의 소스·게이트·드레인 방향의 단면도.
도 17은 제2 실시예에 따른 반도체 장치의 제조 방법의 순서의 제1 공정에서의 반도체 장치의 단면도.
도 18은 제2 실시예에 따른 반도체 장치의 제조 방법의 순서의 제2 공정에서의 반도체 장치의 단면도.
도 19는 제2 실시예에 따른 반도체 장치의 제조 방법의 순서의 제3 공정에서의 반도체 장치의 단면도.
도 20은 제2 실시예에 따른 반도체 장치의 제조 방법의 순서의 제4 공정에서의 반도체 장치의 단면도.
도 21은 제2 실시예에 따른 반도체 장치의 제조 방법의 순서의 제5 공정에서의 반도체 장치의 단면도.
도 22는 제2 실시예에 따른 반도체 장치의 제조 방법의 순서의 제6 공정에서의 반도체 장치의 단면도.
도 23은 제3 실시예에 따른 반도체 장치의 제조 방법의 순서의 제1 공정에서의 반도체 장치의 단면도.
도 24는 제3 실시예에 따른 반도체 장치의 제조 방법의 순서의 제2 공정에서의 반도체 장치의 단면도.
도 25는 제3 실시예에 따른 반도체 장치의 제조 방법의 순서의 제3 공정에서의 반도체 장치의 단면도.
도 26은 제3 실시예에 따른 반도체 장치의 제조 방법의 순서의 제4 공정에서의 반도체 장치의 단면도.
도 27은 제3 실시예에 따른 반도체 장치의 제조 방법의 순서의 제5 공정에서의 반도체 장치의 단면도.
도 28은 제3 실시예에 따른 반도체 장치의 제조 방법의 순서의 제6 공정에서의 반도체 장치의 단면도.
도 29는 제3 실시예에 따른 반도체 장치의 제조 방법의 순서의 제7 공정에서의 반도체 장치의 단면도.
도 30은 제4 실시예에 따른 반도체 장치의 제조 방법의 순서의 제1 공정에서의 반도체 장치의 단면도.
도 31은 제4 실시예에 따른 반도체 장치의 제조 방법의 순서의 제2 공정에서의 반도체 장치의 단면도.
도 32는 제4 실시예에 따른 반도체 장치의 제조 방법의 순서의 제3 공정에서의 반도체 장치의 단면도.
도 33은 제4 실시예에 따른 반도체 장치의 제조 방법의 순서의 제4 공정에서의 반도체 장치의 단면도.
도 34는 제4 실시예에 따른 반도체 장치의 제조 방법의 순서의 제5 공정에서의 반도체 장치의 단면도.
도 35는 제5 실시예에 따른 반도체 장치의 제조 방법의 순서의 제1 공정에서의 반도체 장치의 단면도.
도 36은 제5 실시예에 따른 반도체 장치의 제조 방법의 순서의 제2 공정에서의 반도체 장치의 단면도.
도 37은 제6 실시예에 따른 반도체 장치의 제조 방법의 순서의 제1 공정에서의 반도체 장치의 단면도.
도 38은 제6 실시예에 따른 반도체 장치의 제조 방법의 순서의 제2 공정에서의 반도체 장치의 단면도.
도 39는 제6 실시예에 따른 반도체 장치의 제조 방법의 순서의 제3 공정에서의 반도체 장치의 단면도.
도 40은 종래의 반도체 장치의 제조 방법의 순서의 제1 공정에서의 반도체 장치의 단면도.
도 41은 종래의 반도체 장치의 제조 방법의 순서의 제2 공정에서의 반도체 장치의 단면도.
도 42는 종래의 반도체 장치의 제조 방법의 순서의 제3 공정에서의 반도체 장치의 단면도.
도 43은 종래의 반도체 장치의 제조 방법의 순서의 제4 공정에서의 반도체 장치의 단면도.
도 44는 종래의 반도체 장치의 제조 방법의 순서의 제5 공정에서의 반도체 장치의 단면도.
도 45는 종래의 반도체 장치의 제조 방법의 순서의 제6 공정에서의 반도체 장치의 단면도.
도 46은 종래의 반도체 장치의 제조 방법의 순서의 제7 공정에서의 반도체 장치의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
6 : 트렌치
8 : 절연막
본 발명의 제1 국면에 따른 반도체 장치는 반도체 기판을 구비한다. 상기 반도체 기판의 표면에 트렌치가 형성되어 있다. 상기 트렌치 내에 보이드가 형성되도록, 그 일부가 해당 트렌치에 끼워들어가, 또한 상방으로 연장되는 절연막이형성되어 있다. 상기 트렌치의 상단의 직경은 상기 절연막의 직경보다 작게 되어 있다.
본 발명의 바람직한 실시예에 따르면, 상기 절연막은, 위를 향하여 직경이 넓어지는 제1 절연막과, 상기 제1 절연막을 주위로부터 둘러싸고, 또한 위를 향하여 폭이 좁아지는 제2 절연막으로 이루어지는 것을 특징으로 한다.
본 발명의 제2 국면에 따른 트렌치 분리를 갖는 반도체 장치는 반도체 기판을 구비한다. 상기 반도체 기판의 표면에 트렌치가 형성되어 있다. 상기 트렌치의 내벽에 실리콘 산화막이 형성되어 있다. 상기 실리콘 산화막을 개재시켜, 상기 트렌치 내에 실리콘막이 매립되어 있다. 상기 실리콘막의 표면에 접촉하고, 또한 트렌치의 상방으로 절연막이 연장되어 있다.
본 발명의 제3 국면에 따른 트렌치 분리를 갖는 반도체 장치의 제조 방법에 있어서는, 우선 반도체 기판 위에 마스크막을 형성한다. 상기 마스크막을 소망의 영역을 남기고 에칭한다. 에칭 후에 남은 마스크막의 측벽에, 측벽 스페이서를 형성한다. 상기 마스크막과 상기 측벽 스페이서를 마스크로 하여, 상기 반도체 기판의 표면을 에칭하여, 트렌치를 형성한다. 상기 트렌치의 내부에 보이드를 그대로 두고 해당 트렌치의 상단부를 덮도록, 상기 반도체 기판 위에 절연막을 형성한다. 상기 절연막을 마스크막의 표면이 노출될 때까지 에치백한다. 상기 마스크막을 제거한다. 상기 반도체 기판의 표면에 이온 주입한다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다.
〈제1 실시예〉
도 1을 참조하여, 반도체 기판(1) 위에, 열 산화법이나 CVD법에 의해 실리콘 산화막(2)을, 예를 들면 5∼10㎚ 형성한다. 그 후, CVD법에 의해 제1 마스크막(3), 예를 들면 실리콘막을, 예를 들면 100∼300㎚ 형성한다. 그 후, 제2 마스크막(4), 예를 들면 실리콘 질화막을 50∼150㎚의 막 두께로 형성한다. 마스크막(3)은 실리콘막 대신에, 실리콘 게르마늄막이어도 된다.
도 2를 참조하여, CVD법에 의해 제2 마스크막(4)과 다른 재질인, 실리콘 산화막을 예를 들면 10∼50㎚ 형성한다. 다음으로, 이 실리콘 산화막을 이방성 에칭하여, 측벽 스페이서(5)를 형성한다. 이 때 형성하는 막 두께는 트렌치 폭의 절반 이하로 한다.
도 3을 참조하여, 측벽 스페이서(5), 제2 마스크막(4), 제1 마스크막(3)을 마스크로 하여, 반도체 기판(1)을 에칭하여, 트렌치(6)를 예를 들면 200∼400㎚ 깊이로 형성한다.
도 4를 참조하여, 열 산화법에 의해 트렌치(6)의 표면에 열 산화막(7)을, 예를 들면 5∼20㎚ 두께로 형성한다. 그 후, CVD법 또는 스퍼터법 또는 졸겔법 등에 의해 절연막(8)을, 예를 들면 300∼800㎚ 두께로 형성하여, 트렌치(6)의 상부를 매립한다. 이 때, 트렌치(6)의 내부를 완전하게 매립할 필요는 없고, 트렌치(6)의 상단부가 덮이면 된다. 도 4에서는 보이드(107)가 형성되어 있다. 이 보이드를 형성함으로써, 응력의 완화가 가능해진다.
도 5를 참조하여, 제2 마스크막(4)의 표면이 노출될 때까지, 에치백법이나 CMP법에 의해 절연막(8)의 막 두께를 줄여, 트렌치(6)의 상단부를 막는다. 그 후,표면으로부터 이온 주입법에 의해 채널 컷트(9)를 형성한다. 트렌치(6)에 보이드가 형성되어 있지만, 측벽 스페이서(5)의 하부에는 반도체 기판이 존재하고, 주입 프로파일을 정확하게 예측할 수 있다. 즉, 채널 컷트(9)를 트렌치(6) 내부의 보이드(107)의 영향을 받지 않고 형성할 수 있다.
이상의 공정에서, 트렌치 분리는 완성된다. 이 후, 트랜지스터를 형성한다. 이하에서는 이 분리를 이용한 트랜지스터를 형성하는 공정에 대하여 설명한다.
도 6을 참조하여, 리소그래피법으로, 게이트 패턴을 정의하는 포토레지스트(10)를 형성한다.
도 7을 참조하여, 에칭법에 의해 게이트 패턴(11)을 형성한다. 그 후, 이온 주입법에 의해, 예를 들면 PMOS의 경우에는 붕소를, NMOS의 경우에는 비소 또는 인을 1×1014∼1×1015㎝-2주입하여, 제1 불순물 확산층(12)을 형성한다.
도 8을 참조하여, CVD법에 의해 절연막, 예를 들면 실리콘 산화막 또는 실리콘 질화막 또는 이들의 적층막을 20∼60㎚ 형성하고, 에치백법에 의해 측벽 스페이서(13)를 형성한다. 그 후, 이온 주입법에 의해, 예를 들면 PMOS의 경우에는 붕소를, NMOS의 경우에는 비소 또는 인을 1×1015∼1×1016㎝-2주입하여, 제2 불순물 확산층(14)을 형성한다.
도 9를 참조하여, CVD법에 의해 절연막(15)을 예를 들면 실리콘 산화막을 400∼1000nm 형성한다.
도 9와 도 10을 참조하여, CMP법, 에치백법에 의해 절연막(15)을 에칭하여,제2 마스크막(4)의 표면을 노출시킨다.
도 11을 참조하여, 웨트 에칭법 또는 드라이 에칭법에 의해 제2 마스크(4), 제1 마스크(3) 및 산화막(2)을 제거한다.
도 12를 참조하여, CVD법 또는 열 산화법에 의해 게이트 절연막(16), 예를 들면 산화알루미늄, 산화하프늄, 산화지르코늄, 실리콘 산화막, 실리콘 질화막을 1∼20㎚의 막 두께로 형성하고, 그 후 도전성막(17), 예를 들면 다결정 실리콘, 금속 실리사이드, 금속 질화막, 금속 실리콘 질화막, 금속막 또는 이들의 적층막을 100∼500㎚ 형성한다.
도 13을 참조하여, CMP법, 에치백법에 의해 게이트 전극 영역에만 도전성막(17)을 남긴다.
도 14는 도 13의 공정에서의, 소스·게이트·드레인이 배치되는 방향과 수직 방향의 단면도이다.
도 15를 참조하여, 스퍼터법 또는 CVD법에 의해 도전성막, 예를 들면, TiN, W, AlCu막 또는 이들의 적층막을 50∼200㎚ 형성하고, 이것을 사진 제판 및 에칭법에 의해 패터닝하여, 배선(18)을 형성한다.
도 16은 도 15의 공정에서의, 소스·게이트·드레인이 배치되는 방향과 수직 방향의 단면도이다. 이상의 방법에 의해 MISFET가 완성된다.
본 실시예에 따르면, 도 2와 도 3과 도 4를 참조하여, 분리 영역(6)에 오프셋 영역(측벽(5)의 폭)을 형성하고, 이 오프셋 영역에 둘러싸인 영역에 홈(6)을 형성하고, 홈 내부에 공동(107)을 형성한다. 홈 내부에 공동(107)을 형성함으로써,응력 완화가 가능할 뿐만 아니라, 오프셋 영역을 형성함으로써, 채널 컷트층(9)을 양호한 제어로 형성할 수 있어, 양호한 분리 특성을 얻을 수 있다.
〈제2 실시예〉
제1 실시예에서는 제1 마스크로서 실리콘막을 이용하였다. 본 실시예에서는 제1 마스크막을 생략하고 있다.
도 17을 참조하여, 반도체 기판(1) 위에, 열 산화법 또는 CVD법에 의해 실리콘 산화막에 의해 기초 막(21)을 10∼20㎚의 막 두께로 형성한다. 그 후, CVD법에 의해 실리콘 질화막(22)을 형성한다. 그 후, 사진 제판 및 에칭법에 의해 이들의 소망의 패턴을 형성한다.
도 18을 참조하여, CVD법에 의해 실리콘 산화막을, 예를 들면 10∼50㎚ 형성하고, 이것을 이방성 에칭함으로써, 측벽 스페이서(23)를 형성한다.
도 19를 참조하여, 실리콘 질화막(22), 측벽 스페이서(23)를 마스크로 하여 반도체 기판(1)을 에칭하여, 트렌치(6)를 형성한다.
도 20을 참조하여, 열 산화법에 의해 트렌치(6)의 표면에 열 산화막(7)을 예를 들면 5∼20㎚ 두께로 형성한다. 다음으로, CVD법에 의해 절연막(8)을, 예를 들면 300∼800㎚ 두께로 형성하여, 트렌치(6)의 상부를 매립한다. 이 때, 트렌치(6)의 내부를 절연막(8)으로 완전하게 매립할 필요는 없고, 트렌치(6)의 상단부가 덮이면 된다.
도 20과 도 21을 참조하여, 실리콘 질화막(22)의 표면이 노출될 때까지, 에치백법이나 CMP법에 의해 절연막(8)의 막 두께를 줄여, 트렌치(6)의 상단부를 막는다. 그 후, 표면으로부터 이온 주입법에 의해 채널 컷트(9)를 형성한다.
도 22를 참조하여, 열 인산에 의한 웨트 에칭에 의해 선택적으로 실리콘 질화막(22)을 제거한다. 이 때, 기초 막(21)의 일부가 노출되지만, 불산 등의 세정에 의해 제거하여도 된다.
그 후, 게이트 전극을 형성하기 위해서는, CVD법으로 실리콘 산화막이나 실리콘 질화막이나 금속 산화막의 게이트 절연막을 형성한 후, CVD법으로 실리콘 또는 실리콘 게르마늄 또는 금속 실리사이드 등을 형성하여 패터닝한다.
이러한 실시예이어도, 제1 실시예와 마찬가지의 효과를 발휘한다.
〈제3 실시예〉
트렌치 위에 형성되는 절연막으로서, 실리콘 질화막을 이용하여도 된다. 트랜지스터 위에 형성하는 층간 절연막을 실리콘 산화막으로 구성함으로써, 실리콘 기판과 보더리스(borderless) 컨택트가 가능하게 된다.
도 23을 참조하여, 반도체 기판(1) 위에 CVD법에 의해 실리콘 산화막(31)을 예를 들면 200∼300㎚ 형성한다. 그 후, 사진 제판 및 에칭법에 의해 소망의 패턴을 형성한다.
도 24를 참조하여, CVD법에 의해 실리콘 질화막을 예를 들면 10∼50㎚ 형성하고, 이것을 이방성 에칭함으로써, 측벽 스페이서(33)를 형성한다. 또, 실리콘 질화막을 형성하기 전에, 열 산화법, CVD법에 의해 실리콘 산화막(32)을, 예를 들면 5∼10㎚ 형성한다. 실리콘 산화막(32)을 형성함으로써, 반도체 기판과의 계면에 불필요한 계면 순위의 형성을 방지하여, 분리 특성의 열화를 방지할 수 있다.
도 25를 참조하여, 측벽 스페이서(33), 실리콘 산화막(31)을 마스크로 하여 에칭하여, 트렌치(6)를 형성한다.
도 26을 참조하여, 열 산화법에 의해 트렌치(6)의 표면에 열 산화막(7)을, 예를 들면 5∼20㎚ 두께로 형성한다. 그 후, CVD법에 의해 실리콘 질화막(34)을, 예를 들면 300∼800㎚ 두께로 형성하여, 트렌치(6)의 상부를 매립한다.
도 27을 참조하여, CMP법 또는 에치백법에 의해 실리콘 질화막(34)을 에칭하여, 실리콘 산화막(31)을 노출시켜, 평탄화시킨다.
도 28을 참조하여, 이온 주입법에 의해 채널 컷트(9)를 형성한다. 그 후, 불산 수용액으로 실리콘 산화막(31)을 제거한다.
이와 같이 소자 분리 영역에 실리콘 질화막을 형성함으로써, 자기 정합 컨택트의 형성이 가능하다.
예를 들면, 이온 주입법 및 어닐링법에 의해 불순물 확산층(35)을 형성하고, 그 후 CVD법에 의해 실리콘 산화막(36)을 형성한다. 그 후, 리소그래피법 및 에칭법에 의해 실리콘 산화막(36) 내에 컨택트홀(37)을 형성한다. 실리콘 산화막(36)은 실리콘 질화막(34)에 대하여 선택적으로 에칭할 수 있기 때문에, 도 29에 도시한 바와 같이 홀 개구 부분이 소자 분리 절연막측으로 어긋나도, 트렌치(6)에 홀이 도달하지는 않는다.
이 때문에, 리소그래피의 중첩 마진을 작게 할 수 있어, 미세화가 용이하게 된다.
〈제4 실시예〉
도 30을 참조하여, 반도체 기판(1) 위에 열 산화법이나 CVD법에 의해 실리콘 산화막(2)을 예를 들면 5∼10㎚ 형성한다. 그 후, CVD법에 의해 제1 마스크막(3), 예를 들면 실리콘막을 100∼300㎚ 형성한다. 그 후, 제2 마스크막(4), 예를 들면 실리콘 질화막을 50∼150㎚의 막 두께로 형성한다. 마스크막(3)은 실리콘막 대신에, 실리콘 게르마늄막이어도 된다. 다음으로, CVD법에 의해 제2 마스크막(4)과 다른 재질인, 실리콘 산화막을 예를 들면 10∼50㎚ 형성한다. 다음으로, 이방성 에칭에 의해 측벽 스페이서(5)를 형성한다. 이 때, 형성하는 막 두께는 트렌치 폭의 절반 이하로 한다.
도 31을 참조하여, 측벽 스페이서(5), 제2 마스크막(4), 제1 마스크막(3)을 마스크로 하여 반도체 기판(1)을 에칭하여, 트렌치(6)를 예를 들면 200∼400㎚ 깊이로 형성한다.
여기까지는 제1 실시예의 도 1 내지 도 3의 공정과 마찬가지이다.
도 31과 도 32를 참조하여, 다음으로, 불산 등의 웨트 에칭 또는 드라이 에칭에 의해 측벽 스페이서(5)를 선택적으로 제거한다.
도 33을 참조하여, 열 산화법에 의해 트렌치(6)의 표면에 열 산화막(7)을, 예를 들면 5∼20㎚ 두께로 형성한다. 그 후, CVD법 또는 스퍼터법 또는 졸겔법 등에 의해 절연막(8)을, 예를 들면 300∼800㎚ 두께로 형성하여, 트렌치(6)의 상부를 매립한다. 이 때, 트렌치(6)의 내부를 완전하게 매립할 필요는 없고, 트렌치(6)의 상단부가 덮이면 된다. 도 33에서는 보이드(107)가 형성되어 있다.
도 34를 참조하여, 제2 마스크막(4)의 표면이 노출될 때까지, 에치백법이나CMP법에 의해 절연막(8)의 막 두께를 줄여, 트렌치(6)의 상단부를 막는다. 그 후, 표면으로부터 이온을 주입하여, 채널 컷트(9)를 형성한다.
본 실시예에 따르면, 측벽 스페이서(5)를 제거하기 때문에, 제1 실시예에 비하여, 절연막(8)의 매립은 용이하게 된다.
또, 변형예로서, 도 17 내지 도 18의 공정을 경유한 후, 측벽 스페이서를 제거하고, 그 후 본 실시예와 동일한 공정을 경유하여도 된다. 이에 의해, 마스크막의 구조가 간단해져, 공정의 간략화를 도모할 수 있다.
〈제5 실시예〉
제4 실시예에서는 트렌치(6)를 형성한 후, 측벽 스페이서(5)를 제거하였다.
본 실시예에서는 트렌치 형성 시에 측벽 스페이서(5)를 제거하여, 공정의 간략화를 가능하게 하는 방법을 제공한다.
도 35를 참조하여, 제4 실시예의 도 30의 공정에서, 측벽 스페이서(5)를 CVD법에 의해, 예를 들면 다결정 실리콘이나 비정질 실리콘으로 형성한다. 그 후, 이방성 에칭으로 에칭하여, 측벽 스페이서(5)를 형성한다.
도 35와 도 36을 참조하여, 측벽 스페이서(5)와 제2 마스크막(4)을 마스크로 하여 산화막(2)을 에칭한다. 그 후, 계속해서, 측벽 스페이서(5)와 실리콘 기판(1)을 에칭하여, 트렌치(6)를 형성함과 함께, 측벽 스페이서(5)를 제거한다.
이하, 도 33 및 도 34의 공정과 마찬가지로, 절연막(8)을 트렌치 위에 형성한다.
이상과 같이 측벽 스페이서를 기판과 동일한 재료로 형성함으로써,트렌치(6)를 형성함과 함께 측벽 스페이서(5)를 제거할 수 있어, 공정의 삭감이 가능하다.
또한, 변형예로서, 도 17과 도 18의 공정을 경유할 때, 측벽 스페이서(5)를 실리콘재로 형성하고, 그 후 본 실시예와 동일한 공정을 경유하여도 된다.
〈제6 실시예〉
이상의 공정에서는 절연막(8)을 평탄화하여, 트렌치(60)에 보이드를 형성하였다. 이 트렌치 내부에 기판과 동일한 재료인 실리콘을 매립하여도 된다.
도 37을 참조하여, 도 3에 도시한 공정 후, 열 산화법에 의해 트렌치 측벽에 열 산화막(7)을 형성한다. 그 후, 실리콘막(61)을 예를 들면 200∼300㎚ 형성한다. 이 막 두께는 트렌치(6)의 폭으로 결정한다.
다음으로, 도 38을 참조하여, 에치백법에 의해 실리콘막(61)의 막 두께를 줄여, 트렌치(6) 내부에 실리콘막(61)을 매립한다. 기판과 매립한 막(61)이 동일한 재료이므로, 열팽창에 의한 응력의 발생을 방지할 수 있다.
도 39를 참조하여, CVD법에 의해 절연막(8), 예를 들면 실리콘 산화막을 오목부를 매립하도록 형성하고, 그 후 CMP법 또는 에치백법으로, 표면을 평탄화한다.
실리콘의 CVD는 커버리지가 좋기 때문에, 트렌치 내부의 매립이 용이하다. 또한, 트렌치 내부에 매립된 실리콘막(61) 위에, 절연막(8)을 형성하기 때문에, 오목부로의 매립이 용이하게 된다. 그 후, 채널 컷트(9)를 형성한다.
또한, 본 실시예라도, 변형예로서, 도 17로부터 도 18의 공정을 경유한 후, 상기 방법으로 실리콘막을 트렌치(6)의 내부에 매립하여도 된다.
또한, 상기한 모든 실시예에서, 트렌치의 폭을 일정량 이하로 설정하여도 된다. 트렌치 폭이 넓은 경우, 평탄화 시에, 트렌치 상부에 절연막을 남기는 것이 곤란하다. 이러한 경우, 또한, 트렌치에 보이드를 형성하기 위해서는 트렌치의 어스펙트비를 크게 설정하는 것이 효과적이다. 예를 들면, 트렌치가 위에서 볼 때 긴 변과 짧은 변으로 이루어지는 장방형인 경우, 짧은 변의 길이를 500㎚ 이하로 하는 것이 바람직하다.
본 발명에서 개시된 실시예는 모든 점에서 예시이고 제한적인 것이 아니다고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니고 특허 청구의 범위에 의해 정의되고, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도되어야 한다.
이상 설명한 바와 같이 본 발명에 따르면, 양호한 분리 특성을 실현할 수 있고, 고집적의 반도체 회로를 제공할 수 있다고 하는 효과를 발휘한다.

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 트렌치와,
    상기 트렌치 내에 보이드가 형성되도록, 그 일부가 상기 트렌치에 끼워지고, 또한 상방으로 연장되는 절연막
    을 포함하고,
    상기 트렌치의 상단의 직경은 상기 절연막의 직경보다 작게 되어 있는 트렌치 분리를 갖는 반도체 장치.
  2. 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 트렌치와,
    상기 트렌치의 내벽에 형성된 실리콘 산화막과,
    상기 실리콘 산화막을 개재시켜 상기 트렌치 내에 매립된 실리콘막과,
    상기 실리콘막의 표면에 접촉하고, 또한 트렌치의 상방으로 연장되는 절연막
    을 포함한 트렌치 분리를 갖는 반도체 장치.
  3. 반도체 기판 위에 마스크막을 형성하는 공정과,
    상기 마스크막을 소망의 영역을 남겨 에칭하는 공정과,
    상기 에칭 후에 남은 마스크막의 측벽에, 측벽 스페이서를 형성하는 공정과,
    상기 마스크막과 상기 측벽 스페이서를 마스크로 하여, 상기 반도체 기판의 표면을 에칭하여, 트렌치를 형성하는 공정과,
    상기 트렌치의 내부에 공극을 그대로 두고 해당 트렌치의 상단부를 덮도록, 상기 반도체 기판 위에 절연막을 형성하는 공정과,
    상기 절연막을 상기 마스크막의 표면이 노출될 때까지 에치백하는 공정과,
    상기 마스크막을 제거하는 공정과,
    상기 반도체 기판의 표면에 이온 주입하는 공정
    을 포함한 트렌치 분리를 갖는 반도체 장치의 제조 방법.
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