JP4736114B2 - 低および高電圧トランジスタを備える半導体デバイス - Google Patents

低および高電圧トランジスタを備える半導体デバイス Download PDF

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Description

本発明およびその記載された各種実施形態は、広く、パワートランジスタを含む半導体デバイスの製造に関し、より詳細には、高電圧横型ＤＭＯＳでありかつソースとドレイン領域間に分離領域を備えるトランジスタを少なくとも１つ組み込んだ集積素子の製造に関するものである。
半導体技術においては、継続して進行する素子スケールの縮小により素子はますます小さくなっているが、同時に、トランジスタのパフォーマンス改善も望まれている。さらに、単一の集積回路内に、低、高そして時には中電圧範囲アプリケーションのトランジスタを組み込んだ集積回路半導体デバイスを製造することが望まれている。例として、携帯電話の分野では、論理機能を実現し、かつ、例えばＬＣＤ駆動回路などの表示駆動回路も含まれるように設計され製造された半導体素子を単一の集積回路（“ＩＣ”）に使用することが望まれている。しばしば“システムオンチップ”（略称“ＳＯＩＣ”または“ＳＯＣまたは“ＳｏＣ）と呼ばれるこのような集積回路上のトランジスタには、１．８ボルトまたは２．５ボルトという非常に低い電圧で動作する論理機能のトランジスタが含まれており、また同一集積回路デバイス上に作製される他のトランジスタは、高電力用途向けに設計されて、ドレインからソース間が３０、またひいては４０ボルトという高電圧で動作するものである。こうした高電圧トランジスタ素子は、デジタル回路に通常用いられる論理トランジスタや周辺トランジスタに比べてはるかに多くの電流を流すことができる。
例えば携帯電話および無線回路などのシステムアプリケーションにおいて重要な高電圧トランジスタの１形式に、横型二重拡散ＭＯＳまたはＬＤＭＯＳトランジスタがある。例として、２００１年７月２４日に特許され、かつ本発明の譲受人に譲渡され、参照として本明細書に組み込まれる特許文献１（“７５２号特許”と言う。）には、Ｎ＋埋め込み層上方のエピタキシャルウェル領域内に形成される横型ＤＭＯＳが記載されている。'７５２号特許の高電圧トランジスタ（または複数のトランジスタ）は、第１のウェル領域内に形成されるソース、第１のウェル領域およびドーパントタイプが反対の第２のウェル領域両方の上に位置するゲート、ならびに第２のウェルによって囲まれる領域内に形成されて、第２のウェルに形成されたソースからゲートの残部を分離する酸化膜を有するものである。この種の高電圧またはパワートランジスタは、３０、４０またはそれ以上のボルトの動作電圧を扱うことができるため、液晶ディスプレイ（ＬＣＤｓ）を備える携帯電話に関しては表示駆動に、また車載の用途に、特に好適に用いられる。
上述の従来技術において、単一のシリコン基板内に低および高電圧ＭＯＳ素子両方を含む前記のようなＳＯＣ集積回路に特に起因して問題となるのは、かかるデバイスに作り込まれる高電圧ＬＤＭＯＳトランジスタのＩd（ドレイン電流）対Ｖg（ゲート電圧）の電流−電圧特性に、しばしば“ハンプ（hump）”または、望ましくない不連続性が示されることである。このＩd−Ｖg“ハンプ”は望ましくない電気特性であり、完成した素子に、決して好ましくはないパフォーマンス、ひいては許容し難いパフォーマンスを生じさせてしまう。つまり、素子の実際の動作が、期待通りの、および設計された動作から逸脱するのである。
最新のＣＭＯＳ ＳＯＣ技術において、浅いトレンチ分離（ＳＴＩ）は、酸化膜分離領域を作るための標準的手法となっており、これは、シリコン基板内に電気的に分離された活性領域を作ることによって、各種タイプのトランジスタを単一のデバイス上に集積可能とするものである。各種タイプのトランジスタを組み込んだ高度集積デバイスの製造では、集積回路のこれらそれぞれ異なる領域に、１領域は酸化膜、ハードマスクまたはフォトレジスト塗布でマスクしつつ他の領域は異なるプロセスステップに置くといった、非対称的な半導体プロセスステップを施すことができるため、単一の半導体基板上に、それぞれ異なるドーピングプロファイル、異なる誘電材料、および異なるエッチングプロセスを持つ素子を作製することができ、これが１つまたは複数の集積回路になるのである。基板の所定の領域における活性領域対酸化膜分離の割合である酸化膜パターン密度は、各種の素子タイプによって変化させることもできる。浅いトレンチ分離（ＳＴＩ）は、急速に普及した分離法であるが、例えばシリコンの選択酸化（ＬＯＣＯＳ）、急速加熱酸化またはＴＥＯＳなどその他の分離法も、活性領域間に分離酸化膜領域を形成するものとして用いられ得る。
非特許文献１の論文には、Ｉd−Ｖg特性における“ハンプ”についていくつかの考えられる原因が記述されている。この論文では、活性領域／分離境界における急峻な遷移角度の効果のシミュレーションについて検討が加えられている。この論文は、素子活性領域から酸化膜分離領域への遷移が過度に急峻であると、特定の素子では、活性領域から分離に変わる境目におけるコーナー寄生効果により、隣接するトランジスタに流れるサブスレッショルド電流が増加すると結論している。即ち、そのトランジスタのゲート電圧は上昇するが、ソース−ドレイン電流が流れることとなるところに設計されたしきい値電圧Ｖｔに達する前に、分離領域のコーナーにおける寄生トランジスタにより、サブスレッショルドドレイン電流が流れ始めてしまう。このチャネルにおける遷移領域に形成された寄生または“コーナー効果”トランジスタのために、素子は早く（ゲート電圧Ｖgが素子のしきい値電圧をこえる前）にオンになってしまい、その結果生じた望ましくない電流フローがドレイン電流対ゲート電圧特性（Ｉd対Ｖg曲線）中に“ハンプ”を作り出す。図１ａおよび１ｂに、電流−電圧特性において“ハンプ”を示す素子および“ハンプ”を示さない素子のＩd−Ｖg特性の例の図がそれぞれ示されている。
急峻な分離の遷移は、酸化の分離スキームとしてフィールド酸化膜、ＬＯＣＯＳまたは浅いトレンチ分離（ＳＴＩ）を含むいかなるタイプの分離を用いた場合にも観察され得るが、ＳＴＩトレンチは、最も急峻な活性領域−分離領域遷移角度を形成するため、この最新分離技術により作製される素子において、観察されるコーナー効果はより深刻になると考えられる。上述したように、ＳＴＩは、急速に最先端分離スキームとなっているものである。
したがって、従来技術の望ましからぬサブスレッショルド電流の問題と“ハンプ”の無いＩd−Ｖg電気特性を備えた高電圧トランジスタを製造するための方法および装置が必要とされている。高電圧トランジスタは、他の素子タイプに用いられる標準的な半導体プロセスと互換性のある半導体プロセスにより製造できるものでなくてはならず、これによって集積ＳｏＣまたはＳｏＩＣデバイスが低電圧および高電圧トランジスタの両方を含んで作製され得るようになるのである。本発明の各種方法および装置は、これらのニーズに対応したものである。
米国特許第６２６５７５２号明細書 ピー．サラゴイティ（P.Sallagoity）氏らによる「ディープサブミクロンCMOS技術用の高度な分離スキームにおける幅エッジの分析（Analysis of Width Edge Effects in Advanced Isolation Schemes for Deep Submicron CMOS Technologies）」， IEEE 電子デバイス論文誌（IEEE Transactions on Electron Devices）、Vol.43、No.11、1996年11月、pp.1900-1906
本発明の目的は、低および高電圧トランジスタを備える半導体デバイスのための方法および装置を提供することにある。
本発明の各種実施形態は、活性領域−分離領域の遷移角度が制御された分離領域を用いる横型二重拡散ＭＯＳ（ＬＤＭＯＳ）高電圧トランジスタのための新規なプロセスおよび構造を提供する。本発明の構造の第１の好ましい実施形態では、基板上に埋め込み層が形成され、この埋め込み層上に堆積されたエピタキシャル層内に、ドープされた半導体ウェルが形成され、浅いトレンチ分離領域またはＬＯＣＯＳ領域であり得る分離領域が、ドレイン領域となる半導体ウェル内の分離領域も含めて形成され、基板上にゲート誘電体およびゲート電極材料が堆積され、パターニングステップを実行することで、ゲート電極とこれに覆われるゲート誘電体とが、共にドレイン領域ウェルの一部におけるチャネル領域上に位置するように形成され、さらに、コンタクト領域が形成されてソース領域とドレイン領域が完成する。高電圧ドレインウェル内に形成される分離酸化膜領域の遷移角度は、基板内のその他の場所に形成される分離領域の遷移角度に比べて、異なっていると共に、比較的急峻でない。
別な好ましい実施形態においては、横型ＤＭＯＳトランジスタを形成する。先ず、基板上に埋め込み層が形成され、埋め込み層上に堆積されたエピタキシャル層内に、ドープされた半導体ウェルが形成され、ＬＯＣＯＳ分離領域が、ドレイン領域となる半導体ウェル内の分離領域も含めて形成され、基板上にゲート誘電体およびゲート電極材料が堆積され、パターニングステップを実行することで、ゲート電極とこれに覆われるゲート誘電体とが、共にドレインウェルともう１つのウェルの一部におけるチャネル領域上に位置するように形成され、さらに、これら２つのウェル内にコンタクト領域が形成されてソース領域とドレイン領域が完成する。ドレインウェル内に形成されるＬＯＣＯＳ分離領域の遷移角度は、基板におけるその他の場所に形成される分離領域の遷移角度に比べ、異なっていると共に、比較的急峻でない。
別な好ましい実施形態においては、高電圧および低電圧トランジスタを含む集積回路を形成する。高電圧領域として定められた半導体基板の領域に、Ｎ型埋め込み層が形成される。Ｐ型材料の半導体層は、エピタキシャル的に堆積されてＮ型埋め込み層を被覆する。高電圧領域における基板内に高電圧ウェル領域が画定され、もう１つの領域における基板内には低電圧ウェルが形成され、これらウェルは、ＮおよびＰ型ウェルを形成し得るように、ＮおよびＰ型にドープされる。浅いトレンチ分離（ＳＴＩ）領域が高電圧および低電圧領域内に形成されるが、ドレイン領域として定められた高電圧領域の特定のウェル内における浅いトレンチ分離は、他の領域内における分離の遷移角度に比べて比較的急峻でない遷移角度を持つ。高電圧および低電圧両領域における基板上には、ゲート誘電体材料が堆積される。基板上にゲート電極材料が堆積され、該電極上に保護マスクが堆積され、このマスクがパターン化された後、誘電体層まで進んで素子のゲートとゲート誘電体領域を完成させる異方性エッチングによって、ゲート電極とゲート誘電体構造が順次完成する。得られた構造は、引き続き従来のステップにより処理されることで、側壁スペーサおよび自己整合ソースとドレインがさらに備わって、低電圧領域において完全なＭＯＳトランジスタとなり、この側壁スペーサは、誘電体層下部の下の一部領域も含めたゲート電極の側部を覆う。高電圧領域はイオン注入されて、一部ウェル内にソースコンタクトが、そしてドレインウェル内にドレインコンタクト領域が形成される。続いて、従来の層間誘電体分離、ビアおよびメタライゼーション層により集積回路デバイスが完成し、所定の機能ごとの必要に応じて集積回路デバイス上の各種素子が電気的に接続されることになる。
本発明を用いた集積デバイスの好ましい製造方法においては、非対称的な半導体プロセスが採用される。高電圧トランジスタの分離領域は、低電圧領域をマスクした状態で、分離トレンチに緩やかな遷移角度を生じさせることとなるエッチングプロセスにより形成する。高電圧分離トレンチが形成された後は、集積回路の低電圧領域を露出すると共に異なるエッチングを用いて処理し、より急勾配の遷移角度を持った分離領域のトレンチを形成する。
本発明の好ましい実施形態は、高電圧トランジスタと論理機能トランジスタが単一の集積回路デバイス内に実装されるような、例えば携帯電話に用いられるＬＣＤ駆動アプリケーションや、無線および車載アプリケーション向けの特定用途を含んでいる。
別な好ましい実施形態において、例えば集積ＬＣＤ駆動デバイスなどのシステムオンチップ（ＳＯＣまたはＳＯＩＣ）は、分離領域における遷移角度が比較的緩やかな高電圧トランジスタと、分離領域における遷移角度が比較的急勾配である低電圧素子とを備えて形成され、好ましくは、高電圧トランジスタが、垂直線から約４０度よりも大きい分離酸化膜遷移角度を有する領域に形成され、かつ、低電圧トランジスタが、垂直線から約２５度未満の酸化膜遷移角度を有する領域に形成されるとよい。
以下に、本発明のさらなる特徴および長所そして実施形態が記載されるが、これらは本発明の特許請求の対象となる。開示される特定の実施形態が、本発明の目的を達成させる別の構造やプロセスへの変更または設計の基礎として容易に利用され得るものである、ということは、当業者に理解されるはずである。また、例示する実施形態を基にしたこのような均等な構成および変更が、添付のクレームに記載された本発明の精神および範囲から逸脱しないものであることも、当業者に理解されるはずである。
本発明によれば、従来の問題が解決された低および高電圧トランジスタを備える半導体デバイスを提供することができる。
異なる図において対応する数字および文字は、特に記載しない限り、通常は対応する要素を示している。図は、好ましい実施形態の関連する態様を明確に説明するべく描かれているため、実寸で描く必要はない。
本発明の好ましい実施形態の工程および製造を以下に詳細に述べる。ただし、ここに記載される実施形態および実施例は、本発明のために考えられた用途または使用だけには限られない。記載される特定の実施形態は、単に、本発明を実施し使用するための特定の方式の説明にすぎず、本発明の範囲または添付のクレームを限定するものではない。
図２は、高電圧および低電圧領域内にそれぞれ配置される１つの代表的な高電圧トランジスタおよび２つの代表的な低電圧トランジスタとを有する集積回路の一部を、実寸ではなく具象的な図として描いた、簡略化された断面図を示している。実際の回路は、各タイプのトランジスタを多数、場合によっては各タイプにつき幾千も有している。以下により詳細に説明するような素子の製造を通して、フォトレジストまたは窒化膜ハードマスクを含むマスクは、必要に応じて、高電圧および低電圧領域を非対称的に処理するために用いることができるが、一方で、可能である時には、両領域に単一のプロセスステップを用いてもよい。１つまたはその他の領域に、残りのエリアはマスクまたはコーティングで保護しながら、多数のプロセスステップを行うことができる。この非対称的なプロセス技術は、例えば、異なるドーパント濃度、異なる酸化膜および窒化膜の厚さ、各種選択性を実現させるために用いる異なるエッチングなどといった、実質的に異なる物理構造を持つ複数の素子の作製を可能とする。よって、全ての素子が同一集積回路上に設けられるにもかかわらず、高電圧素子は、低電圧素子とは実質的に異なる降伏およびしきい値電圧と電流を持つことができる。この非対称的な製造プロセスは、当業者の知るところである。
図２は、集積回路基板１００の断面図を示している。この基板は、例えば、＜100＞の結晶方位を有するｐ型半導体基板であり得る。当業者の知るところであるように、各種結晶方位を持った、ＧａＡｓまたはその他の半導体タイプを含むその他の材料を用いることもでき、かつ、該基板はシリコンオンインシュレータ（ＳＯＩ）基板であってよい。さらに、当業者の知るところであるように、Ｎ型基板を用いてもよく、これを、説明全体を通して図２のＰ型基板の代わりとすることもできる。当然に、Ｐおよび／またはＮのどちらの導電タイプあっても、通常知られているように、本明細書に記載された実施形態において特定の構造に関し説明した方のタイプの代わりとして使用することが可能である。
トランジスタ１０１は、例えば、Ｎ型埋め込み層１０２上に形成されたＰ型エピタキシャル層内に作られたウェルである高電圧ウェル１０５、１２９および１１０内に形成される。Ｎ型埋め込み層１０２を採用するのが好ましいが、他の実施形態では、当業界で知られているように、それを省くこともできる。トランジスタ１０１は、高電圧ウェルに形成される高電圧ＬＤＭＯＳ素子であり、従来のイオン注入ステップによってエピタキシャル層１０３内に形成されるものである。エピタキシャルＰ層１０３の標準的な厚さの範囲は、３から６ミクロンである。標準的な高電圧Ｎウェル１０５は、１ｘ１０ｅ１２から１ｘ１０ｅ１３原子／１ｃｍ3の範囲でリンドープされたものである。標準的な高電圧Ｐウェル１０６は、１ｘ１０ｅ１２から１ｘ１０ｅ１３原子／１ｃｍ3の範囲でボロンドープされたものである。言うまでもなく、高電圧ウェルはドーピングの極性が反対となってもよく、つまり、Ｎウェル１０５をＰ型のウェルで置き換え、Ｐウェル１０６をＮ型のウェルで置き換えて、従来のステップによりこれらウェルを作製できることは、当業者であれば理解できるだろう。
トランジスタ１０１は、ソース領域１０７およびドレイン領域１０８を有しており、これらはソース１０７のＮ＋注入領域およびドレイン１０８のＰ＋注入領域になるものであり、これら領域は、コンタクト（未図示）を受けるのに用いられ、かつ、当該領域のシート抵抗を低減させて電気的パフォーマンスを改善させるために、シリサイド化ステップが施されてもよい（その任意のシリサイドも図示してない）。ドレイン１０８はまた、浅いトレンチ分離領域１０４のうちの１つを含んでいる。ゲート電極１１１は、同じく低抵抗を目的としてシリサイド化されてもよいポリシリコンまたは金属ゲート材料からなるものであり、ここでもそのシリサイドは図示していない。そして、分離部分１０４上に形成されるゲート誘電体１０９で、ＬＤＭＯＳトランジスタ１０１が完成する。ゲート誘電体１０９の厚さは、３００オングストロームよりも大きい。ゲートは、浅いトレンチ分離領域１０４のうちの１つの上に位置する。ゲートと浅いトレンチ分離領域１０４のうちの１つとが重なる部分は、約３マイクロメートル未満である。
トランジスタ１０１の高電圧ウェル内には、浅いトレンチ分離領域１０４が示されている。これらは、以下に示すような従来のシリコンエッチングおよび充填プロセスステップを用いて形成されるが、以下により詳細に説明するように、その垂直位置からの遷移角度は、素子パフォーマンスを改善するために制御することができる。この遷移角度は、素子のその他の領域における分離部分とは異なり、かつ、垂直線に対する角度がそれらよりも大きく作られるものであり得る。また、浅いトレンチ分離領域１０４上部コーナーに位置する基板表面は丸みがつけられている。また、浅いトレンチ分離領域１０４上部コーナーに位置する分離誘電体層の下表面は、高電圧ＬＤＭＯＳ素子１０１のゲート誘電体１０９より下に位置する。また、浅いトレンチ分離領域１０４の上表面の高さは、基板と高電圧ＬＤＭＯＳ素子１０１のゲート誘電体１０９との接合部分よりも高くなっている。浅いトレンチ分離領域１０４酸化膜と、基板および高電圧ＬＤＭＯＳ素子１０１のゲート誘電体１０９の接合部分との、上表面の高さの差は、約５０オングストロームよりも大きい。第２の実施形態において、浅いトレンチ分離領域１０４酸化膜と、基板および高電圧ＬＤＭＯＳ素子１０１のゲート誘電体１０９の接合部分との、上表面の高さの差は、約１００オングストロームよりも大きい。第３の実施形態において、浅いトレンチ分離領域１０４酸化膜と、基板および高電圧ＬＤＭＯＳ素子１０１のゲート誘電体１０９の接合部分との、上表面の高さの差は、約５００オングストロームよりも大きい。また、高電圧領域はＰＭＯＳ素子を含み、第２の分離領域１０４のうちの１つは該ＰＭＯＳ素子のＰウェル内に位置する。また、高電圧領域はＮＭＯＳ素子を含み、第２の分離領域１０４のうちの１つは該ＮＭＯＳ素子のＮウェル内に位置する。
上記の代表的な高電圧素子１０１とは離間した低電圧素子領域において、トランジスタ１２０および１３０は従来のプロセスステップを用いて形成される。ｐ基板１００内には、低電圧ＮおよびＰウェル１２２および１３２が形成される。これらも、同じく以下に詳細に説明するようなシリコンエッチングおよび充填絶縁技術を用いて形成されることとなる浅いトレンチ分離領域１１９によって、互いに、かつデバイスのその他の領域から電気的に分離される。４０オングストローム未満の厚さを持つゲート誘電体と、その上を覆うゲート電極とを形成するのに、自己整合ゲート技術が用いられる。ゲート電極は、例えば、ポリシリコンからなるものとすることができ、または金属ゲートを用いてもよく、ゲート電極には、抵抗を低減することでパフォーマンスを改善するためにシリサイド化ステップを施してもよい。ゲート電極はパターン化されてから、ＰチャネルおよびＮチャネル素子両方のソースおよびドレイン注入のための自己整合マスクとして用いられ、トランジスタ１２０はＮウェル内に形成されるＰチャネル素子であり、トランジスタ１３０はＰウェル内に形成されるＮチャネル素子であるため、これらは共に、接続され得る１組のＣＭＯＳトランジスタを形成し、例えば、ゲートが共通入力に接続される場合、これらは当該分野で知られているようなＣＭＯＳ論理インバータを形成することができる。ゲートがさらに酸化されることにより、例えば酸化膜、または窒化膜層などの誘電体の側壁スペーサが作られ、パフォーマンスがより改善されると共に、図示しない後続の層が平坦化される。また、低電圧素子１２０、１３０のゲート長は約０．２マイクロメートルよりも小さい。
浅いトレンチ分離領域１１９は、浅いトレンチ分離領域１１９の境界エッジに位置する、垂直線に対しての遷移角度が、浅いトレンチ分離領域１０４のそれよりも急峻となる、つまり、垂直線に対する角度がより小さくなることを除いては、高電圧トランジスタの浅いトレンチ分離領域１０４と類似する。この構造は、パフォーマンスが強化された高および低電圧トランジスタを含んでおり、以下により詳細に説明するように、同じような集積回路における従来技術のＳＴＩ領域に比べ様々な利点を備える。
続いて、本発明の上記構造を形成するのに用いられる方法およびプロセスをより詳細に説明する。特定の遷移角度を持つ分離領域の形成は、本発明およびその好ましい実施形態にとって極めて重要であるので、分離領域を作るために用いられるプロセスステップを詳細に説明することとする。これとは対照的に、高電圧および低電圧トランジスタ両方の作製に必要な各種ウェル、ソースおよびドレイン領域、誘電体層、ゲート電極、ならびに後続の層間絶縁およびメタライゼーション層を形成するために用いられるステップおよびプロセスは、いずれも当業者によく知られている従来の半導体プロセスステップであるため、均等な手段や代替のプロセスステップによる置換は予期されており、本発明において提供した実施形態および方法に加えられるこのような変更は、本発明者らによって意図されたものであり、かつ、本発明および添付のクレームの範囲に含まれるものである。
図３は、従来の幾つかの初期半導体プロセスステップが終了した後であって、いずれの分離領域もまだ形成されていない半導体基板１００を示している。図３において、Ｐ型基板、またはその代わりとしてのＳＯＩ基板におけるＰ型半導体層である基板１００は、回路製造の基材となる。従来のプロセスステップにおいて、例えば通常高電圧素子に用いられるＮ型埋め込み層である埋め込み層１０２が基板上に形成されるが、例として、'７２５号特許に、埋め込み層上のウェル内に形成されるＬＤＭＯＳトランジスタ、ならびに図３の埋め込み層およびウェルを形成するために用いることのできる代表的なプロセスが説明されている。単結晶基板１００は、＜100＞の結晶方位を有しており、埋め込み層１０２は、フォトレジストマスクをパターニングし、例えばリンもしくはヒ素などのＮ型ドーパントを拡散または注入してから、熱処理によってそれを内部へ導入することによって形成され得るもので、その結果のドーパント濃度は１ｘ１０Ｅ１９または１ｘ１０Ｅ２０原子／ｃｍ3となる。続いて、Ｐ型エピタキシャル層１０３が、半導体層の上部を形成すべく、Ｎ埋め込み層１０２上に成長または堆積されるが、これは３から６オングストロームの厚さを有するものとすることができる。高電圧Ｎウェル１０５および１１０は、規定されてからＮ型にドープされ、高電圧Ｐウェル１２９は、規定されてからＰ型にドープされたものであり、これらはイオン注入および熱拡散ステップによって形成される。ここで留意すべきは、結果形成される高電圧Ｐウェル１２９が、Ｎウェル１０５および１１０ならびにＮ埋め込み層１０２によって隔離されるということである。
同様に、低電圧ウェル１２２および１３２は、規定されてから、１２２はＮ型にドープされ、１３２はＰ型の導電性にドープされる。これらウェルは通常、当該分野でよく知られているようなイオン注入および熱拡散ステップを用いて形成される。
図３において、基板１００は、薄いパッドの酸化膜層２０３および標準的な堆積プロセスを用いその上に堆積される窒化膜層２０５と共に示されており、例として、その堆積法は、化学気相堆積、プラズマエンハンスト堆積、または、例えば減圧ＣＶＤ等その他当該分野で知られているブランケット堆積であり得る。本出願の所有者に譲渡され、本明細書に参照として組み込まれるＬｉｎらによる米国特許第６７８４０７７号（“０７７号特許”。）は、ＳＴＩ分離領域の作製プロセス例を提供している。概して、例えば層２０３であるパッド酸化膜層を熱成長技術により形成してから、窒化シリコン層２０５を堆積するというものである。通常用いられる塩素エッチングは従来のフォトレジスト層にダメージまたは剥離を生じさせてしまうので、フォトレジスト層の代わりに、この窒化膜層が、シリコンエピタキシャル層内にトレンチを形成するための後続のシリコンエッチングステップのマスク層となる。窒化シリコンの堆積に続いて、当該分野で知られているような例えばスピンオン塗布装置等の塗布装置を用いてフォトレジスト層が堆積される。
例えば、好ましい１実施形態においては、二酸化シリコン膜層２０３を、セ氏９００から１０００℃の温度下、酸素蒸気の周囲環境中で成長させて厚さ１００から５００オングストロームの層に形成してから、窒化シリコン膜層２０５を形成することができる。引き続き、当該分野において知られている各種技術を用いて堆積を行うことができ、例えば、好ましい実施形態では、化学気相堆積または低圧ＣＶＤが用いられる。あるいは、プラズマエンハンスト気相堆積またはＰＥＣＶＤを用いて厚さ１０００から２５００オングストロームの窒化膜層を形成することもできる。この構造の発明が作られる所定のプロセスにおいては、おおよそこうした厚さが採用され得る。
図４は、窒化膜２０５およびパッド酸化膜２０３がフォリソグラフィ技術によりパターニングおよびエッチングされてシリコンエッチング用のハードマスクに形成された後の集積回路素子を示している。図３の中間形成物から図４に示される構造への移行に必要なステップを行うため、フォトレジスト層２０７をパターン化して、続く窒化膜エッチングおよび酸化膜エッチング用のエッチングマスクとして用いる。窒化膜層２０５は、例えば、窒化膜層のエッチャントとして塩素（Ｃｌ2）、ＨＢｒまたはＣＦ4を用いる反応性イオンエッチング（ＲＩＥ）といったような異方性のエッチングステップによりエッチング除去され、そして、二酸化シリコン膜層２０３のエッチャントとしては通常ＣＨＦ3が用いられる。ここで留意すべきは、高電圧および低電圧素子の集積化のための非対称なプロセスが採用されていること、つまり、低電圧素子領域は被覆され保護されたままであって、窒化膜および酸化膜層がこれら領域から除去されないということである。本発明の好ましい１実施形態の一部として、次なるシリコンエッチングステップは、低電圧および高電圧領域でそれぞれ異なるため、それらは別個のプロセスステップにおいてそれぞれ行われる必要がある。
図５は、高電圧領域のみへのシリコンエッチングプロセスステップ後の集積回路素子を示している。シリコンエッチングは通常、ＲＩＥエッチングによる異方性のエッチングプロセスに例えば塩素（Ｃｌ2）ガスを使用し、プロセスチャンバ中で行われる。考えられる１選択肢として、活性エッチャントとしてＳＦ6を用いることも可能である。使用する活性エッチャントの量を変えれば、トレンチの側壁の勾配が制御できるようになる。好ましい実施形態において、従来技術のＩd−Ｖg特性の“ハンプ（hump）”なしに高電圧ＬＤＭＯＳトランジスタを作製するには、側壁と垂直基準線間の遷移角度が約４０度よりも大きいと、より良い結果が得られることが分かっている。好ましい方法において遷移角度を制御するのに必要なプロセスは、エッチャントのレシピと、所定のプロセスごとのプロセスパラメータと、酸化膜パターンの密度とを変えてから、その結果できたトレンチの遷移角度を測定することによって決めることができる。あるいは、第１の異方性シリコンエッチングと、これに続く、例えばＲＩＥチャンバーにより高い圧力を用いることで実現されるような第２のさらなる異方性エッチングからなる、所謂“サイドウォールテーパ”ステップを含む各種方法を用いることもでき、これは、第１の比較的急勾配な角度から比較的急勾配でない角度になるように側壁の傾斜を緩やかとすることができる。
図６は、本明細書に記載された遷移角度を、理解を容易とするために示している。図６には、半導体基板５００が表面と共に示されている。基板５００は、左側に活性領域５０１を、右側に浅いトレンチ分離領域５０３を備えるものとして示されており、垂直基準線が点線の形式で描かれ、かつ、遷移角度θがトレンチ分離領域５０３の側壁表面と垂直基準線間に形成された角度として描かれている。図５のこの角度θが、本明細書および添付のクレームで分離領域の“遷移角度“と称する特徴である。概して、本発明の実施形態において望ましい構造は、高電圧領域における遷移角度が比較的急峻でない、つまり、低電圧領域における分離領域の遷移角度よりも大きいといったものである。
製造プロセスに戻って、図７は、次なる中間ステップにおける基板を示している。シリコントレンチ形成に続き、フォトレジストコーティング２０７が除去されるが、通常、これは酸素プラズマアッシングによって行われる。そして、高電圧領域内のトレンチが、化学気相堆積（ＣＶＤ）または高密度プラズマ堆積（ＨＤＰ）された通常は酸化物である絶縁体で充填されることとなる。本発明の有用性を妨げることなく、別の中間ステップを実行することもでき、例えば、上記の組み込まれた'０７７号特許は、トレンチ内にライナーを形成することにより分離領域を強化する付加的なステップについて説明しており、これは本出願に係る発明にも同様に実施され得る。トレンチ酸化膜２０９を、約５０００から８０００オングストロームの厚さに堆積すると、トレンチが完全に充填されると共に、図６に示される窒化膜層２０５が覆われる。別な好ましい実施形態においては、高電圧および低電圧トレンチが同時にエッチングされる。同じように、次なる酸化膜堆積およびＣＭＰプロセスも、高電圧および低電圧領域に対して同時に実行される。トレンチエッチングおよび堆積酸化膜厚さは通常採用されるようなものである。本発明のキーポイントは、エッチレシピを調整することであり、これによって、高電圧領域と低電圧領域のトレンチ遷移角度のそれぞれの異なる要求が満たされ得ることになる。
高電圧トレンチへの酸化膜充填の後、さらに低電圧領域にトレンチを形成する必要がある。それは低電圧領域には異なった遷移角度が望まれるからであり、１実施形態では、先ず、ＣＭＰステップまたは類似するプロセスを用いて低電圧領域から余分な充填酸化膜２０９を除去する一方で、窒化膜ハードマスク２０５は残したままにしておく。上述したように、高電圧トレンチおよび低電圧トレンチ領域が同時にエッチングされるように、ステップを実行することも可能である。
図８は、図１の集積回路を製造するプロセスにおける次なる中間ステップを示している。基板１００全面にわたり化学機械研磨（ＣＭＰ）を行って、充填酸化膜を平坦化すると共に、高電圧領域におけるトレンチ１０４以外の全てのエリアからこれを除去する。続いて、基板上にフォトレジスト２１１をスピンコートしてから、それをフォトパターニングして、低電圧領域における分離トレンチ形成用のマスクに形成し、一方、図７に示されるように、高電圧領域は塗布および保護したままとしておく。
図９は、低電圧領域から窒化シリコン膜２０５および酸化シリコン膜２０３を除去した後の基板１００を示している。同じように、窒化膜および酸化膜エッチングは、層の各タイプごとに、一般に知られているプロセスによりそれぞれ行われるものであり、窒化膜を、エッチャントとして塩素（Ｃｌ2）またはフッ化炭素（ＣＦ4）を用いる異方性ＲＩＥエッチングによって除去してから、パッド酸化膜を、エッチャントとしてＣＨＦ3を用いてエッチングする。図９の例においては、３つの開口が形成されており、低電圧領域に形成されることとなる３つの分離トレンチのためのマスクが形成されている。ここでも同様に、シリコンエッチングプロセスを用いて、図１０に示されるように、低電圧領域にトレンチ１１９をエッチングするが、エッチレシピは変える。低電圧領域は、パターン密度が高電圧領域においてよりも高いのが通常であり、考慮すべき事項が高電圧領域とは異なるので、高電圧トランジスタのそれよりも遥かに低い例えば０度という小ささにもできるが通常は２５度未満であり得るような分離遷移角度θ持った、より急勾配の側壁プロファイルを得るために、塩素（Ｃｌ2）の濃度がより高い従来の異方性エッチングを用いることができる。
低、中および高電圧トランジスタを製造する集積プロセスの好ましい１実施形態では、高電圧領域における分離領域の遷移角度が約４０度より大きく、かつ、低および中電圧領域の分離トレンチにおける遷移角度がそれよりも小さい場合、好ましくはこれらに加えて高電圧領域と低電圧領域における遷移角度の差が約２５度以上である場合に、素子の全てに最良のパフォーマンスを達成させ得ることとなっている。こうした好ましい実施形態は全て従来のプロセスステップによって実現されるが、本発明の好ましい実施形態において高電圧領域の分離トレンチと低電圧領域の分離トレンチは、遷移角度が所望の範囲内に確実に制御されるように、異なるエッチレシピをそれぞれ採用して形成される。
図１０は、高および低電圧両領域においてＳＴＩ領域が完成した後の基板１００を示している。図１１において、フォトレジスト層２１１は、同じく従来の手段、例えばプラズマアッシングなどによって除去されており、低電圧領域における分離領域用の酸化膜２１４が例えばＣＶＤまたは高密度プラズマ堆積により堆積されて、分離トレンチ１１９が完全に充填されている。前述同様に、窒化膜層および既に形成されている酸化膜層は、堆積された充填酸化膜２１４で覆われる。
酸化膜堆積に続く、基板の表面から酸化膜を除去するための従来のＣＭＰプロセスの後、ＣＭＰをそのまま続けて窒化膜ハードマスクおよびパッド酸化膜層を除去し基板内の分離を完成させることによって、図１２に示されるように、低電圧および高電圧両領域における浅いトレンチ分離が完成する。トレンチは、およそ１０００から５０００オングストロームの深さとすることができ、１例では、完成されたＳＴＩトレンチは深さ２０００オングストロームである。エッチング深さとしてのトレンチは約３０００から８０００Ａである。完全なプロセスフローが終了した後の、最終的なトレンチ深さの範囲は約１０００から６０００Ａである。
図１２の角度θは、高電圧領域における浅いトレンチ分離領域１０４の遷移角度を示しており、これが約４０度よりも大きいと好ましい。図１１の角度θ'は、図１１における浅いトレンチ分離領域の遷移角度であり、これはθよりも小さいことが好ましく、好ましい実施形態では約２５度未満とすることができる。
このように、好ましい実施形態は、垂直線から測定した遷移角度が約４０度より大きい分離酸化膜領域を持つ高電圧領域を含み、一方、低電圧領域における分離酸化膜領域は、遷移角度が、高電圧領域における遷移角度よりも小さく、好ましくは約２５度未満である。好ましい１実施形態におけるこれら２つの角度の差は、約２５度よりも大きいものである。
いくつかのステップおよび代表的なプロセスを上に説明したが、代表的なステップにおいて説明されたものとの変更または代替は全て、記載された本発明の一部として見なされる。例えば、上述したステップでは、高電圧および低電圧領域に窒化膜エッチング、酸化膜エッチングおよびシリコンエッチング用マスクを形成するために別個のフォトリソグラフィステップをそれぞれ行ったが、これらフォトリソグラフィステップを単一ステップにまとめることも可能である。また、高電圧および低電圧領域にシリコンエッチング用ハードマスクを形成するために別個の窒化膜エッチングおよび酸化膜エッチングステップをそれぞれ行ったが、これらエッチングステップを単一ステップにまとめることも可能である。また、高電圧および低電圧領域にトレンチを形成するために別個のシリコンエッチングステップをそれぞれ行ったが、これらエッチングステップを単一ステップにまとめることも可能である。また、高電圧および低電圧領域における浅いトレンチ分離領域を充填するために別個の充填用酸化膜堆積をそれぞれ行ったが、これら堆積を単一ステップにまとめることも可能である。また、上述したステップは、先ず高電圧領域に、そして次に低電圧領域にトレンチを形成しているが、必ずしもそうである必要はなく、任意のプロセスステップの順序を採用することができ、多様なバリエーションが本発明の一部と見なされる。
完成された構造を示す図２に戻るが、図１２の完成された浅いトレンチ分離構造から図２の完成された集積回路へと移行するために必要な残りのステップは、全て従来のステップであり、当業者によく知られているため、ここでそれらのプロセスステップを提示する必要はない。非対称的なプロセスステップは、必要であればここでも用いられ、例えば、高電圧トランジスタ１０１のゲート酸化膜厚さは１０００オングストロームほどもあり、低電圧トランジスタ１２０および１３０のゲート誘電体の厚さはそれよりはるかに小さいものであり得るため、これら２つの領域におけるゲート酸化膜にそれぞれ異なる堆積を行うことができる、ソースおよびドレイン注入ならびにゲート電極は、２つの領域で濃度と深さがそれぞれ異なっていてもよい、などである。単一プロセスフローで２タイプの素子の集積を可能とするために非対称プロセスを行う場合には、高および低電圧領域のいずれか一方をマスクするコーティングに、マスクからなると共に窒化膜と酸化膜を堆積する従来のステップにより形成されるフォトレジストを用いることができる。
図１２は、高電圧および低電圧領域における浅いトレンチ分離（ＳＴＩ）を含む本発明の構造の好ましい１実施形態を示すものである。また、第２の好ましい実施形態は、やはり同様に高電圧素子分離の遷移角度が低電圧素子の遷移角度よりも大きくなるように活性領域から分離領域の遷移角度を制御すると共に、ＬＯＣＯＳ（シリコンの選択酸化）の手法を用いて分離酸化膜領域を形成することができる。次に、この実施形態をより詳細に説明すると共に図示する。
図１３は、エピタキシャル層１０３が埋め込み層１０２上に形成され、かつ、高電圧および低電圧ウェル、つまり、高電圧領域におけるＮウェル１０５、１１０およびＰウェル１２９、ならびに低電圧領域におけるＮウェル１２２およびＰウェル１３２が形成された後の基板１００を示している。図１３においては、基板上にパッド酸化膜が形成され、酸化のマスクとして用いられることとなる窒化膜層が形成され、パッド酸化膜２１３と窒化膜上にはフォトレジスト層２２１が形成されており、かつ、フォトレジスト層２２１はパターン化されて窒化膜層２１５のためのエッチングマスクを成す。
図１４は、窒化シリコンエッチングステップ後の素子１００を示している。上述同様に、今回は窒化膜が異方的に除去されるが、パッド酸化膜２１３の薄い層は、後続のＬＯＣＯＳ酸化ステップのために残される。ここでも同様に、分離領域の遷移角度の制御を可能とすべく低電圧Ｎウェルおよび低電圧Ｐウェル１２２、１３２を包含する低電圧領域は別個に処理されることとなるため、この領域は窒化膜層２１５で覆われたままとなる。
図１５は、高電圧領域に分離領域を形成するＬＯＣＯＳプロセスステップ後の図１４の構造を示している。代表的な実施形態では、フォトレジスト層２１５を除去してから、洗浄ステップの後に、例えば、基板に酸素雰囲気中で熱酸化プロセスを施して図１５のＬＯＣＯＳ領域２３１を形成する。こうして形成されたフィールド酸化膜は、３０００から８０００オングストロームの厚さであり得ると共に、当該分野で知られているように、その下方のシリコンの一部を消費するため、該領域は基板内へ広がる。酸化プロセスの後は、窒化シリコン膜およびパッド酸化膜層を標準的なプロセスによって除去し、例えば、加熱されたリン溶液で窒化膜を除去し、希釈ＨＦまたはバッファードオキサイドエッチング液（ＢＯＥ）浸漬によりパッド酸化膜層を除去する。別な好ましい実施形態では、高電圧および低電圧領域のＬＯＣＯＳは、ＳＴＩの例で上述したように、１つの酸化膜画定用マスクによって形成される。
図１６は、高電圧および低電圧両領域のＬＯＣＯＳ酸化完了時の基板１００を示している。図１５の構造から図１６の完成された分離構造へと移行するために必要なステップは、ここでも同じように、非対称的なプロセスステップであり、今回は、低電圧領域にＬＯＣＯＳプロセスを施しながら、高電圧領域は窒化シリコンの酸化用マスクで保護する。２つの分離ＬＯＣＯＳプロセス、つまり、ＰおよびＮウェル１０５、１２９および１１０の高電圧領域に対するものと、ＮおよびＰウェル１２２、１３２に対するもう１つの別なＬＯＣＯＳステップとは、高電圧領域における分離酸化膜の遷移角度が約４０度よりも大きく、かつ上述のごとく主として４５度よりも大きくなるようにする一方で、低電圧トランジスタの遷移角度がより急勾配となるよう、つまり、該角度が約２５度未満の小ささとなり得るようにすることで、高電圧領域と低電圧領域における遷移角度の差が２５度以上になるように制御された条件下で実行する。たいていの場合、ＬＯＣＯＳ分離のエッジ遷移角度はＳＴＩ分離よりも浅い。本発明において、ＬＯＣＯＳ分離のエッジ遷移角度は４０度よりも大きくなければならない。この角度は、パッド酸化膜およびパッド窒化膜の厚さを調節することによって制御することができ、これで最終的な“バーズビーク”の長さが決まる。低電圧領域の遷移角度は、これとは対照的に小さい。ここでもやはり、好ましい実施形態において、低電圧領域の遷移角度は０から２５度とすることができ、かつ、これら両角度間の差は約２５度とすることができる。
本発明の実施形態およびこれらの有利な効果を詳細に説明したが、当然に、添付のクレームによって定義される本発明の精神および範囲を逸脱しない限り、この中で様々な変化、置換および変更を行うことは可能である。例えば、本発明の範囲内に留めながら、ここで述べられた多くの構成、機能、プロセスおよび材料を変更できるということは、当業者によって容易に理解されるであろう。さらに、本出願の範囲は、本明細書に記載した特定のプロセス、機械、製造、組成物、手段、方法およびステップの実施形態に限定されることを意図したものではない。当該分野において通常の知識を有する者であれば本発明の開示から容易に理解できるように、ここに記載された対応する実施形態と実質的に同じ役目を果たし、または実質的に同じ効果を達成する既存のまたは以後開発されるプロセス、機械、製造、組成物、手段、方法およびステップは、本発明に沿って利用され得る。よって、添付のクレームは、このようなプロセス、機械、製造、組成物、手段、方法およびステップがその範囲内に含まれるよう意図されている。
従来技術によるパワーデバイスの“ハンプ”特性を示す素子のＩd−Ｖg曲線を示している。 従来技術によるパワーデバイスの“ハンプ”特性を示さない素子のＩd−Ｖg曲線を示している。 高および低電圧領域にそれぞれ配置された高電圧ＬＤＭＯＳトランジスタおよび１組の低電圧ＭＯＳトランジスタを含んだ好ましい実施形態を有する半導体基板の一部の断面図を示している。 分離トレンチ形成前の、Ｎ埋め込み層、エピタキシャル層およびエピタキシャル層内に形成されるウェルを含む半導体基板の断面図を示している。 パターン化されてエッチングマスクとして用いられるパッド酸化膜、窒化膜およびフォトレジスト層形成後の図３の基板の断面図を示している。 エッチングによる高電圧領域へのトレンチ形成後の図４の基板の断面図を示している。 分離領域および分離領域の遷移角度を有する基板の代表的な断面図を示している。 図５のトレンチ分離領域へのトレンチ充填用絶縁体堆積後の図５の基板の断面図を示している。 高電圧領域における浅いトレンチ分離領域の完成後、および、基板上への別なフォトレジスト層堆積後の図７の基板の断面図を示している。 基板の低電圧領域に分離領域を形成するエッチングステップ後の図８の基板の断面図を示している。 低電圧領域への分離トレンチ形成後の図９の基板の断面図を示している。 低電圧領域の浅いトレンチ分離領域への充填用絶縁体堆積後の図１０の基板の断面図を示している。 基板の高および低電圧領域における浅いトレンチ分離領域完成後の図１１の基板の断面図を示している。 シリコンの選択酸化法（ＬＯＣＯＳ）で形成される酸化膜からなる分離領域を用いた本発明を説明する別な好ましい実施形態を構成するステップを示す別の基板の断面図を示している。 パッド酸化膜、窒化膜を形成する別なプロセスステップ後、および、高電圧領域における酸化膜および窒化膜パターン化のためのエッチングステップ後の図１３の基板の断面図を示している。 高電圧領域におけるＬＯＣＯＳ分離領域形成後の図１４の基板の断面図を示している。 低電圧素子領域におけるＬＯＣＯＳ分離領域形成後、ならびに、高および低電圧トランジスタを完成させるのに必要な残りのプロセスステップ後の図１５の断面図を示している。
１００ 基板
１０１ トランジスタ、素子
１０２ Ｎ型埋め込み層
１０３ エピタキシャル層
１０４ トレンチ分離領域
１０５、１１０ Ｎウェル
１２９ Ｐウェル
１０７ ソース
１０８ ドレイン
１０９ ゲート誘電体
１１１ ゲート電極
１２０、１３０ 低電圧トランジスタ
１１９ トレンチ分離領域
１２２ Ｎウェル
１３２ Ｐウェル
２０３ 酸化膜層
２０５ 窒化膜層
２０７ フォトレジスト層
５００ 基板
５０１ 活性領域
５０３ トレンチ分離領域
２０９ 酸化膜
２１１ フォトレジスト層
２１４ 酸化膜
２１３ 酸化膜層
２１５ 窒化膜層
２２１ フォトレジスト層
２３１ ＬＯＣＯＳ領域

Claims (11)

  1. 半導体基板と、
    前記基板内の低電圧素子領域に形成され、かつ、側壁を有しており、その側壁と垂直線間の角度が第１の遷移角度をなす第１の分離領域と、
    前記基板内の高電圧素子領域に形成され、かつ、側壁を有しており、その側壁と垂直線間の角度が前記第１の遷移角度よりも大きい第２の遷移角度をなす第２の分離領域と、を含み、
    前記高電圧素子領域内に、ソース領域、ドレイン領域およびゲート領域を備えて形成された少なくとも１つの高電圧トランジスタ素子をさらに含み、前記ゲート領域は前記第２の分離領域のうちの１つの上に位置し、前記ドレイン領域は前記第２の分離領域のうちの１つを包含しており、
    前記ゲート領域がその上に位置している前記第２の分離領域が、前記ドレイン領域内に設けられるドレインの隣に形成され、
    前記第１の分離領域および前記第２の分離領域が浅いトレンチ分離（ＳＴＩ）領域であることを特徴とする半導体デバイス。
  2. 前記ゲート領域と前記第２の分離領域のうちの１つとが重なる部分が、３マイクロメートルより小さいことを特徴とする請求項１記載の半導体デバイス。
  3. 前記ゲート領域がゲート酸化膜を含み、前記ゲート酸化膜の厚さが３００オングストロームよりも大きいことを特徴とする請求項１記載の半導体デバイス。
  4. 前記第２の遷移角度が４０度よりも大きいことを特徴とする請求項１記載の半導体デバイス。
  5. 前記第１の遷移角度と前記第２の遷移角度の差が２５度よりも大きいことを特徴とする請求項１記載の半導体デバイス。
  6. 前記高電圧領域がＰＭＯＳ素子を含み、前記第２の分離領域のうちの１つが、前記ＰＭＯＳ素子のＰウェル内に位置することを特徴とする請求項１記載の半導体デバイス。
  7. 前記高電圧領域がＮＭＯＳ素子を含み、前記第２の分離領域のうちの１つが、前記ＮＭＯＳ素子のＮウェル内に位置することを特徴とする請求項１記載の半導体デバイス。
  8. 前記第２の分離領域のうちの１つの上部コーナーに位置する基板表面が、実質的に丸みのある形状となっていることを特徴とする請求項１記載の半導体デバイス。
  9. 前記第２の分離領域がトレンチ酸化膜をさらに含み、前記ゲート領域がゲート誘電体を含み、前記トレンチ酸化膜における上表面の高さが、前記基板と前記ゲート誘電体との接合部分よりも高いことを特徴とする請求項１記載の半導体デバイス。
  10. 前記高電圧素子の、前記第２の分離領域のトレンチ酸化膜と、前記基板および前記ゲート誘電体の前記接合部分との高さの差が、５０オングストロームよりも大きいことを特徴とする請求項９記載の半導体デバイス。
  11. 前記高電圧素子の、前記第２の分離領域のトレンチ酸化膜と、前記基板および前記ゲート誘電体の前記接合部分との高さの差が、１００オングストロームよりも大きいことを特徴とする請求項９記載の半導体デバイス。
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