JPH1174339A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1174339A JPH1174339A JP9232561A JP23256197A JPH1174339A JP H1174339 A JPH1174339 A JP H1174339A JP 9232561 A JP9232561 A JP 9232561A JP 23256197 A JP23256197 A JP 23256197A JP H1174339 A JPH1174339 A JP H1174339A
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Abstract
(57)【要約】
【課題】 良好な電気特性の溝型素子分離領域を得る。
【解決手段】 この発明による半導体装置は、溝型の素
子分離領域を、テーパー角Ａ１、Ａ２、Ａ３を構成して
屈曲する側壁を持ち、この側壁が半導体基板の表面に平
行な位置関係にある底面を有する溝の内部に形成し、テ
ーパー角Ａ１、Ａ２、Ａ３がＡ１＜Ａ２、Ａ３＜Ａ２、
Ａ１＜８３゜の条件を満たす状態とすることで、Ａ１、
Ａ３を比較的小さな角度として逆ナローチャネル効果を
抑制し、電気特性の安定化を図り、Ａ２を比較的大きな
角度とすることで素子分離領域の深さ方向の寸法を確保
し、素子分離特性の向上を図る。
子分離領域を、テーパー角Ａ１、Ａ２、Ａ３を構成して
屈曲する側壁を持ち、この側壁が半導体基板の表面に平
行な位置関係にある底面を有する溝の内部に形成し、テ
ーパー角Ａ１、Ａ２、Ａ３がＡ１＜Ａ２、Ａ３＜Ａ２、
Ａ１＜８３゜の条件を満たす状態とすることで、Ａ１、
Ａ３を比較的小さな角度として逆ナローチャネル効果を
抑制し、電気特性の安定化を図り、Ａ２を比較的大きな
角度とすることで素子分離領域の深さ方向の寸法を確保
し、素子分離特性の向上を図る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の構
造及びその製造方法に関するものであり、特に素子間を
電気的に分離する溝型の素子分離領域の構造及びその製
造方法に関するものである。
造及びその製造方法に関するものであり、特に素子間を
電気的に分離する溝型の素子分離領域の構造及びその製
造方法に関するものである。
【０００２】
【従来の技術】図９に従来の技術によって半導体基板内
に素子分離領域を形成する際の半導体装置の製造フロー
を示す。図９は特開平５−２５９２６９号公報に開示さ
れた素子分離領域の形成方法を示すものである。この従
来の半導体装置の製造方法によれば、半導体基板の表面
から２段階に屈曲した側壁を有する溝を形成し、次に熱
酸化を行うことで溝内にシリコン酸化膜からなる素子分
離領域を得るというものである。
に素子分離領域を形成する際の半導体装置の製造フロー
を示す。図９は特開平５−２５９２６９号公報に開示さ
れた素子分離領域の形成方法を示すものである。この従
来の半導体装置の製造方法によれば、半導体基板の表面
から２段階に屈曲した側壁を有する溝を形成し、次に熱
酸化を行うことで溝内にシリコン酸化膜からなる素子分
離領域を得るというものである。
【０００３】この従来の技術による素子分離の形成方法
は、まず、図９（ａ）に示すように、半導体基板１０１
の表面１０１ａ上にシリコン酸化膜１０２、シリコン窒
化膜１０３を順次積層し、さらにこのシリコン窒化膜１
０３上の素子分離領域形成部分に開口部１０４ａを有す
るレジストパターン１０４を形成する。
は、まず、図９（ａ）に示すように、半導体基板１０１
の表面１０１ａ上にシリコン酸化膜１０２、シリコン窒
化膜１０３を順次積層し、さらにこのシリコン窒化膜１
０３上の素子分離領域形成部分に開口部１０４ａを有す
るレジストパターン１０４を形成する。
【０００４】次に、図９（ｂ）に示すように、レジスト
パターン１０４をエッチングマスクとしてシリコン窒化
膜１０３に対して異方性エッチングを行い、開口部１０
４ａを掘り下げる。
パターン１０４をエッチングマスクとしてシリコン窒化
膜１０３に対して異方性エッチングを行い、開口部１０
４ａを掘り下げる。
【０００５】その後、図９（ｃ）に示すように、レジス
トパターン１０４をエッチングマスクとしてシリコン酸
化膜１０２に対してＲＩＥ（Reactive Ion Etching）に
よってエッチングを行い、さらに開口部１０４ａを深く
掘り下げ、半導体基板１０１の表面１０１ａを表出させ
る。
トパターン１０４をエッチングマスクとしてシリコン酸
化膜１０２に対してＲＩＥ（Reactive Ion Etching）に
よってエッチングを行い、さらに開口部１０４ａを深く
掘り下げ、半導体基板１０１の表面１０１ａを表出させ
る。
【０００６】次に、図９（ｄ）に示すように、引き続き
ＲＩＥエッチングを行い、半導体基板１０１の表面１０
１ａを掘り下げ、テーパ角１０５ａを持つ溝１０５を形
成する。このとき同時にフロロカーボン系重合膜１０６
が生成され、開口部１０４ａの側壁に付着した状態とな
る。
ＲＩＥエッチングを行い、半導体基板１０１の表面１０
１ａを掘り下げ、テーパ角１０５ａを持つ溝１０５を形
成する。このとき同時にフロロカーボン系重合膜１０６
が生成され、開口部１０４ａの側壁に付着した状態とな
る。
【０００７】その後、図９（ｅ）に示すように、フロロ
カーボン系重合膜１０６をエッチングマスクとして半導
体基板１０１に対して異方性ドライエッチングを行って
溝１０５をさらに掘り下げ、略垂直な側壁を持つ溝１０
７を形成する。次に、図９（ｆ）に示すように、レジス
トパターン１０４及びフロロカーボン系重合膜１０６を
除去する。図示していないが、その後、熱酸化を行うこ
とで、溝１０７の内部にシリコン酸化膜を形成し、素子
分離領域を形成することが可能となる。
カーボン系重合膜１０６をエッチングマスクとして半導
体基板１０１に対して異方性ドライエッチングを行って
溝１０５をさらに掘り下げ、略垂直な側壁を持つ溝１０
７を形成する。次に、図９（ｆ）に示すように、レジス
トパターン１０４及びフロロカーボン系重合膜１０６を
除去する。図示していないが、その後、熱酸化を行うこ
とで、溝１０７の内部にシリコン酸化膜を形成し、素子
分離領域を形成することが可能となる。
【０００８】
【発明が解決しようとする課題】しかし、従来の技術に
よって素子分離領域を形成した場合、略垂直な側壁を有
する溝１０７を形成し、その内部に熱酸化によってシリ
コン酸化膜を形成するため、溝１０７の底面と側壁とが
接する屈曲部分に大きなストレスがかかり、このストレ
スによって半導体基板１０１に欠陥が生じ、結果的に素
子分離特性が劣化するという問題があった。
よって素子分離領域を形成した場合、略垂直な側壁を有
する溝１０７を形成し、その内部に熱酸化によってシリ
コン酸化膜を形成するため、溝１０７の底面と側壁とが
接する屈曲部分に大きなストレスがかかり、このストレ
スによって半導体基板１０１に欠陥が生じ、結果的に素
子分離特性が劣化するという問題があった。
【０００９】また、一般的に半導体基板に溝を形成し、
その溝内部に絶縁膜を埋め込んで素子間の電気的な分離
を行うタイプの素子分離領域をトレンチ分離というが、
このトレンチ分離を形成した場合は、エッジ部分に寄生
ＭＯＳトランジスタの影響によりトレンチ分離に隣接す
る位置に形成されたトランジスタのサブスレッショルド
特性に悪影響を与えたり、チャネル幅の寸法低減がなさ
れるにつれてトランジスタのしきい値電圧が下がってく
る現象である逆ナローチャネル効果が起こるという問題
も有していた。これは略垂直の側壁を持つ素子分離用の
シリコン酸化膜を形成した場合に、半導体基板の表面近
傍のトレンチエッジの角度が急峻なため、ゲート電極に
電圧が印加された場合、ゲート電極からの電界がトレン
チエッジで集中することが原因である。
その溝内部に絶縁膜を埋め込んで素子間の電気的な分離
を行うタイプの素子分離領域をトレンチ分離というが、
このトレンチ分離を形成した場合は、エッジ部分に寄生
ＭＯＳトランジスタの影響によりトレンチ分離に隣接す
る位置に形成されたトランジスタのサブスレッショルド
特性に悪影響を与えたり、チャネル幅の寸法低減がなさ
れるにつれてトランジスタのしきい値電圧が下がってく
る現象である逆ナローチャネル効果が起こるという問題
も有していた。これは略垂直の側壁を持つ素子分離用の
シリコン酸化膜を形成した場合に、半導体基板の表面近
傍のトレンチエッジの角度が急峻なため、ゲート電極に
電圧が印加された場合、ゲート電極からの電界がトレン
チエッジで集中することが原因である。
【００１０】また、素子分離領域と、その周囲の活性領
域とでは表面を同様に酸化した場合でも酸化レートが異
なっており、ＭＯＳトランジスタの構成要素であるゲー
ト酸化膜の形成の際に、必要となる活性領域上に形成さ
れる酸化膜が薄膜化するという問題があった。さらに、
素子分離特性を確保するため、素子分離領域は半導体基
板の表面から所定の深さ以上に深く埋設された状態とす
ることが必要であった。
域とでは表面を同様に酸化した場合でも酸化レートが異
なっており、ＭＯＳトランジスタの構成要素であるゲー
ト酸化膜の形成の際に、必要となる活性領域上に形成さ
れる酸化膜が薄膜化するという問題があった。さらに、
素子分離特性を確保するため、素子分離領域は半導体基
板の表面から所定の深さ以上に深く埋設された状態とす
ることが必要であった。
【００１１】製造段階においても、一つのエッチングマ
スクを用いて異なる２つの条件下で順次エッチングを行
うことによって側壁に段差のある溝１０７を形成してい
たが、このフロロカーボン系重合膜１０６を生成し、エ
ッチングマスクの側壁に付着させつつ行うエッチングで
は、側壁に付着したフロロカーボン系重合膜１０６がエ
ッチング中にランダムに剥離し、最終的に同一基板に形
成された複数の溝１０７のうちのいくつかが、不揃いな
形状となり、この素子分離領域の周囲に形成された素子
に対して電気的に悪影響を及ぼすという問題があった。
スクを用いて異なる２つの条件下で順次エッチングを行
うことによって側壁に段差のある溝１０７を形成してい
たが、このフロロカーボン系重合膜１０６を生成し、エ
ッチングマスクの側壁に付着させつつ行うエッチングで
は、側壁に付着したフロロカーボン系重合膜１０６がエ
ッチング中にランダムに剥離し、最終的に同一基板に形
成された複数の溝１０７のうちのいくつかが、不揃いな
形状となり、この素子分離領域の周囲に形成された素子
に対して電気的に悪影響を及ぼすという問題があった。
【００１２】この発明は、上記のような問題を解決する
ためになされたものであり、素子分離特性を確保し、良
好な電気特性を得ることが可能なトレンチ分離を含む半
導体装置、及びその製造方法を得ることを特徴とするも
のである。
ためになされたものであり、素子分離特性を確保し、良
好な電気特性を得ることが可能なトレンチ分離を含む半
導体装置、及びその製造方法を得ることを特徴とするも
のである。
【００１３】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、半導体基板に形成された溝の内壁に付
着して成膜されたシリコン酸化膜、上記シリコン酸化膜
上に堆積され、上記溝を埋設する埋め込み酸化膜を有
し、上記溝の側壁は上記半導体基板の表面から上記溝の
底面に向かってテーパ角Ａ１、Ａ２、Ａ３を構成して順
次屈曲し、上記テーパ角はＡ１＜Ａ２、Ａ３＜Ａ２、Ａ
１＜８３゜の条件を満たすものである。
る半導体装置は、半導体基板に形成された溝の内壁に付
着して成膜されたシリコン酸化膜、上記シリコン酸化膜
上に堆積され、上記溝を埋設する埋め込み酸化膜を有
し、上記溝の側壁は上記半導体基板の表面から上記溝の
底面に向かってテーパ角Ａ１、Ａ２、Ａ３を構成して順
次屈曲し、上記テーパ角はＡ１＜Ａ２、Ａ３＜Ａ２、Ａ
１＜８３゜の条件を満たすものである。
【００１４】また、この発明の請求項２に係る半導体装
置においては、請求項１の構成要素であるシリコン酸化
膜は、半導体基板を熱酸化することで得られたものであ
る。
置においては、請求項１の構成要素であるシリコン酸化
膜は、半導体基板を熱酸化することで得られたものであ
る。
【００１５】さらに、この発明の請求項３に係る半導体
装置の製造方法は、半導体基板の表面に開口部を有する
エッチングマスクをパターニングする工程、上記エッチ
ングマスクの側壁にサイドウォールを形成する工程、上
記エッチングマスク及び上記サイドウォールを用いて上
記半導体基板に対して第一のエッチングを行い、上記半
導体基板内に第一の溝を形成する工程、上記サイドウォ
ールを除去する工程、上記エッチングマスクを用いて上
記半導体基板に対して第二のエッチングを行い、上記第
一の溝を掘り下げ、上記半導体基板の表面において上記
開口部に相当する領域を占める第二の溝を形成する工
程、上記第二の溝の内壁に熱酸化によってシリコン酸化
膜を形成する工程、上記シリコン酸化膜の上面に埋め込
み酸化膜を堆積し、上記第二の溝の内部を埋設する工
程、上記エッチングマスクを除去する工程を含み、上記
第二の溝の側壁は上記半導体基板の表面から上記第二の
溝の底面に向かってテーパ角Ａ１、Ａ２、Ａ３を構成し
て順次屈曲し、上記テーパ角はＡ１＜Ａ２、Ａ３＜Ａ
２、Ａ１＜８３゜の条件を満たすものである。
装置の製造方法は、半導体基板の表面に開口部を有する
エッチングマスクをパターニングする工程、上記エッチ
ングマスクの側壁にサイドウォールを形成する工程、上
記エッチングマスク及び上記サイドウォールを用いて上
記半導体基板に対して第一のエッチングを行い、上記半
導体基板内に第一の溝を形成する工程、上記サイドウォ
ールを除去する工程、上記エッチングマスクを用いて上
記半導体基板に対して第二のエッチングを行い、上記第
一の溝を掘り下げ、上記半導体基板の表面において上記
開口部に相当する領域を占める第二の溝を形成する工
程、上記第二の溝の内壁に熱酸化によってシリコン酸化
膜を形成する工程、上記シリコン酸化膜の上面に埋め込
み酸化膜を堆積し、上記第二の溝の内部を埋設する工
程、上記エッチングマスクを除去する工程を含み、上記
第二の溝の側壁は上記半導体基板の表面から上記第二の
溝の底面に向かってテーパ角Ａ１、Ａ２、Ａ３を構成し
て順次屈曲し、上記テーパ角はＡ１＜Ａ２、Ａ３＜Ａ
２、Ａ１＜８３゜の条件を満たすものである。
【００１６】また、この発明の請求項４に係る半導体装
置の製造方法は、半導体基板の表面に開口部を有するエ
ッチングマスクをパターニングする工程、上記エッチン
グマスクの側壁に第一のサイドウォールを形成する工
程、上記エッチングマスク及び上記第一のサイドウォー
ルを用いて上記半導体基板に対して第一のエッチングを
行い、上記半導体基板内に第一の溝を形成する工程、上
記第一のサイドウォールの水平方向の寸法を低減し、第
二のサイドウォールを形成する工程、上記第二のサイド
ウォール及び上記エッチングマスクを用いて上記半導体
基板に対して第二のエッチングを行い、上記第一の溝を
掘り下げ、第二の溝を形成する工程、上記第二のサイド
ウォールを除去する工程、上記第二の溝の内壁に熱酸化
によってシリコン酸化膜を形成する工程、上記シリコン
酸化膜の上面に埋め込み酸化膜を堆積し、上記第二の溝
の内部を埋設する工程、上記エッチングマスクを除去す
る工程を含み、上記第二の溝の側壁は上記半導体基板の
表面から上記第二の溝の底面に向かってテーパ角Ａ１、
Ａ２、Ａ３を構成して順次屈曲し、上記テーパ角はＡ１
＜Ａ２、Ａ３＜Ａ２、Ａ１＜８３゜の条件を満たすもの
である。
置の製造方法は、半導体基板の表面に開口部を有するエ
ッチングマスクをパターニングする工程、上記エッチン
グマスクの側壁に第一のサイドウォールを形成する工
程、上記エッチングマスク及び上記第一のサイドウォー
ルを用いて上記半導体基板に対して第一のエッチングを
行い、上記半導体基板内に第一の溝を形成する工程、上
記第一のサイドウォールの水平方向の寸法を低減し、第
二のサイドウォールを形成する工程、上記第二のサイド
ウォール及び上記エッチングマスクを用いて上記半導体
基板に対して第二のエッチングを行い、上記第一の溝を
掘り下げ、第二の溝を形成する工程、上記第二のサイド
ウォールを除去する工程、上記第二の溝の内壁に熱酸化
によってシリコン酸化膜を形成する工程、上記シリコン
酸化膜の上面に埋め込み酸化膜を堆積し、上記第二の溝
の内部を埋設する工程、上記エッチングマスクを除去す
る工程を含み、上記第二の溝の側壁は上記半導体基板の
表面から上記第二の溝の底面に向かってテーパ角Ａ１、
Ａ２、Ａ３を構成して順次屈曲し、上記テーパ角はＡ１
＜Ａ２、Ａ３＜Ａ２、Ａ１＜８３゜の条件を満たすもの
である。
【００１７】さらに、この発明の請求項５に係る半導体
装置の製造方法は、半導体基板の表面に開口部を有する
エッチングマスクをパターニングする工程、上記エッチ
ングマスクを用いて上記半導体基板に対して第一のエッ
チングを行い、テーパ角Ａ１を構成する側壁を有する第
一の溝を形成する工程、上記エッチングマスクの断面及
び上記第一の溝を構成する側壁に付着するサイドウォー
ルを形成する工程、上記サイドウォール及び上記エッチ
ングマスクを用いて第二のエッチングを行い、上記第一
の溝を構成する底面をさらに掘り下げ、第二の溝を形成
する工程、上記サイドウォールを除去する工程、上記第
二の溝の内壁に熱酸化によってシリコン酸化膜を形成す
る工程、上記シリコン酸化膜の上面に埋め込み酸化膜を
堆積し、上記第二の溝の内部を埋設する工程、上記エッ
チングマスクを除去する工程を含み、上記第二の溝の側
壁は上記半導体基板の表面から上記第二の溝の底面に向
かってテーパ角Ａ１、Ａ２を構成して順次屈曲し、上記
テーパ角はＡ１＜Ａ２、Ａ１＜８３゜の条件を満たすも
のである。
装置の製造方法は、半導体基板の表面に開口部を有する
エッチングマスクをパターニングする工程、上記エッチ
ングマスクを用いて上記半導体基板に対して第一のエッ
チングを行い、テーパ角Ａ１を構成する側壁を有する第
一の溝を形成する工程、上記エッチングマスクの断面及
び上記第一の溝を構成する側壁に付着するサイドウォー
ルを形成する工程、上記サイドウォール及び上記エッチ
ングマスクを用いて第二のエッチングを行い、上記第一
の溝を構成する底面をさらに掘り下げ、第二の溝を形成
する工程、上記サイドウォールを除去する工程、上記第
二の溝の内壁に熱酸化によってシリコン酸化膜を形成す
る工程、上記シリコン酸化膜の上面に埋め込み酸化膜を
堆積し、上記第二の溝の内部を埋設する工程、上記エッ
チングマスクを除去する工程を含み、上記第二の溝の側
壁は上記半導体基板の表面から上記第二の溝の底面に向
かってテーパ角Ａ１、Ａ２を構成して順次屈曲し、上記
テーパ角はＡ１＜Ａ２、Ａ１＜８３゜の条件を満たすも
のである。
【００１８】また、この発明の請求項６に係る半導体装
置の製造方法は、請求項３〜５に示した半導体装置の製
造方法において用いるサイドウォール、若しくは第一、
第二のサイドウォールは、シリコン酸化膜から構成する
ものである。
置の製造方法は、請求項３〜５に示した半導体装置の製
造方法において用いるサイドウォール、若しくは第一、
第二のサイドウォールは、シリコン酸化膜から構成する
ものである。
【００１９】
実施の形態１．この発明の実施の形態１について説明す
る。図１は、この発明により形成することが可能な、半
導体装置の部分的な断面図を示すものであり、素子分離
領域の断面図を示すものである。
る。図１は、この発明により形成することが可能な、半
導体装置の部分的な断面図を示すものであり、素子分離
領域の断面図を示すものである。
【００２０】図１において符号１は半導体基板、２は半
導体基板１に対してエッチングを行うことで形成された
３段階に屈曲する側壁を有する溝、この溝の底面は半導
体基板の表面に対して平行な面から構成される。３は溝
の側壁及び底面（内壁）上に形成されたシリコン酸化
膜、４はシリコン酸化膜３の表面に積層され、溝２の内
部を埋設する埋め込み酸化膜をそれぞれ示している。
導体基板１に対してエッチングを行うことで形成された
３段階に屈曲する側壁を有する溝、この溝の底面は半導
体基板の表面に対して平行な面から構成される。３は溝
の側壁及び底面（内壁）上に形成されたシリコン酸化
膜、４はシリコン酸化膜３の表面に積層され、溝２の内
部を埋設する埋め込み酸化膜をそれぞれ示している。
【００２１】３段階に屈曲する側壁を有する溝２の、側
壁の傾斜角（テーパ角）は、半導体基板１の表面から溝
２の底面に向かい、半導体基板１の表面からＡ１、Ａ
２、Ａ３の角度で順次屈曲して構成され、半導体基板１
の表面に対して平行な面である底面に接している。テー
パ角Ａ１、Ａ２、Ａ３は、Ａ２＞Ａ１、Ａ２＞Ａ３、Ａ
１＜８３゜の関係を満たしており、良好な電気特性の素
子分離領域を得ることが可能である。
壁の傾斜角（テーパ角）は、半導体基板１の表面から溝
２の底面に向かい、半導体基板１の表面からＡ１、Ａ
２、Ａ３の角度で順次屈曲して構成され、半導体基板１
の表面に対して平行な面である底面に接している。テー
パ角Ａ１、Ａ２、Ａ３は、Ａ２＞Ａ１、Ａ２＞Ａ３、Ａ
１＜８３゜の関係を満たしており、良好な電気特性の素
子分離領域を得ることが可能である。
【００２２】次に、図１に示した素子分離領域の形成方
法を図２を用いて説明する。まず、図２（ａ）に示すよ
うに、半導体基板１の表面に５〜５０ｎｍ程度の膜厚の
下敷き酸化膜５、１００〜５００ｎｍ程度の膜厚の窒化
膜６を順次積層する。次に、素子分離領域を形成する領
域上に、抜きパターン（開口部）を有するエッチングマ
スクを形成し、これを用いて異方性エッチングを行い、
窒化膜６及び下敷き酸化膜５に開口部を形成する。さら
に、ＣＶＤ法によってシリコン酸化膜を１０〜２００ｎ
ｍ程度の膜厚となるように積層し、次に、異方性エッチ
ングを行うことで、窒化膜６の表面及び、開口部に位置
する半導体基板１の表面の一部を表出させ、窒化膜６及
び下敷き酸化膜５の側断面にサイドウォール酸化膜７を
付着形成させる。
法を図２を用いて説明する。まず、図２（ａ）に示すよ
うに、半導体基板１の表面に５〜５０ｎｍ程度の膜厚の
下敷き酸化膜５、１００〜５００ｎｍ程度の膜厚の窒化
膜６を順次積層する。次に、素子分離領域を形成する領
域上に、抜きパターン（開口部）を有するエッチングマ
スクを形成し、これを用いて異方性エッチングを行い、
窒化膜６及び下敷き酸化膜５に開口部を形成する。さら
に、ＣＶＤ法によってシリコン酸化膜を１０〜２００ｎ
ｍ程度の膜厚となるように積層し、次に、異方性エッチ
ングを行うことで、窒化膜６の表面及び、開口部に位置
する半導体基板１の表面の一部を表出させ、窒化膜６及
び下敷き酸化膜５の側断面にサイドウォール酸化膜７を
付着形成させる。
【００２３】次に、図２（ｂ）に示すように、窒化膜６
及びサイドウォール酸化膜７をエッチングマスクとして
半導体基板１の表面に対して異方性エッチングを行い、
テーパ角７５〜９０゜の溝２ａを形成する。溝２ａの深
さは半導体基板１の表面から５０〜５００ｎｍ程度とな
るように調整する。この溝２ａの底面は半導体基板１の
表面と平行となる。
及びサイドウォール酸化膜７をエッチングマスクとして
半導体基板１の表面に対して異方性エッチングを行い、
テーパ角７５〜９０゜の溝２ａを形成する。溝２ａの深
さは半導体基板１の表面から５０〜５００ｎｍ程度とな
るように調整する。この溝２ａの底面は半導体基板１の
表面と平行となる。
【００２４】その後、図２（ｃ）に示すように、サイド
ウォール酸化膜７をＨＦ処理によって除去する。
ウォール酸化膜７をＨＦ処理によって除去する。
【００２５】次に、図２（ｄ）に示すように、半導体基
板１に形成されるテーパ角Ａ１が４５〜８０゜程度の角
度となる条件下においてエッチングを行い、このエッチ
ングにより３０〜３００ｎｍ程度の深さの溝２を形成す
る。このエッチングでは、前工程で除去したサイドウォ
ール酸化膜７の下部の半導体基板１と溝２ａの底面がエ
ッチング対象となる。このエッチングによって、形成さ
れる溝２の底面は必ず水平となるように、テーパ角と開
口寸法を調整する必要がある。
板１に形成されるテーパ角Ａ１が４５〜８０゜程度の角
度となる条件下においてエッチングを行い、このエッチ
ングにより３０〜３００ｎｍ程度の深さの溝２を形成す
る。このエッチングでは、前工程で除去したサイドウォ
ール酸化膜７の下部の半導体基板１と溝２ａの底面がエ
ッチング対象となる。このエッチングによって、形成さ
れる溝２の底面は必ず水平となるように、テーパ角と開
口寸法を調整する必要がある。
【００２６】形成される溝２の側壁は、まず溝２の上端
からテーパ角Ａ１の角度で形成され、次に、テーパ角Ａ
２の角度（テーパ角は半導体基板１の表面と側壁の傾斜
面がなす角とする。）に屈曲し、さらにテーパ角Ａ３の
角度に屈曲し、このテーパ角Ａ３に沿って形成された側
壁は、水平な底面に接する状態とする。また、この段階
でのエッチングでは、形成される溝のテーパ角Ａ１、Ａ
３は最初の溝２ａの側壁が構成するテーパ角Ａ２よりも
小さな角度となるように調整する。
からテーパ角Ａ１の角度で形成され、次に、テーパ角Ａ
２の角度（テーパ角は半導体基板１の表面と側壁の傾斜
面がなす角とする。）に屈曲し、さらにテーパ角Ａ３の
角度に屈曲し、このテーパ角Ａ３に沿って形成された側
壁は、水平な底面に接する状態とする。また、この段階
でのエッチングでは、形成される溝のテーパ角Ａ１、Ａ
３は最初の溝２ａの側壁が構成するテーパ角Ａ２よりも
小さな角度となるように調整する。
【００２７】その後、図２（ｅ）に示すように、熱酸化
を行うことにより溝２の内壁及び底面にシリコン酸化膜
３を形成し、ＣＶＤ法により全面に埋め込み酸化膜４を
堆積する。さらに、図２（ｆ）に示すように、窒化膜６
をストッパとしてＣＭＰ（Chemical Mechanical Polish
ing）法により窒化膜６の上面までエッチバックを行
い、溝２の内部及び溝２上の窒化膜６の開口部に埋設さ
れた部分に埋め込み酸化膜４を残す。その後、熱リン酸
処理を行うことによりシリコン窒化膜６を除去し、フッ
酸処理を行うことで下敷き酸化膜５を除去する。これら
の工程を経ることで、溝２上に積層された埋め込み酸化
膜４のうち、半導体基板１の表面よりも上部に積層され
た大部分が除去され、図１に示すように溝２内部を埋設
する埋め込み酸化膜４を得ることが可能である。
を行うことにより溝２の内壁及び底面にシリコン酸化膜
３を形成し、ＣＶＤ法により全面に埋め込み酸化膜４を
堆積する。さらに、図２（ｆ）に示すように、窒化膜６
をストッパとしてＣＭＰ（Chemical Mechanical Polish
ing）法により窒化膜６の上面までエッチバックを行
い、溝２の内部及び溝２上の窒化膜６の開口部に埋設さ
れた部分に埋め込み酸化膜４を残す。その後、熱リン酸
処理を行うことによりシリコン窒化膜６を除去し、フッ
酸処理を行うことで下敷き酸化膜５を除去する。これら
の工程を経ることで、溝２上に積層された埋め込み酸化
膜４のうち、半導体基板１の表面よりも上部に積層され
た大部分が除去され、図１に示すように溝２内部を埋設
する埋め込み酸化膜４を得ることが可能である。
【００２８】図１に示すような素子分離領域を形成した
後、この素子分離領域に隣接してＭＯＳトランジスタを
構成するゲート絶縁膜８、ゲート電極９を形成した場合
を図３に示す。図３において、ゲート絶縁膜９は素子分
離領域を構成する埋め込み酸化膜４と半導体基板１の表
面との境界部において、薄膜化することがない。従っ
て、素子分離領域に隣接するＭＯＳトランジスタのゲー
ト電極に電圧を印加した場合においても素子分離領域の
エッジ部分の電界集中を抑制することができ、良好なデ
バイス特性を得ることが可能となる。
後、この素子分離領域に隣接してＭＯＳトランジスタを
構成するゲート絶縁膜８、ゲート電極９を形成した場合
を図３に示す。図３において、ゲート絶縁膜９は素子分
離領域を構成する埋め込み酸化膜４と半導体基板１の表
面との境界部において、薄膜化することがない。従っ
て、素子分離領域に隣接するＭＯＳトランジスタのゲー
ト電極に電圧を印加した場合においても素子分離領域の
エッジ部分の電界集中を抑制することができ、良好なデ
バイス特性を得ることが可能となる。
【００２９】図４に、図１に示すような溝型の素子分離
領域に隣接して、フラットキャパシタを形成した時のゲ
ート耐圧を、テーパ角Ａ１＝７５゜、８３゜のそれぞれ
の場合について測定した。テーパ角Ａ１＝８３゜とした
場合はゲート耐圧が−５．６〜−０．８Ｖとばらつきが
大きく、安定した電気特性を示していないが、テーパ角
Ａ１＝７５゜とした場合はゲート耐圧は−８．０〜−
８．４Ｖと狭い範囲にあり、安定した電気特性を示して
いることが分かる。また、図４はテーパ角Ａ１が７５゜
と８３゜のデータのみの記載となっているが、テーパ角
Ａ１が８３゜未満の値をとる場合に良好な電気特性を示
す傾向にあることは発明者らによって見出されている。
領域に隣接して、フラットキャパシタを形成した時のゲ
ート耐圧を、テーパ角Ａ１＝７５゜、８３゜のそれぞれ
の場合について測定した。テーパ角Ａ１＝８３゜とした
場合はゲート耐圧が−５．６〜−０．８Ｖとばらつきが
大きく、安定した電気特性を示していないが、テーパ角
Ａ１＝７５゜とした場合はゲート耐圧は−８．０〜−
８．４Ｖと狭い範囲にあり、安定した電気特性を示して
いることが分かる。また、図４はテーパ角Ａ１が７５゜
と８３゜のデータのみの記載となっているが、テーパ角
Ａ１が８３゜未満の値をとる場合に良好な電気特性を示
す傾向にあることは発明者らによって見出されている。
【００３０】なお、テーパ角Ａ１の下限値については、
素子分離領域が占める面積（水平方向の寸法）によって
大きく変化する。素子分離領域の占有面積を小さく抑制
しなくてはならない場合においては、素子分離の深さを
得るためにテーパ角Ａ１を比較的大きな角度としなくて
はならないためである。また、テーパ角Ａ１を小さな値
に設定した場合、テーパ角Ａ２との角度の差が大きくな
ってしまうと溝１０の内壁に熱酸化によってシリコン酸
化膜３を形成した場合、半導体基板１にストレスが生
じ、最終的に得られる半導体装置の電気特性が悪化する
ため、テーパ角Ａ２との角度の差が大きくならないよう
にテーパ角Ａ１の大きさを決定することが必要である。
素子分離領域が占める面積（水平方向の寸法）によって
大きく変化する。素子分離領域の占有面積を小さく抑制
しなくてはならない場合においては、素子分離の深さを
得るためにテーパ角Ａ１を比較的大きな角度としなくて
はならないためである。また、テーパ角Ａ１を小さな値
に設定した場合、テーパ角Ａ２との角度の差が大きくな
ってしまうと溝１０の内壁に熱酸化によってシリコン酸
化膜３を形成した場合、半導体基板１にストレスが生
じ、最終的に得られる半導体装置の電気特性が悪化する
ため、テーパ角Ａ２との角度の差が大きくならないよう
にテーパ角Ａ１の大きさを決定することが必要である。
【００３１】また、溝２の側壁を半導体基板１の表面か
ら溝２の底面に向かってＡ１、Ａ２、Ａ３の３段階のテ
ーパ角を構成するように形成して、Ａ２＞Ａ１、Ａ２＞
Ａ３の関係となるように角度を調整することで、溝２の
底面に対して溝２の側壁がＡ３の角度をもって接する状
態とするため、溝２の内壁を熱酸化することでシリコン
酸化膜３を形成した際に、側壁と底面との境界部にかか
るストレスを小さく抑制することが可能であり、半導体
基板１内での欠陥の発生を抑制することが可能である。
ら溝２の底面に向かってＡ１、Ａ２、Ａ３の３段階のテ
ーパ角を構成するように形成して、Ａ２＞Ａ１、Ａ２＞
Ａ３の関係となるように角度を調整することで、溝２の
底面に対して溝２の側壁がＡ３の角度をもって接する状
態とするため、溝２の内壁を熱酸化することでシリコン
酸化膜３を形成した際に、側壁と底面との境界部にかか
るストレスを小さく抑制することが可能であり、半導体
基板１内での欠陥の発生を抑制することが可能である。
【００３２】また、溝２の形成の際に、サイドウォール
酸化膜７をエッチングマスクの一部として用いているた
め、エッチング中にこのサイドウォール酸化膜７が剥離
することがなく、安定した形状の溝２とすることが可能
であり、素子分離領域を形成する段階で、同一基板上に
複数個形成する素子分離領域を、ばらつきなく良好な形
状とすることが可能である。
酸化膜７をエッチングマスクの一部として用いているた
め、エッチング中にこのサイドウォール酸化膜７が剥離
することがなく、安定した形状の溝２とすることが可能
であり、素子分離領域を形成する段階で、同一基板上に
複数個形成する素子分離領域を、ばらつきなく良好な形
状とすることが可能である。
【００３３】さらに、この実施の形態１では、素子分離
領域形成のために活性領域上に形成したエッチングマス
クは下敷き酸化膜５と窒化膜６との２層構造の例を示し
たが、これは一例に過ぎず、例えば窒化膜／ポリシリコ
ン膜／酸化膜の３層構造、若しくは酸化膜／ポリシリコ
ン膜／酸化膜の別の３層構造のエッチングマスクを形成
することでも、同様に半導体装置の製造を行うことが可
能であることは言うまでもない。
領域形成のために活性領域上に形成したエッチングマス
クは下敷き酸化膜５と窒化膜６との２層構造の例を示し
たが、これは一例に過ぎず、例えば窒化膜／ポリシリコ
ン膜／酸化膜の３層構造、若しくは酸化膜／ポリシリコ
ン膜／酸化膜の別の３層構造のエッチングマスクを形成
することでも、同様に半導体装置の製造を行うことが可
能であることは言うまでもない。
【００３４】また、エッチングマスクである下敷き酸化
膜５及び窒化膜６の側壁にサイドウォール酸化膜７を形
成した後に第一のエッチングを行うという方法を採って
いるため、従来の技術のように、フロロカーボン系重合
膜１０６の剥離による溝の形状のばらつきがなく、同一
基板上の全ての素子分離領域を同一の形状に形成するこ
とが可能であり、結果的に安定した電気特性の半導体装
置を得ることが可能である。
膜５及び窒化膜６の側壁にサイドウォール酸化膜７を形
成した後に第一のエッチングを行うという方法を採って
いるため、従来の技術のように、フロロカーボン系重合
膜１０６の剥離による溝の形状のばらつきがなく、同一
基板上の全ての素子分離領域を同一の形状に形成するこ
とが可能であり、結果的に安定した電気特性の半導体装
置を得ることが可能である。
【００３５】実施の形態２．次に、この発明の実施の形
態２について説明する。図５はこの発明の実施の形態２
の半導体装置を示す要部断面図であり、実施の形態１に
おいて示した素子分離領域よりも水平方向の素子形成領
域の小さい素子分離領域が示されている。素子分離領域
の垂直方向の寸法は実施の形態１のものと同様の大きさ
である。
態２について説明する。図５はこの発明の実施の形態２
の半導体装置を示す要部断面図であり、実施の形態１に
おいて示した素子分離領域よりも水平方向の素子形成領
域の小さい素子分離領域が示されている。素子分離領域
の垂直方向の寸法は実施の形態１のものと同様の大きさ
である。
【００３６】図において、符号１０は半導体基板１を選
択的にエッチングすることで形成され、素子分離領域を
構成するシリコン酸化膜３及び埋め込み酸化膜４を埋設
する溝を示しており、この溝１０の形状は、実施の形態
１の図１に示した溝２より水平方向の寸法が小さくなっ
ているため、実施の形態１の素子分離領域よりも小さな
容積の素子分離領域となっている。
択的にエッチングすることで形成され、素子分離領域を
構成するシリコン酸化膜３及び埋め込み酸化膜４を埋設
する溝を示しており、この溝１０の形状は、実施の形態
１の図１に示した溝２より水平方向の寸法が小さくなっ
ているため、実施の形態１の素子分離領域よりも小さな
容積の素子分離領域となっている。
【００３７】次に、図５に示す素子分離領域の形成方法
について説明する。まず、実施の形態１の図２（ａ）〜
（ｂ）に示す製造工程と同様の処理を行い、半導体基板
１の内部に溝２ａを形成する。この溝２ａは半導体基板
１の表面からテーパ角７５〜９０゜を構成するように調
整する。
について説明する。まず、実施の形態１の図２（ａ）〜
（ｂ）に示す製造工程と同様の処理を行い、半導体基板
１の内部に溝２ａを形成する。この溝２ａは半導体基板
１の表面からテーパ角７５〜９０゜を構成するように調
整する。
【００３８】その後、図６（ａ）に示すように、ＨＦ処
理を行うことによって、選択的にシリコン酸化膜からな
るサイドウォール酸化膜７の表面部分をエッチング除去
し、膜厚１０〜１５０ｎｍ程度のサイドウォール酸化膜
７ａを形成する。ＨＦ処理によりサイドウォール酸化膜
７ａの形成する際のＨＦ濃度は、エッチングレートを小
さく抑制し、制御性を高めるため、低濃度とすることが
必要である。なお、図６（ａ）の溝１０ａは図２（ｂ）
の溝２ａに相当するものである。
理を行うことによって、選択的にシリコン酸化膜からな
るサイドウォール酸化膜７の表面部分をエッチング除去
し、膜厚１０〜１５０ｎｍ程度のサイドウォール酸化膜
７ａを形成する。ＨＦ処理によりサイドウォール酸化膜
７ａの形成する際のＨＦ濃度は、エッチングレートを小
さく抑制し、制御性を高めるため、低濃度とすることが
必要である。なお、図６（ａ）の溝１０ａは図２（ｂ）
の溝２ａに相当するものである。
【００３９】次に、図６（ｂ）に示すように、窒化膜６
及びサイドウォール酸化膜７ａをエッチングマスクとし
て半導体基板１に対してエッチングを行い、溝１０ａを
さらに掘り下げ、溝１０を形成する。このときのエッチ
ング条件は溝１０の側壁がテーパ角４５〜８０゜程度の
部分を構成するように調整する。また、このエッチング
によって溝１０の深さを３０〜３００ｎｍ程度の大きさ
に調整する。この段階で、溝１０の側壁は半導体基板１
の表面から溝１０の底面に向かってテーパ角Ａ１、Ａ
２、Ａ３の角度を持つように構成された状態となる。
及びサイドウォール酸化膜７ａをエッチングマスクとし
て半導体基板１に対してエッチングを行い、溝１０ａを
さらに掘り下げ、溝１０を形成する。このときのエッチ
ング条件は溝１０の側壁がテーパ角４５〜８０゜程度の
部分を構成するように調整する。また、このエッチング
によって溝１０の深さを３０〜３００ｎｍ程度の大きさ
に調整する。この段階で、溝１０の側壁は半導体基板１
の表面から溝１０の底面に向かってテーパ角Ａ１、Ａ
２、Ａ３の角度を持つように構成された状態となる。
【００４０】その後、図６（ｃ）に示すように、サイド
ウォール酸化膜７ａをＨＦ処理によって除去する。その
後は実施の形態１の場合と同様に処理し、溝１０の内壁
にシリコン酸化膜３を成膜し、溝１０の内部に埋め込み
酸化膜４を埋設することで図５に示す構造の素子分離構
造を得ることが可能となる。
ウォール酸化膜７ａをＨＦ処理によって除去する。その
後は実施の形態１の場合と同様に処理し、溝１０の内壁
にシリコン酸化膜３を成膜し、溝１０の内部に埋め込み
酸化膜４を埋設することで図５に示す構造の素子分離構
造を得ることが可能となる。
【００４１】図５のように、水平方向の寸法低減を図っ
た素子分離領域を形成することで、半導体基板１の内部
において素子分離に要する容積を小さくできるため、活
性領域として用いることが可能な部分を相対的に増やす
ことが可能となる。
た素子分離領域を形成することで、半導体基板１の内部
において素子分離に要する容積を小さくできるため、活
性領域として用いることが可能な部分を相対的に増やす
ことが可能となる。
【００４２】また、この実施の形態２においても、実施
の形態１において示した素子分離領域と同様に、半導体
基板１の表面ではテーパ角Ａ１の大きさを４５〜８０゜
程度と、８３゜よりも小さな値とすることで、この素子
分離領域に隣接してＭＯＳトランジスタ等の素子を形成
する際においても、素子分離領域と活性領域との境界部
においてゲート絶縁膜の膜厚が極端に小さくなることを
抑制できるという効果があり、また溝１０の底面に対し
てテーパ角（Ａ３）４５〜８０゜の側壁が接する状態と
なり、熱酸化によるシリコン酸化膜３の形成時において
半導体基板１にかかるストレスを低減することが可能と
なるという効果がある。
の形態１において示した素子分離領域と同様に、半導体
基板１の表面ではテーパ角Ａ１の大きさを４５〜８０゜
程度と、８３゜よりも小さな値とすることで、この素子
分離領域に隣接してＭＯＳトランジスタ等の素子を形成
する際においても、素子分離領域と活性領域との境界部
においてゲート絶縁膜の膜厚が極端に小さくなることを
抑制できるという効果があり、また溝１０の底面に対し
てテーパ角（Ａ３）４５〜８０゜の側壁が接する状態と
なり、熱酸化によるシリコン酸化膜３の形成時において
半導体基板１にかかるストレスを低減することが可能と
なるという効果がある。
【００４３】実施の形態３．次に、この発明の実施の形
態３について説明する。既に説明した実施の形態１及び
２では素子分離領域を形成するために半導体基板に対し
て溝２若しくは溝１０を形成し、その溝の側壁がそれぞ
れＡ１、Ａ２、Ａ３のテーパ角を持ち、３段階に屈曲し
ている構造を示した。この実施の形態３では、テーパ角
がＡ１、Ａ２を構成し、２段階の傾斜を持つ側壁を構成
している溝内に素子分離領域を形成する例を示す。
態３について説明する。既に説明した実施の形態１及び
２では素子分離領域を形成するために半導体基板に対し
て溝２若しくは溝１０を形成し、その溝の側壁がそれぞ
れＡ１、Ａ２、Ａ３のテーパ角を持ち、３段階に屈曲し
ている構造を示した。この実施の形態３では、テーパ角
がＡ１、Ａ２を構成し、２段階の傾斜を持つ側壁を構成
している溝内に素子分離領域を形成する例を示す。
【００４４】図７にこの発明の実施の形態３の素子分離
領域の断面構造を示す。図において、符号１１は素子分
離領域を埋め込む溝を示しており、その他、既に説明の
ために用いた符号と同一符号は同一、若しくは相当部分
を示すものである。
領域の断面構造を示す。図において、符号１１は素子分
離領域を埋め込む溝を示しており、その他、既に説明の
ために用いた符号と同一符号は同一、若しくは相当部分
を示すものである。
【００４５】次に、図７の素子分離領域の形成方法につ
いて説明する。まず、図８（ａ）に示すように、半導体
基板１の表面に下敷き酸化膜５を５〜５０ｎｍ程度の膜
厚に積層し、さらに窒化膜６を１００〜５００ｎｍ程度
の膜厚となるように積層後、素子分離領域を形成しよう
とする領域上の下敷き酸化膜５、窒化膜６を選択的に除
去して開口部を形成し、窒化膜６をエッチングマスクと
して半導体基板１に対してエッチングを行い、深さ３０
〜３００ｎｍ程度の溝１１ａを形成する。この溝１１ａ
の側壁は、半導体基板１の表面から４５〜８０゜程度の
テーパ角Ａ１を持った状態に形成される。
いて説明する。まず、図８（ａ）に示すように、半導体
基板１の表面に下敷き酸化膜５を５〜５０ｎｍ程度の膜
厚に積層し、さらに窒化膜６を１００〜５００ｎｍ程度
の膜厚となるように積層後、素子分離領域を形成しよう
とする領域上の下敷き酸化膜５、窒化膜６を選択的に除
去して開口部を形成し、窒化膜６をエッチングマスクと
して半導体基板１に対してエッチングを行い、深さ３０
〜３００ｎｍ程度の溝１１ａを形成する。この溝１１ａ
の側壁は、半導体基板１の表面から４５〜８０゜程度の
テーパ角Ａ１を持った状態に形成される。
【００４６】その後、図８（ｂ）に示すように、ＣＶＤ
酸化膜を積層し、続けて異方性エッチングを行うこと
で、溝１１ａの側壁及び下敷き酸化膜５、窒化膜６の側
断面に付着するサイドウォール酸化膜７ｂを形成する。
このサイドウォール酸化膜７ｂは溝１１ａの側壁を覆う
ように形成され、溝１１ａの底面は表出した状態とす
る。
酸化膜を積層し、続けて異方性エッチングを行うこと
で、溝１１ａの側壁及び下敷き酸化膜５、窒化膜６の側
断面に付着するサイドウォール酸化膜７ｂを形成する。
このサイドウォール酸化膜７ｂは溝１１ａの側壁を覆う
ように形成され、溝１１ａの底面は表出した状態とす
る。
【００４７】次に、図８（ｃ）に示すように、サイドウ
ォール酸化膜７ｂと窒化膜６をエッチングマスクとして
半導体基板１に対してＨＦ処理によるエッチングを行
い、溝１１ａをさらに掘り下げ、溝１１を形成する。こ
のときのエッチング条件としては、７５〜９０゜程度の
テーパ角Ａ２となり、深さ５０〜５００ｎｍ程度まで掘
り下げる状態とする。テーパ角Ａ２はテーパ角Ａ１より
も大きな角度となるように調整する。
ォール酸化膜７ｂと窒化膜６をエッチングマスクとして
半導体基板１に対してＨＦ処理によるエッチングを行
い、溝１１ａをさらに掘り下げ、溝１１を形成する。こ
のときのエッチング条件としては、７５〜９０゜程度の
テーパ角Ａ２となり、深さ５０〜５００ｎｍ程度まで掘
り下げる状態とする。テーパ角Ａ２はテーパ角Ａ１より
も大きな角度となるように調整する。
【００４８】その後、図８（ｄ）に示すように、サイド
ウォール酸化膜７ｂをＨＦ処理によって除去する。次
に、実施の形態１、２の場合と同様に、溝１１の内壁に
熱酸化によってシリコン酸化膜３を形成し、さらにＣＶ
Ｄ法によって埋め込み酸化膜４を溝１１の内部を埋め込
むことで図７に示すような素子分離領域を得ることが可
能となる。
ウォール酸化膜７ｂをＨＦ処理によって除去する。次
に、実施の形態１、２の場合と同様に、溝１１の内壁に
熱酸化によってシリコン酸化膜３を形成し、さらにＣＶ
Ｄ法によって埋め込み酸化膜４を溝１１の内部を埋め込
むことで図７に示すような素子分離領域を得ることが可
能となる。
【００４９】このような製造方法で形成される素子分離
領域は、半導体基板１に対して行う２度目のエッチング
の際に、サイドウォール酸化膜７ｂを形成することで溝
１１ａの側壁を完全に覆っているために、この側壁の形
状が崩れることがなく、制御性良く溝１１を形成するこ
とが可能である。また、サイドウォール酸化膜７ｂの水
平方向の厚さを調整することでテーパ角Ａ１を構成する
側壁の長さを自由に、また簡単に制御することが可能で
ある。
領域は、半導体基板１に対して行う２度目のエッチング
の際に、サイドウォール酸化膜７ｂを形成することで溝
１１ａの側壁を完全に覆っているために、この側壁の形
状が崩れることがなく、制御性良く溝１１を形成するこ
とが可能である。また、サイドウォール酸化膜７ｂの水
平方向の厚さを調整することでテーパ角Ａ１を構成する
側壁の長さを自由に、また簡単に制御することが可能で
ある。
【００５０】
【発明の効果】以下に、この発明の各請求項の効果につ
いて記載する。
いて記載する。
【００５１】この発明の請求項１の半導体装置によれ
ば、溝型の素子分離領域の形成の際に、側壁を半導体基
板表面からテーパ角Ａ１、Ａ２、Ａ３の三段階に屈曲さ
せ、Ａ１＜Ａ２、Ａ３＜Ａ２、Ａ１＜８３゜の条件を満
たす形状とし、半導体基板の表面に接する素子分離領域
が緩やかなテーパ角を持って形成することで、素子分離
領域形成後、半導体基板の表面を酸化することでゲート
絶縁膜を形成した場合、素子分離領域と活性領域との境
界部において膜厚の減少を抑制でき、またテーパ角Ａ２
を比較的大きな角度とすることで、素子分離領域の深さ
方向の寸法を大きくして十分な素子分離特性を確保する
ことが可能であるという効果がある。
ば、溝型の素子分離領域の形成の際に、側壁を半導体基
板表面からテーパ角Ａ１、Ａ２、Ａ３の三段階に屈曲さ
せ、Ａ１＜Ａ２、Ａ３＜Ａ２、Ａ１＜８３゜の条件を満
たす形状とし、半導体基板の表面に接する素子分離領域
が緩やかなテーパ角を持って形成することで、素子分離
領域形成後、半導体基板の表面を酸化することでゲート
絶縁膜を形成した場合、素子分離領域と活性領域との境
界部において膜厚の減少を抑制でき、またテーパ角Ａ２
を比較的大きな角度とすることで、素子分離領域の深さ
方向の寸法を大きくして十分な素子分離特性を確保する
ことが可能であるという効果がある。
【００５２】さらに、この発明の請求項２の半導体装置
によれば、素子分離領域を形成する溝の形状を、溝の底
面が緩やかな角度でこの溝の側壁と接する状態とするこ
とで、熱酸化によって素子分離領域の構成要素であるシ
リコン酸化膜を成膜する際に、半導体基板にかかるスト
レスを小さく抑制することが可能である。
によれば、素子分離領域を形成する溝の形状を、溝の底
面が緩やかな角度でこの溝の側壁と接する状態とするこ
とで、熱酸化によって素子分離領域の構成要素であるシ
リコン酸化膜を成膜する際に、半導体基板にかかるスト
レスを小さく抑制することが可能である。
【００５３】また、この発明の請求項３の半導体装置の
製造方法によれば、溝型の素子分離領域の形成の際に、
側壁を半導体基板表面からテーパ角Ａ１、Ａ２、Ａ３の
三段階に屈曲させ、Ａ１＜Ａ２、Ａ３＜Ａ２、Ａ１＜８
３゜の条件を満たす形状とし、半導体基板の表面に接す
る素子分離領域が緩やかなテーパ角を持って形成するこ
とで、素子分離領域形成後、半導体基板の表面を酸化す
ることでゲート絶縁膜を形成した場合、素子分離領域と
活性領域との境界部において膜厚の減少を抑制でき、ま
たテーパ角Ａ２を比較的大きな角度とすることで、素子
分離領域の深さ方向の寸法を大きくして十分な素子分離
特性を確保することが可能な半導体装置を得ることがで
きる。
製造方法によれば、溝型の素子分離領域の形成の際に、
側壁を半導体基板表面からテーパ角Ａ１、Ａ２、Ａ３の
三段階に屈曲させ、Ａ１＜Ａ２、Ａ３＜Ａ２、Ａ１＜８
３゜の条件を満たす形状とし、半導体基板の表面に接す
る素子分離領域が緩やかなテーパ角を持って形成するこ
とで、素子分離領域形成後、半導体基板の表面を酸化す
ることでゲート絶縁膜を形成した場合、素子分離領域と
活性領域との境界部において膜厚の減少を抑制でき、ま
たテーパ角Ａ２を比較的大きな角度とすることで、素子
分離領域の深さ方向の寸法を大きくして十分な素子分離
特性を確保することが可能な半導体装置を得ることがで
きる。
【００５４】さらに、この発明の請求項４の半導体装置
の製造方法によれば、溝型の素子分離領域の形成時にお
いて、半導体基板に対する第二のエッチングの際に、第
一のエッチングに用いたエッチングマスクの側壁に形成
したサイドウォールを水平方向に薄膜化してマスクとし
て用いることで、素子分離領域の水平方向の寸法をエッ
チングマスクに形成された開口部の寸法に制約されるこ
となく、微細化する方向に調整できるという効果があ
る。
の製造方法によれば、溝型の素子分離領域の形成時にお
いて、半導体基板に対する第二のエッチングの際に、第
一のエッチングに用いたエッチングマスクの側壁に形成
したサイドウォールを水平方向に薄膜化してマスクとし
て用いることで、素子分離領域の水平方向の寸法をエッ
チングマスクに形成された開口部の寸法に制約されるこ
となく、微細化する方向に調整できるという効果があ
る。
【００５５】また、この発明の請求項５の半導体装置の
製造方法によれば、溝型の素子分離領域の形成時におい
て、半導体基板に対して第二のエッチングを行う際に、
エッチングマスクの側壁及び半導体基板内に形成された
第一の溝の側壁に付着するサイドウォールを形成するた
め、第一の溝の側壁の形状が崩れることがなく、また、
サイドウォールの水平方向の厚さを調整することで最終
的に形成する第二の溝のテーパ角Ａ１を構成する側壁の
寸法を自由に、また簡単に制御することが可能であると
いう効果がある。
製造方法によれば、溝型の素子分離領域の形成時におい
て、半導体基板に対して第二のエッチングを行う際に、
エッチングマスクの側壁及び半導体基板内に形成された
第一の溝の側壁に付着するサイドウォールを形成するた
め、第一の溝の側壁の形状が崩れることがなく、また、
サイドウォールの水平方向の厚さを調整することで最終
的に形成する第二の溝のテーパ角Ａ１を構成する側壁の
寸法を自由に、また簡単に制御することが可能であると
いう効果がある。
【００５６】さらに、この発明の請求項６の半導体装置
の製造方法によれば、請求項３〜５の半導体装置の製造
方法において、形成するサイドウォール（若しくは第
一、第二のサイドウォール）をシリコン酸化膜からなる
ものとすることで、このサイドウォールをエッチングマ
スクの一部として用いたエッチング処理時に、サイドウ
ォールが剥離することがなく、良好な形状の溝を形成す
ることが可能となり、良好な形状の素子分離領域を得る
ことが可能となる。
の製造方法によれば、請求項３〜５の半導体装置の製造
方法において、形成するサイドウォール（若しくは第
一、第二のサイドウォール）をシリコン酸化膜からなる
ものとすることで、このサイドウォールをエッチングマ
スクの一部として用いたエッチング処理時に、サイドウ
ォールが剥離することがなく、良好な形状の溝を形成す
ることが可能となり、良好な形状の素子分離領域を得る
ことが可能となる。
【図１】 この発明の実施の形態１の半導体装置を示す
図である。
図である。
【図２】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図３】 この発明の実施の形態１の半導体装置を示す
図である。
図である。
【図４】 この発明の実施の形態１の説明に必要な図で
ある。
ある。
【図５】 この発明の実施の形態２の半導体装置を示す
図である。
図である。
【図６】 この発明の実施の形態２の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図７】 この発明の実施の形態３の半導体装置を示す
図である。
図である。
【図８】 この発明の実施の形態３の半導体装置の製造
フローを示す図である。
フローを示す図である。
【図９】 従来の技術を説明するための図である。
１．半導体基板 ２、２ａ、１０、１０ａ、１１、１１ａ．溝 ３．シリコン酸化膜 ４、４ａ．埋め込み酸化膜 ５．下敷き酸化膜 ６．窒化膜 ７、７ａ、７ｂ．サイドウォール酸化膜 ８．ゲート酸化膜 ９．ゲート電極
Claims (6)
- 【請求項１】 半導体基板に形成された溝の内壁に付着
して成膜されたシリコン酸化膜、上記シリコン酸化膜上
に堆積され、上記溝を埋設する埋め込み酸化膜を有し、
上記溝の側壁は上記半導体基板の表面から上記溝の底面
に向かってテーパ角Ａ１、Ａ２、Ａ３を構成して順次屈
曲し、上記テーパ角はＡ１＜Ａ２、Ａ３＜Ａ２、Ａ１＜
８３゜の条件を満たすことを特徴とする半導体装置。 - 【請求項２】 シリコン酸化膜は半導体基板を熱酸化す
ることで得られたものであることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 半導体基板の表面に開口部を有するエッ
チングマスクをパターニングする工程、上記エッチング
マスクの側壁にサイドウォールを形成する工程、上記エ
ッチングマスク及び上記サイドウォールを用いて上記半
導体基板に対して第一のエッチングを行い、上記半導体
基板内に第一の溝を形成する工程、上記サイドウォール
を除去する工程、上記エッチングマスクを用いて上記半
導体基板に対して第二のエッチングを行い、上記第一の
溝を掘り下げ、上記半導体基板の表面において上記開口
部に相当する領域を占める第二の溝を形成する工程、上
記第二の溝の内壁に熱酸化によってシリコン酸化膜を形
成する工程、上記シリコン酸化膜の上面に埋め込み酸化
膜を堆積し、上記第二の溝の内部を埋設する工程、上記
エッチングマスクを除去する工程を含み、上記第二の溝
の側壁は上記半導体基板の表面から上記第二の溝の底面
に向かってテーパ角Ａ１、Ａ２、Ａ３を構成して順次屈
曲し、上記テーパ角はＡ１＜Ａ２、Ａ３＜Ａ２、Ａ１＜
８３゜の条件を満たすことを特徴とする半導体装置の製
造方法。 - 【請求項４】 半導体基板の表面に開口部を有するエッ
チングマスクをパターニングする工程、上記エッチング
マスクの側壁に第一のサイドウォールを形成する工程、
上記エッチングマスク及び上記第一のサイドウォールを
用いて上記半導体基板に対して第一のエッチングを行
い、上記半導体基板内に第一の溝を形成する工程、上記
第一のサイドウォールの水平方向の寸法を低減し、第二
のサイドウォールを形成する工程、上記第二のサイドウ
ォール及び上記エッチングマスクを用いて上記半導体基
板に対して第二のエッチングを行い、上記第一の溝を掘
り下げ、第二の溝を形成する工程、上記第二のサイドウ
ォールを除去する工程、上記第二の溝の内壁に熱酸化に
よってシリコン酸化膜を形成する工程、上記シリコン酸
化膜の上面に埋め込み酸化膜を堆積し、上記第二の溝の
内部を埋設する工程、上記エッチングマスクを除去する
工程を含み、上記第二の溝の側壁は上記半導体基板の表
面から上記第二の溝の底面に向かってテーパ角Ａ１、Ａ
２、Ａ３を構成して順次屈曲し、上記テーパ角はＡ１＜
Ａ２、Ａ３＜Ａ２、Ａ１＜８３゜の条件を満たすことを
特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板の表面に開口部を有するエッ
チングマスクをパターニングする工程、上記エッチング
マスクを用いて上記半導体基板に対して第一のエッチン
グを行い、テーパ角Ａ１を構成する側壁を有する第一の
溝を形成する工程、上記エッチングマスクの断面及び上
記第一の溝を構成する側壁に付着するサイドウォールを
形成する工程、上記サイドウォール及び上記エッチング
マスクを用いて第二のエッチングを行い、上記第一の溝
を構成する底面をさらに掘り下げ、第二の溝を形成する
工程、上記サイドウォールを除去する工程、上記第二の
溝の内壁に熱酸化によってシリコン酸化膜を形成する工
程、上記シリコン酸化膜の上面に埋め込み酸化膜を堆積
し、上記第二の溝の内部を埋設する工程、上記エッチン
グマスクを除去する工程を含み、上記第二の溝の側壁は
上記半導体基板の表面から上記第二の溝の底面に向かっ
てテーパ角Ａ１、Ａ２を構成して順次屈曲し、上記テー
パ角はＡ１＜Ａ２、Ａ１＜８３゜の条件を満たすことを
特徴とする半導体装置の製造方法。 - 【請求項６】 サイドウォール、若しくは第一、第二の
サイドウォールは、シリコン酸化膜からなることを特徴
とする請求項３〜５のいずれか一項記載の半導体装置の
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232561A JPH1174339A (ja) | 1997-08-28 | 1997-08-28 | 半導体装置及びその製造方法 |
| TW086118947A TW461082B (en) | 1997-08-28 | 1997-12-16 | Semiconductor device and its manufacturing process |
| US09/024,312 US6034409A (en) | 1997-08-28 | 1998-02-17 | Isolation trench having plural profile angles |
| KR1019980007246A KR100272987B1 (ko) | 1997-08-28 | 1998-03-05 | 반도체장치및그제조방법 |
| US09/481,386 US6274457B1 (en) | 1997-08-28 | 2000-01-12 | Method for manufacturing an isolation trench having plural profile angles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232561A JPH1174339A (ja) | 1997-08-28 | 1997-08-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174339A true JPH1174339A (ja) | 1999-03-16 |
Family
ID=16941271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232561A Pending JPH1174339A (ja) | 1997-08-28 | 1997-08-28 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6034409A (ja) |
| JP (1) | JPH1174339A (ja) |
| KR (1) | KR100272987B1 (ja) |
| TW (1) | TW461082B (ja) |
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