JPH11261003A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ回路に適用しうる高精度で高集積化
が可能な容量素子を有する半導体装置の構造及びその製
造方法を提供する。 【解決手段】 半導体基板１０に埋め込まれた素子分離
膜３０と、素子分離膜３０に埋め込まれ、表面の高さ
が、素子分離膜３０が形成されていない領域の半導体基
板１０の高さとほぼ等しい電極２６と、電極２６上に形
成されたキャパシタ絶縁膜３４と、キャパシタ絶縁膜３
４上に形成された電極３８とにより半導体装置を構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、アナログ回路に適用しうる高
精度で高集積化が容易な容量素子を有する半導体装置及
びその製造方法に関する。

【０００２】

【従来の技術】近年のシステムオンチップ化の要求に伴
い、高精度且つ高密度のアナログ回路を集積し、種々の
マクロ回路とともに一つのチップに集積する技術が要求
されている。このため、アナログ回路を構成する素子の
一つである容量素子についても高精度・高密度の容量素
子を実現しうる種々の構造や製造方法が提案されてお
り、これにより半導体装置の高性能化が図られている。

【０００３】図１３（ａ）に示す従来の半導体装置は、
半導体基板１００中に形成された不純物拡散層１０２
と、不純物拡散層１０２上の半導体基板上に形成された
キャパシタ絶縁膜１０４と、キャパシタ絶縁膜１０４上
に形成された電極１０６とによりＭＯＳ構造の容量素子
を形成するものである。一般的な半導体装置では、キャ
パシタ絶縁膜１０４はＭＯＳトランジスタのゲート絶縁
膜１０８と同時に形成され、電極１０６はＭＯＳトラン
ジスタのゲート電極１１０と同時に形成されている。

【０００４】図１３（ａ）に示す半導体装置によれば、
容量素子の電極１０６とＭＯＳトランジスタのゲート電
極１１０とがほぼ等しい高さに位置するため、電極１０
６及びゲート電極１１０をパターニングするためのリソ
グラフィー工程における焦点深度を浅くし、すなわち加
工精度を高めて加工することができる。これにより、電
極面積を正確に制御することができる。

【０００５】しかしながら、図１３（ａ）に示す半導体
装置では、不純物拡散層１０２と半導体基板１００との
間のｐｎ接合により構成される寄生容量が存在するた
め、アナログ回路に用いる容量素子として十分ではなか
った。すなわち、アナログ回路に用いられる容量素子で
は、例えば寄生容量と本来の素子容量との比を１０倍以
上確保することを判定基準とするが、ｐｎ接合容量の存
在により、この基準を満足することは困難であった。ま
た、ｐｎ接合容量は、印加電圧の変化によっても変動す
るため、安定した容量値を実現することはできなかっ
た。

【０００６】一方、図１３（ｂ）に示す半導体装置は、
ｐｎ接合容量による問題を改善すべく、電極１１４と、
電極１１４上に形成されたキャパシタ絶縁膜１１６と、
キャパシタ絶縁膜１１６上に形成された電極１１８とに
よりなる容量素子を素子分離膜１２０上に形成するもの
である。一般的な容量素子では、キャパシタ絶縁膜１１
６はＭＯＳトランジスタのゲート絶縁膜１０８と同時に
形成され、電極１１８はＭＯＳトランジスタのゲート電
極１１０と同時に形成されている。

【０００７】図１３（ｂ）に示す半導体装置によれば、
容量素子がｐｎ接合容量の影響を受けることはないため
容量値の安定性は極めて高い。しかしながら、容量の精
度を向上すべく電極１１０の加工精度を向上するために
は異方性に優れた条件により加工する必要があるが、異
方性に重きを置くと電極１１４の側壁部などの下地段差
部に導電膜のエッチング残渣１２２が発生して短絡故障
をもたらすことがあった。エッチング残渣を除去するた
めには異方性を落とし或いはオーバーエッチング量を増
加することが考えられるが、何れも電極１１８の加工精
度を低下するものであり、高精度の容量素子を形成する
うえで好ましくはなかった。

【０００８】また、図１３（ｂ）に示す半導体装置にお
いて、電極１１４をＭＯＳトランジスタのゲート電極１
１０と同時に形成することも行われているが、電極１１
０を熱酸化してキャパシタ絶縁膜１１４を形成する方法
を採用すると、ＭＯＳトランジスタのゲート酸化膜１０
８の側部にゲートバーズビークが発生し、ＭＯＳトラン
ジスタの特性を劣化することがあった。また、キャパシ
タ絶縁膜１１６をＣＶＤ法により形成する方法を採用す
ると、キャパシタ絶縁膜１１６の膜厚は熱酸化の場合よ
りも厚くせざるを得ないため、電極面積が増加して集積
度を落とす原因となる。

【０００９】

【発明が解決しようとする課題】このように、図１３
（ａ）に示す従来の半導体装置及びその製造方法では精
度の高い容量素子を形成することは困難であり、また、
図１３（ｂ）に示す従来の半導体装置及びその製造方法
は加工性、集積度、歩留りの面で十分ではないため、何
れによっても高精度且つ高集積の容量素子を形成するに
は十分ではなかった。

【００１０】本発明の目的は、アナログ回路に適用しう
る高精度且つ高集積の容量素子を形成しうる半導体装置
及びその製造方法を提供することにある。

【００１１】

【課題を解決するための手段】上記目的は、半導体基板
の第１の領域に埋め込まれた素子分離膜と、前記素子分
離膜に埋め込まれ、表面の高さが、前記素子分離膜が形
成されていない前記半導体基板の第２の領域の高さとほ
ぼ等しい第１の電極と、前記第１の電極上に形成された
キャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成さ
れた第２の電極とを有することを特徴とする半導体装置
によって達成される。このようにして半導体装置を構成
することにより、ｐｎ接合に起因する寄生容量が生じる
ことを防止することができる。また、第１の電極が素子
分離膜に埋め込まれ、第２の電極の下層部がほぼ平坦と
なるので、第２の電極を形成する際にエッチング残渣の
発生を抑えることができる。これにより、第２の電極を
高精度でパターニングすることができる。したがって、
容量値の正確な容量素子を形成することができる。

【００１２】また、上記の半導体装置において、前記素
子分離膜は、前記第１の電極が形成された領域の深さが
他の領域よりも深い前記溝に埋め込まれていることが望
ましい。このようにして半導体装置を構成すれば、容量
素子の下部における寄生容量を低減することができるの
で、全体的な寄生容量を更に低減することができる。ま
た、上記の半導体装置において、前記半導体基板の前記
第２の領域に形成され、前記半導体基板上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極とを有するトランジスタを更に有し、前記ゲート
絶縁膜は、前記キャパシタ絶縁膜と同時に形成された膜
であり、前記ゲート電極は、前記第２の電極と同一の導
電層により形成されていることが望ましい。

【００１３】また、上記目的は、半導体基板の第１の領
域に溝を形成する溝形成工程と、前記溝が形成された前
記半導体基板上に、前記溝の深さに相当する膜厚よりも
薄い膜厚を有する第１の絶縁膜を形成する第１の絶縁膜
形成工程と、前記溝内の前記第１の絶縁膜上に、表面の
高さが、前記溝が形成されていない前記半導体基板の第
２の領域における前記半導体基板の高さとほぼ等しい第
１の電極を形成する第１の電極形成工程と、前記第１の
電極上及び前記第１の絶縁膜上に、第２の絶縁膜を形成
する第２の絶縁膜形成工程と、前記溝内にのみ前記第１
の絶縁膜及び前記第２の絶縁膜が残存するように前記第
１の絶縁膜及び前記第２の絶縁膜を平坦に除去し、前記
溝内に埋め込まれ、前記第１の絶縁膜及び前記第２の絶
縁膜よりなる素子分離膜を形成する素子分離膜形成工程
と、前記第１の電極上に、キャパシタ絶縁膜を形成する
キャパシタ絶縁膜形成工程と、前記キャパシタ絶縁膜上
に、第２の電極を形成する第２の電極形成工程とを有す
ることを特徴とする半導体装置の製造方法によっても達
成される。このようにして半導体装置を製造することに
より、第１の電極の表面高さと第２の領域における半導
体基板の表面の高さをほぼ等しくすることができるの
で、第２の電極を形成する際のパターニング過程におい
てエッチング残渣の発生を抑えることができる。また、
リソグラフィーの焦点深度を浅くしてパターニングする
ことができるので、第２の電極を高精度にパターニング
することができる。したがって、容量素子の容量値をも
正確に制御することができる。また、容量素子を素子分
離膜上に形成するので、寄生容量を低減することができ
る。

【００１４】また、上記目的は、半導体基板の第１の領
域に溝を形成する溝形成工程と、前記溝が形成された前
記半導体基板上に、前記溝の深さに相当する膜厚よりも
薄い膜厚を有する第１の絶縁膜を形成する第１の絶縁膜
形成工程と、前記溝内の前記第１の絶縁膜上に、表面の
高さが、前記溝が形成されていない前記半導体基板の第
２の領域における前記半導体基板の高さよりも高い導電
膜を形成する導電膜形成工程と、前記導電膜上及び前記
第１の絶縁膜上に、第２の絶縁膜を形成する第２の絶縁
膜形成工程と、前記溝内にのみ前記第１の絶縁膜及び前
記第２の絶縁膜が残存するように前記第１の絶縁膜、前
記第２の絶縁膜及び前記導電膜を平坦に除去し、前記溝
内に埋め込まれ、前記第１の絶縁膜及び前記第２の絶縁
膜よりなる素子分離膜と、前記素子分離膜に埋め込ま
れ、表面の高さが前記第２の領域における前記半導体基
板の高さとほぼ等しい第１の電極とを形成する第１の電
極形成工程と、前記第１の電極上に、キャパシタ絶縁膜
を形成するキャパシタ絶縁膜形成工程と、前記キャパシ
タ絶縁膜上に、第２の電極を形成する第２の電極形成工
程とを有することを特徴とする半導体装置の製造方法に
よっても達成される。このようにして半導体装置を製造
することにより、第１の電極の表面高さと第２の領域に
おける半導体基板の表面の高さの差を緩和することがで
きるので、第２の電極を形成する際のパターニング過程
においてエッチング残渣の発生を抑えることができる。
また、リソグラフィーの焦点深度を浅くしてパターニン
グすることができるので、第２の電極を高精度にパター
ニングすることができる。したがって、容量素子の容量
値をも正確に制御することができる。また、容量素子を
素子分離膜上に形成するので、寄生容量を低減すること
ができる。

【００１５】また、上記目的は、半導体基板の第１の領
域に溝を形成する溝形成工程と、前記溝が形成された前
記半導体基板上に、前記溝の深さに相当する膜厚よりも
薄い膜厚を有する第１の絶縁膜を形成する第１の絶縁膜
形成工程と、前記溝内の前記第１の絶縁膜上に、表面の
高さが、前記溝が形成されていない前記半導体基板の第
２の領域における前記半導体基板の高さよりも高い導電
膜を形成する導電膜形成工程と、前記第１の絶縁膜及び
前記導電膜を平坦に除去し、前記溝内に埋め込まれ、前
記第１の絶縁膜よりなる素子分離膜と、前記素子分離膜
に埋め込まれ、表面の高さが前記第２の領域における前
記半導体基板の高さとほぼ等しい第１の電極とを形成す
る第１の電極形成工程と、前記第１の電極上に、キャパ
シタ絶縁膜を形成するキャパシタ絶縁膜形成工程と、前
記キャパシタ絶縁膜上に、第２の電極を形成する第２の
電極形成工程とを有することを特徴とする半導体装置の
製造方法によっても達成される。このようにして半導体
装置を製造することにより、第１の電極を溝に自己整合
で形成することができるので、リソグラフィー工程を１
工程削減することができる。

【００１６】また、上記の半導体装置の製造方法におい
て、前記溝形成工程の前に、前記半導体基板上に第１の
ストッパ膜を形成するストッパ膜形成工程を更に有し、
前記溝形成工程では、前記ストッパ膜を前記溝と同じパ
ターンに加工し、前記素子分離膜を形成する工程では、
前記ストッパ膜をストッパとして前記第１の絶縁膜、前
記第２の絶縁膜及び前記導電膜を除去することが望まし
い。

【００１７】また、上記の半導体装置の製造方法におい
て、前記第１の電極形成工程では、上面が、前記第１の
ストッパ膜とほぼ同一のエッチング特性を有する第２の
ストッパ膜で覆われた前記第１の電極を形成することが
望ましい。また、上記の半導体装置の製造方法におい
て、前記溝形成工程では、前記第１の電極が形成される
領域の深さが他の領域よりも深い前記溝を形成すること
が望ましい。このようにして半導体装置を製造すれば、
寄生容量を更に低減することができる。

【００１８】また、上記の半導体装置の製造方法におい
て、前記キャパシタ絶縁膜形成工程では、前記キャパシ
タ絶縁膜の形成と同時に、前記第２の領域の前記半導体
基板上にゲート絶縁膜を形成し、前記第２の電極形成工
程では、前記第２の電極の形成と同時に、前記第２の領
域の前記ゲート絶縁膜上にゲート電極を同時に形成する
ことが望ましい。このようにして半導体装置を製造すれ
ば、トランジスタの形成後にキャパシタ絶縁膜を形成す
るための酸化工程を行う必要がないので、トランジスタ
にゲートバーズビークが発生することを防止することが
できる。

【００１９】

【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法について図１
乃至図４を用いて説明する。図１は本実施形態による半
導体装置の構造を示す概略断面図、図２乃至図４は本実
施形態による半導体装置の製造方法を示す概略断面図で
ある。

【００２０】はじめに、本実施形態による半導体装置の
構造について図１を用いて説明する。シリコン基板１０
には、シリコン基板１０中に埋め込まれた素子分離膜３
０が形成されている。素子分離膜３０により画定された
活性領域には、シリコン基板１０上にゲート絶縁膜３２
を介して形成されたゲート電極３６と、シリコン基板１
０中に形成されたソース／ドレイン拡散層４０よりなる
ＭＯＳトランジスタが形成されている。素子分離膜３０
中には、その表面の高さが活性領域におけるシリコン基
板１０の高さとほぼ等しい電極２６が形成されている。
電極２６上には、ＭＯＳトランジスタのゲート絶縁膜３
２と同一の工程により形成したキャパシタ絶縁膜３４が
形成されている。キャパシタ絶縁膜３４上には、ゲート
電極３６と同一の導電層により構成された電極３８が形
成されている。こうして、電極２６と、キャパシタ絶縁
膜３４と、電極３８とにより容量素子が形成されてい
る。

【００２１】ここで、本実施形態による半導体装置は、
電極２６が素子分離膜３０に埋め込んで形成されてお
り、また、電極２６の表面の高さと活性領域におけるシ
リコン基板１０の高さとがほぼ等しくなっていることに
特徴がある。このようにして半導体装置を構成すること
により、電極３８の加工精度を向上することができ、こ
の結果、容量精度をも高めることができる。

【００２２】次に、本実施形態による半導体装置の製造
方法について図２乃至図４を用いて説明する。まず、シ
リコン基板１０上に、例えば熱酸化法により、シリコン
酸化膜１２を形成する。次いで、シリコン酸化膜１２上
に、例えばＣＶＤ法により、シリコン窒化膜１４を形成
する（図２（ａ））。シリコン酸化膜１２及びシリコン
窒化膜１４は、素子分離膜を埋め込む際の平坦化工程に
おいてストッパとして用いる膜である。

【００２３】続いて、素子分離膜を形成すべき領域に開
口部を有するフォトレジスト（図示せず）をマスクとし
て、シリコン窒化膜１４、シリコン酸化膜１２、シリコ
ン基板１０を異方性エッチングし、シリコン基板１０
に、素子分離膜を埋め込むための深さ約４００ｎｍの溝
１６を形成する（図２（ｂ））。溝１６の深さは、形成
するデバイスの特性等に応じて適宜設定することが望ま
しい。

【００２４】この後、全面に、例えばＣＶＤ法により、
膜厚約３５０ｎｍのシリコン酸化膜１８を形成する（図
２（ｃ））。この際、シリコン酸化膜１８の膜厚は、溝
１６内におけるシリコン酸化膜１８の高さが、溝１６が
形成されていない領域におけるシリコン基板１０の表面
の高さよりも低くなるように設定する。なお、シリコン
酸化膜１８の堆積前に、熱酸化法により薄いシリコン酸
化膜を予め形成しておいてもよい。こうすることによ
り、溝１６内のエッチングダメージやストレスを緩和す
ることができる。

【００２５】次いで、シリコン酸化膜１８上に、例えば
ＣＶＤ法により、膜厚約５０ｎｍの高濃度にＰ（燐）を
含んだポリシリコン膜２０を堆積する。この際、ポリシ
リコン膜２０の膜厚は、ポリシリコン膜２０の表面が、
溝１６が形成されていない領域におけるシリコン基板１
０の表面の高さとほぼ等しくなるように設定する。な
お、ポリシリコン膜２０へのドーピングは、上述のよう
に成膜と同時に行ってもよいし、成膜後にイオン注入等
により行ってもよい。また、ポリシリコン膜に代えてア
モルファスシリコン膜を用いてもよい。

【００２６】続いて、例えば熱酸化法によりポリシリコ
ン膜２０の表面を酸化し、シリコン酸化膜１２の膜厚と
ほぼ等しい膜厚を有するシリコン酸化膜２２を形成す
る。この後、シリコン酸化膜２２上に、例えばＣＶＤ法
により、シリコン窒化膜１４とほぼ等しい膜厚のシリコ
ン窒化膜２４を堆積する（図２（ｄ））。次いで、シリ
コン窒化膜２４、シリコン酸化膜２２、ポリシリコン膜
２０とを同一のパターンに加工し、溝１６内のシリコン
酸化膜１８上に、ポリシリコン膜２０よりなる電極２６
を形成する（図３（ａ））。

【００２７】なお、容量素子の容量値は、上部電極（電
極３８）の面積により制御することができるので、電極
２６のパターニングには高精度の加工は要求されない。
したがって、ポリシリコン膜２０のエッチングでは等方
的なエッチング成分やオーバーエッチング量を増加する
ことができるので、溝１６の側壁などの段差部にエッチ
ング残渣を残さずに容易にパターニングすることができ
る。

【００２８】続いて、全面に、例えばＣＶＤ法により、
膜厚約３００ｎｍのシリコン酸化膜２８を形成する（図
３（ｂ））。シリコン酸化膜２８は、溝１６が十分に埋
め込まれる膜厚とする。この後、シリコン窒化膜１４、
２４をストッパとして、例えばＣＭＰ（化学的機械的研
磨：Chemical Mechanical Polishing）法によりシリコ
ン酸化膜２８、１８の表面を研磨し、シリコン酸化膜２
８、１８の表面を平坦化する（図３（ｃ））。こうし
て、溝１６内に埋め込まれ、シリコン酸化膜１８、２８
よりなる素子分離膜３０を形成する。また、素子分離膜
３０内には、電極２６が埋め込まれることとなる。

【００２９】次いで、例えばウェットエッチングによ
り、シリコン窒化膜１４、２４を選択的に除去する（図
４（ａ））。続いて、例えばウェットエッチングによ
り、シリコン酸化膜１２、２２をエッチングし、素子分
離膜３０により画定された活性領域にシリコン基板１０
を露出する。このエッチングは、ゲート酸化膜形成前の
前処理に相当する。

【００３０】なお、シリコン酸化膜１２、２２をエッチ
ングする際には素子分離膜３０もエッチングされるの
で、エッチング膜厚を制御することにより素子分離膜３
０の表面高さをシリコン基板１０の表面高さとほぼ等し
くすることができる。こうすることにより基板表面の平
坦性を向上することができるので、後工程のリソグラフ
ィー工程において焦点深度を浅くし、すなわち高精度の
パターニングを行うことができる。

【００３１】但し、素子分離膜３０を除去しすぎると、
活性領域の周縁部においてＭＯＳトランジスタの閾値電
圧が低下するなどの悪影響を及ぼす虞があるため、後工
程の前処理等を考慮して、少なくとも最終的な素子分離
膜３０の表面の高さがシリコン基板１０の表面高さとほ
ぼ等しいかそれ以上となるように制御することが望まし
い。

【００３２】この後、例えば熱酸化法により、シリコン
基板１０の表面及び電極２６の表面を熱酸化し、活性領
域のシリコン基板１０上にシリコン酸化膜よりなるゲー
ト絶縁膜３２を、電極２６上にシリコン酸化膜よりなる
キャパシタ絶縁膜３４を形成する。なお、ゲート絶縁膜
３２及びキャパシタ絶縁膜３４の形成前に、電極２６に
窒素などのイオン注入を行い、注入ダメージによる増速
酸化を利用して容量部の膜厚を制御してもよい。

【００３３】次いで、全面に、例えばＣＶＤ法により、
高濃度にＰを含んだ多結晶シリコン膜を堆積する。な
お、ポリシリコン膜へのドーピングは、上述のように成
膜と同時に行ってもよいし、成膜後にイオン注入等によ
り行ってもよい。また、ポリシリコン膜に代えてアモル
ファスシリコン膜を堆積してもよい。続いて、通常のリ
ソグラフィー技術及びエッチング技術によりポリシリコ
ン膜をパターニングし、ゲート絶縁膜３２上に形成され
たゲート電極３６と、キャパシタ絶縁膜３４を介して電
極２６上に形成された電極３８とを形成する（図４
（ｂ））。

【００３４】なお、ゲート電極３６及び電極３８を形成
するためのリソグラフィーは、表面をほぼ平坦にした基
板上において行われるので、リソグラフィーの焦点深度
を十分に小さくすることができ、すなわち、解像度を向
上することができる。したがって、ゲート電極３６及び
電極３８の加工精度をも高めることができる。この後、
通常のＭＯＳトランジスタの形成方法と同様にして、ゲ
ート電極３６の両側のシリコン基板１０に、ソース／ド
レイン拡散層４０を形成する（図４（ｃ））。

【００３５】こうして、ゲート電極３６、ゲート絶縁膜
３２、ソース／ドレイン拡散層４０とを有するＭＯＳト
ランジスタと、電極２６、キャパシタ絶縁膜３４、電極
３８とを有し、電極２６が素子分離膜３０に埋め込まれ
た容量素子とを形成する。このように、本実施形態によ
れば、電極２６を素子分離膜３０に埋め込んで形成し、
電極２６の表面の高さと活性領域におけるシリコン基板
１０の高さとをほぼ等しくするので、電極３８の加工精
度を向上することができる。この結果、容量精度をも高
めることができる。

【００３６】また、本実施形態による半導体装置では、
２層ポリシリコン型の容量素子を構成するので、図１３
（ａ）に示す従来の半導体装置のように、ｐｎ接合に起
因する寄生容量が生じることを防止することができる。
また、本実施形態による半導体装置の製造方法によれ
ば、ゲート電極３６、電極３８を形成する際の下地を極
めて小さくできるので、ゲート電極３６、電極３８を形
成する際のパターニング過程においてエッチング残渣が
生じることを防止することができる。

【００３７】また、本実施形態による半導体装置は、図
１３（ｂ）に示す従来の半導体装置と同様の２層ポリシ
リコン型の容量素子であるが、シリコン基板１０上に突
出する部分は上部の電極３８のみであるので、図１３
（ｂ）に示す従来の半導体装置と比較して、容量素子を
形成した後の表面段差を少なくすることができる。これ
により、更に上層に形成する配線層と容量素子やＭＯＳ
トランジスタとを接続するためのコンタクトホールの開
口などを容易にすることができる。

【００３８】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法について図５乃至図７
を用いて説明する。なお、第１実施形態による半導体装
置及びその製造方法と同一の構成要素には同一の符号を
付し、説明を省略或いは簡略にする。図５は本実施形態
による半導体装置の構造を示す概略断面図、図６及び図
７は本実施形態による半導体装置の製造方法を示す工程
断面図である。

【００３９】第１実施形態による半導体装置では、図１
に示すように、素子分離膜３０内に容量素子の電極２６
を埋め込むことにより電極３８等のパターニング精度を
向上したが、電極２６を埋め込んだ領域の素子分離膜３
０の膜厚は、電極２６の厚さ分だけ薄くなる。このよう
に素子分離膜３０の膜厚が薄くなると、電極２６、素子
分離膜３０、シリコン基板１０により構成される寄生容
量は、その容量値が増大することとなり、容量値の精度
や動作速度を高めるうえでは好ましくない。

【００４０】本実施形態では、電極２６を素子分離膜３
０に埋め込むことによる寄生容量の増加を低減しうる半
導体装置の構造及びその製造方法を提供する。本実施形
態による半導体装置は、図５に示すように、素子分離膜
３０が埋め込まれた溝１６が２段階の深さとなってお
り、電極２６が、溝１６の深い領域上に形成されている
ことに特徴がある。このような素子分離膜３０を形成す
ることにより、電極２６、素子分離膜３０、シリコン基
板１０により構成される寄生容量の容量値を低減するこ
とができる。

【００４１】次に、本実施形態による半導体装置の製造
方法について図６及び図７を用いて説明する。まず、例
えば図２（ａ）に示す第１実施形態による半導体装置の
製造方法と同様にして、シリコン基板１０上に、シリコ
ン酸化膜１２、シリコン窒化膜１４を形成する。

【００４２】次いで、素子分離膜を形成すべき領域に開
口部を有するフォトレジスト（図示せず）をマスクとし
て、シリコン窒化膜１４、シリコン酸化膜１２、シリコ
ン基板１０を異方性エッチングし、シリコン基板１０
に、素子分離膜を埋め込むための深さ約４００ｎｍの溝
１６ａを形成する（図６（ａ））。続いて、電極２６を
形成する領域を含む領域に開口部を有するフォトレジス
ト（図示せず）をマスクとしてシリコン基板１０を更に
異方性エッチングし、溝１６ａ内に溝１６ｂを形成す
る。こうして、深さが２段階の溝１６を形成する（図６
（ｂ））。

【００４３】この後、例えば図２（ｃ）及び（ｄ）に示
す第１実施形態による半導体装置の製造方法と同様にし
て、シリコン酸化膜１８、ポリシリコン膜２０、シリコ
ン酸化膜２２、シリコン窒化膜２４を形成する（図６
（ｃ））。次いで、シリコン窒化膜２４、シリコン酸化
膜２２、ポリシリコン膜２０とを同一のパターンに加工
し、溝１６内のシリコン酸化膜１８上に、ポリシリコン
膜２０よりなる電極２６を形成する（図７（ａ））。

【００４４】続いて、全面に、例えばＣＶＤ法により、
膜厚約３００ｎｍのシリコン酸化膜２８を形成する（図
７（ｂ））。この後、例えば図３（ｃ）乃至図４（ｃ）
に示す第１実施形態による半導体装置の製造方法と同様
にして、ＭＯＳトランジスタ及び容量素子を形成する。
このように、本実施形態によれば、素子分離膜３０を埋
め込む前に、電極２６を形成する領域に深い溝１６ｂを
形成しておくので、電極２６を素子分離膜３０に埋め込
む場合にも素子分離膜３０の実効的な膜厚が減少するこ
とはない。これにより、素子分離領域の寄生容量を更に
低減することができる。

【００４５】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法について図８乃至図１
１を用いて説明する。なお、第１及び第２実施形態によ
る半導体装置及びその製造方法と同一の構成要素には同
一の符号を付し、説明を省略或いは簡略にする。

【００４６】図８は本実施形態による半導体装置の構造
を示す概略断面図、図９乃至図１１は本実施形態による
半導体装置の製造方法を示す工程断面図である。第１及
び第２実施形態による半導体装置の製造方法では、電極
２６となるポリシリコン膜２０上に、シリコン酸化膜２
２、シリコン窒化膜２４とを形成し、この積層膜をパタ
ーニングすることによって電極２６を形成している。し
かしながら、ポリシリコン膜２０のシリコン酸化膜２２
及びシリコン窒化膜２４は必ずしも必要なわけではな
い。本実施形態では、シリコン酸化膜２２及びシリコン
窒化膜２４を用いない半導体装置の構造及びその製造方
法について示す。

【００４７】はじめに、本実施形態による半導体装置の
構造について図８を用いて説明する。シリコン基板１０
には、シリコン基板１０中に埋め込まれた素子分離膜３
０が形成されている。素子分離膜３０により画定された
活性領域には、シリコン基板１０上にゲート絶縁膜３２
を介して形成されたゲート電極３６と、シリコン基板１
０中に形成されたソース／ドレイン拡散層４０よりなる
ＭＯＳトランジスタが形成されている。素子分離膜３０
中には、電極２６が埋め込まれている。電極２６上に
は、ＭＯＳトランジスタのゲート絶縁膜３２と同一の工
程により形成したキャパシタ絶縁膜３４が形成されてい
る。キャパシタ絶縁膜３４上には、ゲート電極３６と同
一の導電層により構成された電極３８が形成されてい
る。こうして、電極２６と、キャパシタ絶縁膜３４と、
電極３８とにより容量素子が形成されている。

【００４８】次に、本実施形態による半導体装置の製造
方法について図２乃至図４を用いて説明する。まず、例
えば図２（ａ）に示す第１実施形態による半導体装置の
製造方法と同様にして、シリコン基板１０上に、シリコ
ン酸化膜１２と、シリコン窒化膜１４を形成する（図９
（ａ））。

【００４９】次いで、素子分離膜を形成すべき領域に開
口部を有するフォトレジスト（図示せず）をマスクとし
て、シリコン窒化膜１４、シリコン酸化膜１２、シリコ
ン基板１０を異方性エッチングし、シリコン基板１０
に、素子分離膜を埋め込むための深さ約４００ｎｍの溝
１６を形成する（図９（ｂ））。続いて、全面に、例え
ばＣＶＤ法により、膜厚約３５０ｎｍのシリコン酸化膜
１８を形成する（図９（ｃ））。この際、シリコン酸化
膜１８の膜厚は、溝１６内におけるシリコン酸化膜１８
の高さが、溝１６が形成されていない領域におけるシリ
コン基板１０の表面の高さよりも低くなるように設定す
る。

【００５０】この後、シリコン酸化膜１８上に、例えば
ＣＶＤ法により、高濃度にＰを含んだポリシリコン膜２
０を堆積する。この際、ポリシリコン膜２０の膜厚は、
ポリシリコン膜２０の表面が、シリコン窒化膜１４の高
さより高くなるように設定する。次いで、ポリシリコン
膜２０を加工し、溝１６内のシリコン酸化膜１８上にの
みポリシリコン膜２０を残存させる（図１０（ａ））。

【００５１】続いて、全面に、例えばＣＶＤ法により、
膜厚約３００ｎｍのシリコン酸化膜２８を形成する（図
１０（ｂ））。シリコン酸化膜２８は、溝１６が十分に
埋め込まれる膜厚とする。この後、シリコン窒化膜１４
をストッパとして、例えばＣＭＰ法によりシリコン酸化
膜２８、１８、ポリシリコン膜２０の表面を研磨し、表
面を平坦化する（図１０（ｃ））。こうして、溝１６内
に埋め込まれ、シリコン酸化膜１８、２８よりなる素子
分離膜３０と、素子分離膜３０内に埋め込まれ、ポリシ
リコン膜２０よりなる電極２６を形成する。

【００５２】なお、このようにして電極２６を形成する
と、電極２６を形成する必要がない領域の素子分離膜３
０中にまでポリシリコン膜２０が残存することもある
が、このポリシリコン膜２０はフローティングの状態に
あるので、他の素子の動作に影響を与えることはない。
次いで、例えばウェットエッチングにより、シリコン窒
化膜１４、２４を選択的に除去する（図１１（ａ））。

【００５３】続いて、例えばウェットエッチングによ
り、シリコン酸化膜１２をエッチングし、素子分離膜３
０により画定された活性領域にシリコン基板１０を露出
する。このエッチングは、ゲート酸化膜形成前の前処理
に相当する。なお、シリコン酸化膜１２、２２をエッチ
ングする際には素子分離膜３０もエッチングされるの
で、エッチング膜厚を制御することにより素子分離膜３
０の表面高さとシリコン基板１０の表面高さとの差を緩
和することができる。こうすることにより基板表面の平
坦性を向上することができるので、後工程のリソグラフ
ィー工程において焦点深度を浅くし、すなわち高精度の
パターニングを行うことができる。

【００５４】この後、例えば熱酸化法により、シリコン
基板１０の表面及び電極２６の表面を熱酸化し、活性領
域のシリコン基板１０上にシリコン酸化膜よりなるゲー
ト絶縁膜３２を、電極２６上にシリコン酸化膜よりなる
キャパシタ絶縁膜３４を形成する（図１１（ｂ））。次
いで、例えば図４（ａ）及び（ｂ）に示す第１実施形態
による半導体装置の製造方法と同様にして、ゲート電極
３６、電極３８、ソース／ドレイン拡散層４０等を形成
する（図１１（ｃ））。

【００５５】このように、本実施形態によれば、電極２
６を素子分離膜３０に埋め込んで形成し、電極２６の表
面の高さと活性領域におけるシリコン基板１０の高さと
の段差を緩和するので、電極３８の加工精度を向上する
ことができる。この結果、容量精度をも高めることがで
きる。なお、上記実施形態では、図１０（ａ）に示す工
程においてポリシリコン膜２０をパターニングしたが、
必ずしもパターニングする必要はない。

【００５６】例えば、図９（ｃ）においてシリコン酸化
膜１８を形成した後、ポリシリコン膜２０を形成し（図
１２（ａ））、シリコン窒化膜１４をストッパとしてシ
リコン酸化膜１８、ポリシリコン膜２０の表面を研磨す
ることにより、溝１６内に埋め込まれ、シリコン酸化膜
１８よりなる素子分離膜３０と、素子分離膜３０内に埋
め込まれ、ポリシリコン膜２０よりなる電極２６を形成
することもできる。すなわち、シリコン酸化膜１８、ポ
リシリコン膜２０の膜厚、溝１６の深さを適宜調整する
ことにより、電極２６を溝１６に自己整合的に形成する
ことができる。

【００５７】また、第２実施形態のように溝１６の深さ
を変化する場合には、シリコン酸化膜１８の膜厚、溝１
６ａ、１６ｂの深さを適宜調整することにより、溝１６
ｂが形成された領域にのみ自己整合的に電極２６を形成
することもできる。また、上記第１乃至第３実施形態で
は、溝１６内にシリコン酸化膜を埋め込んで素子分離膜
３０を形成する際にシリコン窒化膜１４、２４をストッ
パに用いてＣＭＰ法により研磨したが、シリコン窒化膜
１４、２４を必ずしも設ける必要はない。すなわち、シ
リコン窒化膜１４、２４は、研磨の際に下地のシリコン
基板１０に与えるダメージを低減すべく設けられている
ものであり、研磨によるダメージ等を十分に低減できる
ような場合にはシリコン窒化膜１４、２４を設ける必要
はない。このようにすれば、基板表面の平坦性を更に向
上することができる。

【００５８】

【発明の効果】以上の通り、本発明によれば、半導体基
板の第１の領域に埋め込まれた素子分離膜と、素子分離
膜に埋め込まれ、表面の高さが、素子分離膜が形成され
ていない半導体基板の第２の領域の高さとほぼ等しい第
１の電極と、第１の電極上に形成されたキャパシタ絶縁
膜と、キャパシタ絶縁膜上に形成された第２の電極とに
より半導体装置を構成するので、ｐｎ接合に起因する寄
生容量が生じることを防止することができる。また、第
１の電極は素子分離膜に埋め込まれ、第２の電極の下層
部がほぼ平坦となるので、第２の電極を形成する際にエ
ッチング残渣の発生を抑えることができる。これによ
り、第２の電極を高精度でパターニングすることができ
る。また、容量素子を素子分離膜上に形成するので、寄
生容量を低減することができる。

【００５９】また、半導体基板の第１の領域に溝を形成
する溝形成工程と、溝が形成された半導体基板上に、溝
の深さに相当する膜厚よりも薄い膜厚を有する第１の絶
縁膜を形成する第１の絶縁膜形成工程と、溝内の第１の
絶縁膜上に、表面の高さが、溝が形成されていない半導
体基板の第２の領域における半導体基板の高さとほぼ等
しい第１の電極を形成する第１の電極形成工程と、第１
の電極上及び第１の絶縁膜上に、第２の絶縁膜を形成す
る第２の絶縁膜形成工程と、溝内にのみ第１の絶縁膜及
び第２の絶縁膜が残存するように第１の絶縁膜及び第２
の絶縁膜を平坦に除去し、溝内に埋め込まれ、第１の絶
縁膜及び第２の絶縁膜よりなる素子分離膜を形成する素
子分離膜形成工程と、第１の電極上に、キャパシタ絶縁
膜を形成するキャパシタ絶縁膜形成工程と、キャパシタ
絶縁膜上に、第２の電極を形成する第２の電極形成工程
とにより半導体装置を製造するので、第１の電極の表面
高さと第２の領域における半導体基板の表面の高さをほ
ぼ等しくすることができる。これにより、第２の電極を
形成する際のパターニング過程においてエッチング残渣
の発生を抑えることができる。また、リソグラフィーの
焦点深度を浅くしてパターニングすることができるの
で、第２の電極を高精度にパターニングすることができ
る。したがって、容量素子の容量値をも正確に制御する
ことができる。また、容量素子を素子分離膜上に形成す
るので、寄生容量を低減することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。

【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。

【図５】本発明の第２実施形態による半導体装置の構造
を示す概略断面図である。

【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図７】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図８】本発明の第３実施形態による半導体装置の構造
を示す概略断面図である。

【図９】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図１０】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。

【図１１】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。

【図１２】第３実施形態の変形例による半導体装置及び
その製造方法を示す工程断面図である。

【図１３】従来の半導体装置の構造を示す概略断面図で
ある。

【符号の説明】

１０…シリコン基板 １２…シリコン酸化膜 １４…シリコン窒化膜 １６…溝 １８…シリコン酸化膜 ２０…ポリシリコン膜 ２２…シリコン酸化膜 ２４…シリコン窒化膜 ２６…電極 ２８…シリコン酸化膜 ３０…素子分離膜 ３２…ゲート絶縁膜 ３４…キャパシタ絶縁膜 ３６…ゲート電極 ３８…電極 ４０…ソース／ドレイン拡散層 １００…半導体基板 １０２…不純物拡散層 １０４…キャパシタ絶縁膜 １０６…電極 １０８…ゲート絶縁膜 １１０…ゲート電極 １１２…ソース／ドレイン拡散層 １１４…電極 １１６…キャパシタ絶縁膜 １１８…電極 １２０…素子分離膜 １２２…エッチング残渣

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板の第１の領域に埋め込まれた
   素子分離膜と、 前記素子分離膜に埋め込まれ、表面の高さが、前記素子
   分離膜が形成されていない前記半導体基板の第２の領域
   の高さとほぼ等しい第１の電極と、 前記第１の電極上に形成されたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜上に形成された第２の電極とを有
   することを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記素子分離膜は、前記第１の電極が形成された領域の
   深さが他の領域よりも深い前記溝に埋め込まれているこ
   とを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 前記半導体基板の前記第２の領域に形成され、前記半導
   体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁
   膜上に形成されたゲート電極とを有するトランジスタを
   更に有し、 前記ゲート絶縁膜は、前記キャパシタ絶縁膜と同時に形
   成された膜であり、前記ゲート電極は、前記第２の電極
   と同一の導電層により形成されていることを特徴とする
   半導体装置。
4. 【請求項４】 半導体基板の第１の領域に溝を形成する
   溝形成工程と、 前記溝が形成された前記半導体基板上に、前記溝の深さ
   に相当する膜厚よりも薄い膜厚を有する第１の絶縁膜を
   形成する第１の絶縁膜形成工程と、 前記溝内の前記第１の絶縁膜上に、表面の高さが、前記
   溝が形成されていない前記半導体基板の第２の領域にお
   ける前記半導体基板の高さとほぼ等しい第１の電極を形
   成する第１の電極形成工程と、 前記第１の電極上及び前記第１の絶縁膜上に、第２の絶
   縁膜を形成する第２の絶縁膜形成工程と、 前記溝内にのみ前記第１の絶縁膜及び前記第２の絶縁膜
   が残存するように前記第１の絶縁膜及び前記第２の絶縁
   膜を平坦に除去し、前記溝内に埋め込まれ、前記第１の
   絶縁膜及び前記第２の絶縁膜よりなる素子分離膜を形成
   する素子分離膜形成工程と、 前記第１の電極上に、キャパシタ絶縁膜を形成するキャ
   パシタ絶縁膜形成工程と、 前記キャパシタ絶縁膜上に、第２の電極を形成する第２
   の電極形成工程とを有することを特徴とする半導体装置
   の製造方法。
5. 【請求項５】 半導体基板の第１の領域に溝を形成する
   溝形成工程と、 前記溝が形成された前記半導体基板上に、前記溝の深さ
   に相当する膜厚よりも薄い膜厚を有する第１の絶縁膜を
   形成する第１の絶縁膜形成工程と、 前記溝内の前記第１の絶縁膜上に、表面の高さが、前記
   溝が形成されていない前記半導体基板の第２の領域にお
   ける前記半導体基板の高さよりも高い導電膜を形成する
   導電膜形成工程と、 前記導電膜上及び前記第１の絶縁膜上に、第２の絶縁膜
   を形成する第２の絶縁膜形成工程と、 前記溝内にのみ前記第１の絶縁膜及び前記第２の絶縁膜
   が残存するように前記第１の絶縁膜、前記第２の絶縁膜
   及び前記導電膜を平坦に除去し、前記溝内に埋め込ま
   れ、前記第１の絶縁膜及び前記第２の絶縁膜よりなる素
   子分離膜と、前記素子分離膜に埋め込まれ、表面の高さ
   が前記第２の領域における前記半導体基板の高さとほぼ
   等しい第１の電極とを形成する第１の電極形成工程と、 前記第１の電極上に、キャパシタ絶縁膜を形成するキャ
   パシタ絶縁膜形成工程と、 前記キャパシタ絶縁膜上に、第２の電極を形成する第２
   の電極形成工程とを有することを特徴とする半導体装置
   の製造方法。
6. 【請求項６】 半導体基板の第１の領域に溝を形成する
   溝形成工程と、 前記溝が形成された前記半導体基板上に、前記溝の深さ
   に相当する膜厚よりも薄い膜厚を有する第１の絶縁膜を
   形成する第１の絶縁膜形成工程と、 前記溝内の前記第１の絶縁膜上に、表面の高さが、前記
   溝が形成されていない前記半導体基板の第２の領域にお
   ける前記半導体基板の高さよりも高い導電膜を形成する
   導電膜形成工程と、 前記第１の絶縁膜及び前記導電膜を平坦に除去し、前記
   溝内に埋め込まれ、前記第１の絶縁膜よりなる素子分離
   膜と、前記素子分離膜に埋め込まれ、表面の高さが前記
   第２の領域における前記半導体基板の高さとほぼ等しい
   第１の電極とを形成する第１の電極形成工程と、 前記第１の電極上に、キャパシタ絶縁膜を形成するキャ
   パシタ絶縁膜形成工程と、 前記キャパシタ絶縁膜上に、第２の電極を形成する第２
   の電極形成工程とを有することを特徴とする半導体装置
   の製造方法。
7. 【請求項７】 請求項４乃至６のいずれか１項に記載の
   半導体装置の製造方法において、 前記溝形成工程の前に、前記半導体基板上に第１のスト
   ッパ膜を形成するストッパ膜形成工程を更に有し、 前記溝形成工程では、前記ストッパ膜を前記溝と同じパ
   ターンに加工し、 前記素子分離膜を形成する工程では、前記ストッパ膜を
   ストッパとして前記第１の絶縁膜、前記第２の絶縁膜及
   び前記導電膜を除去することを特徴とする半導体装置の
   製造方法。
8. 【請求項８】 請求項７記載の半導体装置の製造方法に
   おいて、 前記第１の電極形成工程では、上面が、前記第１のスト
   ッパ膜とほぼ同一のエッチング特性を有する第２のスト
   ッパ膜で覆われた前記第１の電極を形成することを特徴
   とする半導体装置の製造方法。
9. 【請求項９】 請求項４乃至８のいずれか１項に記載の
   半導体装置の製造方法において、 前記溝形成工程では、前記第１の電極が形成される領域
   の深さが他の領域よりも深い前記溝を形成することを特
   徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項４乃至９のいずれか１項に記載
    の半導体装置の製造方法において、 前記キャパシタ絶縁膜形成工程では、前記キャパシタ絶
    縁膜の形成と同時に、 前記第２の領域の前記半導体基板上にゲート絶縁膜を形
    成し、 前記第２の電極形成工程では、前記第２の電極の形成と
    同時に、前記第２の領域の前記ゲート絶縁膜上にゲート
    電極を同時に形成することを特徴とする半導体装置の製
    造方法。