JP2001093970A

JP2001093970A - 半導体装置の製造方法

Info

Publication number: JP2001093970A
Application number: JP26648699A
Authority: JP
Inventors: Kenji Kawai; 健治川井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-09-21
Filing date: 1999-09-21
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】トレンチ型の素子分離絶縁膜を極微細幅に形
成して、半導体装置の信頼性向上を図る。【解決手段】トレンチマスクとなるシリコン窒化膜３
７／下敷きシリコン酸化膜３６のパターニング時のエッ
チングの際、通常の異方性エッチング時よりもＲＦパワ
ーを高くする、あるいはエッチングガスの流量比（ＣＦ
₄／ＣＨＦ₃）を低くすることで、パターンをテーパ形状
に形成して抜きパターンを狭くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、半導体基板に微細な素子分離領域
を形成する方法に関するものである。

【０００２】

【従来の技術】半導体装置における素子間の分離にはＬ
ＯＣＯＳ方式が一般的に用いられているが、半導体基板
にトレンチを形成した後、このトレンチを絶縁膜で埋め
込んで素子分離絶縁膜を形成する方式は、近年の微細化
に伴い、狭い面積で優れた分離特性を有する方式として
注目されている。従来の半導体装置、例えばＤＲＡＭの
製造方法を、図１１〜図１５に基づいて以下に示す。図
１１は、トレンチ形成工程を示す断面図、図１２はトレ
ンチ内の絶縁膜形成工程を示す断面図、図１３はトラン
ジスタおよびコンタクトホール形成工程を示す断面図、
図１４はストレージノード形成工程を示す断面図、図１
５はストレージノード形成工程を示す断面図および平面
図である。

【０００３】まず、シリコン単結晶等から成る半導体基
板１（以下、基板１と称す）上の全面に下敷きシリコン
酸化膜２およびシリコン窒化膜３を順次形成した後、そ
の上の全面にホトレジスト膜４を形成し、基板１におけ
る素子活性領域５を囲む素子分離領域６となる領域に対
応して抜きパターン４ａが配置されるよう、上記ホトレ
ジスト膜４をホトリソグラフィ技術によりパターニング
する（図１１（ａ））。次に、レジストパターン４をマ
スクとして下地のシリコン窒化膜３および下敷きシリコ
ン酸化膜２を、例えばＣＦ₄／ＣＨＦ₃／Ｏ₂／Ａｒガス
を用い、ガス流量；ＣＦ₄／ＣＨＦ₃／Ｏ₂／Ａｒ＝１０
／７０／８００／８（ｓｃｃｍ）、圧力；７００ｍＴ、
ＲＦパワー；２００Ｗでドライエッチング処理により除
去して基板１表面を露出する（図１１（ｂ））。次に、
ホトレジスト膜４をＯ₂ガスによるプラズマエッチング
により除去した後（図１１（ｃ））、残存したシリコン
窒化膜３／下敷きシリコン酸化膜２をマスクとして、下
地の基板１に、Ｃｌ₂／Ｏ₂ガス、またはＣｌ₂／ＨＢｒ
ガス、またはＣｌ₂／ＨＢｒ／Ｏ₂ガスによるドライエッ
チング処理によりトレンチ７を形成する（図１１
（ｄ））。

【０００４】次に、トレンチ７内にシリコン酸化膜８を
埋め込み、表面をＣＭＰ法により研磨した後（図１２
（ａ））、リン酸にてシリコン窒化膜３を、フッ酸にて
下敷きシリコン酸化膜２を順次ウエットエッチングによ
り除去する。これにより、素子分離領域６にトレンチ型
の素子分離絶縁膜８ａが形成される（図１２（ｂ））。
次に、基板１上の、素子分離絶縁膜８ａに囲まれた素子
活性領域５内の所定領域にゲート電極９を形成し、続い
てイオン注入により拡散層１０を形成してメモリトラン
ジスタを形成する（図１３（ａ））。次に、全面にシリ
コン酸化膜を形成し、図示しないビット線形成を行った
後、さらに全面にシリコン酸化膜から成る層間絶縁膜１
１を形成する。続いて層間絶縁膜１１の所定の領域をレ
ジストマスクを用いて開口してコンタクトホール１２を
形成し、素子活性領域５内の周辺部に形成された拡散層
１０表面を露出する（図１３（ｂ））。

【０００５】次に、コンタクトホール１２内にポリシリ
コンを埋め込んでプラグ電極１３を形成し、全面にＢＰ
ＳＧ膜等から成る層間絶縁膜１４を形成した後、層間絶
縁膜１４の所定の領域に開口部１５を設け、この後、全
面にアモルファスシリコン膜１６をプラグ電極１３に接
続するように形成する（図１４（ａ））。次に、開口部
１５内に有機膜１７を埋め込んだ後、層間絶縁膜１４表
面に露出したアモルファスシリコン膜１６を例えばＣｌ
₂を含むガスプラズマエッチングにより除去し（図１４
（ｂ））、この後、有機膜１７をＯ₂プラズマエッチン
グにて、層間絶縁膜１４をＨＦベーパにて除去し、円筒
形状のアモルファスシリコン膜１６を残存させる（図１
４（ｃ））。次に、アモルファスシリコン膜１６表面に
Ｓｉ₂Ｈ₆により核付けし、真空アニール処理を施して結
晶成長させて、アモルファスシリコン膜１６の粗面化処
理を行い、ストレージノード１６ａを形成する（図１
５）。この後、キャパシタ絶縁膜、上部電極を形成し、
所定の処理を施してＤＲＡＭを完成する。

【０００６】

【発明が解決しようとする課題】従来の半導体装置は以
上のように製造されており、比較的面積が小さいトレン
チ型の素子分離絶縁膜８ａにより素子分離を行ってい
た。しかしながら、微細化に伴い、素子分離絶縁膜８ａ
およびそれに囲まれる素子活性領域５の面積がますます
縮小され、素子分離絶縁膜８ａの面積により、素子活性
領域５の面積が制限されるようになると、例えば、トレ
ンチ７形成の際のリソグラフィ工程の状態等により、素
子活性領域５は周辺部が削られて面積が小さくなること
があった。このような素子活性領域５では、領域５内の
周辺部に形成される拡散層１０の表面積も小さくなり、
ストレージノード１６ａ接続のためのコンタクトホール
１２を、層間絶縁膜１１を開口して拡散層１０上に形成
する際に、素子活性領域５を踏み外して素子分離間絶縁
膜８ａまでエッチングにより削ってしまうことがあった
（図１３参照）。これにより、分離特性の劣化、拡散層
１０の接合面がコンタクトホール１２内で露出すること
による接合リークの発生、拡散層１０とコンタクトホー
ル１２内プラグ電極１３との接触面積低減によるコンタ
クト抵抗の増大等の問題が生じる。また、ゲート電極９
のゲート幅Ｗ_TGも狭くなるため、トランジスタに流れる
ソース・ドレイン電流が低下するという問題点もあった
（図１５参照）。

【０００７】この発明は、上記のような問題点を解消す
るために成されたものであって、微細幅のトレンチ型素
子分離絶縁膜の幅を制御性良くさらに低減して、素子活
性領域の面積を確保し、電気的特性の良好な信頼性の高
い半導体装置を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置の製造方法は、半導体基板上の全面に
絶縁膜を形成し、該絶縁膜上に反射防止膜を形成する第
１の工程と、該反射防止膜上の全面にレジスト膜を形成
し、上記半導体基板における素子活性領域を囲む素子分
離領域に対応して抜きパターンが配置されるよう上記レ
ジスト膜をホトリソグラフィ技術によりパターニングす
る第２の工程と、該レジストパターンをマスクとして上
記絶縁膜を異方性エッチングによりパターニングし、上
記素子分離領域の上記半導体基板表面を露出する第３の
工程と、上記絶縁膜パターンをマスクとして上記素子分
離領域の上記半導体基板に、異方性エッチングにより所
定の深さでトレンチを形成する第４の工程と、その後、
上記トレンチに第２の絶縁膜を埋め込んでトレンチ型の
素子分離絶縁膜を形成する第５の工程とを有するもので
ある。

【０００９】またこの発明に係る請求項２記載の半導体
装置の製造方法は、半導体基板上の全面に絶縁膜を形成
する第１の工程と、該絶縁膜上の全面にレジスト膜を形
成し、上記半導体基板における素子活性領域を囲む素子
分離領域に対応して抜きパターンが配置されるよう上記
レジスト膜をホトリソグラフィ技術によりパターニング
する第２の工程と、該レジストパターンをマスクとして
上記絶縁膜を異方性エッチングにより、パターン側壁が
テーパ形状となるようパターニングし、上記素子分離領
域の上記半導体基板表面を露出する第３の工程と、上記
絶縁膜パターンをマスクとして上記素子分離領域の上記
半導体基板に、異方性エッチングにより所定の深さでト
レンチを形成する第４の工程と、その後、上記トレンチ
に第２の絶縁膜を埋め込んでトレンチ型の素子分離絶縁
膜を形成する第５の工程とを有するものである。

【００１０】またこの発明に係る請求項３記載の半導体
装置の製造方法は、請求項１記載の第１の工程および第
２の工程を行い、続いて請求項２記載の第３の工程、第
４の工程および第５の工程を行うものである。

【００１１】またこの発明に係る請求項４記載の半導体
装置の製造方法は、請求項２または３において、第１の
工程で形成される絶縁膜がシリコン窒化膜であり、第３
の工程での上記絶縁膜の異方性エッチングによるパター
ニングを、パターン側壁が下地に対してなすテーパ角が
約８０度〜約８８度になるように行うものである。

【００１２】またこの発明に係る請求項５記載の半導体
装置の製造方法は、請求項４において、第３の工程でエ
ッチングガスにテトラフロロメタン（ＣＦ₄）およびト
リフロロメタン（ＣＨＦ₃）を用い、ＲＦパワー；約３
００Ｗ〜約７００Ｗにて絶縁膜の異方性エッチングを行
うものである。

【００１３】またこの発明に係る請求項６記載の半導体
装置の製造方法は、請求項４において、第３の工程でエ
ッチングガスにテトラフロロメタン（ＣＦ₄）およびト
リフロロメタン（ＣＨＦ₃）を用い、ガス流量比（ＣＦ₄
／ＣＨＦ₃）；２〜５程度にて絶縁膜の異方性エッチン
グを行うものである。

【００１４】またこの発明に係る請求項７記載の半導体
装置の製造方法は、請求項１〜６のいずれかにおいて、
第２の工程でのレジスト膜のパターニング時に素子分離
領域に対応して形成される抜きパターンの幅が、ホトリ
ソグラフィ技術の限界幅である。

【００１５】またこの発明に係る請求項８記載の半導体
装置の製造方法は、請求項１〜７のいずれかにおいて、
トレンチ型の素子分離絶縁膜を形成した後、該素子分離
絶縁膜に囲まれる素子活性領域内周辺部の半導体基板に
拡散層を形成し、その後、層間絶縁膜を形成し、該層間
絶縁膜に上記拡散層と上層導電層との接続のためのコン
タクトホールを開口するものである。

【００１６】またこの発明に係る請求項９記載の半導体
装置の製造方法は、請求項８において、素子活性領域が
メモリセルにおけるメモリトランジスタの活性領域であ
り、上層導電層がキャパシタのストレージノードであ
る。

【００１７】

【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図について説明する。図１〜図５は、こ
の発明の実施の形態１による半導体装置の製造方法を、
ＤＲＡＭの製造方法について示したもので、特に、図１
は、トレンチ形成工程を示す断面図、図２はトレンチ内
の絶縁膜形成工程を示す断面図、図３はトランジスタお
よびコンタクトホール形成工程を示す断面図、図４はス
トレージノード形成工程を示す断面図、図５はストレー
ジノード形成工程を示す断面図および平面図である。

【００１８】まず、シリコン単結晶等から成る半導体基
板１８（以下、基板１８と称す）上の全面に下敷きシリ
コン酸化膜１９を約３０ｎｍの膜厚で形成し、その上の
全面に絶縁膜としてのシリコン窒化膜２０を約１５０ｎ
ｍの膜厚で形成した後、シリコン窒化膜２０上の全面
に、例えば、クラリアント・ジャパン社製のAzKrF₂やBr
ewer Science社製のDUV42等の有機膜から成る反射防止
膜２１を約８０ｎｍの膜厚で形成する。さらに、反射防
止膜２１上の全面にホトレジスト膜２２を約５００ｎｍ
の膜厚で形成し、基板１８における素子活性領域２３を
囲む素子分離領域２４となる領域に対応して抜きパター
ン２２ａが配置されるよう、上記ホトレジスト膜２２を
ホトリソグラフィ技術によりパターニングする（図１
（ａ））。

【００１９】次に、レジストパターン２２をマスクとし
て下地の反射防止膜２１を、例えばＣＦ₄／Ｏ₂／Ａｒガ
スを用い、その下のシリコン窒化膜２０および下敷きシ
リコン酸化膜１９を、例えばＣＦ₄／ＣＨＦ₃／Ｏ₂／Ａ
ｒガスを用いたドライエッチング処理により順次除去し
て基板１８表面を露出した後、ホトレジスト膜２２およ
び反射防止膜２１をＯ₂ガスによるプラズマエッチング
により除去する（図１（ｂ））。次に、残存したシリコ
ン窒化膜２０／下敷きシリコン酸化膜１９をマスクとし
て、下地の基板１８に、Ｃｌ₂／Ｏ₂ガス、またはＣｌ₂
／ＨＢｒガス、またはＣｌ₂／ＨＢｒ／Ｏ₂ガスによるド
ライエッチング処理により約３００ｎｍの深さでトレン
チ２５を形成する（図１（ｃ））。

【００２０】次に、トレンチ２５内を埋め込んでシリコ
ン酸化膜２６を約５００ｎｍの膜厚で形成し、表面をＣ
ＭＰ法により研磨した後（図２（ａ））、リン酸にてシ
リコン窒化膜２０を、フッ酸にて下敷きシリコン酸化膜
１９を順次ウエットエッチングにより除去する。これに
より、素子分離領域２４にトレンチ型の素子分離絶縁膜
２６ａが形成される（図２（ｂ））。次に、基板１８上
の、素子分離絶縁膜２６ａに囲まれた素子活性領域２３
内の所定領域にゲート電極２７を形成し、続いてイオン
注入により拡散層２８を形成してメモリトランジスタを
形成する（図３（ａ））。次に、全面にシリコン酸化膜
を形成し、図示しないビット線形成を行った後、さらに
全面にシリコン酸化膜から成る層間絶縁膜２９を約１．
０μｍの膜厚で形成する。続いて層間絶縁膜２９の所定
の領域をレジストマスクを用いて開口してコンタクトホ
ール３０を約０．１５μｍの径で形成し、素子活性領域
２３内の周辺部に形成された拡散層２８表面を露出する
（図３（ｂ））。

【００２１】次に、コンタクトホール３０内にポリシリ
コンを埋め込んでプラグ電極３１を形成し、全面にＢＰ
ＳＧ膜等から成る層間絶縁膜３２を形成した後、層間絶
縁膜３２の所定の領域に開口部３３を設け、この後、全
面にアモルファスシリコン膜３４をプラグ電極３１に接
続するように形成する（図４（ａ））。次に、開口部３
３内に有機膜３５を埋め込んだ後、層間絶縁膜３２表面
に露出したアモルファスシリコン膜３４を例えばＣｌ₂
を含むガスプラズマエッチングにより除去し（図４
（ｂ））、この後、有機膜３５をＯ₂プラズマエッチン
グにて、層間絶縁膜３２をＨＦベーパにて除去し、円筒
形状のアモルファスシリコン膜３４を残存させる（図４
（ｃ））。次に、アモルファスシリコン膜３４表面にＳ
ｉ₂Ｈ₆により核付けし、真空アニール処理を施して結晶
成長させて、アモルファスシリコン膜３４の粗面化処理
を行い、ストレージノード３４ａを形成する（図５）。
この後、キャパシタ絶縁膜、上部電極を形成し、所定の
処理を施してＤＲＡＭを完成する。

【００２２】この実施の形態では、図１で示したよう
に、シリコン窒化膜２０上に反射防止膜２１を形成し、
この反射防止膜２１上にレジストパターン２２を形成す
る。即ち、レジストパターン２２形成時のリソグラフィ
工程において、露光光の反射が防止されて、素子分離領
域２４に微細幅のレジスト抜きパターン２２ａが拡がる
ことなく寸法制御性良く形成できる。この形成されたレ
ジストパターン２２をマスクとしてシリコン窒化膜２０
／下敷きシリコン酸化膜１９をパターニングし、さらに
シリコン窒化膜２０／下敷きシリコン酸化膜１９のパタ
ーンをマスクとしてトレンチ２５を形成する。ここで、
シリコン窒化膜２０はトレンチ２５形成のためのマスク
（以下、トレンチマスクと称す）に用いる膜であるが、
基板１８上に直接形成すると応力の問題が発生するため
に、薄い下敷きシリコン酸化膜１９を介して形成するも
のである。上記のように、反射防止膜２１をホトレジス
ト膜２２の下層に形成することにより、微細幅のレジス
ト抜きパターン２２ａが形成でき、これによりトレンチ
マスクとなるシリコン窒化膜２０／下敷きシリコン酸化
膜１９の微細な抜きパターンが形成でき、さらに微細幅
のトレンチ２５が寸法制御性良く形成できる。

【００２３】反射防止膜２１を用いない従来のもので
は、レジスト抜きパターン４ａの幅はＷ１＝約０．１６
μｍであった（図１１参照）が、この実施の形態では、
レジスト抜きパターン２２ａの幅はＷ２＝約０．１４μ
ｍで形成できた。即ち、トレンチ型の素子分離絶縁膜２
６ａの幅も、従来の約０．１６μｍ（Ｗ１）から約０．
１４μｍ（Ｗ２）に縮小され、しかも露光時の反射を防
止しているため、寸法精度良く微細に形成できる。ここ
で、レジスト抜きパターン２２ａの幅が、ホトリソグラ
フィ技術の限界幅（設計寸法）であるとすると、その限
界幅に高精度で形成できるものである。このように素子
分離領域２４の面積が縮小できるため、その分、素子活
性領域２３は大きくできる。素子活性領域２３と素子分
離領域２４とを合わせたピッチ寸法が、例えば約１．０
４μｍ程度であるが、素子活性領域２３の幅を約０．０
２μｍ拡げて約０．９０μｍに形成できた。

【００２４】このため、ストレージノード３４ａ接続の
ためのコンタクトホール３０が、形成時に素子活性領域
２３を踏み外して素子分離間絶縁膜２６ａまでエッチン
グすることが防止でき、コンタクトホール３０内のプラ
グ電極３１は拡散層２８と十分な接触面積で接続され
る。これにより、拡散層２８の接合面がコンタクトホー
ル３０内で露出することもなく、接合リークの発生防
止、分離特性の向上、コンタクト抵抗の低減が図れる。
さらに、素子活性領域２３は、トランジスタのゲート幅
方向にも拡がるため、ゲート幅Ｗ_TGが確保できてトラン
ジスタに流れるソース・ドレイン電流が低下することも
ない（図５参照）。

【００２５】なお、反射防止膜２１は、有機膜以外に無
機膜としてプラズマシリコン酸窒化膜（ｐ−ＳｉＯＮ）
を約５０ｎｍの膜厚で形成して用いても良く、この場
合、レジストパターン２２をマスクとした反射防止膜２
１のエッチングは、シリコン窒化膜２０と同じエッチン
グガスで行い、ホトレジスト膜２２除去後の反射防止膜
２１の除去は、トレンチ２５形成のためのエッチングと
同時に行う（図１参照）。また、トレンチマスクとなる
シリコン窒化膜２０／下敷きシリコン酸化膜１９は、５
０ｎｍ程度の薄いポリシリコン膜を間に形成した、シリ
コン窒化膜２０／ポリシリコン膜／下敷きシリコン酸化
膜１９を用いても良い。

【００２６】実施の形態２．次に、この発明の実施の形
態２を図について説明する。図６〜図８は、この発明の
実施の形態２による半導体装置の製造方法を、ＤＲＡＭ
の製造方法について示したもので、特に、図６は、トレ
ンチ形成工程を示す断面図、図７はトレンチ内の絶縁膜
形成工程を示す断面図、図８は素子分離後の製造方法を
示す断面図および平面図である。まず、基板１８上の全
面に下敷きシリコン酸化膜３６を約３０ｎｍの膜厚で形
成し、その上の全面に絶縁膜としてのシリコン窒化膜３
７を約１５０ｎｍの膜厚で形成した後、全面にホトレジ
スト膜３８を約５００ｎｍの膜厚で形成し、基板１８に
おける素子活性領域３９を囲む素子分離領域４０となる
領域に対応して抜きパターン３８ａが配置されるよう、
上記ホトレジスト膜３８をホトリソグラフィ技術により
パターニングする（図６（ａ））。

【００２７】次に、レジストパターン３８をマスクとし
て下地のシリコン窒化膜３７および下敷きシリコン酸化
膜３６を、例えばＣＦ₄／ＣＨＦ₃／Ｏ₂／Ａｒガスを用
いて、ガス流量；ＣＦ₄／ＣＨＦ₃／Ｏ₂／Ａｒ＝１０／
７０／８００／８（ｓｃｃｍ）、圧力；７００ｍＴ、Ｒ
Ｆパワー；５００Ｗでドライエッチング処理により除去
して基板１８表面を露出することにより、パターン側壁
と下地とのなすテーパ角α＝約８４度であるテーパ形状
のシリコン窒化膜３７／下敷きシリコン酸化膜３６のパ
ターンを形成する。これは通常の異方性エッチングより
もＲＦパワーを高くすることにより、ホトレジスト膜３
８からカーボンをたたき出して、エッチングしながら堆
積させる作用により、シリコン窒化膜３７／下敷きシリ
コン酸化膜３６の抜きパターンを狭くするものである
（図６（ｂ））。

【００２８】次に、ホトレジスト膜３８をＯ₂ガスによ
るプラズマエッチングにより除去した後（図６
（ｃ））、シリコン窒化膜３７／下敷きシリコン酸化膜
３６のパターンをマスクとして、下地の基板１８を、Ｃ
ｌ₂／Ｏ₂ガス、またはＣｌ₂／ＨＢｒガス、またはＣｌ₂
／ＨＢｒ／Ｏ₂ガスによるドライエッチング処理により
約３００ｎｍの深さでトレンチ４１を形成する（図６
（ｄ））。

【００２９】次に、上記実施の形態１と同様に、トレン
チ４１内にシリコン酸化膜４２を埋め込み、ＣＭＰ法に
より研磨した後、シリコン窒化膜３７、下敷きシリコン
酸化膜３６を順次除去し、素子分離領域４０にトレンチ
型の素子分離絶縁膜４２ａを形成する（図７）。さら
に、上記実施の形態１と同様に、素子分離絶縁膜４２ａ
に囲まれた素子活性領域３９内にゲート電極２７、拡散
層２８を形成してメモリトランジスタを形成し、層間絶
縁膜２９、コンタクトホール３０、プラグ電極３１を順
次形成した後、ストレージノード３４ａを形成し（図
８）、この後、キャパシタ絶縁膜、上部電極を形成し、
所定の処理を施してＤＲＡＭを完成する。

【００３０】この実施の形態では、図６で示したよう
に、トレンチマスクとなるシリコン窒化膜３７／下敷き
シリコン酸化膜３６のパターンをテーパ形状に形成した
ため、抜きパターン底部の幅が狭くなり、続いて形成さ
れるトレンチ４１の開口幅も狭くなる。即ち、トレンチ
型の素子分離絶縁膜４２ａの幅をホトリソグラフィ技術
で規定される幅を超えて微細化できる。ここで、レジス
ト抜きパターン３８ａの幅が、ホトリソグラフィ技術の
限界幅（設計寸法）であるとすると、その限界幅を越え
た極微細幅のトレンチ型の素子分離絶縁膜４２ａを形成
できるものである。レジスト抜きパターン３８ａの幅は
従来と同様にＷ１＝約０．１６μｍであったが（図６、
図１１参照）、シリコン窒化膜３７／下敷きシリコン酸
化膜３６の抜きパターン底部の幅はＷ３＝約０．１３μ
ｍで形成できた。これによりトレンチ４１の開口幅、即
ち、トレンチ型の素子分離絶縁膜４２ａの幅も、従来の
約０．１６μｍ（Ｗ１）から約０．１３μｍ（Ｗ３）に
縮小される。

【００３１】このように素子分離領域４０の面積が縮小
できるため、上記実施の形態１と同様に、素子活性領域
３９がその分広く形成でき、ストレージノード３４ａ接
続のためのコンタクトホール３０が、形成時に素子活性
領域３９を踏み外して素子分離間絶縁膜４２ａまでエッ
チングすることが防止でき、コンタクトホール３０内の
プラグ電極３１は拡散層２８と十分な接触面積で接続さ
れる。これにより、拡散層２８の接合面がコンタクトホ
ール３０内で露出することもなく、接合リークの発生防
止、分離特性の向上、コンタクト抵抗の低減が図れる。
さらに、素子活性領域３９は、トランジスタのゲート幅
方向にも拡がるため、ゲート幅Ｗ_TGが確保できてトラン
ジスタに流れるソース・ドレイン電流が低下することも
ない（図８参照）。また、トレンチマスクとなるシリコ
ン窒化膜３７／下敷きシリコン酸化膜３６のパターンが
テーパ形状であるため、この抜きパターンを介してトレ
ンチ４１内にシリコン酸化膜４２を埋め込む際、容易に
信頼性良く埋め込める。

【００３２】なお、この実施の形態２では、トレンチマ
スクとなるシリコン窒化膜３７／下敷きシリコン酸化膜
３６のパターン形成を、ＣＦ₄／ＣＨＦ₃／Ｏ₂／Ａｒガ
スを用いて、ガス流量；ＣＦ₄／ＣＨＦ₃／Ｏ₂／Ａｒ＝
１０／７０／８００／８（ｓｃｃｍ）、圧力；７００ｍ
Ｔ、の条件下で、ＲＦパワー；５００Ｗにてドライエッ
チング処理により行ったが、ＲＦパワーを通常の異方性
エッチング時の２００Ｗから徐々に上げたときの、形成
されたパターンのテーパ角および寸法を図９に示す。図
に示すように、ＲＦパワーを上げるとテーパ角αが９０
度より小さくなり、その分パターン寸法がシフトするた
め、抜きパターン底部の幅Ｗ３（仕上がり寸法）は低減
される。ここで、寸法精度は、バラツキを±約０．０３
μｍ以下にする必要があるため、ＲＦパワー；約３００
Ｗ〜約７００Ｗでテーパ角α；８８度〜８０度のパター
ン形成を行うのが望ましい。これによりトレンチ型の素
子分離絶縁膜４２ａの幅は、従来の約０．１６μｍ（Ｗ
１）から約０．１１〜約０．１５μｍ（Ｗ３）に縮小さ
れ、素子活性領域４１が広く確保できる効果が得られ
る。

【００３３】実施の形態３．上記実施の形態２では、ト
レンチマスクとなるシリコン窒化膜３７／下敷きシリコ
ン酸化膜３６のパターン形成を、ＣＦ₄／ＣＨＦ₃／Ｏ₂
／Ａｒガスを用いて、ＲＦパワーを通常の異方性エッチ
ング時よりも高くしてドライエッチング処理により行っ
たが、ガスの流量比を変えることによっても同様の効果
を上げることができる。ＣＦ₄／ＣＨＦ₃／Ｏ₂／Ａｒガ
スを用いて、圧力；７００ｍＴ、ＲＦパワー；２００Ｗ
の条件下で、ガス流量比ＣＦ₄／ＣＨＦ₃を通常の異方性
エッチング時の７０／１０から徐々に下げたときの、形
成されたパターンのテーパ角および寸法を図１０に示
す。

【００３４】図に示すように、ガス流量比ＣＦ₄／ＣＨ
Ｆ₃を下げるとテーパ角αが９０度より小さくなり、そ
の分パターン寸法がシフトするため、抜きパターン底部
の幅Ｗ３（仕上がり寸法）は低減される。上述したよう
に、バラツキを±約０．０３μｍ以下の寸法精度が必要
であるため、ガス流量比ＣＦ₄／ＣＨＦ₃；約５〜約２程
度でテーパ角α；８８度〜８０度のパターン形成を行う
のが望ましい。これによりトレンチ型の素子分離絶縁膜
４２ａの幅は、従来の約０．１６μｍ（Ｗ１）から約
０．１１〜約０．１５μｍ（Ｗ３）に縮小され、素子活
性領域４１が広く確保できる効果が得られる。

【００３５】なお、上記実施の形態１による方法で、下
層に反射防止膜２１を形成してホトレジスト膜２２のパ
ターニングを行い、その後、上記実施の形態２または３
による方法で、トレンチマスクとなるシリコン窒化膜３
７／下敷きシリコン酸化膜３６をテーパ形状にパターニ
ングしても良く、トレンチ型の素子分離絶縁膜４２ａの
幅を寸法精度性良くさらに微細化できる。

【００３６】また、上記実施の形態１〜３によるトレン
チ型の素子分離絶縁膜２６ａ、４２ａの形成方法は、実
施の形態内で示したように、素子活性領域内２３、３９
の周辺部に拡散層２８が形成される場合に、コンタクト
ホール３０形成時の素子活性領域２３、３９の踏み外し
が防止できて特に有効であり、集積度の高いＤＲＡＭ装
置などに適用すると効果的であるが、これに限るもので
はなく、半導体基板に極微細なトレンチ型素子分離膜を
形成するのに、広く適用できる。

【００３７】

【発明の効果】以上のようにこの発明に係る請求項１記
載の半導体装置の製造方法は、半導体基板上の全面に絶
縁膜を形成し、該絶縁膜上に反射防止膜を形成する第１
の工程と、該反射防止膜上の全面にレジスト膜を形成
し、上記半導体基板における素子活性領域を囲む素子分
離領域に対応して抜きパターンが配置されるよう上記レ
ジスト膜をホトリソグラフィ技術によりパターニングす
る第２の工程と、該レジストパターンをマスクとして上
記絶縁膜を異方性エッチングによりパターニングし、上
記素子分離領域の上記半導体基板表面を露出する第３の
工程と、上記絶縁膜パターンをマスクとして上記素子分
離領域の上記半導体基板に、異方性エッチングにより所
定の深さでトレンチを形成する第４の工程と、その後、
上記トレンチに第２の絶縁膜を埋め込んでトレンチ型の
素子分離絶縁膜を形成する第５の工程とを有するため、
トレンチ型の素子分離絶縁膜の幅を寸法制御性良く微細
化でき、信頼性の高い半導体装置が得られる。

【００３８】またこの発明に係る請求項２記載の半導体
装置の製造方法は、半導体基板上の全面に絶縁膜を形成
する第１の工程と、該絶縁膜上の全面にレジスト膜を形
成し、上記半導体基板における素子活性領域を囲む素子
分離領域に対応して抜きパターンが配置されるよう上記
レジスト膜をホトリソグラフィ技術によりパターニング
する第２の工程と、該レジストパターンをマスクとして
上記絶縁膜を異方性エッチングにより、パターン側壁が
テーパ形状となるようパターニングし、上記素子分離領
域の上記半導体基板表面を露出する第３の工程と、上記
絶縁膜パターンをマスクとして上記素子分離領域の上記
半導体基板に、異方性エッチングにより所定の深さでト
レンチを形成する第４の工程と、その後、上記トレンチ
に第２の絶縁膜を埋め込んでトレンチ型の素子分離絶縁
膜を形成する第５の工程とを有するため、トレンチ型の
素子分離絶縁膜の幅をホトリソグラフィ技術で規定され
る幅を超えて微細化でき、信頼性の高い半導体装置が得
られる。

【００３９】またこの発明に係る請求項３記載の半導体
装置の製造方法は、請求項１記載の第１の工程および第
２の工程を行い、続いて請求項２記載の第３の工程、第
４の工程および第５の工程を行うため、トレンチ型の素
子分離絶縁膜の幅を寸法精度性良くさらに微細化でき、
半導体装置の信頼性が一層向上する。

【００４０】またこの発明に係る請求項４記載の半導体
装置の製造方法は、請求項２または３において、第１の
工程で形成される絶縁膜がシリコン窒化膜であり、第３
の工程での上記絶縁膜の異方性エッチングによるパター
ニングを、パターン側壁が下地に対してなすテーパ角が
約８０度〜約８８度になるように行うため、制御性良く
テーパ形状のパターン形成が行える。

【００４１】またこの発明に係る請求項５記載の半導体
装置の製造方法は、請求項４において、第３の工程でエ
ッチングガスにテトラフロロメタン（ＣＦ₄）およびト
リフロロメタン（ＣＨＦ₃）を用い、ＲＦパワー；約３
００Ｗ〜約７００Ｗにて絶縁膜の異方性エッチングを行
うため、制御性良く確実にテーパ形状のパターン形成が
行える。

【００４２】またこの発明に係る請求項６記載の半導体
装置の製造方法は、請求項４において、第３の工程でエ
ッチングガスにテトラフロロメタン（ＣＦ₄）およびト
リフロロメタン（ＣＨＦ₃）を用い、ガス流量比（ＣＦ₄
／ＣＨＦ₃）；２〜５程度にて絶縁膜の異方性エッチン
グを行うため、制御性良く確実にテーパ形状のパターン
形成が行える。

【００４３】またこの発明に係る請求項７記載の半導体
装置の製造方法は、請求項１〜６のいずれかにおいて、
第２の工程でのレジスト膜のパターニング時に素子分離
領域に対応して形成される抜きパターンの幅が、ホトリ
ソグラフィ技術の限界幅であるため、トレンチ型素子分
離絶縁膜の幅を、ホトリソグラフィ技術で可能な最小幅
あるいはそれを若干越えて極微細幅に高精度で形成でき
る。

【００４４】またこの発明に係る請求項８記載の半導体
装置の製造方法は、請求項１〜７のいずれかにおいて、
トレンチ型の素子分離絶縁膜を形成した後、該素子分離
絶縁膜に囲まれる素子活性領域内周辺部の半導体基板に
拡散層を形成し、その後、層間絶縁膜を形成し、該層間
絶縁膜に上記拡散層と上層導電層との接続のためのコン
タクトホールを開口するため、トレンチ型の素子分離絶
縁膜の幅を微細化でき、分離特性および素子の電気的特
性の向上した信頼性の高い半導体装置が得られる。

【００４５】またこの発明に係る請求項９記載の半導体
装置の製造方法は、請求項８において、素子活性領域が
メモリセルにおけるメモリトランジスタの活性領域であ
り、上層導電層がキャパシタのストレージノードである
ため、分離特性および素子の電気的特性の向上した信頼
性の高いメモリセルが得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＤＲＡＭのト
レンチ形成工程を示す断面図である。

【図２】この発明の実施の形態１によるＤＲＡＭのト
レンチ内の絶縁膜形成工程を示す断面図である。

【図３】この発明の実施の形態１によるＤＲＡＭのト
ランジスタおよびコンタクトホール形成工程を示す断面
図である。

【図４】この発明の実施の形態１によるＤＲＡＭのス
トレージノード形成工程を示す断面図である。

【図５】この発明の実施の形態１によるＤＲＡＭのス
トレージノード形成工程を示す断面図および平面図であ
る。

【図６】この発明の実施の形態２によるＤＲＡＭのト
レンチ形成工程を示す断面図である。

【図７】この発明の実施の形態２によるＤＲＡＭのト
レンチ内の絶縁膜形成工程を示す断面図である。

【図８】この発明の実施の形態２によるＤＲＡＭの素
子分離後の製造方法を示す断面図および平面図である。

【図９】この発明の実施の形態２によるトレンチマス
クのパターンとエッチング条件との関係を説明する図で
ある。

【図１０】この発明の実施の形態３によるトレンチマ
スクのパターンとエッチング条件との関係を説明する図
である。

【図１１】従来のＤＲＡＭのトレンチ形成工程を示す
断面図である。

【図１２】従来のＤＲＡＭのトレンチ内の絶縁膜形成
工程を示す断面図である。

【図１３】従来のＤＲＡＭのトランジスタおよびコン
タクトホール形成工程を示す断面図である。

【図１４】従来のＤＲＡＭのストレージノード形成工
程を示す断面図である。

【図１５】従来のＤＲＡＭのストレージノード形成工
程を示す断面図および平面図である。

【符号の説明】

１８半導体装置、２０絶縁膜としてのシリコン窒化
膜、２１反射防止膜、２２ホトレジスト膜、２２ａ
レジスト抜きパターン、２３素子活性領域、２４
素子分離領域、２５トレンチ、２６ａトレンチ型素
子分離絶縁膜、２８拡散層、２９層間絶縁膜、３０
コンタクトホール、３４ａストレージノード、３７
絶縁膜としてのシリコン窒化膜、３８ホトレジスト
膜、３８ａレジスト抜きパターン、３９素子活性領
域、４０素子分離領域、４１トレンチ、４２ａト
レンチ型素子分離絶縁膜。

Claims

【特許請求の範囲】

【請求項１】半導体基板上の全面に絶縁膜を形成し、
該絶縁膜上に反射防止膜を形成する第１の工程と、該反
射防止膜上の全面にレジスト膜を形成し、上記半導体基
板における素子活性領域を囲む素子分離領域に対応して
抜きパターンが配置されるよう上記レジスト膜をホトリ
ソグラフィ技術によりパターニングする第２の工程と、
該レジストパターンをマスクとして上記絶縁膜を異方性
エッチングによりパターニングし、上記素子分離領域の
上記半導体基板表面を露出する第３の工程と、上記絶縁
膜パターンをマスクとして上記素子分離領域の上記半導
体基板に、異方性エッチングにより所定の深さでトレン
チを形成する第４の工程と、その後、上記トレンチに第
２の絶縁膜を埋め込んでトレンチ型の素子分離絶縁膜を
形成する第５の工程とを有することを特徴とする半導体
装置の製造方法。
【請求項２】半導体基板上の全面に絶縁膜を形成する
第１の工程と、該絶縁膜上の全面にレジスト膜を形成
し、上記半導体基板における素子活性領域を囲む素子分
離領域に対応して抜きパターンが配置されるよう上記レ
ジスト膜をホトリソグラフィ技術によりパターニングす
る第２の工程と、該レジストパターンをマスクとして上
記絶縁膜を異方性エッチングにより、パターン側壁がテ
ーパ形状となるようパターニングし、上記素子分離領域
の上記半導体基板表面を露出する第３の工程と、上記絶
縁膜パターンをマスクとして上記素子分離領域の上記半
導体基板に、異方性エッチングにより所定の深さでトレ
ンチを形成する第４の工程と、その後、上記トレンチに
第２の絶縁膜を埋め込んでトレンチ型の素子分離絶縁膜
を形成する第５の工程とを有することを特徴とする半導
体装置の製造方法。
【請求項３】請求項１記載の第１の工程および第２の
工程を行い、続いて請求項２記載の第３の工程、第４の
工程および第５の工程を行うことを特徴とする半導体装
置の製造方法。
【請求項４】第１の工程で形成される絶縁膜がシリコ
ン窒化膜であり、第３の工程での上記絶縁膜の異方性エ
ッチングによるパターニングを、パターン側壁が下地に
対してなすテーパ角が約８０度〜約８８度になるように
行うことを特徴とする請求項２または３記載の半導体装
置の製造方法。
【請求項５】第３の工程において、エッチングガス
に、テトラフロロメタン（ＣＦ₄）およびトリフロロメ
タン（ＣＨＦ₃）を用い、ＲＦパワー；約３００Ｗ〜約
７００Ｗにて絶縁膜の異方性エッチングを行うことを特
徴とする請求項４記載の半導体装置の製造方法。
【請求項６】第３の工程において、エッチングガス
に、テトラフロロメタン（ＣＦ₄）およびトリフロロメ
タン（ＣＨＦ₃）を用い、ガス流量比（ＣＦ₄／ＣＨ
Ｆ₃）；２〜５程度にて絶縁膜の異方性エッチングを行
うことを特徴とする請求項４記載の半導体装置の製造方
法。
【請求項７】第２の工程でのレジスト膜のパターニン
グ時に素子分離領域に対応して形成される抜きパターン
の幅が、ホトリソグラフィ技術の限界幅であることを特
徴とする請求項１〜６のいずれかに記載の半導体装置の
製造方法。
【請求項８】トレンチ型の素子分離絶縁膜を形成した
後、該素子分離絶縁膜に囲まれる素子活性領域内周辺部
の半導体基板に拡散層を形成し、その後、層間絶縁膜を
形成し、該層間絶縁膜に上記拡散層と上層導電層との接
続のためのコンタクトホールを開口することを特徴とす
る請求項１〜７のいずれかに記載の半導体装置の製造方
法。
【請求項９】素子活性領域がメモリセルにおけるメモ
リトランジスタの活性領域であり、上層導電層がキャパ
シタのストレージノードであることを特徴とする請求項
８記載の半導体装置の製造方法。