KR100614655B1 - 반도체 장치의 소자분리막을 형성하는 방법 - Google Patents

반도체 장치의 소자분리막을 형성하는 방법 Download PDF

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Abstract

반도체 장치의 소자분리막을 형성하는 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역들을 정의하는 트렌치들을 형성한 후, 트렌치들의 내벽 및 활성영역들의 상부면을 차례로 덮는 열산화막 및 라이너막을 형성하는 단계를 포함한다. 이후, 라이너막이 형성된 트렌치들을 채우면서, 활성영역의 상부에서 라이너막의 상부면을 노출시키는 소자분리막 패턴을 형성한다. 이후, 노출된 라이너막을 건식 식각하여 활성영역의 상부에서 열산화막의 상부면을 노출시킨 후, 노출된 열산화막을 식각하여 활성영역의 상부면을 노출시킨다.

Description

반도체 장치의 소자분리막을 형성하는 방법{Method Of Forming Device Isolation Layer Of Semiconductor Device}
도 1 내지 도 3은 종래 기술에 따른 트렌치 소자분리막 형성 공정을 설명하기 위한 공정단면도들이다.
도 4는 종래 기술에 따라 제조된 활성영역의 모양을 보여주는 현미경 사진이다.
도 5는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리막 형성 공정을 설명하기 위한 공정 순서도이다.
도 6 내지 도 14는 본 발명의 바람직한 실시예에 따른 트렌치 소자분리막 형성 공정을 설명하기 위한 공정 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더 자세하게는 라운딩된 상부 모서리를 갖는 활성영역을 덴트의 문제없이 형성하는 방법에 관한 것이다.
실리콘 질화막은 반도체 장치의 제조에서 다양한 용도로 사용된다. 특히, 저압 화학기상증착(low pressure chemical vapor deposition, LPCVD)을 통해 형성된 실리콘 질화막은 높은 밀도(2.9 ~ 3.1 g/㎤)를 갖기 때문에, 불순물의 확산 방지막 또는 소자 보호막 등의 용도로 사용될 수 있다. 또한, 실리콘 질화막은 실리콘 산화막 또는 실리콘막에 대해 우수한 식각 선택성을 갖기 때문에, 이들을 식각하는 공정에서 식각 마스크막으로 사용되기도 한다. 실리콘 질화막의 이러한 특성들은 후술하는 것처럼 반도체 장치의 소자분리 공정에서 유용하게 이용될 수 있다.
상기 소자분리 공정은 전자 소자들(electronic elements)을 전기적으로 분리시키기 위한 일련의 공정 단계들로서, 트렌치 소자분리 기술은 반도체 장치의 고집적화에 부응할 수 있다는 이유로 최근의 소자분리 공정에서 가장 널리 이용된다. 상기 트렌치 소자분리 기술은 인접한 트랜지스터들을 전기적으로 절연시키기 위해, 반도체기판에 소정 깊이의 트렌치들을 형성한 후, 상기 트렌치들을 절연막으로 채우는 단계를 포함한다. 이때, 상기 트랜지스터들은 상기 트렌치들에 의해 정의되는 활성영역들 상에 형성되고, 상기 트렌치들을 채우는 소자분리 절연막은 상기 트랜지스터들을 전기적으로 분리시킨다.
한편, 상기 실리콘 질화막은 상술한 것처럼 실리콘막에 대해 우수한 식각 선택성을 제공하기 때문에, 상기 트렌치를 형성하기 위한 식각 마스크막으로 사용될 수 있다. 또한, 상기 트렌치 소자분리 공정 동안, 산소 또는 탄소 등과 같은 불순물들이 상기 트렌치의 측벽을 통해 상기 반도체기판으로 침투하여 상기 트랜지스터들의 전기적 특성을 변화시킬 수 있지만, 이러한 불순물들의 침투는 상술한 것처럼 높은 확산 방지 특성을 갖는 실리콘 질화막에 의해 예방될 수 있다.
하지만, 실리콘 질화막의 이러한 유용함에도 불구하고, 실리콘 질화막의 습 식 식각 공정은 많은 파티클들을 생성하는 문제를 갖는다. 이에 더하여, 상기 소자분리 공정에서 실리콘 질화막 라이너를 습식 식각하는 경우, 덴트의 문제도 우려된다.
도 1 내지 도 3은 종래 기술에 따른 트렌치 소자분리막 형성 공정을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체기판(10) 상에 차례로 적층된 패드산화막 패턴(22) 및 연마저지막 패턴(24)으로 구성되는 트렌치 마스크막 패턴(20)을 형성한다. 상기 연마저지막 패턴(24)은 실리콘 질화막으로 형성되고, 상기 패드산화막 패턴(22)은 실리콘 산화막으로 형성된다.
이어서, 상기 트렌치 마스크막 패턴(20)을 식각 마스크로 사용하여 상기 반도체기판(10)을 이방성 식각하여, 활성영역들을 정의하는 트렌치들(30)을 형성한다. 상기 트렌치들(30)이 형성된 결과물 상에 열산화막(40) 및 라이너막(50)을 차례로 형성한다. 상기 열산화막(40)은 열산화 공정을 통해 형성된 실리콘 산화막인 것이 바람직하다. 상기 트렌치(30)를 형성하는 동안 발생한 상기 트렌치(30) 내벽의 식각 손상은 상기 열산화 공정에 의해 치유될 수 있다.
상기 라이너막(50)은 화학기상증착 공정을 통해 형성한 실리콘 질화막인 것이 바람직하다. 이에 따라, 상기 라이너막(50)은 도시된 것처럼 상기 열산화막(40)이 형성된 결과물의 전면에 콘포말한 두께로 형성된다.
한편, 상기 열산화 공정은 상기 트렌치 마스크막 패턴(20)이 상기 활성영역의 상부를 덮은 상태에서 실시되기 때문에, 상기 활성영역의 상부에는 산소 공급이 원활하게 이루어지지 않는다. 이에 따라, 상기 활성영역의 상부 모서리(88)는, 도 4에 도시된 것처럼, 각진 모양을 갖고, 이러한 모양에 의한 전기장 집중 등의 문제는 트랜지스터의 전기적 특성에 악영향을 미친다.
도 2를 참조하면, 상기 라이너막(50)이 형성된 결과물 상에 소자분리막을 형성한 후, 상기 트렌치 마스크막 패턴(20)이 노출될 때까지 상기 소자분리막을 평탄화 식각하여, 상기 트렌치(30)를 채우는 소자분리막 패턴(60)을 형성한다. 이때, 상기 소자분리막은 실리콘 산화막으로 형성되고, 상기 평탄화 식각은 상기 연마저지막 패턴(24)에 대해 식각 선택성을 갖는 화학적-기계적 연마 기술을 사용하여 실시된다.
한편, 상기 소자분리막 패턴(60)을 형성하는 동안, 상기 라이너막(50) 역시 패터닝되어 상기 소자분리막 패턴(60)의 하부면 및 측면을 감싸는 라이너 패턴(55)을 형성한다. 결과적으로, 상기 소자분리막 패턴(60), 상기 연마저지막 패턴(24) 및 이들 사이에 개재된 라이너 패턴(55)의 상부면이 이 단계에서 노출된다.
도 3을 참조하면, 상기 패드산화막 패턴(22)의 상부면을 노출될 때까지, 실리콘 산화막에 대해 식각 선택성을 갖는 습식 식각액을 사용하여, 상기 노출된 연마저지막 패턴(24)을 식각한다. 예를 들면, 인산액이 상기 연마저지막 패턴(24)을 식각하는 단계에서 사용된다. 이후, 도시하지는 않았지만, 상기 패드산화막 패턴(22)을 제거하여 상기 활성영역의 상부면을 노출시키고, 열산화 공정을 실시하여 노출된 활성영역의 표면에 게이트 산화막을 더 형성한다.
한편, 상술한 것처럼, 실리콘 질화막은 실리콘 산화막에 대해 우수한 식각 선택성을 갖기 때문에, 실리콘 질화막으로 이루어지는 상기 연마저지막 패턴(24)이 상기 패드산화막 패턴(22) 상에 잔존할 경우, 상기 패드산화막 패턴(22)을 제거하는 공정이 불완전하게 수행된다. 이러한 문제를 예방하기 위해, 상기 연마저지막 패턴(24)을 제거하는 단계는 과도 식각(over etch)의 방법으로 실시된다. 하지만, 습식으로 수행되는 상기 연마저지막 패턴(24)의 식각 공정을 이처럼 과도 식각의 방법으로 수행할 경우, 도시한 것처럼, 상기 라이너 패턴(55)의 상부에 후속 공정에서 불량을 유발하거나 트랜지스터의 특성에 악영향을 미치는 덴트(dent, 70)가 형성된다.
본 발명이 이루고자 하는 기술적 과제는 활성영역을 정의하는 소자분리막을 덴트의 문제없이 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 라운드된 상부 모서리를 갖는 활성영역을 덴트의 문제없이 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 트렌치를 정의하기 위해 사용된 마스크 패턴을 완전히 제거한 후, 라이너막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역들을 정의하는 트렌치들을 형성한 후, 상기 트렌치들의 내벽 및 상기 활성영역들의 상부면을 차례로 덮는 열산화막 및 라이너막을 형성하는 단계를 포함한다. 이후, 상기 라이너막이 형성된 상기 트렌치들을 채우면서 상기 활성영역의 상부에서 상기 라이너막의 상부면을 노출시키는 소자분리막 패턴을 형성한 후, 상기 노출된 라이너막을 건식 식각하여 상기 활성영역의 상부에서 상기 열산화막의 상부면을 노출시킨다. 이어서, 상기 노출된 열산화막을 식각하여 상기 활성영역의 상부면을 노출시킨다.
본 발명의 일 실시예에 따르면, 상기 트렌치들을 형성하는 단계는 상기 반도체기판의 활성영역 상부에 마스크 패턴들을 형성하고, 상기 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각함으로써 상기 활성영역들을 한정하는 트렌치들을 형성한 후, 상기 마스크 패턴들을 제거하여 상기 활성영역들을 노출시키는 단계를 포함할 수 있다. 이때, 상기 마스크 패턴들을 제거하는 단계는 상기 트렌치가 형성된 반도체기판의 전체 표면을 완전하게 노출시키는 것을 특징으로 한다.
본 발명의 실시예들에 따르면, 상기 열산화막은 상기 트렌치가 형성된 반도체기판의 전체 표면이 완전하게 노출된 상태에서 형성된다. 또한, 상기 라이너막을 형성하는 단계는 상기 열산화막에 대해 식각 선택성을 갖는 실리콘 질화막을 콘포말하게 형성하는 단계를 포함할 수 있다.
한편, 상기 소자분리막 패턴을 형성하는 단계는 상기 라이너막이 형성된 결과물 상에 상기 트렌치를 채우는 소자분리막을 형성한 후, 상기 라이너막의 상부면이 노출될 때까지 상기 소자분리막을 건식 식각하는 단계를 포함할 수 있다. 이때, 상기 소자분리막을 건식 식각하는 단계는 상기 라이너막에 대해 높은 식각 선택비 를 갖는 건식 식각 레서피를 사용하여 실시하는 것이 바람직하다.
이에 더하여, 본 발명의 변형된 실시예에 따르면, 상기 소자분리막을 건식 식각하기 전에, 상기 라이너막의 상부면이 노출되지 않는 한도 내에서 상기 소자분리막을 평탄화 식각하는 단계를 더 실시할 수도 있다.
본 발명의 실시예들에 따르면, 상기 소자분리막을 건식 식각하는 단계는 식각 반응 가스의 조성을 분석하여 그 식각 중단점은 결정하는 단계를 포함하는 것이 바람직하다. 또한, 상기 라이너막을 건식 식각하는 단계는 상기 열산화막에 대해 높은 식각 선택비를 갖는 건식 식각 레서피를 사용하는 단계를 포함하되, 그 식각 중단점은 식각 반응 가스의 조성을 분석하여 결정하는 것이 바람직하다.
또한, 상기 열산화막을 식각하기 전에, 상기 열산화막은 상기 활성영역에 불순물을 주입하는 이온 주입 공정에서 완충막으로 사용될 수도 있다. 본 발명에 따르면, 상기 열산화막을 식각한 후, 상기 노출된 활성영역 상부에 열산화 공정을 통해 게이트 산화막을 형성하는 단계를 더 실시할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거 나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5는 본 발명의 바람직한 일 실시예에 따른 트렌치 소자분리막 형성 공정을 설명하기 위한 공정 순서도이고, 도 6 내지 도 14는 본 발명의 바람직한 일 실시예에 따른 트렌치 소자분리막 형성 공정을 설명하기 위한 공정 단면도들이다.
도 5 및 도 6을 참조하면, 반도체기판(100)의 소정영역 상부에, 활성영역들을 정의하는 마스크 패턴들(110)을 형성한다(S10). 상기 마스크 패턴들(110)은 차례로 적층된 패드 산화막(112) 및 반사방지막(116)으로 구성될 수 있다.
상기 패드 산화막(112)은 열산화 공정 또는 화학적 기상 증착을 통해 형성된 실리콘 산화막인 것이 바람직하고, 상기 반사방지막(116)은 화학적 기상 증착을 통해 형성된 실리콘 산화질화막인 것이 바람직하다. 상기 반사방지막(116)은 상기 마스크 패턴들(110)을 형성하기 위한 사진 공정에서 반사율을 조절한다. 본 발명의 변형된 실시예에 따르면, 상기 반사방지막(116)과 상기 패드 산화막(112) 사이에는 실리콘 질화막으로 이루어지는 하드마스크막(114)이 더 개재될 수도 있다.
상기 마스크 패턴들(110)을 식각 마스크로 이용하여 상기 반도체기판(100)을 이방성 식각함으로써, 상기 활성영역들을 한정하는 트렌치들(120)을 형성한다(S20). 상기 트렌치들(120)을 형성하는 식각 공정은 상기 반사방지막(116) 또는 상기 하드 마스크막(114)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 반도체기판(100)을 건식 식각하는 단계를 포함할 수 있다. 이 과정에서, 상기 반사방지막(116)이 제거될 수 있다.
도 5 및 도 7을 참조하면, 상기 트렌치들(120)을 형성한 후, 상기 마스크 패 턴들(110)을 제거하여 상기 활성영역의 상부면 및 상기 트렌치(120)의 내벽을 노출시킨다(S30).
상기 마스크 패턴들(110)을 제거하는 단계는 상기 반도체기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 습식 식각의 방법으로 실시한다. 본 발명의 일 실시예에 따르면, 상기 하드 마스크막(114)을 제거하는 단계는 인산을 포함하는 세정액을 사용하고, 상기 패드 산화막(112)을 제거하는 단계는 불산을 포함하는 세정액을 사용한다. 또한, 상기 패드 산화막(112)을 제거한 후, 불순물을 제거하기 위한 세정 공정을 더 실시할 수도 있다.
한편, 본 발명에 따르면, 상기 마스크 패턴들(110)을 제거함으로써, 상기 트렌치(120)가 형성된 상기 반도체기판(100)의 전체 표면이 노출된다. 본 발명의 이러한 기술적 특징은 상기 마스크 패턴(110)을 이 단계에서 제거하지 않는 종래의 기술들과 구별될 수 있다.
상기 마스크 패턴들(110)이 제거된 결과물에 대해 열산화 공정을 실시하여, 상기 반도체기판(100)의 전면에 열산화막(130)을 형성한다(S40). 상기 열산화 공정은 상기 이방성 식각 공정에서 발생하는 상기 트렌치(120) 내벽의 식각 손상을 치유한다. 특히, 본 발명에 따르면, 상기 열산화 공정은 상기 활성영역의 상부면이 노출된 상태에서 실시되기 때문에, 상기 활성영역의 상부 모서리는 도시한 것처럼 라운드된 모양을 가질 수 있다.
상기 열산화막(130)이 형성된 결과물 상에, 라이너막(140)을 콘포말하게 형성한다. 상기 라이너막(140)은 후속 공정들에서 사용되는 불순물들이 상기 반도체 기판(100)의 내부로 침투하는 것을 차단할 수 있도록, 화학적 기상 증착을 통해 형성한 실리콘 질화막인 것이 바람직하다. 이에 더하여, 본 발명에 따르면, 상기 라이너막(140)은 소자분리막 패턴 형성을 위한 후속 식각 공정에서 식각 중단막으로 이용된다는 점에서 종래의 기술들과 구별될 수 있다.
도 5 및 도 8을 참조하면, 상기 라이너막(140)이 형성된 결과물 상에, 상기 트렌치들(120)을 채우는 소자분리막(150)을 형성한다(S50). 상기 소자분리막(150)은 다양한 종류의 실리콘 산화막들, 다양한 종류의 에스오지막들(SOG layers: spin-on-glass layers) 및 다결정 실리콘막 중에서 선택된 적어도 한가지로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 소자분리막(150)은 고밀도 플라즈마 산화막(HDP Oxide: high density plasma oxide)을 대략 2000 내지 5000Å의 두께로 형성하는 것이 바람직하다.
이후, 상기 소자분리막(150)의 두께(t)가 상기 활성영역의 상부에서 대략 1500 내지 1700 Å 가량 남을 때까지, 상기 소자분리막(150)을 전면식각한다(도 9 참조). 후속 공정의 편의를 위해, 상기 잔존한 소자분리막(150')은 평탄한 상부면을 갖는 것이 바람직하다. 이를 위해, 상기 전면 식각은 화학적-기계적 연마(CMP : chemical mechanical polishing) 기술을 사용하여 실시하는 것이 바람직하다. 한편, 상기 활성영역의 상부에 잔존하는 상기 소자분리막(150')의 두께(t)는 제조 공정에서의 필요에 의해 다양하게 조절될 수 있다.
도 5 및 도 10을 참조하면, 상기 라이너막(140)의 상부면이 노출될 때까지, 상기 잔존한 소자분리막(150')을 건식 식각한다(S60). 이에 따라, 상기 소자분리막 (150')은 상기 트렌치들(120)의 내부에 국소적으로 배치되는 소자분리막 패턴들(155)을 형성한다. 상기 소자분리막 패턴들(155)은 상기 활성영역들을 전기적으로 분리시킨다.
상기 소자분리막(150')을 건식 식각하는 단계는 상기 라이너막(140)에 대해 높은 식각 선택비를 갖는 식각 레서피를 사용하여, 상기 라이너막(140)이 노출될 때까지 실시한다. 본 발명의 실시예들에 따르면, 상기 건식 식각 단계는 상기 활성영역의 상부에 상기 소자분리막(150')이 잔존하는 문제를 예방할 수 있도록, 과도 식각(over etch)의 방법으로 실시된다. 이러한 과도 식각의 방법에도 불구하고, 상기 소자분리막(150')을 건식 식각하는 단계는 상술한 높은 식각 선택비를 갖기 때문에, 상기 라이너막(140)의 두께 감소를 최소화할 수 있다. 또한, 식각 시간에 의해 식각 중단점(etch stop point)을 결정하는 습식 식각의 방법과는 달리, 상기 소자분리막 패턴(155)을 형성하는 단계는 상술한 것처럼 건식 식각의 방법으로 실시되기 때문에, 상기 식각 중단점을 보다 정확하게 결정할 수 있다. 이에 따라, 상기 소자분리막 패턴(155)과 상기 라이너막(140)의 상부면들 사이의 높이 차이는 최소화될 수 있다. 상기 소자분리막 패턴(155)을 형성하는 단계의 식각 중단점은 상기 라이너막(140)이 노출될 때 식각 반응 가스의 조성이 변하는 현상을 이용하여 결정될 수 있다.
도 5 및 도 11을 참조하면, 상기 노출된 라이너막(140)을 건식 식각(200)하여 상기 활성영역의 상부에서 상기 패드 산화막(130)을 노출시키는 라이너 패턴들(145)을 형성한다(S70).
상기 라이너 패턴들(145)을 형성하는 단계는 실리콘 산화막에 대해 높은 식각 선택성을 갖는 식각 레서피를 사용하여 실리콘 질화막을 건식 식각하는 단계를 포함한다. 실리콘 질화막을 선택적으로 식각하기 위하여, 상기 라이너 패턴들(145)을 형성하기 위한 식각 공정은 플루오르화메틸렌(CH2F2) 및 트리플루오르메탄(CHF 3)를 포함하는 공정 가스를 사용할 수 있다. 상기 식각 단계에는 아르곤 가스 및 산소 가스가 더 포함될 수도 있다.
본 발명의 실시예들에 따르면, 상기 라이너 패턴(145)을 형성하는 단계는 후속 산화막 식각 공정에서 식각 방지막으로 작용하는 상기 라이너막(140)을 완전히 제거할 수 있도록 과도 식각의 방법으로 실시된다. 이에 따라, 상기 활성영역의 상부에서 상기 패드 산화막(130)은 노출될 수 있다. 한편, 이러한 과도 식각의 방법에도 불구하고, 상기 라이너막(140)을 건식 식각하는 단계는 상술한 높은 식각 선택비를 갖기 때문에, 상기 패드 산화막(130) 및 상기 소자분리막 패턴(155)의 리세스를 최소화할 수 있다.
이에 더하여, 상기 라이너 패턴들(145)을 형성하는 단계는 건식 식각의 방법으로 실시되기 때문에, 상술한 것처럼 식각 시간에 의해 제어되는 습식 식각에 비해 식각 중단점을 정확하게 판단할 수 있다. 이에 따라, 상기 패드 산화막(130)의 상부면은 습식 식각을 사용하는 종래의 기술들에서 나타나는 덴트(dent)의 문제없이 노출된다. 상기 라이너 패턴(145)을 형성하는 단계의 식각 중단점은 상기 라이너막(140)의 노출되는 표면적이 감소함으로써, 식각 반응 가스의 조성이 변하는 현 상을 이용하여 결정될 수 있다.
도 12를 참조하면, 상기 노출된 패드 산화막(130)을 완충막으로 사용하여, 상기 활성영역에 불순물을 주입하는 이온주입 공정을 실시한다(210). 상기 이온 주입 공정을 통해 주입된 불순물들은 상기 활성영역에 형성되는 트랜지스터들의 전기적 특성에 영향을 미친다. 이러한 이온주입 공정에는 트랜지스터의 문턱 전압을 조절하기 위한 불순물 주입 공정이 포함될 수 있다. 이때, 상기 패드 산화막(112)은 상술한 것처럼 완충막으로 사용되어, 상기 이온 주입 공정들에서 발생할 수 있는 이온 채널링 등의 문제를 최소화시키는데 기여한다.
도 5 및 도 13을 참조하면, 상기 라이너 패턴(145)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 패드 산화막(130)을 식각함으로써, 상기 활성영역의 상부면을 노출시키는 패드 산화막 패턴(135)을 형성한다(S80). 이후, 상기 노출된 활성영역의 상부면에 게이트 산화막(170)을 형성한다(S90).
상기 패드 산화막 패턴(135)을 형성하는 단계는 실리콘 질화막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실리콘 산화막을 습식 식각하는 단계를 포함할 수 있다. 또한, 상기 게이트 산화막(170)은 상기 노출된 활성영역의 실리콘 원자들을 열산화시키는 방법을 통해 형성하는 것이 바람직하다.
도 5 및 도 14을 참조하면, 상기 게이트 산화막(170)이 형성된 결과물 상에 게이트 전극(180)을 형성한다. 상기 게이트 전극(180)을 형성하는 단계는 상기 게이트 산화막(170)이 형성된 결과물 상에 게이트 도전막을 형성한 후, 상기 활성영역들 및 상기 소자분리막 패턴들(155)을 가로지르는 방향으로 상기 게이트 도전막 을 패터닝하는 단계를 포함한다. 이때, 상기 게이트 도전막은 다결정 실리콘, 텅스텐, 텅스텐 실리사이드, 코발트 실리사이드, 구리, 텅스텐 질화막, 탄탈륨 질화막, 티타늄 질화막, 티타늄막 및 탄탈륨막 중에서 선택된 적어도 한가지로 형성할 수 있다.
본 발명에 따르면, 트렌치를 정의하기 위해 사용된 마스크 패턴을 완전히 제거한 후, 열산화 공정을 실시한다. 이에 따라, 상기 열산화 공정에서 노출되는 활성영역의 상부 면적이 넓어진다. 그 결과, 상기 활성영역의 상부 모서리는 (트랜지스터의 우수한 전기적 특성을 위해 바람직한) 라운드된 모양을 가질 수 있다.
또한, 본 발명에 따르면, 활성영역의 상부에서 라이너막을 제거하기 위한 식각 공정을 건식 식각의 방법으로 실시한다. 이러한 건식 식각의 방법은 습식 식각에 비해 식각 중단점을 정확하게 판단할 수 있기 때문에, 라이너 패턴의 상부(즉, 소자분리막 패턴과 활성영역 사이)에서 덴트가 형성되는 문제를 예방할 수 있다.
결과적으로 본 발명에 따르면, 덴트의 문제없이 라운드된 상부 모서리를 갖는 활성영역을 형성할 수 있다.

Claims (16)

  1. 반도체기판의 소정영역에 활성영역들을 정의하는 트렌치들을 형성하는 단계;
    상기 트렌치들의 내벽 및 상기 활성영역들의 상부면을 차례로 덮는 열산화막 및 라이너막을 형성하는 단계;
    상기 라이너막이 형성된 상기 트렌치들을 채우면서, 상기 활성영역의 상부에서 상기 라이너막의 상부면을 노출시키는 소자분리막 패턴을 형성하는 단계;
    상기 노출된 라이너막을 건식 식각하여 상기 활성영역의 상부에서 상기 열산화막의 상부면을 노출시키는 단계; 및
    상기 노출된 열산화막을 식각하여 상기 활성영역의 상부면을 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 트렌치들을 형성하는 단계는
    상기 반도체기판의 활성영역 상부에 마스크 패턴들을 형성하는 단계;
    상기 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각함으로써, 상기 활성영역들을 한정하는 트렌치들을 형성하는 단계; 및
    상기 마스크 패턴들을 제거하여 상기 활성영역들을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 마스크 패턴들을 제거하는 단계는 상기 트렌치가 형성된 반도체기판의 전체 표면을 완전하게 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 열산화막은 상기 트렌치가 형성된 반도체기판의 전체 표면이 완전하게 노출된 상태에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 라이너막을 형성하는 단계는 상기 열산화막에 대해 식각 선택성을 갖는 실리콘 질화막을 콘포말하게 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소자분리막 패턴을 형성하는 단계는
    상기 라이너막이 형성된 결과물 상에 상기 트렌치를 채우는 소자분리막을 형성하는 단계; 및
    상기 라이너막의 상부면이 노출될 때까지, 상기 라이너막에 대해 높은 식각 선택비를 갖는 식각 레서피를 사용하여 상기 소자분리막을 건식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 소자분리막 패턴을 형성하는 단계는 상기 소자분리막을 건식 식각하기 전에, 상기 라이너막의 상부면이 노출되지 않는 한도 내에서 상기 소자분리막을 평탄화 식각하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 소자분리막을 건식 식각하는 단계는 상기 라이너막에 대해 높은 식각 선택비를 갖는 건식 식각 레서피를 사용하는 단계를 포함하되, 그 식각 중단점은 식각 반응 가스의 조성을 분석하여 결정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 라이너막을 건식 식각하는 단계는 상기 열산화막에 대해 높은 식각 선택비를 갖는 건식 식각 레서피를 사용하는 단계를 포함하되, 그 식각 중단점은 식각 반응 가스의 조성을 분석하여 결정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 열산화막을 식각하기 전에, 상기 열산화막을 완충막으로 사용하여 상기 활성영역에 불순물을 주입하는 이온 주입 공정을 실시하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 열산화막을 식각한 후, 열산화 공정을 통해 상기 노출된 활성영역 상부에 게이트 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  12. 반도체기판 상에 마스크 패턴들을 형성하는 단계;
    상기 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각함으로써, 활성영역들을 정의하는 트렌치들을 형성하는 단계;
    상기 마스크 패턴들을 제거하여, 상기 활성영역들을 노출시키는 단계;
    상기 활성영역들의 상부면이 노출된 결과물 상에, 상기 활성영역들의 상부면 및 트렌치들의 내벽을 덮는 열산화막 및 라이너막을 차례로 형성하는 단계;
    상기 라이너막 상에 상기 트렌치를 채우는 소자분리막을 형성하는 단계;
    상기 소자분리막을 식각하여, 상기 라이너막의 상부면을 노출시키면서 상기 트렌치를 채우는 소자분리막 패턴을 형성하는 단계;
    상기 라이너막을 건식 식각하여 상기 활성영역의 상부에서 상기 열산화막의 상부면을 노출시키는 단계; 및
    상기 노출된 열산화막을 식각하여 상기 활성영역의 상부면을 노출시키는 단계; 및
    상기 노출된 활성영역 상부에 게이트 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 마스크 패턴들을 제거하는 단계는 상기 트렌치가 형성된 반도체기판의 전체 표면을 완전하게 노출시키고,
    상기 열산화막은 상기 트렌치가 형성된 반도체기판의 전체 표면이 완전하게 노출된 상태에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 소자분리막 패턴을 형성하는 단계는
    상기 라이너막의 상부면이 노출되지 않는 한도 내에서 상기 소자분리막을 평탄화 식각하는 단계; 및
    상기 라이너막의 상부면이 노출될 때까지, 상기 라이너막에 대해 높은 식각 선택비를 갖는 식각 레서피를 사용하여 상기 평탄화 식각된 소자분리막을 건식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 평탄화 식각된 소자분리막을 건식 식각하는 단계는 식각 반응 가스의 조성을 분석하여 식각 중단점을 결정하는 단계를 포함하는 것을 특징으로 하는 반 도체 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 라이너막을 건식 식각하는 단계는 상기 열산화막에 대해 높은 식각 선택비를 갖는 건식 식각 레서피를 사용하는 단계를 포함하되, 그 식각 중단점은 식각 반응 가스의 조성을 분석하여 결정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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