JP4550351B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術の分野】
本発明は、ノーマルSTI（normal Shallow Trench Isolation）構造にデュアルゲート酸化膜工程を適用する際に、STIと厚いゲート酸化膜との境界面において前記酸化膜の厚さが相対的に薄くなる薄膜化現象が惹起されることを防止することができる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
LDI（LCD Driver IC）製品のような電力素子製品は、素子駆動の際にロジック回路駆動のためのロー電圧（以下、LVとする）動作とLCD駆動のためのハイ電圧（以下、HVとする）動作との両方が必要とされるので、ゲート酸化膜をデュアルゲート構造にする必要があり、線幅が小さくなるのに従いSTI構造を採用すべきである。
しかし、ノーマルSTI構造にデュアルゲート酸化膜の製造工程をそのまま適用すると、HV用デュアルゲート酸化膜を形成するときにLV領域のSTIリセス（recess）が過度に発生して素子が致命的な損傷を受けるため、特性低下が生じる。
これは、STIがUSGおよびHDPのようなCVD酸化膜材質で構成される反面、ゲート酸化膜は熱酸化膜材質で構成されて、デュアルゲート酸化膜を形成するための食刻工程の際に、熱酸化膜とCVD酸化膜との間の湿式食刻率の差によりアクチブ領域とフィールド領域との境界面にデント（dent）が甚だしく発生するからである。
【０００３】
図１７乃至図１９は、従来のデュアルゲート酸化膜の形成方法を示した工程図で、以下、これを参照して具体的に説明する。ここでは、便宜上前記工程を第３段階に区分して説明する。前記図面で、符号Ｉは第１アクチブ領域で、薄いゲート酸化膜の形成されるLV領域を示し、符号IIは第２アクチブ領域で、厚いゲート酸化膜の形成されるHV領域を示す。
【０００４】
第１段階として、図１７に示すように、シリコン基板10上の第１、第２アクチブ領域Ｉ、IIに窒化膜パターン（図示せず）を形成し、これをマスクとして前記基板10を所定厚さだけ選択食刻して基板10内のフィールド領域にトレンチｔを形成した後、前記トレンチｔ内部が充分に充填されるように前記結果物上にUSG又はHDP材質のCVD酸化膜を蒸着する。ついで、前記アクチブ領域Ｉ、IIに窒化膜パターンの一部が残存するようにCVD酸化膜をCMP処理した後、前記残存窒化膜パターンを除去してトレンチｔ内部を埋め込むSTI12を形成し、CMOSウェルイオン注入とチャネルイオン注入とを実施した後、基板10上のアクチブ領域Ｉ、IIに300Å厚さのHV用第１熱酸化膜14を形成する。
【０００５】
第２段階として、図１８に示すように、第１アクチブ領域Ｉとその周り部のSTI12の一部とが一緒にオープンされるように前記結果物上にフォトレジストパターン16を形成し、これをマスクとして第１熱酸化膜14を湿式食刻してHV領域IIのみに選択的に第１熱酸化膜14を残す。
【０００６】
第３段階として、図１９に示すように、フォトレジストパターン16を除去し、第１アクチブ領域Ｉに40Å厚さのLV用第２熱酸化膜18を形成することにより、デュアルゲート酸化膜工程を完了する。第２熱酸化膜18の形成の際に第２アクチブ領域IIの第１熱酸化膜14も追加成長するが、その量が微々としたものなので考慮しなくてもよい。
その結果、第１アクチブ領域Ｉには第２熱酸化膜18材質の薄いLV用ゲート酸化膜が形成され、第２アクチブ領域IIには第１熱酸化膜14材質の厚いHV用ゲート酸化膜が形成される。
【０００７】
しかし、前記工程を適用してデュアルゲート酸化膜を形成すると、フォトレジストパターン16をマスクとしてLV領域の第２熱酸化膜14を除去するとき、第１熱酸化膜14のほかにLV領域の周りのSTI12（図１８の（Ａ）で表示された部分）も一部が一緒にリセスされるので、この部分（アクチブ領域とフィールド領域との境界面）にデント（dent）が発生する不良が誘発される。図２０は前記不良の発生した場合の素子構造を示した断面図である。
前記不良はSTI12を構成するＣＶＤ酸化膜とゲート酸化膜として用いられる第１熱酸化膜14との間の湿式食刻率が異なっていることに起因して惹起される現象で、STI12がＨＤＰ材質で充填される場合には、リセス量がアクチブ領域の基板10表面を基準にしたときに約200Åほどである反面、USG材質で充填される場合には、STI12のリセス量が約1000Å水準に至るので、デント（dent）発生が一層甚だしくなる。
【０００８】
デント（dent）が発生する場合に、後続工程のゲートポリ食刻の時にリセスされた所にポリ残存物が残されるか、或いはフィールド領域とアクチブ領域との境界面上でゲートポリがフィールドとアクチブとを覆う現象が現れるかして、この部分では垂直方向とサイド方向とにすべて電界を受けるので、電界集中に起因するゲート酸化膜の劣化が招来されるだけでなく、素子の駆動の際にトランジスタのVth低下、サブスレッショルド電流漏れ（subthreshold leakage）の増加、パンチングスルーマージンの減少などのような形態の特性低下が惹起される。
これを改善するため、最近ではLDI設計の際にノーマルSTI構造にデュアルゲート酸化膜工程を適用し、窒化膜マスキング技術を用いてLV領域での厚い熱酸化膜の除去工程なしにもデュアルゲート酸化膜を形成し得るようにした工程技術が提案されたことがある。
【０００９】
図２１乃至図２５は従来のデュアルゲート酸化膜形成方法を示す工程図である。以下、これを参照して、その製造方法を第３段階に区分して説明する。符号Ｉは第１アクチブ領域で、薄いゲート酸化膜が形成されるLV領域を示し、符号IIは第２アクチブ領域で、厚いゲート酸化膜が形成されるHV領域を示す。
【００１０】
第１段階として、図２１に示すように、シリコン基板100内のフィールド領域に図１７に示した工程と同一な方法によりトレンチｔ内部を埋め込むCVD酸化膜材質のSTI102を形成する。次いで、前記基板100上のアクチブ領域Ｉ、IIに熱酸化膜材質のバッファ酸化膜104を形成し、CMOSウェルイオン注入とチャネルイオン注入とを施す。イオン注入後にバッファ酸化膜104を除去せずに直ちにSTI102を含んだバッファ酸化膜104上に窒化膜106を形成し、その上にMTO（Medium Temperature Oxide）材質のCVD酸化膜108を形成する。ここで、MTOとは700〜800℃の温度で形成された酸化膜質をいう。このとき、バッファ酸化膜104は100〜120Å厚さで形成され、窒化膜106は90〜110Å厚さで形成され、CVD酸化膜108は９０〜１１０Å厚さで形成される。
【００１１】
第２段階として、図２２に示すように、第１アクチブ領域Ｉを含んだその隣接部のSTI102の一部が一緒にマスキングされるように、CVD酸化膜108上にフォトレジストパターン１１０を形成する。次いで、フォトレジストパターン110をマスクとして第２アクチブ領域IIとその隣接部のCVD酸化膜１０８とを湿式食刻する。
【００１２】
第３段階として、図２３に示すように、フォトレジストパターン１１０を除去する。
第４段階として、図２４に示すように、残存CVD酸化膜１０８をマスクとして窒化膜106とバッファ酸化膜１０４とを順次食刻して、第２アクチブ領域IIの表面を露出させる。このとき、前記窒化膜１０４は燐酸をエッチング液として用いた湿式食刻法により食刻され、マスクとして用いられた前記残存CVD酸化膜１０８はバッファ酸化膜１０４の食刻時に一緒に除去される。次いで、第２アクチブ領域IIの表面露出部に４００〜４５０Å厚さの第１熱酸化膜１１２を形成する。
【００１３】
第５段階として、図２５に示すように、第１アクチブ領域Ｉとその隣接部のSTI１０２上とに残存した窒化膜１０６とバッファ酸化膜１０４とを順次食刻して、第１アクチブ領域Ｉの表面を露出させる。この場合、バッファ酸化膜１０４の食刻時に第１熱酸化膜１１２の一部も消耗されるため、前記残存膜質の食刻が完了すると、第２アクチブ領域IIには約２５０〜３５０Å厚さの第１熱酸化膜１１２だけが残される。次いで、第１アクチブ領域Ｉの表面露出部に第１熱酸化膜１１２よりも薄い３０〜５０Å厚さの第２熱酸化膜１１４を形成することにより、デュアルゲート酸化膜工程を完了する。第２熱酸化膜１１４の形成時に第２アクチブ領域IIの第１熱酸化膜１１２も追加成長するが、その量が微々としたものなので考慮しなくてもよい。
その結果、第１アクチブ領域Ｉには第２熱酸化膜１１４材質の薄いLV用ゲート酸化膜が形成され、第２アクチブ領域IIには第１熱酸化膜１１２材質の厚いHV用ゲート酸化膜が形成される。
このようにデュアルゲート酸化膜を製造する場合、HV領域の厚いゲート酸化膜の形成時にLV領域での厚い熱酸化膜の除去工程を必要としないので、アクチブ領域とフィールド領域との境界面でデント（dent）が発生することを防ぐことができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記工程を適用する場合において、窒化膜１０６をマスクとして第２アクチブ領域IIに第１熱酸化膜１１２材質の厚いゲート酸化膜を成長させるときに、STI102とアクチブ領域との境界面（図２５の（Ｂ）で表示された部分）で第１熱酸化膜１１２が他の部分よりも薄く成長するという問題が発生する。
即ち、第１熱酸化膜１１２がSTI102のエッジ部位で甚だしく薄膜化する現象が誘発されるのである。
このような現象はゲート酸化膜の厚さが増加するほど加速化され、図２６には前記不良が発生した場合の素子構造を示した断面図が示されている。図２６において“ｌ”は元来形成しようとした第１熱酸化膜１１２厚さを示し、“ｌ−α”は薄膜化現象により薄くなった第１熱酸化膜１１２の厚さを示す。
【００１５】
前記薄膜化現象は熱酸化工程の進行時にスチフ(stiff)なＳＴＩ１０２のサイドに圧縮応力が集中して、この部分での酸化膜成長が抑制されるのに起因して惹起される現象で、このような現象が発生する場合に電界集中によるゲート酸化膜の劣化が招来されるだけでなく、トランジスタの駆動時にアクチブ領域とフィールド領域との境界面でチャネル（Ｃｏｒｎｅｒ ＴＲのチャネル）が先に形成され、ターンオンされてからアクチブ領域のセンターにチャネル（Ｆｌａｔ ＴＲのチャネル）が形成されターンオンされる、即ち、トランジスタがまるで2個のＶｔｈをもつことのように見えるハンプ（ｈｕｍｐ）現象が誘発されていて、これに対する改善策が至急に求められている。
【００１６】
そこで、本発明の目的は、LOCOS酸化膜を通じてトレンチが形成されるようにノーマルSTI構造にLOCOS工程を導入し、STIがLOCOS酸化膜のバーズビーク（Bird's beak）の一部を含むようにして、STIのサイドが緩慢な傾斜構造を有し、また、前記STIと接するアクチブ領域エッジ部のシリコン基板が(1,1,1)構造を有することにより、ノーマルSTI構造にHV用ゲート酸化膜の成長時にSTIのサイドに集中する圧縮応力を既存対比で緩和させ、STIエッジ部位でゲート酸化膜が薄膜化することを防ぐことができる半導体素子の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
このような目的を達成するため本発明の第１実施例は、フィールド領域が露出されるようにシリコン基板上の第１及び第２アクチブ領域に“パッド酸化膜/窒化膜/酸化膜”積層構造の結果物を形成する段階と、前記結果物をマスクとして酸化工程を実施して前記フィールド領域にバーズビークを含む熱酸化膜材質のLOCOS酸化膜を形成する段階と、前記結果物をマスクとして前記LOCOS酸化膜と前記シリコン基板とを所定厚さだけ食刻して前記フィールド領域にトレンチを形成する段階と、前記トレンチ内部が充分に充填されるように前記結果物上にCVD酸化膜を形成する段階と、前記パッド酸化膜上に前記窒化膜が所定厚さだけ残存するように前記CVD酸化膜をCMP処理して前記フィールド領域にバーズビークを含むCVD酸化膜材質のSTIを形成する段階と、前記残存窒化膜とパッド酸化膜とを除去すると共に前記バーズビークを含むSTIをリセスすることで、前記第１，第２アクチブ領域のシリコン(1,0,0)結晶面を露出させ、かつ、前記STIと接する前記第１，第２アクチブ領域の両方のエッジ部に、シリコン(1,1,1)結晶面を均一に露出させる段階と、CMOSウェルイオン注入とチャネルイオン注入とを実施する段階と、窒化膜蒸着及びこれの食刻工程を経て前記第１アクチブ領域には窒化膜を残し、前記第２アクチブ領域は露出させる段階と、前記残存窒化膜をマスクとして第２アクチブ領域にゲート酸化膜用第１熱酸化膜を形成する段階と、前記第１アクチブ領域の前記残存窒化膜を除去する段階と、前記第１アクチブ領域に前記第１熱酸化膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、を含む半導体素子の製造方法を提供する。
【００１８】
また、本発明の第２実施例は、フィールド領域が露出されるようにシリコン基板上の第１及び第２アクチブ領域に“パッド酸化膜/窒化膜/酸化膜”積層構造の結果物を形成する段階と、前記結果物をマスクとして酸化工程を実施して前記フィールド領域にバーズビークを含むLOCOS酸化膜を形成する段階と、前記結果物をマスクとして前記LOCOS酸化膜と前記シリコン基板とを所定厚さだけ食刻して前記フィールド領域にトレンチを形成する段階と、前記トレンチ内部が充分に充填されるように前記結果物上にCVD酸化膜を形成する段階と、前記パッド酸化膜上に前記窒化膜が所定厚さだけ残存するように前記CVD酸化膜をCMP処理して前記フィールド領域にバーズビークを含むCVD酸化膜材質のSTIを形成する段階と、前記残存窒化膜とパッド酸化膜とを除去すると共に前記バーズビークを含むSTIをリセスすることで、前記第１，第２アクチブ領域のシリコン(1,0,0)結晶面を露出させ、かつ、前記STIと接する前記第１，第２アクチブ領域の両方のエッジ部に、シリコン(1,1,1)結晶面を均一に露出させる段階と、CMOSウェルイオン注入とチャネルイオン注入とを実施する段階と、前記第１、第２アクチブ領域にゲート酸化膜用第１熱酸化膜を形成する段階と、前記第１アクチブ領域上の前記第１熱酸化膜を除去する段階と、前記第１アクチブ領域に前記第１熱酸化膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、を含む半導体素子の製造方法を提供する。
【００１９】
このとき、前記第１アクチブ領域はLV領域を示し、第２アクチブ領域はHV領域を示す。
【００２０】
以上のように工程を進行すると、STIのサイドが既存のスチフ（stiff）模様でない緩慢な傾斜構造（たとえば、バーズビーク（bird's beak）模様）で形成されるだけでなく、第１及び第２アクチブ領域の残存窒化膜とパッド酸化膜との除去時に前記バーズビークの一部もいっしょにリセスされるように食刻工程が進行されるため、STIと接する第１、第２アクチブ領域のエッジ部ではシリコン基板が(1,1,1)結晶構造を有する。その結果、酸化工程時にSTIのサイドに集中する圧縮応力を従来対比で緩和させることができるため、STIエッジ部位でHV用ゲート酸化膜の圧さが相対的に薄く成長することが防止される。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。
図１乃至図８は、本発明で提案されたデュアルゲート酸化膜の形成方法を示した工程図で、以下、これを参照して、その製造方法を第８段階に区分して説明する。ここで、符号ＩはLV領域（薄いゲート酸化膜が形成される領域）として使用される第１アクチブ領域を示し、符号IIはHV領域（厚いゲート酸化膜が形成される領域）として用いられる第２アクチブ領域を示す。このとき、前記HV領域とは動作電圧が3.3〜50Vの内圧をもつように設計された領域を示す。
【００２２】
第１段階として、図１に示すように、シリコン基板200上にパッド酸化膜202、窒化膜204、及びHTO材質の酸化膜206を順次積層した後、食刻工程時に乱反射を抑制しクリティカルな水準のパターン形成のために前記酸化膜206上にARL（Anti-Reflective Layer）208をコーティングする。次いで、フィールド領域を限定するフォトレジストパターン（図示せず）をマスクとしてARL208、酸化膜206、窒化膜204及びパッド酸化膜202を順次食刻してフィールド領域として用いられる部分の基板200表面を露出させる。その結果、基板200上の第１、第２アクチブ領域Ｉ、IIのみに、選択的に、“パッド酸化膜202/窒化膜204/ARL208がコーティングされた酸化膜206”積層構造の結果物が残される。このとき、前記窒化膜204は後続LOCOS工程時に酸化防止膜の役割をし、ARLコーティング工程はスキップすることができる。
【００２３】
第２段階として、図２に示すように、前記“パッド酸化膜202/窒化膜204/ ARL208がコーティングされた酸化膜206”積層構造の結果物をマスクとして酸化工程を実施してフィールド領域にバーズビーク210a、210bを含むLOCOS酸化膜210を形成する。
【００２４】
第３段階として、図３に示すように、前記結果物をマスクとしてLOCOS酸化膜210とその下段のシリコン基板200を所定厚さだけ選択食刻してフィールド領域にトレンチｔを形成する。
【００２５】
第４段階として、図４に示すように、前記トレンチｔ内部が充分に充填されるように前記結果物上にUSG及びHDP材質のCVD酸化膜212を蒸着する。
【００２６】
第５段階として、図５に示すように、パッド酸化膜202上に所定厚さ（例えば初期蒸着厚さの1/2〜1/3水準）の窒化膜204が残存するようにCVD酸化膜212をCMP処理して、フィールド領域にバーズビーク210a、210bを含む酸化膜212a材質のSTI214を形成する。次いで、残存窒化膜204とパッド酸化膜202とを除去して第１、第２アクチブ領域Ｉ、IIを露出させた後、CMOSウェルイオン注入工程とチャネルイオン注入工程とを実施する。第１、第２アクチブ領域Ｉ、IIの残存窒化膜204とパッド酸化膜202との除去時、STI214をなすバーズビーク210a,210b成分の一定量が一緒にリセスされるため、食刻工程が完了されると、図示されたようにSTI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部ｃではシリコン基板の(1,1,1)結晶面が露出される。
【００２７】
このようにSTI214のサイドをバーズビーク形状の緩慢な傾斜構造にしたのは後続酸化工程時にSTI214のサイドに集中される圧縮応力を既存対比で緩和させることにより、HV用ゲート酸化膜のエッジ薄膜化現象を防ぐためである。また、STI214と第１、第２アクチブ領域Ｉ、IIとが接する部分でシリコン基板が(1,1,1)結晶構造をもつようにしたのは(1,0,0)結晶面に比べ(1,1,1)結晶面での酸化膜成長速度が速くなって、(1,1,1)結晶構造をもつ部分では他の部分（(1,0,0)結晶構造をもつ部分）に比べ相対的に厚い厚さの酸化膜形成が可能であって、HV用ゲート酸化膜の薄膜化現象を抑制するのにもっと有利であるからである。ここで、(1,0,0)結晶面はシリコン基板を上から見下ろしたときに平らかに置かれた部分のシリコン結晶構造を示し、(1,1,1)結晶面はバーズビーク210a,210bのリセスにより露出された傾斜部分のシリコン結晶構造を示す。
【００２８】
第６段階として、図６に示すように、STI214を含んだ第１、第２アクチブ領域Ｉ、II上に窒化膜216を蒸着した後、第２アクチブ領域IIとその隣接部のSTI214の一部が一緒に露出されるように前記窒化膜216を選択食刻する。その結果、第１アクチブ領域側のみに窒化膜216が残される。
【００２９】
第７段階として、図７に示すように、前記残存窒化膜216をマスクとして第２アクチブ領域IIに400〜450Å厚さの第１熱酸化膜218を形成する。このとき、STI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部ｃではすでに言及されたように(1,1,1)結晶構造のシリコンが露出された状態であるので、(1,0,0)結晶面をもつ平らな部分に比べ第１熱酸化膜２１８が多少厚く形成される。図７において“ｌ”は元来形成しようとした第１熱酸化膜２１８の厚さを示し、“ｌ＋α"は速い成長速度のため平らな部分に比べ多少厚くなった第１熱酸化膜１１２の厚さを示す。次いで、第１アクチブ領域側の残存窒化膜216を除去して第１アクチブ領域Ｉを露出させる。
【００３０】
第８段階として、図８に示すように、第１アクチブ領域Ｉに第１熱酸化膜２１８よりも薄い３０〜５０Å厚さの第２熱酸化膜２２０を形成することにより、デュアルゲート酸化膜工程を完了する。第２熱酸化膜２２０の形成のときに第２アクチブ領域IIの第１熱酸化膜２１８も追加成長されるが、その量が微々としたものなので考慮しなくてもよい。
その結果、第１アクチブ領域Ｉには第２熱酸化膜２２０材質の薄いLV用ゲート酸化膜が形成され、第２アクチブ領域IIには第１熱酸化膜２１８材質の厚いHV用ゲート酸化膜が形成される。
【００３１】
このようにデュアルゲート酸化膜を製造する場合に、STI214がLOCOS酸化膜２１０のバーズビーク210a、２１０ｂの一部を含むように素子設計がなされるので、STI214のサイドが既存のスチフ模様でなく緩慢な傾斜構造（例えば、バーズビーク模様）をもち、また、第１及び第２アクチブ領域Ｉ、IIに残存した窒化膜２０４とパッド酸化膜２０２の除去時にバーズビーク２１０a、２１０ｂの一部も一緒にリセスされる方式で工程が進行するので、STI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部ではシリコン基板が(1,1,1)結晶構造をもつことになる。
従って、この場合は酸化工程時にSTI214のサイドに集中される圧縮応力を従来対比で緩和させることができるだけでなく、STI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部では(1,0,0)結晶構造をもつ平らな部分に比べHV用ゲート酸化膜を厚く形成することが可能になる。
【００３２】
そこで、前記工程技術を適用すると、HV用ゲート酸化膜の成長時に惹起された第２アクチブ領域IIとSTI214のエッジ部位とでのゲート酸化膜の薄膜化現象が発生しなくなる。
このため、素子駆動時に電界集中及びハンプ現象が誘発されるのを防止することができるので、ゲート酸化膜の劣化とトランジスタの動作特性低下とを防止することができる。
【００３３】
一方、本発明の第２実施例であって前記デュアルゲート酸化膜工程は窒化膜マスキング法の代わりに一般のフォト工程を適用して進行することもできるが、図９乃至図１６にはこれと関連した半導体素子のデュアルゲート酸化膜の形成方法を示した工程図が示されている。以下、これを参照してその製造方法を第８段階に区分して説明する。図面において符号ＩはLV領域（薄いゲート酸化膜が形成される領域）として用いられる第１アクチブ領域を示し、符号IIはHV領域（厚いゲート酸化膜が形成される領域）として用いられる第２アクチブ領域を示す。そして、HV領域とは動作電圧が3.3V〜50Vの内圧をもつように設計された領域を示す。
【００３４】
前記実施例の場合、図９〜１３までは第１実施例の図１〜図５で説明した工程と同一に進行するので、ここではこれと関連した言及は避け、その以後の工程段階から説明する。
【００３５】
即ち、第１〜第５段階として、図９〜図１３に示すように、第１実施例で言及された工程技術（図１〜図５で示した工程）をそのまま適用して、基板200上のフィールド領域にバーズビーク210a、２１０ｂを含むCVD酸化膜212a材質のSTI214を形成し、アクチブ領域に残存した窒化膜204とパッド酸化膜２０２とを順序除去して、基板２００上の第１、第２アクチブ領域Ｉ、IIを露出させた後、CMOSウェルイオン注入工程とチャネルイオン注入工程とを実施する。
【００３６】
第６段階として、図１４に示すように、基板２００上の第１、第２アクチブ領域Ｉ、IIに４００〜４５０Å厚さの第１熱酸化膜２１８を形成する。この場合もやはりSTI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部ｃでは残存窒化膜２０４とパッド酸化膜２０２との除去時に伴われるバーズビーク210a、２１０ｂのリセスのためシリコン基板が（１，１，１）結晶構造をもつので、この部分ｃでは（１，０，０）結晶面をもつ平らな部分に比べ第１熱酸化膜２１８が多少厚く形成される。図１４で“ｌ"は元来形成しようとした第１熱酸化膜２１８の厚さを示し、“ｌ＋α"は速い速度のため平らな部分に比べ多少厚くなった第１熱酸化膜１１２の厚さを示す。
【００３７】
第７段階として、図１５に示すように、第１アクチブ領域Ｉとその周りのSTI214の一部とが一緒に露出されるように前記結果物上にフォトレジストパターン２１９を形成し、これをマスクとして第１熱酸化膜２１８を選択食刻して、HV領域IIのみに選択的に第１熱酸化膜２１８を残す。
【００３８】
第８段階として、図１６に示すように、フォトレジストパターン２１９を除去し、第１アクチブ領域Ｉに第１熱酸化膜２１８よりも薄い３０〜５０Å厚さの第２熱酸化膜２２０を形成することにより、デュアルゲート酸化膜工程を完了する。
その結果、第１アクチブ領域Ｉには第２熱酸化膜２２０材質の薄いLV用ゲート酸化膜が形成され、第２アクチブ領域IIには第１熱酸化膜２１８材質の厚いHV用ゲート酸化膜が形成される。
【００３９】
このように工程を進行する場合において、LV領域の第１熱酸化膜２１８を除去するときに、LV領域の周りのSTI214の一部が一緒にリセスされる現象が惹起されるが、この場合はSTI214をなす残存バーズビーク210a、２１０ｂ成分が熱酸化膜材質で構成されて、既存のようにCVD酸化膜が直ちに露出された場合と比較すると、STIのリセス量自体を顕著に減らすことができるし、第１、第２アクチブ領域のエッジ部ではシリコンが（１，１，１）結晶構造を有して、平らな他の部分に比べ第２熱酸化膜２２０を厚く形成することができて、デント（dent）誘発のため惹起された素子の特性低下は考慮しなくてもよい。
そこで、第２実施例の工程順序に基づきデュアルゲート酸化膜を形成しても酸化工程の際にSTI２１４のサイドに集中される圧縮応力を従来と比べ緩和させ、HV用ゲート酸化膜の成長時に惹起された第２アクチブ領域IIのエッジ部位でのゲート酸化膜の薄膜化現象が発生しなくなる。
【００４０】
以上、実施例を通じて本発明を詳しく説明したが、本発明はこれに限定されず、本発明の技術的思想内で当分野の通常の知識によりその変形及び改良ができるのは勿論のことである。
【００４１】
【発明の効果】
以上説明したように本発明は、LOCOS酸化膜を通じてトレンチが形成されるようにノーマルSTI構造にLOCOS工程を導入し、STIがLOCOS酸化膜のバーズビークの一部を含むことによりSTIのサイドが緩慢な傾斜構造を有し、同時に前記STIと接するアクチブ領域エッジ部のシリコン基板が(1,1,1)結晶構造を有することにより、STIのサイドに集中される圧縮応力を従来対比で緩和させることができるようになって、STIと接する第１、第２アクチブ領域エッジ部での熱酸化膜厚さを(1,0,0)結晶構造をもつ平らな部分よりも厚く形成することができて、▲１▼ＨＶ用ゲート酸化膜の成長時に惹起されたSTIエッジ部位でのゲート酸化膜の薄膜化現象を防止し、▲２▼ゲート酸化膜の信頼性を向上させ、▲３▼電界集中とハンプ現象の誘発とのために惹起されるトランジスタの動作特性低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図２】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図３】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図４】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図５】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図６】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図７】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図８】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図９】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１０】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１１】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１２】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１３】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１４】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１５】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１６】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１７】従来のデュアルゲート酸化膜の形成方法を示した工程図である。
【図１８】従来のデュアルゲート酸化膜の形成方法を示した工程図である。
【図１９】従来のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２０】図１７〜図１９の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示した工程断面図である。
【図２１】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２２】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２３】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２４】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２５】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２６】図２１〜図２５の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示した工程断面図である。
【符号の説明】
１０：シリコン基板
１２：STI
１４：第１熱酸化膜
１６：フォトレジストパターン
１８：第２熱酸化膜
１００：シリコン基板
１０２：STI
１０４：バッファ酸化膜
１０６：窒化膜
１０８：CVD酸化膜
１１０：フォトレジストパターン
１１２：第１熱酸化膜
１１４：第２熱酸化膜
２００：シリコン基板
２０２：パッド酸化膜
２０４：窒化膜
２０６：HTO材質の酸化膜
２０８：ARL
２１０：LOCOS酸化膜
２１０a：バーズビーク
２１０b：バーズビーク
２１２：CVD酸化膜
２１４：STI
２１６：窒化膜
２１８：第１熱酸化膜
２１９：フォトレジストパターン
２２０：第２熱酸化膜
【発明の属する技術の分野】
本発明は、ノーマルSTI（normal Shallow Trench Isolation）構造にデュアルゲート酸化膜工程を適用する際に、STIと厚いゲート酸化膜との境界面において前記酸化膜の厚さが相対的に薄くなる薄膜化現象が惹起されることを防止することができる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
LDI（LCD Driver IC）製品のような電力素子製品は、素子駆動の際にロジック回路駆動のためのロー電圧（以下、LVとする）動作とLCD駆動のためのハイ電圧（以下、HVとする）動作との両方が必要とされるので、ゲート酸化膜をデュアルゲート構造にする必要があり、線幅が小さくなるのに従いSTI構造を採用すべきである。
しかし、ノーマルSTI構造にデュアルゲート酸化膜の製造工程をそのまま適用すると、HV用デュアルゲート酸化膜を形成するときにLV領域のSTIリセス（recess）が過度に発生して素子が致命的な損傷を受けるため、特性低下が生じる。
これは、STIがUSGおよびHDPのようなCVD酸化膜材質で構成される反面、ゲート酸化膜は熱酸化膜材質で構成されて、デュアルゲート酸化膜を形成するための食刻工程の際に、熱酸化膜とCVD酸化膜との間の湿式食刻率の差によりアクチブ領域とフィールド領域との境界面にデント（dent）が甚だしく発生するからである。
【０００３】
図１７乃至図１９は、従来のデュアルゲート酸化膜の形成方法を示した工程図で、以下、これを参照して具体的に説明する。ここでは、便宜上前記工程を第３段階に区分して説明する。前記図面で、符号Ｉは第１アクチブ領域で、薄いゲート酸化膜の形成されるLV領域を示し、符号IIは第２アクチブ領域で、厚いゲート酸化膜の形成されるHV領域を示す。
【０００４】
第１段階として、図１７に示すように、シリコン基板10上の第１、第２アクチブ領域Ｉ、IIに窒化膜パターン（図示せず）を形成し、これをマスクとして前記基板10を所定厚さだけ選択食刻して基板10内のフィールド領域にトレンチｔを形成した後、前記トレンチｔ内部が充分に充填されるように前記結果物上にUSG又はHDP材質のCVD酸化膜を蒸着する。ついで、前記アクチブ領域Ｉ、IIに窒化膜パターンの一部が残存するようにCVD酸化膜をCMP処理した後、前記残存窒化膜パターンを除去してトレンチｔ内部を埋め込むSTI12を形成し、CMOSウェルイオン注入とチャネルイオン注入とを実施した後、基板10上のアクチブ領域Ｉ、IIに300Å厚さのHV用第１熱酸化膜14を形成する。
【０００５】
第２段階として、図１８に示すように、第１アクチブ領域Ｉとその周り部のSTI12の一部とが一緒にオープンされるように前記結果物上にフォトレジストパターン16を形成し、これをマスクとして第１熱酸化膜14を湿式食刻してHV領域IIのみに選択的に第１熱酸化膜14を残す。
【０００６】
第３段階として、図１９に示すように、フォトレジストパターン16を除去し、第１アクチブ領域Ｉに40Å厚さのLV用第２熱酸化膜18を形成することにより、デュアルゲート酸化膜工程を完了する。第２熱酸化膜18の形成の際に第２アクチブ領域IIの第１熱酸化膜14も追加成長するが、その量が微々としたものなので考慮しなくてもよい。
その結果、第１アクチブ領域Ｉには第２熱酸化膜18材質の薄いLV用ゲート酸化膜が形成され、第２アクチブ領域IIには第１熱酸化膜14材質の厚いHV用ゲート酸化膜が形成される。
【０００７】
しかし、前記工程を適用してデュアルゲート酸化膜を形成すると、フォトレジストパターン16をマスクとしてLV領域の第２熱酸化膜14を除去するとき、第１熱酸化膜14のほかにLV領域の周りのSTI12（図１８の（Ａ）で表示された部分）も一部が一緒にリセスされるので、この部分（アクチブ領域とフィールド領域との境界面）にデント（dent）が発生する不良が誘発される。図２０は前記不良の発生した場合の素子構造を示した断面図である。
前記不良はSTI12を構成するＣＶＤ酸化膜とゲート酸化膜として用いられる第１熱酸化膜14との間の湿式食刻率が異なっていることに起因して惹起される現象で、STI12がＨＤＰ材質で充填される場合には、リセス量がアクチブ領域の基板10表面を基準にしたときに約200Åほどである反面、USG材質で充填される場合には、STI12のリセス量が約1000Å水準に至るので、デント（dent）発生が一層甚だしくなる。
【０００８】
デント（dent）が発生する場合に、後続工程のゲートポリ食刻の時にリセスされた所にポリ残存物が残されるか、或いはフィールド領域とアクチブ領域との境界面上でゲートポリがフィールドとアクチブとを覆う現象が現れるかして、この部分では垂直方向とサイド方向とにすべて電界を受けるので、電界集中に起因するゲート酸化膜の劣化が招来されるだけでなく、素子の駆動の際にトランジスタのVth低下、サブスレッショルド電流漏れ（subthreshold leakage）の増加、パンチングスルーマージンの減少などのような形態の特性低下が惹起される。
これを改善するため、最近ではLDI設計の際にノーマルSTI構造にデュアルゲート酸化膜工程を適用し、窒化膜マスキング技術を用いてLV領域での厚い熱酸化膜の除去工程なしにもデュアルゲート酸化膜を形成し得るようにした工程技術が提案されたことがある。
【０００９】
図２１乃至図２５は従来のデュアルゲート酸化膜形成方法を示す工程図である。以下、これを参照して、その製造方法を第３段階に区分して説明する。符号Ｉは第１アクチブ領域で、薄いゲート酸化膜が形成されるLV領域を示し、符号IIは第２アクチブ領域で、厚いゲート酸化膜が形成されるHV領域を示す。
【００１０】
第１段階として、図２１に示すように、シリコン基板100内のフィールド領域に図１７に示した工程と同一な方法によりトレンチｔ内部を埋め込むCVD酸化膜材質のSTI102を形成する。次いで、前記基板100上のアクチブ領域Ｉ、IIに熱酸化膜材質のバッファ酸化膜104を形成し、CMOSウェルイオン注入とチャネルイオン注入とを施す。イオン注入後にバッファ酸化膜104を除去せずに直ちにSTI102を含んだバッファ酸化膜104上に窒化膜106を形成し、その上にMTO（Medium Temperature Oxide）材質のCVD酸化膜108を形成する。ここで、MTOとは700〜800℃の温度で形成された酸化膜質をいう。このとき、バッファ酸化膜104は100〜120Å厚さで形成され、窒化膜106は90〜110Å厚さで形成され、CVD酸化膜108は９０〜１１０Å厚さで形成される。
【００１１】
第２段階として、図２２に示すように、第１アクチブ領域Ｉを含んだその隣接部のSTI102の一部が一緒にマスキングされるように、CVD酸化膜108上にフォトレジストパターン１１０を形成する。次いで、フォトレジストパターン110をマスクとして第２アクチブ領域IIとその隣接部のCVD酸化膜１０８とを湿式食刻する。
【００１２】
第３段階として、図２３に示すように、フォトレジストパターン１１０を除去する。
第４段階として、図２４に示すように、残存CVD酸化膜１０８をマスクとして窒化膜106とバッファ酸化膜１０４とを順次食刻して、第２アクチブ領域IIの表面を露出させる。このとき、前記窒化膜１０４は燐酸をエッチング液として用いた湿式食刻法により食刻され、マスクとして用いられた前記残存CVD酸化膜１０８はバッファ酸化膜１０４の食刻時に一緒に除去される。次いで、第２アクチブ領域IIの表面露出部に４００〜４５０Å厚さの第１熱酸化膜１１２を形成する。
【００１３】
第５段階として、図２５に示すように、第１アクチブ領域Ｉとその隣接部のSTI１０２上とに残存した窒化膜１０６とバッファ酸化膜１０４とを順次食刻して、第１アクチブ領域Ｉの表面を露出させる。この場合、バッファ酸化膜１０４の食刻時に第１熱酸化膜１１２の一部も消耗されるため、前記残存膜質の食刻が完了すると、第２アクチブ領域IIには約２５０〜３５０Å厚さの第１熱酸化膜１１２だけが残される。次いで、第１アクチブ領域Ｉの表面露出部に第１熱酸化膜１１２よりも薄い３０〜５０Å厚さの第２熱酸化膜１１４を形成することにより、デュアルゲート酸化膜工程を完了する。第２熱酸化膜１１４の形成時に第２アクチブ領域IIの第１熱酸化膜１１２も追加成長するが、その量が微々としたものなので考慮しなくてもよい。
その結果、第１アクチブ領域Ｉには第２熱酸化膜１１４材質の薄いLV用ゲート酸化膜が形成され、第２アクチブ領域IIには第１熱酸化膜１１２材質の厚いHV用ゲート酸化膜が形成される。
このようにデュアルゲート酸化膜を製造する場合、HV領域の厚いゲート酸化膜の形成時にLV領域での厚い熱酸化膜の除去工程を必要としないので、アクチブ領域とフィールド領域との境界面でデント（dent）が発生することを防ぐことができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、前記工程を適用する場合において、窒化膜１０６をマスクとして第２アクチブ領域IIに第１熱酸化膜１１２材質の厚いゲート酸化膜を成長させるときに、STI102とアクチブ領域との境界面（図２５の（Ｂ）で表示された部分）で第１熱酸化膜１１２が他の部分よりも薄く成長するという問題が発生する。
即ち、第１熱酸化膜１１２がSTI102のエッジ部位で甚だしく薄膜化する現象が誘発されるのである。
このような現象はゲート酸化膜の厚さが増加するほど加速化され、図２６には前記不良が発生した場合の素子構造を示した断面図が示されている。図２６において“ｌ”は元来形成しようとした第１熱酸化膜１１２厚さを示し、“ｌ−α”は薄膜化現象により薄くなった第１熱酸化膜１１２の厚さを示す。
【００１５】
前記薄膜化現象は熱酸化工程の進行時にスチフ(stiff)なＳＴＩ１０２のサイドに圧縮応力が集中して、この部分での酸化膜成長が抑制されるのに起因して惹起される現象で、このような現象が発生する場合に電界集中によるゲート酸化膜の劣化が招来されるだけでなく、トランジスタの駆動時にアクチブ領域とフィールド領域との境界面でチャネル（Ｃｏｒｎｅｒ ＴＲのチャネル）が先に形成され、ターンオンされてからアクチブ領域のセンターにチャネル（Ｆｌａｔ ＴＲのチャネル）が形成されターンオンされる、即ち、トランジスタがまるで2個のＶｔｈをもつことのように見えるハンプ（ｈｕｍｐ）現象が誘発されていて、これに対する改善策が至急に求められている。
【００１６】
そこで、本発明の目的は、LOCOS酸化膜を通じてトレンチが形成されるようにノーマルSTI構造にLOCOS工程を導入し、STIがLOCOS酸化膜のバーズビーク（Bird's beak）の一部を含むようにして、STIのサイドが緩慢な傾斜構造を有し、また、前記STIと接するアクチブ領域エッジ部のシリコン基板が(1,1,1)構造を有することにより、ノーマルSTI構造にHV用ゲート酸化膜の成長時にSTIのサイドに集中する圧縮応力を既存対比で緩和させ、STIエッジ部位でゲート酸化膜が薄膜化することを防ぐことができる半導体素子の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
このような目的を達成するため本発明の第１実施例は、フィールド領域が露出されるようにシリコン基板上の第１及び第２アクチブ領域に“パッド酸化膜/窒化膜/酸化膜”積層構造の結果物を形成する段階と、前記結果物をマスクとして酸化工程を実施して前記フィールド領域にバーズビークを含む熱酸化膜材質のLOCOS酸化膜を形成する段階と、前記結果物をマスクとして前記LOCOS酸化膜と前記シリコン基板とを所定厚さだけ食刻して前記フィールド領域にトレンチを形成する段階と、前記トレンチ内部が充分に充填されるように前記結果物上にCVD酸化膜を形成する段階と、前記パッド酸化膜上に前記窒化膜が所定厚さだけ残存するように前記CVD酸化膜をCMP処理して前記フィールド領域にバーズビークを含むCVD酸化膜材質のSTIを形成する段階と、前記残存窒化膜とパッド酸化膜とを除去すると共に前記バーズビークを含むSTIをリセスすることで、前記第１，第２アクチブ領域のシリコン(1,0,0)結晶面を露出させ、かつ、前記STIと接する前記第１，第２アクチブ領域の両方のエッジ部に、シリコン(1,1,1)結晶面を均一に露出させる段階と、CMOSウェルイオン注入とチャネルイオン注入とを実施する段階と、窒化膜蒸着及びこれの食刻工程を経て前記第１アクチブ領域には窒化膜を残し、前記第２アクチブ領域は露出させる段階と、前記残存窒化膜をマスクとして第２アクチブ領域にゲート酸化膜用第１熱酸化膜を形成する段階と、前記第１アクチブ領域の前記残存窒化膜を除去する段階と、前記第１アクチブ領域に前記第１熱酸化膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、を含む半導体素子の製造方法を提供する。
【００１８】
また、本発明の第２実施例は、フィールド領域が露出されるようにシリコン基板上の第１及び第２アクチブ領域に“パッド酸化膜/窒化膜/酸化膜”積層構造の結果物を形成する段階と、前記結果物をマスクとして酸化工程を実施して前記フィールド領域にバーズビークを含むLOCOS酸化膜を形成する段階と、前記結果物をマスクとして前記LOCOS酸化膜と前記シリコン基板とを所定厚さだけ食刻して前記フィールド領域にトレンチを形成する段階と、前記トレンチ内部が充分に充填されるように前記結果物上にCVD酸化膜を形成する段階と、前記パッド酸化膜上に前記窒化膜が所定厚さだけ残存するように前記CVD酸化膜をCMP処理して前記フィールド領域にバーズビークを含むCVD酸化膜材質のSTIを形成する段階と、前記残存窒化膜とパッド酸化膜とを除去すると共に前記バーズビークを含むSTIをリセスすることで、前記第１，第２アクチブ領域のシリコン(1,0,0)結晶面を露出させ、かつ、前記STIと接する前記第１，第２アクチブ領域の両方のエッジ部に、シリコン(1,1,1)結晶面を均一に露出させる段階と、CMOSウェルイオン注入とチャネルイオン注入とを実施する段階と、前記第１、第２アクチブ領域にゲート酸化膜用第１熱酸化膜を形成する段階と、前記第１アクチブ領域上の前記第１熱酸化膜を除去する段階と、前記第１アクチブ領域に前記第１熱酸化膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、を含む半導体素子の製造方法を提供する。
【００１９】
このとき、前記第１アクチブ領域はLV領域を示し、第２アクチブ領域はHV領域を示す。
【００２０】
以上のように工程を進行すると、STIのサイドが既存のスチフ（stiff）模様でない緩慢な傾斜構造（たとえば、バーズビーク（bird's beak）模様）で形成されるだけでなく、第１及び第２アクチブ領域の残存窒化膜とパッド酸化膜との除去時に前記バーズビークの一部もいっしょにリセスされるように食刻工程が進行されるため、STIと接する第１、第２アクチブ領域のエッジ部ではシリコン基板が(1,1,1)結晶構造を有する。その結果、酸化工程時にSTIのサイドに集中する圧縮応力を従来対比で緩和させることができるため、STIエッジ部位でHV用ゲート酸化膜の圧さが相対的に薄く成長することが防止される。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。
図１乃至図８は、本発明で提案されたデュアルゲート酸化膜の形成方法を示した工程図で、以下、これを参照して、その製造方法を第８段階に区分して説明する。ここで、符号ＩはLV領域（薄いゲート酸化膜が形成される領域）として使用される第１アクチブ領域を示し、符号IIはHV領域（厚いゲート酸化膜が形成される領域）として用いられる第２アクチブ領域を示す。このとき、前記HV領域とは動作電圧が3.3〜50Vの内圧をもつように設計された領域を示す。
【００２２】
第１段階として、図１に示すように、シリコン基板200上にパッド酸化膜202、窒化膜204、及びHTO材質の酸化膜206を順次積層した後、食刻工程時に乱反射を抑制しクリティカルな水準のパターン形成のために前記酸化膜206上にARL（Anti-Reflective Layer）208をコーティングする。次いで、フィールド領域を限定するフォトレジストパターン（図示せず）をマスクとしてARL208、酸化膜206、窒化膜204及びパッド酸化膜202を順次食刻してフィールド領域として用いられる部分の基板200表面を露出させる。その結果、基板200上の第１、第２アクチブ領域Ｉ、IIのみに、選択的に、“パッド酸化膜202/窒化膜204/ARL208がコーティングされた酸化膜206”積層構造の結果物が残される。このとき、前記窒化膜204は後続LOCOS工程時に酸化防止膜の役割をし、ARLコーティング工程はスキップすることができる。
【００２３】
第２段階として、図２に示すように、前記“パッド酸化膜202/窒化膜204/ ARL208がコーティングされた酸化膜206”積層構造の結果物をマスクとして酸化工程を実施してフィールド領域にバーズビーク210a、210bを含むLOCOS酸化膜210を形成する。
【００２４】
第３段階として、図３に示すように、前記結果物をマスクとしてLOCOS酸化膜210とその下段のシリコン基板200を所定厚さだけ選択食刻してフィールド領域にトレンチｔを形成する。
【００２５】
第４段階として、図４に示すように、前記トレンチｔ内部が充分に充填されるように前記結果物上にUSG及びHDP材質のCVD酸化膜212を蒸着する。
【００２６】
第５段階として、図５に示すように、パッド酸化膜202上に所定厚さ（例えば初期蒸着厚さの1/2〜1/3水準）の窒化膜204が残存するようにCVD酸化膜212をCMP処理して、フィールド領域にバーズビーク210a、210bを含む酸化膜212a材質のSTI214を形成する。次いで、残存窒化膜204とパッド酸化膜202とを除去して第１、第２アクチブ領域Ｉ、IIを露出させた後、CMOSウェルイオン注入工程とチャネルイオン注入工程とを実施する。第１、第２アクチブ領域Ｉ、IIの残存窒化膜204とパッド酸化膜202との除去時、STI214をなすバーズビーク210a,210b成分の一定量が一緒にリセスされるため、食刻工程が完了されると、図示されたようにSTI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部ｃではシリコン基板の(1,1,1)結晶面が露出される。
【００２７】
このようにSTI214のサイドをバーズビーク形状の緩慢な傾斜構造にしたのは後続酸化工程時にSTI214のサイドに集中される圧縮応力を既存対比で緩和させることにより、HV用ゲート酸化膜のエッジ薄膜化現象を防ぐためである。また、STI214と第１、第２アクチブ領域Ｉ、IIとが接する部分でシリコン基板が(1,1,1)結晶構造をもつようにしたのは(1,0,0)結晶面に比べ(1,1,1)結晶面での酸化膜成長速度が速くなって、(1,1,1)結晶構造をもつ部分では他の部分（(1,0,0)結晶構造をもつ部分）に比べ相対的に厚い厚さの酸化膜形成が可能であって、HV用ゲート酸化膜の薄膜化現象を抑制するのにもっと有利であるからである。ここで、(1,0,0)結晶面はシリコン基板を上から見下ろしたときに平らかに置かれた部分のシリコン結晶構造を示し、(1,1,1)結晶面はバーズビーク210a,210bのリセスにより露出された傾斜部分のシリコン結晶構造を示す。
【００２８】
第６段階として、図６に示すように、STI214を含んだ第１、第２アクチブ領域Ｉ、II上に窒化膜216を蒸着した後、第２アクチブ領域IIとその隣接部のSTI214の一部が一緒に露出されるように前記窒化膜216を選択食刻する。その結果、第１アクチブ領域側のみに窒化膜216が残される。
【００２９】
第７段階として、図７に示すように、前記残存窒化膜216をマスクとして第２アクチブ領域IIに400〜450Å厚さの第１熱酸化膜218を形成する。このとき、STI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部ｃではすでに言及されたように(1,1,1)結晶構造のシリコンが露出された状態であるので、(1,0,0)結晶面をもつ平らな部分に比べ第１熱酸化膜２１８が多少厚く形成される。図７において“ｌ”は元来形成しようとした第１熱酸化膜２１８の厚さを示し、“ｌ＋α"は速い成長速度のため平らな部分に比べ多少厚くなった第１熱酸化膜１１２の厚さを示す。次いで、第１アクチブ領域側の残存窒化膜216を除去して第１アクチブ領域Ｉを露出させる。
【００３０】
第８段階として、図８に示すように、第１アクチブ領域Ｉに第１熱酸化膜２１８よりも薄い３０〜５０Å厚さの第２熱酸化膜２２０を形成することにより、デュアルゲート酸化膜工程を完了する。第２熱酸化膜２２０の形成のときに第２アクチブ領域IIの第１熱酸化膜２１８も追加成長されるが、その量が微々としたものなので考慮しなくてもよい。
その結果、第１アクチブ領域Ｉには第２熱酸化膜２２０材質の薄いLV用ゲート酸化膜が形成され、第２アクチブ領域IIには第１熱酸化膜２１８材質の厚いHV用ゲート酸化膜が形成される。
【００３１】
このようにデュアルゲート酸化膜を製造する場合に、STI214がLOCOS酸化膜２１０のバーズビーク210a、２１０ｂの一部を含むように素子設計がなされるので、STI214のサイドが既存のスチフ模様でなく緩慢な傾斜構造（例えば、バーズビーク模様）をもち、また、第１及び第２アクチブ領域Ｉ、IIに残存した窒化膜２０４とパッド酸化膜２０２の除去時にバーズビーク２１０a、２１０ｂの一部も一緒にリセスされる方式で工程が進行するので、STI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部ではシリコン基板が(1,1,1)結晶構造をもつことになる。
従って、この場合は酸化工程時にSTI214のサイドに集中される圧縮応力を従来対比で緩和させることができるだけでなく、STI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部では(1,0,0)結晶構造をもつ平らな部分に比べHV用ゲート酸化膜を厚く形成することが可能になる。
【００３２】
そこで、前記工程技術を適用すると、HV用ゲート酸化膜の成長時に惹起された第２アクチブ領域IIとSTI214のエッジ部位とでのゲート酸化膜の薄膜化現象が発生しなくなる。
このため、素子駆動時に電界集中及びハンプ現象が誘発されるのを防止することができるので、ゲート酸化膜の劣化とトランジスタの動作特性低下とを防止することができる。
【００３３】
一方、本発明の第２実施例であって前記デュアルゲート酸化膜工程は窒化膜マスキング法の代わりに一般のフォト工程を適用して進行することもできるが、図９乃至図１６にはこれと関連した半導体素子のデュアルゲート酸化膜の形成方法を示した工程図が示されている。以下、これを参照してその製造方法を第８段階に区分して説明する。図面において符号ＩはLV領域（薄いゲート酸化膜が形成される領域）として用いられる第１アクチブ領域を示し、符号IIはHV領域（厚いゲート酸化膜が形成される領域）として用いられる第２アクチブ領域を示す。そして、HV領域とは動作電圧が3.3V〜50Vの内圧をもつように設計された領域を示す。
【００３４】
前記実施例の場合、図９〜１３までは第１実施例の図１〜図５で説明した工程と同一に進行するので、ここではこれと関連した言及は避け、その以後の工程段階から説明する。
【００３５】
即ち、第１〜第５段階として、図９〜図１３に示すように、第１実施例で言及された工程技術（図１〜図５で示した工程）をそのまま適用して、基板200上のフィールド領域にバーズビーク210a、２１０ｂを含むCVD酸化膜212a材質のSTI214を形成し、アクチブ領域に残存した窒化膜204とパッド酸化膜２０２とを順序除去して、基板２００上の第１、第２アクチブ領域Ｉ、IIを露出させた後、CMOSウェルイオン注入工程とチャネルイオン注入工程とを実施する。
【００３６】
第６段階として、図１４に示すように、基板２００上の第１、第２アクチブ領域Ｉ、IIに４００〜４５０Å厚さの第１熱酸化膜２１８を形成する。この場合もやはりSTI214と接する第１、第２アクチブ領域Ｉ、IIのエッジ部ｃでは残存窒化膜２０４とパッド酸化膜２０２との除去時に伴われるバーズビーク210a、２１０ｂのリセスのためシリコン基板が（１，１，１）結晶構造をもつので、この部分ｃでは（１，０，０）結晶面をもつ平らな部分に比べ第１熱酸化膜２１８が多少厚く形成される。図１４で“ｌ"は元来形成しようとした第１熱酸化膜２１８の厚さを示し、“ｌ＋α"は速い速度のため平らな部分に比べ多少厚くなった第１熱酸化膜１１２の厚さを示す。
【００３７】
第７段階として、図１５に示すように、第１アクチブ領域Ｉとその周りのSTI214の一部とが一緒に露出されるように前記結果物上にフォトレジストパターン２１９を形成し、これをマスクとして第１熱酸化膜２１８を選択食刻して、HV領域IIのみに選択的に第１熱酸化膜２１８を残す。
【００３８】
第８段階として、図１６に示すように、フォトレジストパターン２１９を除去し、第１アクチブ領域Ｉに第１熱酸化膜２１８よりも薄い３０〜５０Å厚さの第２熱酸化膜２２０を形成することにより、デュアルゲート酸化膜工程を完了する。
その結果、第１アクチブ領域Ｉには第２熱酸化膜２２０材質の薄いLV用ゲート酸化膜が形成され、第２アクチブ領域IIには第１熱酸化膜２１８材質の厚いHV用ゲート酸化膜が形成される。
【００３９】
このように工程を進行する場合において、LV領域の第１熱酸化膜２１８を除去するときに、LV領域の周りのSTI214の一部が一緒にリセスされる現象が惹起されるが、この場合はSTI214をなす残存バーズビーク210a、２１０ｂ成分が熱酸化膜材質で構成されて、既存のようにCVD酸化膜が直ちに露出された場合と比較すると、STIのリセス量自体を顕著に減らすことができるし、第１、第２アクチブ領域のエッジ部ではシリコンが（１，１，１）結晶構造を有して、平らな他の部分に比べ第２熱酸化膜２２０を厚く形成することができて、デント（dent）誘発のため惹起された素子の特性低下は考慮しなくてもよい。
そこで、第２実施例の工程順序に基づきデュアルゲート酸化膜を形成しても酸化工程の際にSTI２１４のサイドに集中される圧縮応力を従来と比べ緩和させ、HV用ゲート酸化膜の成長時に惹起された第２アクチブ領域IIのエッジ部位でのゲート酸化膜の薄膜化現象が発生しなくなる。
【００４０】
以上、実施例を通じて本発明を詳しく説明したが、本発明はこれに限定されず、本発明の技術的思想内で当分野の通常の知識によりその変形及び改良ができるのは勿論のことである。
【００４１】
【発明の効果】
以上説明したように本発明は、LOCOS酸化膜を通じてトレンチが形成されるようにノーマルSTI構造にLOCOS工程を導入し、STIがLOCOS酸化膜のバーズビークの一部を含むことによりSTIのサイドが緩慢な傾斜構造を有し、同時に前記STIと接するアクチブ領域エッジ部のシリコン基板が(1,1,1)結晶構造を有することにより、STIのサイドに集中される圧縮応力を従来対比で緩和させることができるようになって、STIと接する第１、第２アクチブ領域エッジ部での熱酸化膜厚さを(1,0,0)結晶構造をもつ平らな部分よりも厚く形成することができて、▲１▼ＨＶ用ゲート酸化膜の成長時に惹起されたSTIエッジ部位でのゲート酸化膜の薄膜化現象を防止し、▲２▼ゲート酸化膜の信頼性を向上させ、▲３▼電界集中とハンプ現象の誘発とのために惹起されるトランジスタの動作特性低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図２】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図３】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図４】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図５】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図６】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図７】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図８】本発明の第１実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図９】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１０】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１１】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１２】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１３】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１４】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１５】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１６】本発明の第２実施例によるデュアルゲート酸化膜の形成方法を示した工程図である。
【図１７】従来のデュアルゲート酸化膜の形成方法を示した工程図である。
【図１８】従来のデュアルゲート酸化膜の形成方法を示した工程図である。
【図１９】従来のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２０】図１７〜図１９の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示した工程断面図である。
【図２１】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２２】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２３】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２４】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２５】従来のまた他のデュアルゲート酸化膜の形成方法を示した工程図である。
【図２６】図２１〜図２５の工程に基づきデュアルゲート酸化膜を形成するときに惹起される不良発生形態を示した工程断面図である。
【符号の説明】
１０：シリコン基板
１２：STI
１４：第１熱酸化膜
１６：フォトレジストパターン
１８：第２熱酸化膜
１００：シリコン基板
１０２：STI
１０４：バッファ酸化膜
１０６：窒化膜
１０８：CVD酸化膜
１１０：フォトレジストパターン
１１２：第１熱酸化膜
１１４：第２熱酸化膜
２００：シリコン基板
２０２：パッド酸化膜
２０４：窒化膜
２０６：HTO材質の酸化膜
２０８：ARL
２１０：LOCOS酸化膜
２１０a：バーズビーク
２１０b：バーズビーク
２１２：CVD酸化膜
２１４：STI
２１６：窒化膜
２１８：第１熱酸化膜
２１９：フォトレジストパターン
２２０：第２熱酸化膜
Claims (7)
- フィールド領域が露出されるようにシリコン基板上の第１及び第２アクチブ領域に“パッド酸化膜/窒化膜/酸化膜”積層構造の結果物を形成する段階と、
前記結果物をマスクとして酸化工程を実施して前記フィールド領域にバーズビークを含む熱酸化膜材質のLOCOS酸化膜を形成する段階と、
前記結果物をマスクとして前記LOCOS酸化膜と前記シリコン基板とを所定厚さだけ食刻して前記フィールド領域にトレンチを形成する段階と、
前記トレンチ内部が充分に充填されるように前記結果物上にCVD酸化膜を形成する段階と、
前記パッド酸化膜上に前記窒化膜が所定厚さだけ残存するように前記CVD酸化膜をCMP処理して前記フィールド領域にバーズビークを含むCVD酸化膜材質のSTIを形成する段階と、
前記残存窒化膜とパッド酸化膜とを除去すると共に前記バーズビークを含むSTIをリセスすることで、前記第１，第２アクチブ領域のシリコン(1,0,0)結晶面を露出させ、かつ、前記STIと接する前記第１，第２アクチブ領域の両方のエッジ部に、シリコン(1,1,1)結晶面を均一に露出させる段階と、
CMOSウェルイオン注入とチャネルイオン注入とを実施する段階と、
窒化膜蒸着及びこれの食刻工程を経て前記第１アクチブ領域には窒化膜を残し、前記第２アクチブ領域は露出させる段階と、
前記残存窒化膜をマスクとして第２アクチブ領域にゲート酸化膜用第１熱酸化膜を形成する段階と、
前記第１アクチブ領域の前記残存窒化膜を除去する段階と、
前記第１アクチブ領域に前記第１熱酸化膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記CVD酸化膜は、USG又はHDP材質で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１アクチブ領域はLV領域で、前記第２アクチブ領域はHV領域であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記HV領域は、動作電圧が3.3V〜50Vの内部電圧をもつように設計された領域であることを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記結果物をなす前記酸化膜上にARLを形成する工程をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
- フィールド領域が露出されるようにシリコン基板上の第１及び第２アクチブ領域に“パッド酸化膜/窒化膜/酸化膜”積層構造の結果物を形成する段階と、
前記結果物をマスクとして酸化工程を実施して前記フィールド領域にバーズビークを含むLOCOS酸化膜を形成する段階と、
前記結果物をマスクとして前記LOCOS酸化膜と前記シリコン基板とを所定厚さだけ食刻して前記フィールド領域にトレンチを形成する段階と、
前記トレンチ内部が充分に充填されるように前記結果物上にCVD酸化膜を形成する段階と、
前記パッド酸化膜上に前記窒化膜が所定厚さだけ残存するように前記CVD酸化膜をCMP処理して前記フィールド領域にバーズビークを含むCVD酸化膜材質のSTIを形成する段階と、
前記残存窒化膜とパッド酸化膜とを除去すると共に前記バーズビークを含むSTIをリセスすることで、前記第１，第２アクチブ領域のシリコン(1,0,0)結晶面を露出させ、かつ、前記STIと接する前記第１，第２アクチブ領域の両方のエッジ部に、シリコン(1,1,1)結晶面を均一に露出させる段階と、
CMOSウェルイオン注入とチャネルイオン注入とを実施する段階と、
前記第１、第２アクチブ領域にゲート酸化膜用第１熱酸化膜を形成する段階と、
前記第１アクチブ領域上の前記第１熱酸化膜を除去する段階と、
前記第１アクチブ領域に前記第１熱酸化膜よりも薄い厚さのゲート酸化膜用第２熱酸化膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第１アクチブ領域はLV領域で、前記第２アクチブ領域はHV領域であることを特徴とする請求項６に記載の半導体素子の製造方法。
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