CN117012701A - 填充沟槽的方法 - Google Patents
填充沟槽的方法 Download PDFInfo
- Publication number
- CN117012701A CN117012701A CN202310975297.2A CN202310975297A CN117012701A CN 117012701 A CN117012701 A CN 117012701A CN 202310975297 A CN202310975297 A CN 202310975297A CN 117012701 A CN117012701 A CN 117012701A
- Authority
- CN
- China
- Prior art keywords
- liner layer
- silicon oxide
- layer
- silicon nitride
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 65
- 238000011049 filling Methods 0.000 title claims abstract description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 84
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 73
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 60
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 60
- 238000002955 isolation Methods 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000010410 layer Substances 0.000 claims description 120
- 238000005530 etching Methods 0.000 claims description 16
- 239000011241 protective layer Substances 0.000 claims description 16
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 8
- 238000005516 engineering process Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
本申请提供了一种填充沟槽的方法。所述方法包括如下步骤：提供一衬底，所述衬底具有沟槽；在所述沟槽的底部和侧壁形成氮化硅衬垫层；在所述氮化硅衬垫层表面形成氧化硅衬垫层；去除所述沟槽底部的氧化硅衬垫层；在所述沟槽内填充形成隔离结构。上述技术方案，通过在形成沟槽后，在所述沟槽内表面分别形成了氮化硅衬垫层和氧化硅衬垫层，又去除了沟槽底部的氧化硅衬垫层，仅保留侧壁的氧化硅衬垫层，从而形成了底部为氮化硅衬垫层和侧壁为氧化硅衬垫层的结构，在此基础上再对所述沟槽进行填充形成隔离结构，可以降低寄生漏电流的产生，提高抗击穿电压的能力，从而有效提高隔离结构的隔离效果。
Description
技术领域
本申请涉及半导体加工技术领域，尤其涉及一种填充沟槽的方法。
背景技术
目前，半导体集成电路通常包含隔离结构，相邻两隔离结构之间定义出有源区，这些隔离结构在制造有源器件之前形成。伴随着半导体工艺进入深亚微米时代，半导体器件的隔离结构已大多采用浅沟槽隔离(Shallow Trench Isolation，简称STI)工艺来制作。随着半导体技术的飞速发展，浅沟槽隔离工艺已经成为一种广泛应用于半导体器件制造过程中的器件隔离技术。
浅沟槽隔离工艺主要包括：在衬底上形成沟槽；采用等离子体技术在沟槽内填充介质。虽然浅沟槽隔离工艺形成的隔离结构拥有较佳的隔离特性；然而采用等离子体技术对沟槽填充形成隔离结构时，会对隔离结构造成较强的破坏，而产生大量的蚀刻缺陷，且具有尖锐角落的陡峭沟渠也会导致角落寄生漏电流，因而降低隔离结构的隔离效果。
发明内容
本申请所要解决的技术问题是提供一种填充沟槽的方法，可以降低寄生漏电流的产生，从而有效提供STI的隔离效果。
为了解决上述问题，本申请提供了一种填充沟槽的方法，包括如下步骤：提供一衬底，所述衬底具有沟槽；在所述沟槽的底部和侧壁形成氮化硅衬垫层；在所述氮化硅衬垫层表面形成氧化硅衬垫层；去除所述沟槽底部的氧化硅衬垫层；在所述沟槽内填充形成隔离结构。
在一些实施例中，形成所述沟槽的步骤包括：在一衬底表面形成氧化硅保护层；在所述氧化硅保护层表面形成氮化硅层；对所述氮化硅层、氧化硅保护层进行刻蚀形成硬掩膜层；以所述硬掩膜层为遮挡对所述衬底进行刻蚀以形成所述沟槽。
在一些实施例中，采用低压化学气相沉积的方法形成所述氮化硅衬垫层。
在一些实施例中，在温度700～800℃和压力0.2～0.3Torr的条件下形成所述氮化硅衬垫层。
在一些实施例中，在所述沟槽的底部和侧壁形成所述氮化硅衬垫层后，对所述衬底进行快速热退火处理。
在一些实施例中，采用低压化学气相沉积的方法形成所述氧化硅衬垫层。
在一些实施例中，在温度720～900℃和压力0.1～0.9Torr的条件下形成所述氧化硅衬垫层。
在一些实施例中，采用干法刻蚀去除所述沟槽底部的氧化硅衬垫层。
在一些实施例中，采用等离子体化学气相淀积的方法形成所述隔离结构。
在一些实施例中，所述隔离结构的材料为二氧化硅。
上述技术方案，通过在形成沟槽后，在所述沟槽内表面分别形成了氮化硅衬垫层和氧化硅衬垫层，又去除了沟槽底部的氧化硅衬垫层，仅保留侧壁的氧化硅衬垫层，从而形成了底部为氮化硅衬垫层和侧壁为氧化硅衬垫层的结构，在此基础上再对所述沟槽进行填充形成隔离结构，可以降低寄生漏电流的产生，提高抗击穿电压的能力，从而有效提高隔离结构的隔离效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
附图说明
为了更清楚地说明本申请具体实施方式的技术方案，下面将对本申请的具体实施方式中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本申请的一些具体实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
附图1所示是本申请所述填充沟槽的方法一具体实施方式的实施步骤示意图；
附图2A至附图2E所示是本申请所述填充沟槽的方法一具体实施方式的主要步骤对应的器件结构示意图；
附图3所示是本申请所述形成沟槽的实施步骤示意图；
附图4A至附图4D所示是本申请所述形成沟槽的主要步骤对应的器件结构示意图；
附图5A至附图5E是本申请所述填充沟槽的形成方法另一具体实施方式的主要步骤对应的器件结构示意图。
具体实施方式
下面将结合附图对本申请具体实施方式中的技术方案进行清楚、完整地描述，显然，所描述的具体实施方式仅仅是本申请一部分具体实施方式，而不是全部的具体实施方式。基于本申请中的具体实施方式，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他具体实施方式，都属于本申请保护的范围。
本申请一具体实施方式提供了一种填充沟槽的方法。
请参阅图1，其为本申请所述沟槽填充的方法一具体实施方式的实施步骤示意图。如图1所示，本具体实施方式所述沟槽填充的方法包括：步骤S101，提供一衬底，所述衬底具有沟槽；步骤S102，在所述沟槽的底部和侧壁形成氮化硅衬垫层；步骤S103，在所述氮化硅衬垫层表面形成氧化硅衬垫层；步骤S104，去除所述沟槽底部的氧化硅衬垫层；步骤S105，在所述沟槽内填充形成隔离结构。
在实际的生产应用中，采用等离子体技术对沟槽填充形成隔离结构时，会对隔离结构造成较强的破坏，而产生大量的蚀刻缺陷，且具有尖锐角落的陡峭沟渠也会导致角落寄生漏电流，因而降低隔离结构的隔离效果。
上述技术方案在形成所述沟槽后，在所述沟槽内表面分别形成了氮化硅衬垫层和氧化硅衬垫层，又去除了沟槽底部的氧化硅衬垫层，仅保留沟槽侧壁的氧化硅衬垫层，从而形成了底部为氮化硅衬垫层和侧壁为氧化硅衬垫层的结构，在此基础上再对所述沟槽进行填充形成隔离结构，可以降低寄生漏电流的产生，提高抗击穿电压的能力，从而有效提高隔离结构的隔离效果。
图2A至图2E是本申请所述填充沟槽的形成方法一具体实施方式的主要步骤对应的器件结构示意图。
请参阅图2A，参考步骤S101，提供一衬底20，所述衬底20具有沟槽21。
在本具体实施方式中，步骤S101中形成沟槽21的具体步骤如图3所示，包括如下步骤：步骤S1011，在一衬底20表面形成氧化硅保护层201；步骤S1012，在所述氧化硅保护层201表面形成氮化硅层202；步骤S1013，对所述氮化硅层202、氧化硅保护层201进行刻蚀形成硬掩膜层；步骤S1014，以所述硬掩膜层为遮挡对所述衬底20进行刻蚀以形成所述沟槽21。
附图4A至附图4D所示为形成沟槽的主要步骤对应的器件结构示意图。
请参阅图4A，参考步骤S1011，在一衬底20表面形成氧化硅保护层201。在本具体实施方式中衬底20为单晶硅晶圆。在其他的具体实施方式中，衬底20的材料可以选自于单晶硅、锗硅、绝缘体上的硅、碳化硅、氮化镓、砷化镓、以及蓝宝石等任何一种常见的用于形成半导体器件的衬底材料。在本具体实施方式中，所述氧化硅保护层201为后续的工艺提供缓冲层的作用，并且也可以在后续的刻蚀过程中作为刻蚀停止层。在本具体实施方式中，采用热氧化的方法在所述衬底20表面形成所述氧化硅保护层201。在其他具体实施方式中，也可以采用化学气相沉积或者其他方法在所述衬底20表面形成所述氧化硅保护层201。
请参阅图4B，参考步骤S1012，在所述氧化硅保护层201表面形成氮化硅层202。在本具体实施方式中，采用化学气相沉积的方法在所述氧化硅保护层201表面形成所述氮化硅层202。
请参阅图4C，参考步骤S1013，对所述氮化硅层202、氧化硅保护层201进行刻蚀形成硬掩膜层203。可以采用预设掩模版(例如光阻层)为遮挡，对所述氮化硅层202、氧化硅保护层201进行刻蚀，刻蚀工艺后保留的所述氮化硅层202、氧化硅保护层201作为后续刻蚀的硬掩膜层203。具体地，可以在所述氮化硅层202表面涂抹光刻胶并显影去除多余的光刻胶形成光阻层，在完成刻蚀后去除所述氮化硅层202表面的光阻层。
请参阅图4D，参考步骤S1014，以所述硬掩膜层203为遮挡对所述衬底20进行刻蚀以形成所述沟槽21。
上述步骤实施完毕后，在所述衬底20表面获得了沟槽21。
请参阅图2B，参考步骤S102，在所述沟槽21的底部和侧壁形成氮化硅衬垫层22。由于氮化硅的化学稳定性好，结构致密，针孔密度小，对水汽的阻挡能力强以及阻挡掩蔽离子的扩散，具备较强的抗击穿电压能力，并且其漏电流低。通过在所述沟槽21的底部和侧壁形成所述氮化硅衬垫层22，可以更好的阻挡水汽，减少活性硅的消耗。
在本具体实施方式中，采用低压化学气相沉积的方法形成所述氮化硅衬垫层22。在其他具体实施方式中，也可以采用等离子增强化学气相沉积或者其他方法形成所述氮化硅衬垫层22。
在本具体实施方式中，在温度750℃和压力0.25Torr的条件下形成所述氮化硅衬垫层22。具体地，在所述条件下，通入SiH2Cl2和NH3并反应生成的氮化硅。在其他具体实施方式中，也可以在温度700～800℃和压力0.2～0.3Torr的条件下形成所述氮化硅衬垫层22。Torr(托)是压力的单位，1Torr＝133.322Pa(帕斯卡)。
在本具体实施方式中，在所述沟槽21的底部和侧壁形成所述氮化硅衬垫层22后，对所述衬底20进行快速热退火处理。通过极快的升温和在目标温度短暂的持续时间对所述衬底20进行处理，快速的升温过程和短暂的持续时间能够修复晶格的缺陷，激活杂质和防止最小化杂质扩散三者之间取得优化。另外，通过快速热退火处理可以消除所述氮化硅衬垫层22沉积时的内应力。
请参阅图2C，参考步骤S103，在所述氮化硅衬垫层22表面形成氧化硅衬垫层23。前道形成所述沟槽21的刻蚀工艺会对所述衬底20造成损伤，通过形成所述氧化硅衬垫层23可以修补沟槽21边缘表面的损伤；在对所述沟槽21填充之前修复尖角，增加接触面；同时也作为后续填充沟槽21时的缓冲层。
在本具体实施方式中，采用热氧化的方法形成所述氧化硅衬垫层23。在其他具体实施方式中，也可以采用磁控溅射或者其他方法形成所述氧化硅衬垫层23。
在本具体实施方式中，在温度830℃和压力0.4Torr的条件下形成所述氧化硅衬垫层23。具体地，在所述条件下，通入SiH2Cl2和N2O发生热氧化反应生成氧化硅。在其他具体实施方式中，在温度720～900℃和压力0.1～0.9Torr的条件下形成所述氧化硅衬垫层23。
请参阅图2D，参考步骤S104，去除所述沟槽21底部的氧化硅衬垫层23。
在本具体实施方式中，采用干法刻蚀去除所述沟槽21底部的氧化硅衬垫层23。通过干法刻蚀去除所述沟槽21底部的氧化硅衬垫层23，仅保留所述沟槽21侧壁的氧化硅衬垫层23，从而形成了侧壁为氧化硅衬垫层23、底部为氮化硅衬垫层22的结构，从而降低寄生漏电流的产生，提高抗击穿电压的能力。
请参阅图2E，参考步骤S105，在所述沟槽21内填充形成隔离结构24。
在本具体实施方式中，所述隔离结构24的材料为二氧化硅。进一步地，采用等离子体化学气相淀积的方法形成所述隔离结构24。具体地，采用高密度等离子体化学气相淀积的方法形成所述隔离结构24。在其他具体实施方式中，也可以采用低压化学气相沉积或者其他方法形成所述隔离结构24。
相对于在形成沟槽后直接进行填充的技术方案而言，由于填充沟槽时通常采用等离子体技术，而等离子体轰击会对沟槽造成损伤，产生大量的刻蚀缺陷，并且导致寄生漏电流的产生，从而降低隔离结构的隔离效果。本实施方式在形成所述沟槽21后，在所述沟槽内表面分别形成了氮化硅衬垫层22和氧化硅衬垫层23，又去除了沟槽底部的氧化硅衬垫层23，仅保留侧壁的氧化硅衬垫层23，从而形成了底部为氮化硅衬垫层22和侧壁为氧化硅衬垫层23的结构。由于所述氮化硅衬垫层22具备较强的抗击穿电压能力，并且其漏电流第，而所述氧化硅衬垫层23可以修复前道工艺造成的损伤，并且还可以作为后续填充工艺时的缓冲层，在此基础上再对所述沟槽进行填充形成隔离结构24，可以降低寄生漏电流的产生，提高抗击穿电压的能力，从而有效提高隔离结构24的隔离效果。
图5A至图5E是本申请所述填充沟槽的方法另一具体实施方式的主要步骤对应的器件结构示意图。
请参阅图5A，参考步骤S101，提供一衬底50，所述衬底具有沟槽51。在本具体实施方式中，直接对所述衬底50进行刻蚀形成所述沟槽51。
请参阅图5B，参考步骤S102，在所述沟槽51的底部和侧壁形成氮化硅衬垫层52。由于氮化硅的化学稳定性好，结构致密，针孔密度小，对水汽的阻挡能力强以及阻挡掩蔽离子的扩散，具备较强的抗击穿电压能力，并且其漏电流低。通过在所述沟槽51的底部和侧壁形成所述氮化硅衬垫层52，可以更好的阻挡水汽，减少活性硅的消耗。
在本具体实施方式中，采用低压化学气相沉积的方法形成所述氮化硅衬垫层52。在其他具体实施方式中，也可以采用等离子增强化学气相沉积或者其他方法形成所述氮化硅衬垫层52。
在本具体实施方式中，在温度730℃和压力0.23Torr的条件下形成所述氮化硅衬垫层52。具体地，在所述条件下，通入SiH2Cl2和NH3并反应生成的氮化硅。在其他具体实施方式中，也可以在温度700～800℃和压力0.2～0.3Torr的条件下形成所述氮化硅衬垫层52。Torr(托)是压力的单位，1Torr＝133.322Pa(帕斯卡)。
在本具体实施方式中，在所述沟槽51的底部和侧壁形成所述氮化硅衬垫层52后，对所述衬底50进行快速热退火处理。通过极快的升温和在目标温度短暂的持续时间对所述衬底50进行处理，快速的升温过程和短暂的持续时间能够修复晶格的缺陷，激活杂质和防止最小化杂质扩散三者之间取得优化。另外，通过快速热退火处理可以消除所述氮化硅衬垫层52沉积时的内应力。
请参阅图5C，参考步骤S103，在所述氮化硅衬垫层52表面形成氧化硅衬垫层53。前道形成所述沟槽21的刻蚀工艺会对所述衬底50造成损伤，通过形成所述氧化硅衬垫层53可以修补沟槽51边缘表面的损伤；在对所述沟槽51填充之前修复尖角，增加接触面；同时也作为后续填充沟槽51时的缓冲层。
在本具体实施方式中，采用热氧化的方法形成所述氧化硅衬垫层53。在其他具体实施方式中，也可以采用磁控溅射或者其他方法形成所述氧化硅衬垫层53。
在本具体实施方式中，在温度850℃和压力0.6Torr的条件下形成所述氧化硅衬垫层53。具体地，在所述条件下，通入SiH2Cl2和N2O发生热氧化反应生成氧化硅。在其他具体实施方式中，在温度720～900℃和压力0.1～0.9Torr的条件下形成所述氧化硅衬垫层53。
请参阅图5D，参考步骤S104，去除所述沟槽51底部的氧化硅衬垫层53。
在本具体实施方式中，采用干法刻蚀去除所述沟槽51底部的氧化硅衬垫层53。通过干法刻蚀去除所述沟槽51底部的氧化硅衬垫层53，仅保留所述沟槽51侧壁的氧化硅衬垫层53，从而形成了侧壁为氧化硅衬垫层53、底部为氮化硅衬垫层52的结构，从而降低寄生漏电流的产生，提高抗击穿电压的能力。
请参阅图5E，参考步骤S105，在所述沟槽51内填充形成隔离结构54。
在本具体实施方式中，所述隔离结构54的材料为二氧化硅。进一步地，采用等离子体化学气相淀积的方法形成所述隔离结构54。具体地，采用高密度等离子体化学气相淀积的方法形成所述隔离结构54。在其他具体实施方式中，也可以采用低压化学气相沉积或者其他方法形成所述隔离结构54。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，有语句“还包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本申请中的各个具体实施方式均采用相关的方式描述，各个具体实施方式之间相同相似的部分互相参见即可，每个具体实施方式重点说明的都是与其他具体实施方式的不同之处。
以上所述仅是本申请的优选实施方式，并非用于限定本申请的保护范围。应当指出，对于本技术领域的普通技术人员，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种填充沟槽的方法，其特征在于，包括如下步骤：
提供一衬底，所述衬底具有沟槽；
在所述沟槽的底部和侧壁形成氮化硅衬垫层；
在所述氮化硅衬垫层表面形成氧化硅衬垫层；
去除所述沟槽底部的氧化硅衬垫层；
在所述沟槽内填充形成隔离结构。
2.根据权利要求1所述的方法，其特征在于，形成所述沟槽的步骤进一步包括：
在一衬底表面形成氧化硅保护层；
在所述氧化硅保护层表面形成氮化硅层；
对所述氮化硅层、氧化硅保护层进行刻蚀形成硬掩膜层；
以所述硬掩膜层为遮挡对所述衬底进行刻蚀以形成所述沟槽。
3.根据权利要求1所述的方法，其特征在于，采用低压化学气相沉积的方法形成所述氮化硅衬垫层。
4.根据权利要求3所述的方法，其特征在于，在温度700～800℃和压力0.2～0.3Torr的条件下形成所述氮化硅衬垫层。
5.根据权利要求1所述的方法，其特征在于，在所述沟槽的底部和侧壁形成所述氮化硅衬垫层后，对所述衬底进行快速热退火处理。
6.根据权利要求1所述的方法，其特征在于，采用低压化学气相沉积的方法形成所述氧化硅衬垫层。
7.根据权利要求6所述的方法，其特征在于，在温度720～900℃和压力0.1～0.9Torr的条件下形成所述氧化硅衬垫层。
8.根据权利要求1所述的方法，其特征在于，采用干法刻蚀去除所述沟槽底部的氧化硅衬垫层。
9.根据权利要求1所述的方法，其特征在于，采用等离子体化学气相淀积的方法形成所述隔离结构。
10.根据权利要求9所述的方法，其特征在于，所述隔离结构的材料为二氧化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310975297.2A CN117012701A (zh) | 2023-08-03 | 2023-08-03 | 填充沟槽的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310975297.2A CN117012701A (zh) | 2023-08-03 | 2023-08-03 | 填充沟槽的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117012701A true CN117012701A (zh) | 2023-11-07 |
Family
ID=88563119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310975297.2A Pending CN117012701A (zh) | 2023-08-03 | 2023-08-03 | 填充沟槽的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117012701A (zh) |
-
2023
- 2023-08-03 CN CN202310975297.2A patent/CN117012701A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6723617B1 (en) | Method of manufacturing a semiconductor device | |
| JP2002118165A (ja) | Ｓｏｉ層ベンディング防止方法及びその方法によって形成される半導体デバイス | |
| US7611950B2 (en) | Method for forming shallow trench isolation in semiconductor device | |
| US20180315857A1 (en) | Device and method to improve fin top corner rounding for finfet | |
| JPH0279445A (ja) | 素子分離領域の形成方法 | |
| US7391098B2 (en) | Semiconductor substrate, semiconductor device and method of manufacturing the same | |
| US20090162990A1 (en) | Method for manufacturing a semiconductor device capable of preventing the decrease of the width of an active region | |
| KR0161430B1 (ko) | 스페이서를 이용한 트렌치 형성방법 | |
| US7271066B2 (en) | Semiconductor device and a method of manufacturing the same | |
| CN116364657A (zh) | 半导体结构的制备方法 | |
| CN117012701A (zh) | 填充沟槽的方法 | |
| KR20070073012A (ko) | 트렌치 소자분리 구조를 갖는 씨모스 트랜지스터 및 그의제조방법 | |
| KR100703836B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| US6924217B2 (en) | Method of forming trench in semiconductor device | |
| US6670250B2 (en) | MOS transistor and method for forming the same | |
| KR20050108038A (ko) | 트렌치 소자분리막을 포함하는 반도체 소자 및 그 제조방법 | |
| US6281093B1 (en) | Method to reduce trench cone formation in the fabrication of shallow trench isolations | |
| KR100344765B1 (ko) | 반도체장치의 소자격리방법 | |
| US20230420262A1 (en) | Semiconductor Structure and Method for Forming the Same | |
| KR100305077B1 (ko) | 반도체장치의 소자격리막 형성방법 | |
| WO2022062373A1 (zh) | 半导体结构的制备方法及半导体结构 | |
| KR100308198B1 (ko) | 에스오아이 반도체 소자 분리 방법 | |
| KR20000044560A (ko) | 반도체 소자의 트렌치형 소자 분리막 형성방법 | |
| CN118263190A (zh) | 减少沟槽刻蚀过程中侧墙缺失的方法 | |
| JP2000340644A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |