JP2000340644A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000340644A
JP2000340644A JP11148864A JP14886499A JP2000340644A JP 2000340644 A JP2000340644 A JP 2000340644A JP 11148864 A JP11148864 A JP 11148864A JP 14886499 A JP14886499 A JP 14886499A JP 2000340644 A JP2000340644 A JP 2000340644A
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insulating film
silicon nitride
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雅裕 清水
Yoshitaka Fujiishi
義隆 藤石
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Abstract

(57)【要約】 【課題】 半導体装置のトレンチ分離形成フローの最適
化を行い、半導体特性の向上を図る。 【解決手段】 半導体装置の製造工程において、トレン
チ分離酸化膜を形成した後のポリシリコン膜の除去を等
方性ウェットエッチングにより行う。あるいは、ゲート
電極の形成時に、上部絶縁膜、ポリシリコン膜及びパッ
ド絶縁膜を異方性エッチングによりパターニングした
後、ポリシリコンの等方性ウェットエッチングを行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、微細化構造を有す
る半導体装置の製造方法の改善に関するものである。
【従来の技術】近年、半導体装置は、コンピュータなど
の情報機器の目ざましい普及によって、その需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
これに伴って、半導体装置の高集積化、高速応答性およ
び高信頼性に関する技術開発が進められている。半導体
装置における素子間分離の方法として、トレンチ分離は
LOCOS分離と比較していわゆるバーズピークが形成され
にくいため、素子の微細化に有効な構造である。トレン
チ分離の製造方法について説明する。
【０００２】図１７に示すように、ｐ型のシリコン基板
１の上に、パッド絶縁膜２（シリコン酸化膜）、ポリシ
リコン膜３、シリコン窒化膜４のパターンを形成する。
図１８に示すように、シリコン窒化膜４をマスクとして
シリコン基板１をエッチングしトレンチ５を形成する。
なお、シリコン窒化膜／ポリシリコン膜／パッド絶縁膜
／シリコン基板をレジストマスクで一度にエッチングし
てもよい。
【０００３】図１９に示すように、例えばＣＶＤ法によ
りシリコン酸化膜６を堆積しトレンチ５に埋め込んだ
後、CMP法等によりシリコン窒化膜４上のシリコン酸化
膜６を除去する。この後、フッ酸によりシリコン酸化膜
６の一部を除去して段差を低減する。図２０に示すよう
に、シリコン窒化膜４をリン酸などで除去する。
【０００４】次に、図２０に示すポリシリコン膜３をプ
ラズマエッチング装置で除去し、図２１に示すようにパ
ッド絶縁膜２を露出させる。次に、図２１に示すパッド
絶縁膜２をフッ酸で除去して、図２２に示すように、シ
リコン基板１の表面を露出する。次に図２３に示すよう
に、ゲート絶縁膜７形成後、ドープトポリシリコン膜
８、メタルシリサイド膜９、絶縁膜１０の積層膜を形成
した後、パターニングを行ってゲート電極を形成する。
その後、イオン注入を行って１対のn型ソース／ドレイ
ン領域１１を形成してMOSトランジスタが形成される。
【０００５】
【発明が解決しようとする課題】以上の製造過程で、近
年の素子の微細化に伴いパッド絶縁膜２の膜厚が薄膜化
され、パッド絶縁膜２上のポリシリコン膜３を除去する
際のエッチングダメージがシリコン基板１に入りやすく
なってきている。また、トレンチ埋め込み用シリコン酸
化膜６をHDP−CVD法により形成した場合、図２４のAに
示すようなオーバーハング形状に埋め込まれるため、ポ
リシリコンエッチングの際に図２５に示すようにポリシ
リコンのエッチング残１２が発生しやすい問題がある。
【０００６】さらには、図２１の状態でトランジスタの
しきい値電圧用不純物を注入した場合、ポリシリコンエ
ッチのパッド絶縁膜に対する選択比が小さいため、絶縁
膜残膜が面内でばらつき、しきい値電圧の均一性が悪く
なるという問題がある。これは、特に注入エネルギーが
低い時に顕著になる。
【０００７】また、トレンチ埋め込み用シリコン酸化膜
６を、例えば、HDP−CVD法により形成した場合、図２６
に示すように熱処理時にHDＰ−CVD膜からのデガスによ
ってパッド絶縁膜２の膜厚が符号１９に示すように増加
するという問題もある。これは特にウェハ周辺部で顕著
であり、しきい値電圧用不純物を注入した場合しきい値
電圧のウェハ面内均一性が悪くなるという問題がある。
【０００８】前述の熱処理を窒化雰囲気で行うと、シリ
コン基板が絶縁膜を通して窒化されるという問題もあ
る。これは特に図２７の領域Ｂの分離酸化膜近傍のパッ
ド絶縁膜２の薄い領域がある場合に発生し、パッド絶縁
膜を形成し直すと（図２１→図２２→図２１となる工
程）、特に顕著である。窒化された領域では、ゲート酸
化膜厚が薄くなり、ゲート耐圧が劣化し、ゲート絶縁膜
の信頼性に悪影響を及ぼす。
【０００９】他に、図２８〜図３１に示すようなトレン
チ部分が荒れという問題もある。図２８〜図３１で図の
左半部は素子部（あるいは素子形成部）、右半部はマー
ク部を示す。従来、トレンチ分離の場合段差が低いた
め、後工程でアライメントマークが検出できない問題が
ある。そのため、トレンチ分離形成後マーク部以外をレ
ジスト２１で覆った後（図２８）、マーク部のみトレン
チ部２２に埋め込んだシリコン酸化膜６を除去して段差
を形成する（図２９）。この後、ウェル形成用もしくは
トランジスタのしきい値電圧制御用の不純物注入を行う
（図３０）が、その後の不純物の活性化のための熱処理
でシリコン基板が露出した部分、特にトレンチ部分が荒
れるという問題がある（図３１）。この荒れはアライメ
ント精度の悪化をもたらす。これは、トレンチ分離形成
時のエッチングダメージもしくはストレスが関係してい
るものと思われ、高温の非酸化性雰囲気で行うと特に顕
著である。
【００１０】この発明は、上述のような従来の課題を解
決するためになされたもので、トレンチ分離形成フロー
において、絶縁膜上のシリコン膜をウエット除去する、
もしくは処理／成膜フローを最適化することなどによ
り、ゲート酸化膜の信頼性および接合リーク特性の向上
などを図ろうとするものである。
【００１１】
【課題を解決するための手段】この発明の請求項１によ
る半導体装置の製造方法は、半導体基板上にパッド絶縁
膜、ポリシリコン膜およびシリコン窒化膜を順次形成す
る工程と、上記シリコン窒化膜、ポリシリコン膜、パッ
ド絶縁膜及び半導体基板を選択エッチして上記半導体基
板に素子形成部を分離する溝部を形成する工程と、上記
溝部に上記素子形成部を分離するシリコン酸化膜を充填
する工程と、上記素子形成領域における上記シリコン窒
化膜、ポリシリコン膜およびパッド絶縁膜を除去し上記
半導体基板の表面を露出させる工程と、上記露出した半
導体基板の表面に回路素子を形成する工程とを含む半導
体装置の製造方法において、上記ポリシリコン膜の除去
を等方性ウェットエッチングにより行うことを特徴とす
るものである。
【００１２】また、請求項２による半導体装置の製造方
法は、請求項１に記載の製造方法において、上記素子形
成領域における上記シリコン窒化膜、ポリシリコン膜お
よびパッド絶縁膜を除去する上記工程より前の工程にお
いて、上記半導体基板に対して１０５０℃以上の熱処理
を行うことを特徴とするものである。
【００１３】また、請求項３による半導体装置の製造方
法は、請求項１又は２に記載の製造方法において、上記
ウェットエッチングにエッチング液として、アンモニア
水もしくはアンモニアと過酸化水素水の混合溶液を用い
ることを特徴とするものである。
【００１４】また、請求項４による半導体装置の製造方
法は、半導体基板上にパッド絶縁膜、ポリシリコン膜お
よびシリコン窒化膜を順次形成する工程と、上記シリコ
ン窒化膜、ポリシリコン膜、パッド絶縁膜及び半導体基
板を選択エッチして上記半導体基板に素子形成部を分離
する溝部を形成する工程と、上記溝部に上記素子形成部
を分離するシリコン酸化膜を充填する工程と、上記素子
形成領域における上記シリコン窒化膜、ポリシリコン膜
およびパッド絶縁膜を除去し上記半導体基板の表面を露
出させる工程と、上記露出した半導体基板の表面に回路
素子を形成する工程とを含む半導体装置の製造方法にお
いて、上記溝部に充填した上記シリコン酸化膜の上にCV
D法により酸化膜を形成した後に上記シリコン酸化膜を
熱処理するようにしたことを特徴とするものである。
【００１５】また、請求項５による半導体装置の製造方
法は、半導体基板上にパッド絶縁膜、ポリシリコン膜お
よびシリコン窒化膜を順次形成する工程と、上記シリコ
ン窒化膜、ポリシリコン膜、パッド絶縁膜及び半導体基
板を選択エッチして上記半導体基板に素子形成部を分離
する溝部を形成する工程と、上記溝部に上記素子形成部
を分離するシリコン酸化膜を充填する工程と、上記素子
形成領域における上記シリコン窒化膜、ポリシリコン膜
およびパッド絶縁膜を除去し上記半導体基板の表面を露
出させる工程と、上記露出した半導体基板の表面に回路
素子を形成する工程とを含む半導体装置の製造方法にお
いて、上記溝部に充填した上記シリコン酸化膜を酸化処
理した後に熱処理を行うことを特徴とするものである。
【００１６】また、請求項６による半導体装置の製造方
法は、半導体基板上にパッド絶縁膜、ポリシリコン膜お
よびシリコン窒化膜を順次形成する工程と、上記シリコ
ン窒化膜、ポリシリコン膜、パッド絶縁膜及び半導体基
板を選択エッチして上記半導体基板に素子形成部を分離
する溝部を形成する工程と、上記溝部に上記素子形成部
を分離するシリコン酸化膜を充填する工程と、上記素子
形成領域における上記シリコン窒化膜、ポリシリコン膜
およびパッド絶縁膜を除去し上記半導体基板の表面を露
出させる工程と、上記露出した半導体基板の表面に回路
素子を形成する工程とを含む半導体装置の製造方法にお
いて、上記溝部に充填した上記シリコン酸化膜を短時間
急速加熱処理した後に、熱処理を行うことを特徴とする
ものである。
【００１７】また、請求項７による半導体装置の製造方
法は、半導体基板上にパッド絶縁膜、ポリシリコン膜お
よびシリコン窒化膜を順次形成する工程と、上記シリコ
ン窒化膜、ポリシリコン膜、パッド絶縁膜及び半導体基
板を選択エッチして上記半導体基板に素子形成部を分離
する溝部を形成する工程と、上記溝部に上記素子形成部
を分離するシリコン酸化膜を充填する工程と、上記素子
形成領域における上記シリコン窒化膜、ポリシリコン膜
およびパッド絶縁膜を除去し上記半導体基板の表面を露
出させる工程とを含む半導体装置の製造において、上記
素子形成領域における上記パッド絶縁膜をフッ酸溶液で
除去した後、リン酸系溶液で処理することを特徴とする
ものである。
【００１８】また、請求項８による半導体装置の製造方
法は、半導体基板上にパッド絶縁膜、ポリシリコン膜お
よびシリコン窒化膜を順次形成する工程と、上記シリコ
ン窒化膜、ポリシリコン膜、パッド絶縁膜及び半導体基
板を選択エッチして上記半導体基板に素子形成部を分離
する溝部を形成する工程と、上記溝部に上記素子形成部
を分離するシリコン酸化膜を充填する工程と、上記素子
形成領域における上記シリコン窒化膜、ポリシリコン膜
およびパッド絶縁膜を除去し上記半導体基板の表面を露
出させる工程とを含む半導体装置の製造において、上記
パッド絶縁膜の薄い部分のみを除去して上記半導体基板
を露出させた後、窒化膜ウェット処理を行い、続いてパ
ッド絶縁膜の残りを除去することを特徴とするものであ
る。
【００１９】また、請求項９による半導体装置の製造方
法は、半導体基板上にパッド絶縁膜、ポリシリコン膜お
よびシリコン窒化膜を順次形成する工程と、上記シリコ
ン窒化膜、ポリシリコン膜、パッド絶縁膜及び半導体基
板を選択エッチして上記半導体基板に素子形成部を分離
する溝部を形成する工程と、上記溝部に上記素子形成部
を分離するシリコン酸化膜を充填する工程と、上記素子
形成領域における上記シリコン窒化膜、ポリシリコン膜
およびパッド絶縁膜を除去し上記半導体基板の表面を露
出させる工程と、上記露出した半導体基板の表面に回路
素子を形成する工程とを含む半導体装置の製造方法にお
いて、上記露出した半導体基板の表面に少なくともパッ
ド絶縁膜、ポリシリコン膜及び上部絶縁膜を形成する工
程と、上記上部絶縁膜、ポリシリコン膜及びパッド絶縁
膜をパターニングしてゲート電極を形成する工程とを含
む半導体装置の製造方法において、上記上部絶縁膜、ポ
リシリコン膜及びパッド絶縁膜を異方性エッチングによ
りパターニングした後、ポリシリコンの等方性ウェット
エッチングを行うことを特徴とするものである。
【００２０】また、請求項１０による半導体装置の製造
方法は、半導体基板上にパッド絶縁膜、ポリシリコン膜
およびシリコン窒化膜を順次形成する工程と、上記シリ
コン窒化膜、ポリシリコン膜、パッド絶縁膜及び半導体
基板を選択エッチして上記半導体基板に素子形成部を分
離する溝部を形成する工程と、上記溝部に上記素子形成
部を分離するシリコン酸化膜を充填する工程と、上記素
子形成領域における上記シリコン窒化膜、ポリシリコン
膜およびパッド絶縁膜を除去し上記半導体基板の表面を
露出させる工程と、上記露出した半導体基板の表面に回
路素子を形成する工程とを含む半導体装置の製造方法に
おいて、上記露出した半導体基板の表面に少なくともパ
ッド絶縁膜、ポリシリコン膜及び上部絶縁膜を形成する
工程と、上記上部絶縁膜、ポリシリコン膜及びパッド絶
縁膜をエッチングによりパターニングしてゲート電極を
形成する工程とを含む半導体装置の製造方法において、
上記上部絶縁膜及び上記ポリシリコン膜の上層部を異方
性エッチングによりパターニングし、続いて上記ポリシ
リコン膜の残りと上記パッド絶縁膜とを等方性ウェット
エッチングによりパターニングすることを特徴とするも
のである。
【００２１】また、請求項１１による半導体装置の製造
方法は、半導体基板上にパッド絶縁膜、ポリシリコン膜
およびシリコン窒化膜を順次形成する工程と、上記シリ
コン窒化膜、ポリシリコン膜、パッド絶縁膜及び半導体
基板を選択エッチして上記半導体基板に素子形成部を分
離する溝部を形成する工程と、上記溝部に上記素子形成
部を分離するシリコン酸化膜を充填する工程と、上記素
子形成領域における上記シリコン窒化膜及びポリシリコ
ン膜およびパッド絶縁膜を除去し上記半導体基板の表面
を露出させる工程と、上記露出した半導体基板の表面に
回路素子を形成する工程とを含む半導体装置の製造方法
において、上記ポリシリコン膜の除去に続き上記パッド
絶縁膜の除去の前に上記半導体基板に不純物注入を行っ
てさらに熱処理をすることを特徴とするものである。
【００２２】また、請求項１２による半導体装置の製造
方法は、半導体基板上に形成された層間絶縁膜の上にス
トレージノードを形成する工程と、このストレージノー
ドの表面を粗面化処理する工程とを含む半導体装置の製
造において、上記粗面化処理に続いて上記層間絶縁膜の
表面をウェットエッチングすることを特徴とするもので
ある。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。なお、図中、同一または
相当部分には、同一の符号を付してその説明を簡略化ま
たは省略する。 実施の形態１．この発明の実施の形態１について図１７
〜図２３を援用して説明する。この実施の形態は、従来
のトレンチ分離形成フローの改善にかかるものである。
この実施の形態のトレンチ分離の製造方法は、先ず従来
例として説明した図１７〜図２０までの工程を行う。
【００２４】図２０から図２１に移る工程では、従来は
ポリシリコン膜３をプラズマエッチしていた。これに対
してこの実施の形態では、ポリシリコン膜３をウェット
エッチで除去する。ポリシリコン膜３をウェットエッチ
で除去するとシリコン基板にダメージが入らないように
なる。そのため、この面に形成するゲート絶縁膜の信頼
性およびソース／ドレイン領域の接合リーク電流が減少
する効果がある。
【００２５】また、図２０の段階において、トレンチ分
離形状が図２４のＡ部に示すように、トレンチ酸化膜が
オーバーハング形状に埋め込まれる形状となる場合があ
る。このようなトレンチ分離形状となった場合でも、ポ
リシリコン膜３をウェットエッチで除去すると、等方性
エッチのため図１に示すようにポリシリコン膜３のエッ
チング残が残らず、ゲート配線間ショート低減、残渣ポ
リ剥がれによる欠陥の低減などの効果がある。なお、図
２２以降の工程は、従来と同様であってよいので、その
説明は省略する。
【００２６】ウェットエッチ液としてアンモニア水もし
くはアンモニア水と過酸化水素水の混合液を用いること
により絶縁膜に対して高い選択比が得られるため、パッ
ド絶縁膜残膜厚の均一性が向上する。このため、例え
ば、図３０に示すようにパッド絶縁膜２越しにしきい値
電圧制御用不純物を注入すると、しきい値電圧のウェハ
面内均一性が向上する。なお、トレンチ分離の場合につ
いて述べたが、ポリバッファLOCOS分離に用いても同等
の効果がある。
【００２７】以上説明したように、この実施の形態で
は、トレンチ形成後、基板のパッド絶縁膜上のポリシリ
コン膜をウェット除去する。これにより、ゲート酸化膜
の信頼性向上、接合リーク電流の低減、ポリエッチング
残の低減、しきい値電圧の均一性向上等を図ることがで
きる。
【００２８】実施の形態２．この発明の実施の形態３に
ついて図１７〜図２３を援用して説明する。この実施の
形態は、従来のトレンチ分離形成フローの改善にかかる
ものである。この実施の形態のトレンチ分離の製造方法
は、先ず従来例として説明した図１７〜図２０までの工
程を行う。
【００２９】この工程のうち、図１８の段階でトレンチ
エッチ後にシリコン基板のエッチングダメージを除去す
るために酸化処理を行ったり、図１９以降の段階でトレ
ンチ埋め込み用ＣＶＤ酸化膜６を埋め込んだ後熱処理を
行ってCVD酸化膜のウェットエッチレート等を安定化さ
せたりする場合がある。熱処理条件によっては（例えば
１０００℃以下の低温熱処理）、ポリシリコン膜３中に
ストレスが発生し、図２に示すように、ポリシリコン膜
３中に欠損１３が発生する場合がある。この時、従来の
ようにドライエッチでポリシリコンを除去するとパッド
絶縁膜２との選択比が小さいため、図３に示すように、
ポリシリコン膜３中に欠損１３がある部分で、シリコン
基板１が符号１４に示すようにエッチングされてしまう
恐れがある。
【００３０】このような状態となることを避けるため、
実施の形態１で説明したようにウェットエッチでポリシ
リコン膜３を除去する場合は、ポリシリコン膜とパッド
絶縁膜との選択比が大きいため、ポリシリコン膜３中に
欠損１３があってもシリコン基板１をエッチングするこ
とはない。ただし、ポリシリコンエッチ前にポリシリコ
ン膜３上の自然酸化膜を除去するためにフッ酸溶液処理
を行うと、パッド絶縁膜３がエッチングされ、ドライエ
ッチ／ウェットエッチともにシリコン基板１がエッチン
グされてしまう恐れがあるのでそのような事態は回避す
るようにする。
【００３１】上記のように、従来はトレンチ酸化膜６の
熱処理を通常１０００℃以下の温度で行っていた。これ
に対してこの実施の形態では、トレンチ酸化膜６の熱処
理を１０５０℃以上の温度で行う。熱処理を１０５０℃
以上の温度で行うと、ストレス起因のポリシリコン膜中
欠損が入りにくい効果があり、ポリシリコン膜３にスト
レスが入りにくくなる。この後、図２０の工程におい
て、実施の形態１で説明したようにウェット処理でポリ
シリコンを除去する。トレンチ酸化膜の熱処理を１０５
０℃以上の温度で行い、その後にポリシリコン膜３をウ
ェット処理で除去すことによりさらにマージンが広が
る。なお、図２１以降の工程は、従来と同様であってよ
いから説明を省略する。
【００３２】以上説明したように、この実施の形態で
は、1050℃以上で熱処理を行っておいて、半導体基板の
パッド絶縁膜上のポリシリコン膜をウェット除去する。
これにより、後に形成されるゲート酸化膜の信頼性向上
などを図ることができる。
【００３３】実施の形態３．この発明の実施の形態５に
ついて図１７〜図２３を援用して説明する。この実施の
形態は、従来のトレンチ分離形成フローの改善にかかる
ものである。この実施の形態のトレンチ分離の製造方法
は、先ず従来例として説明した図１７〜図２０までの工
程を行う。
【００３４】このうち、図１９の工程において、トレン
チ埋め込み用シリコン酸化膜６を、例えば、HDP−CVD法
により形成した場合、図２６に示すように熱処理時にト
レンチ酸化膜６（HDＰ−CVD膜）からのデガスによって
符号１９に示すように、パッド絶縁膜２の膜厚が増加す
るという問題がある。
【００３５】この実施の形態では、トレンチ酸化膜６
（TEOS酸化膜あるいはHDＰ−CVD膜）のアニールの際の
デガス対策として、図４に示すように、シラン系もしく
はジクロルシラン系ガスによるCVD法で形成したCVD酸化
膜２０をデポする。このように形成した酸化膜は、膜の
緻密性、吸湿性などがTEOS酸化膜と異なるため、トレン
チ酸化膜６からのデガスを抑制することが可能である。
従って、トレンチ酸化膜６のアニールの際にパッド酸化
膜２が厚くなることはない。
【００３６】トレンチ酸化膜６のアニール時のデガス防
止対策としては、この他に、酸化雰囲気での熱処理によ
りトレンチ酸化膜６（TEOS酸化膜）の表面層改質を行っ
た後、さらにトレンチ酸化膜６のアニールを行うように
しても、デガス対策として有効である。
【００３７】また、例えば枚葉熱処理装置におけるRTA
処理（Rapid Thermal Annealing）によって、トレンチ
酸化膜６に対して短時間の急速加熱処理をした後、例え
ばチューブ型熱処理装置によってトレンチ酸化膜６をア
ニールするようにしても、デガス対策として有効であ
る。
【００３８】以上説明したように、この実施の形態で
は、トレンチ酸化膜（TEOS酸化膜）のアニール前にカバ
ー膜をデポする。あるいは、トレンチ酸化膜の酸化処理
を行った後に熱処理を行う。あるいは又、枚葉熱処理装
置でRTA処理を行った後チューブ型熱処理装置で処理を
行う。これにより、ＴＥＯＳ膜のデガス抑制を図ること
ができる。
【００３９】実施の形態４．この発明の実施の形態６に
ついて図１７〜図２３を援用して説明する。この実施の
形態は、従来のトレンチ分離形成フローの改善にかかる
ものである。この実施の形態のトレンチ分離の製造方法
は、先ず従来例として説明した図１７〜図２１までの工
程を行う。
【００４０】このうち、図２１に至るまでの工程で、例
えばトレンチ酸化膜６などの熱処理を窒化雰囲気で行う
と、シリコン基板１がパッド絶縁膜２を通して窒化され
る場合がある。これは特に図２７の領域Ｂとして示すよ
うに分離酸化膜６近傍のパッド絶縁膜２の薄い領域があ
る場合に発生しやすい。半導体基板１が窒化された領域
では、後に形成するゲート酸化膜厚が薄くなり、ゲート
耐圧が劣化し、ゲート絶縁膜の信頼性に悪影響を及ぼす
可能性がある。
【００４１】分離酸化膜６近傍のパッド絶縁膜２の膜厚
が、例えば図２７に示すように、薄くなった領域で半導
体基板１の表面が窒化した場合、この実施の形態では、
図２１の工程において、パッド絶縁膜２をフッ酸溶液で
除去した後、リン酸系の溶液で処理することにより窒化
層を除去し、図２２に示すように半導体基板１の表面を
露出させる。この後、図２３に示すようにMOSトランジ
スタを形成する。窒化層を除去したことによりゲート絶
縁膜７の信頼性が向上する。
【００４２】以上説明したように、この実施の形態で
は、ゲート絶縁膜形成前に、シリコン基板をリン酸系溶
液でウェットエッチし窒化膜を除去する。これにより、
ゲート酸化膜の信頼性向上を図ることができる。
【００４３】実施の形態５．この発明の実施の形態７に
ついて図１７〜図２３を援用して説明する。この実施の
形態は、従来のトレンチ分離形成フローの改善にかかる
ものである。この実施の形態のトレンチ分離の製造方法
は、先ず従来例として説明した図１７〜図２１までの工
程を行う。
【００４４】実施の形態６ではシリコン基板１が露出し
た時点でリン酸系の溶液で処理しているが、窒化してい
ない領域はリン酸処理によりシリコン基板が荒れる恐れ
がある（荒れに対してマージンが少ない）。シリコン基
板荒れはゲート酸化膜の信頼性を劣化させる可能性があ
る。そのため、この実施の形態では、図２１の工程にお
いて、図２７に示すように薄くなった部分のパッド絶縁
膜２のみを、図５に示すように除去した後、リン酸処理
を行って窒化層を除去し、その後に残りのパッド絶縁膜
２を除去し、図２２に示すように、半導体基板１の表面
を露出させるようにする。このような方法によれば、窒
化されていないシリコン基板はリン酸に曝されることが
ないため、荒れに対してマージンが広がり、ゲート絶縁
膜の信頼性が向上する。
【００４５】以上説明したように、この実施の形態で
は、ゲート絶縁膜形成前に、薄くなったパッド酸化膜の
領域のみ露出した後、窒化膜ウェット処理で除去し、続
いて残りのパッド酸化膜をエッチする。これにより、ゲ
ート酸化膜の信頼性向上を図ることができる。
【００４６】実施の形態６．この発明の実施の形態６に
ついて図１７〜図２３を援用して説明する。この実施の
形態は、従来のトレンチ分離形成フローの改善にかかる
ものである。この実施の形態のトレンチ分離の製造方法
は、先ず従来例として説明した図１７〜図２１までの工
程を行う。
【００４７】図２１の工程において、図６に示すよう
に、トレンチ分離とシリコン基板表面に段差が生じる場
合がある。このような場合、ゲート電極パターン形成時
に、図７に示すように、トレンチ分離エッジにドープト
ポリシリコン膜８の残渣１５が残るという問題が生じる
場合がある。そこで、この実施の形態では、ゲート電極
の異方性エッチをした後、等方性のポリシリコンウェッ
トエッチを行うことにより、図８に示すように、トレン
チ分離エッジのポリシリコン残を除去するようにする。
なお、このとき、ゲート電極エッチでゲート絶縁膜７を
エッチングして下地シリコン基板１が露出しないように
することが必要である。
【００４８】また、図９に示すようにゲート電極のドー
プトポリシリコン膜８の途中まで異方性エッチを行った
後、ポリシリコンウェットエッチを行っても、トレンチ
分離エッジの段差でのエッチング残渣は発生しない。す
なわち、ゲート電極の異方性エッチを途中で止めた後、
残りのゲート電極の等方性ウェットエッチを行うもので
ある。この後の工程は、従来のものと同様でいので、詳
細な説明は省略する。
【００４９】以上説明したように、この実施の形態で
は、ゲート電極の異方性エッチをした後、等方性ウェッ
トエッチを行う。あるいは、ゲート電極異方性エッチを
途中で止めた後、残りのゲート電極の等方性ウェットエ
ッチを行う。これにより、ポリエッチング残の低減を図
ることができる。
【００５０】実施の形態７．この発明の実施の形態８に
ついて図１７〜図２３を援用して説明する。この実施の
形態は、従来のトレンチ分離形成フローの改善にかかる
ものである。この実施の形態のトレンチ分離の製造方法
は、先ず従来例として説明した図１７〜図２１までの工
程を行う。
【００５１】図２１の工程において、トレンチ分離の場
合段差が低い場合、後工程でアライメントマークが検出
できないという問題を生じる可能性がある。そのため、
従来では、図２８に示すように、トレンチ分離形成後マ
ーク部以外をレジスト２１で覆った後、図２９に示すよ
うに、マーク部においてのみトレンチ部２２に埋め込ん
だシリコン酸化膜６を除去して段差を形成する。この
後、図３０に示すように、ウェル形成用もしくはトラン
ジスタのしきい値電圧制御用の不純物注入を行うが、図
３１に示すように、その後の不純物の活性化のための熱
処理でシリコン基板１が露出した部分、特にトレンチ部
分が荒れるという問題がある。この荒れはアライメント
精度の悪化をもたらす。
【００５２】これに対して、この実施の形態では、トレ
ンチ分離マーク部の基板荒れ対策として、図１０〜図１
３に示す次のようなプロセスフローを実施する。なお、
図１０〜図１３において、図の左半部は素子部（あるい
は素子形成部）、右半部はマーク部を示す。先ず、図１
０を参照して、マーク部を含めてしきい値電圧制御用ま
たはウェル形成用イオン注入を行う。活性化のための熱
処理を行ってもシリコン基板１表面が絶縁膜２で覆われ
ているため、シリコン基板が荒れることはない。したが
って、アライメント精度が向上する。
【００５３】次に、図１１に示すように、素子部をレジ
スト２１で覆う。次に、図１２を参照して、マーク部の
トレンチ絶縁膜６を除去して段差を形成する。次に、図
１３を参照して、ゲート絶縁膜、ゲート電極、ソース／
ドレイン領域を形成してトランジスタとする。以上は、
トレンチ分離を用いた場合について述べたが、LOCOS分
離法により形成した場合でも、マーク部の分離酸化膜を
除去する場合は効果がある。
【００５４】以上説明したように、この実施の形態で
は、素子部およびマーク部とも、パッド絶縁膜の上から
不純物注入してアニールをする。これにより、アライン
メント精度の向上を図ることができる。
【００５５】実施の形態８．この発明の実施の形態８に
ついて図１０〜図１３を参照して説明する。この実施の
形態は、シリコン絶縁膜のウェットエッチをストレージ
ノードの粗面キャパシタの形成に適用するものである。
図１４は粗面化プロセスをキャパシタに適用したDRAMの
断面構造図である。この構造にポリシリコンウェットエ
ッチを通用した場合について述べる。
【００５６】粗面キヤパシタは図１５に示すようにスト
レージノード１６形成後シリコン粒１７をウェハ全面に
形成した後、図１６に示すように層間絶縁膜１８上のシ
リコン粒１７を除去することにより成形する。このシリ
コン粒１７の除去をウェットエッチ液、特にアンモニア
水で行うとエッチングレートに面方位性があるため粗面
の粒が大きくなり、キャパシタ容量が増大する効果があ
る。
【００５７】また、層間絶縁膜１８上のシリコン粒１７
の除去をドライエッチで行った場合でも、層間絶縁膜１
８上のシリコン粒残渣を取るためにポリシリコンウェッ
トエッチを行っても効果がある。さらには、選択的にス
トレージノード１６上を粗面化して図１６のような構造
を形成した場合でも、層間絶縁膜上に僅かにシリコン粒
が形成される場合があるため、それを除去するためと、
粗面の粒を大さくするためにシリコンウェットエッチを
行ってもよい。
【００５８】以上説明したように、この実施の形態で
は、ストレージノードの粗面化後にシリコン層間絶縁膜
をウェットエッチをする。これにより、キャパシタ容量
の増大、粗面ポリ残さ除去の向上を図ることができる。
なお、以上に各実施の形態について説明した。これらの
実施の形態は、必要に応じ、あるいは、適宜に選択し
て、組み合わせて実施することもできる。
【００５９】
【発明の効果】この発明は以上のように構成されてお
り、次のような効果を奏する。請求項１〜３に記載の半
導体装置の製造方法によれば、トレンチ形成後、基板の
パッド絶縁膜上のポリシリコン膜をウェット除去する。
これにより、ゲート酸化膜の信頼性向上、接合リーク電
流の低減などを図ることができる。
【００６０】請求項４〜６に記載の半導体装置の製造方
法によれば、トレンチ酸化膜（TEOS酸化膜）のアニール
前にカバー膜をデポする。あるいは、トレンチ酸化膜の
酸化処理を行った後に熱処理を行う。あるいは又、枚葉
熱処理装置でRTA処理を行った後チューブ型熱処理装置
で処理を行う。これにより、ＴＥＯＳ膜のデガス抑制を
図り、ゲート酸化膜の信頼性向上などを図ることができ
る。
【００６１】請求項７に記載の半導体装置の製造方法に
よれば、ゲート絶縁膜形成前に、シリコン基板をリン酸
系溶液でウェットエッチし窒化膜を除去する。これによ
り、ゲート酸化膜の信頼性向上を図ることができる。
【００６２】請求項８に記載の半導体装置の製造方法に
よれば、ゲート絶縁膜形成前に、薄くなったパッド酸化
膜の領域のみ露出した後、窒化膜ウェット処理で除去
し、続いて残りのパッド酸化膜をエッチする。これによ
り、ゲート酸化膜の信頼性向上を図ることができる。
【００６３】請求項９〜１０に記載の半導体装置の製造
方法によれば、ゲート電極の異方性エッチをした後、等
方性ウェットエッチを行う。あるいは、ゲート電極異方
性エッチを途中で止めた後、残りのゲート電極の等方性
ウェットエッチを行う。これにより、ポリエッチング残
の低減を図り、ゲート酸化膜の信頼性向上などを図るこ
とができる。
【００６４】請求項１１に記載の半導体装置の製造方法
によれば、素子部およびマーク部とも、パッド絶縁膜の
上から不純物注入してアニールをする。これにより、ア
ラインメント精度の向上を図ることができる。
【００６５】請求項１２に記載の半導体装置の製造方法
によれば、ストレージノードの粗面化後にシリコン層間
絶縁膜をウェットエッチをする。これにより、キャパシ
タ容量の増大、粗面ポリ残さ除去の向上を図ることがで
きる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置の製造
方法を説明するための図。
【図２】 この発明の実施の形態２の半導体装置の製造
方法を説明するための図。
【図３】 この発明の実施の形態２の半導体装置の製造
方法を説明するための図。
【図４】 この発明の実施の形態３の半導体装置の製造
方法を説明するための図。
【図５】 この発明の実施の形態５の半導体装置の製造
方法を説明するための図。
【図６】 この発明の実施の形態６の半導体装置の製造
方法を説明するための図。
【図７】 この発明の実施の形態６の半導体装置の製造
方法を説明するための図。
【図８】 この発明の実施の形態６の半導体装置の製造
方法を説明するための図。
【図９】 この発明の実施の形態６の半導体装置の製造
方法を説明するための図。
【図１０】 この発明の実施の形態７の半導体装置の製
造方法を説明するための図。
【図１１】 この発明の実施の形態７の半導体装置の製
造方法を説明するための図。
【図１２】 この発明の実施の形態７の半導体装置の製
造方法を説明するための図。
【図１３】 この発明の実施の形態７の半導体装置の製
造方法を説明するための図。
【図１４】 この発明の実施の形態８の半導体装置の製
造方法を説明するための図。
【図１５】 この発明の実施の形態８半導体装置の製造
方法を説明するための図。
【図１６】 この発明の実施の形態８の半導体装置の製
造方法を説明するための図。
【図１７】 従来の半導体装置の製造方法を説明するた
めの図。
【図１８】 従来の半導体装置の製造方法を説明するた
めの図。
【図１９】 従来の半導体装置の製造方法を説明するた
めの図。
【図２０】 従来の半導体装置の製造方法を説明するた
めの図。
【図２１】 従来の半導体装置の製造方法を説明するた
めの図。
【図２２】 従来の半導体装置の製造方法を説明するた
めの図。
【図２３】 従来の半導体装置の製造方法を説明するた
めの図。
【図２４】 従来の半導体装置の製造方法を説明するた
めの図。
【図２５】 従来の半導体装置の製造方法を説明するた
めの図。
【図２６】 従来の半導体装置の製造方法を説明するた
めの図。
【図２７】 従来の半導体装置の製造方法を説明するた
めの図。
【図２８】 従来の半導体装置の製造方法を説明するた
めの図。
【図２９】 従来の半導体装置の製造方法を説明するた
めの図。
【図３０】 従来の半導体装置の製造方法を説明するた
めの図。
【図３１】 従来の半導体装置の製造方法を説明するた
めの図。
【符号の説明】
１ 半導体基板、 ２ パッド絶縁膜、 ３ ポリシリ
コン膜、 ４ シリコン窒化膜、 ５ 溝部（トレン
チ）、 ６ トレンチ酸化膜（シリコン酸化膜）、１６
ストレージノード、 ２０ CVD酸化膜。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にパッド絶縁膜、ポリシリ
    コン膜およびシリコン窒化膜を順次形成する工程と、 上記シリコン窒化膜、ポリシリコン膜、パッド絶縁膜及
    び半導体基板を選択エッチして上記半導体基板に素子形
    成部を分離する溝部を形成する工程と、 上記溝部に上記素子形成部を分離するシリコン酸化膜を
    充填する工程と、 上記素子形成領域における上記シリコン窒化膜、ポリシ
    リコン膜およびパッド絶縁膜を除去し上記半導体基板の
    表面を露出させる工程と、 上記露出した半導体基板の表面に回路素子を形成する工
    程とを含む半導体装置の製造方法において、 上記ポリシリコン膜の除去を等方性ウェットエッチング
    により行うことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 上記素子形成領域における上記シリコン
    窒化膜、ポリシリコン膜およびパッド絶縁膜を除去する
    上記工程より前の工程において、上記半導体基板に対し
    て１０５０℃以上の熱処理を行うことを特徴とする請求
    項１に記載の半導体装置の製造方法。
  3. 【請求項３】 上記ウェットエッチングにエッチング液
    として、アンモニア水もしくはアンモニアと過酸化水素
    水の混合溶液を用いることを特徴とする請求項１又は２
    に記載の半導体装置の製造方法。
  4. 【請求項４】 半導体基板上にパッド絶縁膜、ポリシリ
    コン膜およびシリコン窒化膜を順次形成する工程と、 上記シリコン窒化膜、ポリシリコン膜、パッド絶縁膜及
    び半導体基板を選択エッチして上記半導体基板に素子形
    成部を分離する溝部を形成する工程と、 上記溝部に上記素子形成部を分離するシリコン酸化膜を
    充填する工程と、 上記素子形成領域における上記シリコン窒化膜、ポリシ
    リコン膜およびパッド絶縁膜を除去し上記半導体基板の
    表面を露出させる工程と、 上記露出した半導体基板の表面に回路素子を形成する工
    程とを含む半導体装置の製造方法において、 上記溝部に充填した上記シリコン酸化膜の上にCVD法に
    よりCVD酸化膜を形成した後に上記シリコン酸化膜を熱
    処理するようにしたことを特徴とする半導体装置の製造
    方法。
  5. 【請求項５】 半導体基板上にパッド絶縁膜、ポリシリ
    コン膜およびシリコン窒化膜を順次形成する工程と、 上記シリコン窒化膜、ポリシリコン膜、パッド絶縁膜及
    び半導体基板を選択エッチして上記半導体基板に素子形
    成部を分離する溝部を形成する工程と、 上記溝部に上記素子形成部を分離するシリコン酸化膜を
    充填する工程と、 上記素子形成領域における上記シリコン窒化膜、ポリシ
    リコン膜およびパッド絶縁膜を除去し上記半導体基板の
    表面を露出させる工程と、 上記露出した半導体基板の表面に回路素子を形成する工
    程とを含む半導体装置の製造方法において、 上記溝部に充填した上記シリコン酸化膜を酸化処理した
    後に熱処理を行うことを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】 半導体基板上にパッド絶縁膜、ポリシリ
    コン膜およびシリコン窒化膜を順次形成する工程と、 上記シリコン窒化膜、ポリシリコン膜、パッド絶縁膜及
    び半導体基板を選択エッチして上記半導体基板に素子形
    成部を分離する溝部を形成する工程と、 上記溝部に上記素子形成部を分離するシリコン酸化膜を
    充填する工程と、 上記素子形成領域における上記シリコン窒化膜、ポリシ
    リコン膜およびパッド絶縁膜を除去し上記半導体基板の
    表面を露出させる工程と、 上記露出した半導体基板の表面に回路素子を形成する工
    程とを含む半導体装置の製造方法において、 上記溝部に充填した上記シリコン酸化膜を短時間急速加
    熱処理した後に、熱処理を行うことを特徴とする半導体
    装置の製造方法。
  7. 【請求項７】 半導体基板上にパッド絶縁膜、ポリシリ
    コン膜およびシリコン窒化膜を順次形成する工程と、 上記シリコン窒化膜、ポリシリコン膜、パッド絶縁膜及
    び半導体基板を選択エッチして上記半導体基板に素子形
    成部を分離する溝部を形成する工程と、 上記溝部に上記素子形成部を分離するシリコン酸化膜を
    充填する工程と、 上記素子形成領域における上記シリコン窒化膜、ポリシ
    リコン膜およびパッド絶縁膜を除去し上記半導体基板の
    表面を露出させる工程とを含む半導体装置の製造におい
    て、 上記素子形成領域における上記パッド絶縁膜をフッ酸溶
    液で除去した後、リン酸系溶液で処理することを特徴と
    する半導体装置の製造方法。
  8. 【請求項８】 半導体基板上にパッド絶縁膜、ポリシリ
    コン膜およびシリコン窒化膜を順次形成する工程と、 上記シリコン窒化膜、ポリシリコン膜、パッド絶縁膜及
    び半導体基板を選択エッチして上記半導体基板に素子形
    成部を分離する溝部を形成する工程と、 上記溝部に上記素子形成部を分離するシリコン酸化膜を
    充填する工程と、 上記素子形成領域における上記シリコン窒化膜、ポリシ
    リコン膜およびパッド絶縁膜を除去し上記半導体基板の
    表面を露出させる工程とを含む半導体装置の製造におい
    て、 上記パッド絶縁膜の薄い部分のみを除去して上記半導体
    基板を露出させた後、窒化膜ウェット処理を行い、続い
    てパッド絶縁膜の残りを除去することを特徴とする半導
    体装置の製造方法。
  9. 【請求項９】 半導体基板上にパッド絶縁膜、ポリシリ
    コン膜およびシリコン窒化膜を順次形成する工程と、 上記シリコン窒化膜、ポリシリコン膜、パッド絶縁膜及
    び半導体基板を選択エッチして上記半導体基板に素子形
    成部を分離する溝部を形成する工程と、 上記溝部に上記素子形成部を分離するシリコン酸化膜を
    充填する工程と、 上記素子形成領域における上記シリコン窒化膜、ポリシ
    リコン膜およびパッド絶縁膜を除去し上記半導体基板の
    表面を露出させる工程と、 上記露出した半導体基板の表面に回路素子を形成する工
    程とを含む半導体装置の製造方法において、 上記露出した半導体基板の表面に少なくともパッド絶縁
    膜、ポリシリコン膜及び上部絶縁膜を形成する工程と、 上記上部絶縁膜、ポリシリコン膜及びパッド絶縁膜をパ
    ターニングしてゲート電極を形成する工程とを含む半導
    体装置の製造方法において、 上記上部絶縁膜、ポリシリコン膜及びパッド絶縁膜を異
    方性エッチングによりパターニングした後、ポリシリコ
    ンの等方性ウェットエッチングを行うことを特徴とする
    半導体装置の製造方法。
  10. 【請求項１０】 半導体基板上にパッド絶縁膜、ポリシ
    リコン膜およびシリコン窒化膜を順次形成する工程と、 上記シリコン窒化膜、ポリシリコン膜、パッド絶縁膜及
    び半導体基板を選択エッチして上記半導体基板に素子形
    成部を分離する溝部を形成する工程と、 上記溝部に上記素子形成部を分離するシリコン酸化膜を
    充填する工程と、 上記素子形成領域における上記シリコン窒化膜、ポリシ
    リコン膜およびパッド絶縁膜を除去し上記半導体基板の
    表面を露出させる工程と、 上記露出した半導体基板の表面に回路素子を形成する工
    程とを含む半導体装置の製造方法において、 上記露出した半導体基板の表面に少なくともパッド絶縁
    膜、ポリシリコン膜及び上部絶縁膜を形成する工程と、 上記上部絶縁膜、ポリシリコン膜及びパッド絶縁膜をエ
    ッチングによりパターニングしてゲート電極を形成する
    工程とを含む半導体装置の製造方法において、 上記上部絶縁膜及び上記ポリシリコン膜の上層部を異方
    性エッチングによりパターニングし、続いて上記ポリシ
    リコン膜の残りと上記パッド絶縁膜とを等方性ウェット
    エッチングによりパターニングすることを特徴とする半
    導体装置の製造方法。
  11. 【請求項１１】 半導体基板上にパッド絶縁膜、ポリシ
    リコン膜およびシリコン窒化膜を順次形成する工程と、 上記シリコン窒化膜、ポリシリコン膜、パッド絶縁膜及
    び半導体基板を選択エッチして上記半導体基板に素子形
    成部を分離する溝部を形成する工程と、 上記溝部に上記素子形成部を分離するシリコン酸化膜を
    充填する工程と、 上記素子形成領域における上記シリコン窒化膜及びポリ
    シリコン膜およびパッド絶縁膜を除去し上記半導体基板
    の表面を露出させる工程と、 上記露出した半導体基板の表面に回路素子を形成する工
    程とを含む半導体装置の製造方法において、 上記ポリシリコン膜の除去に続き上記パッド絶縁膜の除
    去の前に上記半導体基板に不純物注入を行ってさらに熱
    処理をすることを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 半導体基板上に形成された層間絶縁膜
    の上にストレージノードを形成する工程と、 このストレージノードの表面を粗面化処理する工程とを
    含む半導体装置の製造において、 上記粗面化処理に続いて上記層間絶縁膜の表面をウェッ
    トエッチングすることを特徴とする半導体装置の製造方
    法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007815A (ja) * 2001-06-22 2003-01-10 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6800538B2 (en) 2002-10-30 2004-10-05 Fujitsu Limited Semiconductor device fabrication method and semiconductor fabrication control method

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100410980B1 (ko) * 2001-04-24 2003-12-18 삼성전자주식회사 반도체 소자의 셀프얼라인 콘택패드 형성방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2536635B2 (ja) 1989-03-09 1996-09-18 三菱電機株式会社 ポリシリコンパッドｌｏｃｏｓ法による素子分離方法
US5391503A (en) * 1991-05-13 1995-02-21 Sony Corporation Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask
US5597756A (en) 1995-06-21 1997-01-28 Micron Technology, Inc. Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack
US5928969A (en) * 1996-01-22 1999-07-27 Micron Technology, Inc. Method for controlled selective polysilicon etching
KR0183879B1 (ko) 1996-06-07 1999-04-15 김광호 반도체장치의 소자분리막 형성방법
JPH10189706A (ja) 1996-12-27 1998-07-21 Sony Corp トレンチ絶縁分離構造の形成方法
JPH10326874A (ja) * 1997-05-23 1998-12-08 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1168061A (ja) * 1997-08-11 1999-03-09 Mitsubishi Electric Corp 粗面化導電性膜の形成方法及び半導体装置
US6001706A (en) * 1997-12-08 1999-12-14 Chartered Semiconductor Manufacturing, Ltd. Method for making improved shallow trench isolation for semiconductor integrated circuits
JP3269531B2 (ja) * 1998-01-30 2002-03-25 日本電気株式会社 半導体装置の製造方法
US5877052A (en) * 1998-06-11 1999-03-02 Vanguard International Semiconductor Corporation Resolution of hemispherical grained silicon peeling and row-disturb problems for dynamic random access memory, stacked capacitor structures
US6037220A (en) * 1998-07-24 2000-03-14 Vanguard International Semiconductor Corporation Method of increasing the surface area of a DRAM capacitor structure via the use of hemispherical grained polysilicon
KR100292616B1 (ko) * 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
TW396520B (en) * 1998-10-30 2000-07-01 United Microelectronics Corp Process for shallow trench isolation
US5950090A (en) * 1998-11-16 1999-09-07 United Microelectronics Corp. Method for fabricating a metal-oxide semiconductor transistor
US6277710B1 (en) * 1999-11-15 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of forming shallow trench isolation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007815A (ja) * 2001-06-22 2003-01-10 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6800538B2 (en) 2002-10-30 2004-10-05 Fujitsu Limited Semiconductor device fabrication method and semiconductor fabrication control method

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