JP2536635B2 - ポリシリコンパッドｌｏｃｏｓ法による素子分離方法 - Google Patents
ポリシリコンパッドｌｏｃｏｓ法による素子分離方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は一般にポリシリコンパッドLOCOS法による
素子分離方法に関するものであり、特に、半導体基板の
表面に孔をあけることなく、フィールド酸化膜の膜厚を
より厚くできるように改良されたポリシリコンパッドLO
COS法に関するものである。
素子分離方法に関するものであり、特に、半導体基板の
表面に孔をあけることなく、フィールド酸化膜の膜厚を
より厚くできるように改良されたポリシリコンパッドLO
COS法に関するものである。
［従来の技術］ 半導体基板の主面に、素子領域を分離するためのフィ
ールド酸化膜を形成する方法として、フィリップ社によ
り開発されたLOCOS法がよく知られている。しかし、こ
の方法は、フィールド酸化膜の膜厚とほぼ等しい長さを
有するバーズビークが形成されるので、集積度の高いデ
バイスの製造において限界があった。そこで、その改良
法として、第2A図〜第2F図に示す、ポリシリコンパッド
LOCOS法が提案されている（US Patent No.4,407,69
6）。
ールド酸化膜を形成する方法として、フィリップ社によ
り開発されたLOCOS法がよく知られている。しかし、こ
の方法は、フィールド酸化膜の膜厚とほぼ等しい長さを
有するバーズビークが形成されるので、集積度の高いデ
バイスの製造において限界があった。そこで、その改良
法として、第2A図〜第2F図に示す、ポリシリコンパッド
LOCOS法が提案されている（US Patent No.4,407,69
6）。
まず、このポリシリコンパッドLOCOS法の概略を説明
する。第2A図を参照して、半導体基板１の主面に下地酸
化膜２を形成する。下地酸化膜２の上にフィールド酸化
膜となるべきポリシリコン３を堆積する。ポリシリコン
３の上に窒化膜４（Si3N4）を形成する。窒化膜４の上
にレジスト５を形成する。
する。第2A図を参照して、半導体基板１の主面に下地酸
化膜２を形成する。下地酸化膜２の上にフィールド酸化
膜となるべきポリシリコン３を堆積する。ポリシリコン
３の上に窒化膜４（Si3N4）を形成する。窒化膜４の上
にレジスト５を形成する。
次に、第2B図を参照して、素子領域となるべき部分の
上に所定の形状のパターンが残されるように、レジスト
５をリソグラフィ法によりパターニングする。次に、こ
のパターニングされたレジスト５をマスクにして、反応
性イオンエッチング法で、素子領域となるべき部分の上
に所定の形状のパターンが残されるように、窒化膜４を
パターニングする。
上に所定の形状のパターンが残されるように、レジスト
５をリソグラフィ法によりパターニングする。次に、こ
のパターニングされたレジスト５をマスクにして、反応
性イオンエッチング法で、素子領域となるべき部分の上
に所定の形状のパターンが残されるように、窒化膜４を
パターニングする。
次に、第2C図を参照して、パターニングされた窒化膜
４をマスクにして、該マスク直下の部分を除くポリシリ
コンを熱酸化し、フィールド酸化膜６を半導体基板１の
主面に形成する。
４をマスクにして、該マスク直下の部分を除くポリシリ
コンを熱酸化し、フィールド酸化膜６を半導体基板１の
主面に形成する。
次に、第2C図および第2D図を参照して、マスクとなっ
た窒化膜４を除去し、マスク直下に残存している。未だ
酸化されていない未酸化ポリシリコン３を露出させる。
た窒化膜４を除去し、マスク直下に残存している。未だ
酸化されていない未酸化ポリシリコン３を露出させる。
次に、第2E図を参照して、未酸化ポリシリコン３をプ
ラズマエッチングによってエッチング除去し、フィール
ド酸化膜６で挾まれた部分の下地酸化膜２を露出させ
る。
ラズマエッチングによってエッチング除去し、フィール
ド酸化膜６で挾まれた部分の下地酸化膜２を露出させ
る。
次に、第2F図を参照して、フィールド酸化膜６で挾ま
れた部分の下地酸化膜２をフッ酸溶液を用いて除去す
る。
れた部分の下地酸化膜２をフッ酸溶液を用いて除去す
る。
この工程を採用すると、バーズビーク長の短いフィー
ルド酸化膜６が形成される。このようなフィールド酸化
膜６によって分離された素子領域に、たとえばNMOS、EE
PROM等が形成される。
ルド酸化膜６が形成される。このようなフィールド酸化
膜６によって分離された素子領域に、たとえばNMOS、EE
PROM等が形成される。
第3A図〜第3D図は、素子領域にNMOSを形成する工程を
示したものである。
示したものである。
第3A図を参照して、半導体基板１の主面にゲート酸化
膜となるべき酸化膜７を形成する。次に、半導体基板１
の全面にゲートとなるべきポリシリコン８を堆積する。
膜となるべき酸化膜７を形成する。次に、半導体基板１
の全面にゲートとなるべきポリシリコン８を堆積する。
次に、第3B図を参照して、ポリシリコン８および酸化
膜７をパターニングし、ゲート電極９およびゲート酸化
膜10を形成する。
膜７をパターニングし、ゲート電極９およびゲート酸化
膜10を形成する。
次に、第3C図を参照して、全面にn+不純物イオン30を
自己整合的に注入し、半導体基板１の主面にソース／ド
レイン領域11を形成する。
自己整合的に注入し、半導体基板１の主面にソース／ド
レイン領域11を形成する。
次に、第3D図を参照して、半導体基板１の全面に層間
絶縁膜12を形成する。次いで、ソース／ドレイン領域11
のコンタクト部が露出するように、この層間絶縁膜12に
コンタクトホールを形成する。次に、そのコンタクトホ
ールを含む半導体基板１の表面全面にアルミ配線層13を
形成する。このようにして、素子領域にNMOSが形成され
る。このNMOSはゲート電極９に所定の電圧をかけること
によって、ソース／ドレイン領域11,11間が導通するの
で、スイッチング機能を有する。このとき、フィールド
酸化膜６の膜厚が厚ければ、厚いほど、耐圧の向上した
NMOSが得られる。
絶縁膜12を形成する。次いで、ソース／ドレイン領域11
のコンタクト部が露出するように、この層間絶縁膜12に
コンタクトホールを形成する。次に、そのコンタクトホ
ールを含む半導体基板１の表面全面にアルミ配線層13を
形成する。このようにして、素子領域にNMOSが形成され
る。このNMOSはゲート電極９に所定の電圧をかけること
によって、ソース／ドレイン領域11,11間が導通するの
で、スイッチング機能を有する。このとき、フィールド
酸化膜６の膜厚が厚ければ、厚いほど、耐圧の向上した
NMOSが得られる。
次に、素子領域にEEPROMのメモリセルを形成した場合
について説明する。
について説明する。
第４図は、従来のEEPROMのメモリセルの構成を示す断
面図である。
面図である。
Ｐ型のシリコン基板よりなる半導体基板１の主表面
に、フィールド酸化膜が形成されている（図面には、現
われていない。）。フィールド酸化膜によって分離され
た素子領域に、所定の間隔をもって、Ｎ型不純物領域1
4,15,16が形成される。不純物領域14,15の間の領域の上
には、絶縁膜17を介して、選択トランジスタの選択ゲー
ト18が形成される。不純物領域15の上には、トンネル酸
化膜となる薄い絶縁膜19を介して、メモリトランジスタ
のフローティングゲート20が形成されている。さらに、
フローティングゲート20の上には、メモリトランジスタ
のコントロールゲート21が絶縁膜22を介して形成されて
いる。選択ゲート18、フローティングゲート20およびコ
ントロールゲート21全体が、絶縁膜24で覆われている。
選択トランジスタのドレイン領域となるＮ型不純物領域
14はビット線（図示せず）に接続され、メモリトランジ
スタのソース領域となるＮ型不純物領域16はソース線
（図示せず）に接続される。
に、フィールド酸化膜が形成されている（図面には、現
われていない。）。フィールド酸化膜によって分離され
た素子領域に、所定の間隔をもって、Ｎ型不純物領域1
4,15,16が形成される。不純物領域14,15の間の領域の上
には、絶縁膜17を介して、選択トランジスタの選択ゲー
ト18が形成される。不純物領域15の上には、トンネル酸
化膜となる薄い絶縁膜19を介して、メモリトランジスタ
のフローティングゲート20が形成されている。さらに、
フローティングゲート20の上には、メモリトランジスタ
のコントロールゲート21が絶縁膜22を介して形成されて
いる。選択ゲート18、フローティングゲート20およびコ
ントロールゲート21全体が、絶縁膜24で覆われている。
選択トランジスタのドレイン領域となるＮ型不純物領域
14はビット線（図示せず）に接続され、メモリトランジ
スタのソース領域となるＮ型不純物領域16はソース線
（図示せず）に接続される。
次に動作について説明する。消去時、すなわちフロー
ティングゲート20に電子を注入するときは、ワード線を
選択して選択ゲート18に高電圧を印加してセルを選択す
る。そして、ビット線およびソース線を0Vとし、コント
ロールゲート21に高電圧を印加すると、電子がドレイン
15からトンネル酸化膜19を介して、フローティングゲー
ト20へ注入される。
ティングゲート20に電子を注入するときは、ワード線を
選択して選択ゲート18に高電圧を印加してセルを選択す
る。そして、ビット線およびソース線を0Vとし、コント
ロールゲート21に高電圧を印加すると、電子がドレイン
15からトンネル酸化膜19を介して、フローティングゲー
ト20へ注入される。
書込時、すなわちフローティングゲート20の電子を引
抜くときは、ワード線を選択して選択ゲート18に高電圧
を印加してセルを選択する。そして、ソース線をフロー
ティングとした状態で、コントロールゲート21を0Vと
し、ビット線に高電圧を印加すると、フローティングゲ
ート20の電子がトンネル酸化膜19を介してドレイン15に
引抜かれる。
抜くときは、ワード線を選択して選択ゲート18に高電圧
を印加してセルを選択する。そして、ソース線をフロー
ティングとした状態で、コントロールゲート21を0Vと
し、ビット線に高電圧を印加すると、フローティングゲ
ート20の電子がトンネル酸化膜19を介してドレイン15に
引抜かれる。
読出時には、ワード線を選択して選択ゲート18に所定
電圧を印加してセルを選択する。そして、ソース線を0
V、ビット線に正の電圧を与え、コントロールゲート21
に読出用のバイアス電圧を印加する。フローティングゲ
ート20の電荷の蓄積の有無によって、ドレイン電流が変
化するので、これを検知することで記憶された情報“1"
または“0"を読出す。
電圧を印加してセルを選択する。そして、ソース線を0
V、ビット線に正の電圧を与え、コントロールゲート21
に読出用のバイアス電圧を印加する。フローティングゲ
ート20の電荷の蓄積の有無によって、ドレイン電流が変
化するので、これを検知することで記憶された情報“1"
または“0"を読出す。
従来のEEPROMは以上のように構成されている。ところ
で、EEPROMでは上述したように書込電圧が大きいので、
素子を分離するフィールド酸化膜の膜厚を厚くすること
が要求される。現在、フィールド酸化膜の膜厚は6000Å
以上要求されている。
で、EEPROMでは上述したように書込電圧が大きいので、
素子を分離するフィールド酸化膜の膜厚を厚くすること
が要求される。現在、フィールド酸化膜の膜厚は6000Å
以上要求されている。
［本発明の基礎となった実験事実］ 第5A図〜第5D図は、シリコン窒化膜の厚さを1500Åに
し、膜厚6000Åのフィールド酸化膜を得ようと実験した
ときの結果を示した図である。
し、膜厚6000Åのフィールド酸化膜を得ようと実験した
ときの結果を示した図である。
第5A図を参照して、パターニングされた窒化膜４をマ
スクにして、マスク直下の部分を除くポリシリコンを熱
酸化し、フィールド酸化膜６を半導体基板１の主面に形
成した。このとき、フィールド酸化膜６の端部に、角の
ような形状の内方向に延びる突起物6aが現われた。
スクにして、マスク直下の部分を除くポリシリコンを熱
酸化し、フィールド酸化膜６を半導体基板１の主面に形
成した。このとき、フィールド酸化膜６の端部に、角の
ような形状の内方向に延びる突起物6aが現われた。
次に第5B図を参照して、マスクとなった窒化膜４を除
去し、マスク直下に残存している未酸化ポリシリコン３
を露出させた。このとき、角のような形状の突起物6aは
そのまま残存していた。このような突起物6aが残存した
ままで、素子領域にEEPROM等を形成していくと、突起物
6aの下の電極材料等が除去できなくなり、問題となる。
それゆえ、この突起物6aをフッ酸溶液で除去した。
去し、マスク直下に残存している未酸化ポリシリコン３
を露出させた。このとき、角のような形状の突起物6aは
そのまま残存していた。このような突起物6aが残存した
ままで、素子領域にEEPROM等を形成していくと、突起物
6aの下の電極材料等が除去できなくなり、問題となる。
それゆえ、この突起物6aをフッ酸溶液で除去した。
第5C図は、フッ酸溶液で突起物6aを除去したときの状
態を示す図である。
態を示す図である。
次に、第5C図および第5D図を参照して、未酸化ポリシ
リコン３をプラズマエッチングによって除去した。
リコン３をプラズマエッチングによって除去した。
次に、第5D図を参照して、フィールド酸化膜６で挾ま
れた部分の下地酸化膜２をフッ酸溶液を用いて除去し
た。すると、第5D図を参照して、半導体基板１の主表面
に孔23が形成されていることが認められた。
れた部分の下地酸化膜２をフッ酸溶液を用いて除去し
た。すると、第5D図を参照して、半導体基板１の主表面
に孔23が形成されていることが認められた。
このような孔23が形成されたまま、この素子領域にNM
OS等を形成すると、その特性が非常に悪くなることがわ
かった。
OS等を形成すると、その特性が非常に悪くなることがわ
かった。
［発明が解決しようとする課題］ 次に、孔23が素子領域にどうして形成されるのか、に
ついて詳細に検討した結果を説明する。第6A図〜第6E図
は、半導体基板１の表面に孔が形成される原因を調べた
結果、見出された事実をわかりやすく図解したものであ
る。
ついて詳細に検討した結果を説明する。第6A図〜第6E図
は、半導体基板１の表面に孔が形成される原因を調べた
結果、見出された事実をわかりやすく図解したものであ
る。
第6A図を参照して、パターニングされた窒化膜４をマ
スクにして、マスク直下の部分を除くポリシリコンを熱
酸化し、フィールド酸化膜６を半導体基板１の主面に形
成する。このとき、フィールド酸化膜６が体積膨張し、
また、窒化膜４の熱応力の影響を受けて、未酸化ポリシ
リコン３に歪がかかる。この歪によって、未酸化ポリシ
リコン３に、下地酸化膜２にまで届く、上下に貫通した
孔3aがあく。
スクにして、マスク直下の部分を除くポリシリコンを熱
酸化し、フィールド酸化膜６を半導体基板１の主面に形
成する。このとき、フィールド酸化膜６が体積膨張し、
また、窒化膜４の熱応力の影響を受けて、未酸化ポリシ
リコン３に歪がかかる。この歪によって、未酸化ポリシ
リコン３に、下地酸化膜２にまで届く、上下に貫通した
孔3aがあく。
次に、第6B図を参照して、マスクとなった窒化膜４を
除去し、マスク直下に残存している未酸化ポリシリコン
３を露出させる。次に、角のような形状の突起物6aを除
去するために、フッ酸溶液で処理すると、第6C図を参照
して、孔3aを通って、下地酸化膜２にまでフッ酸溶液が
届き、このフッ酸溶液によって下地酸化膜２に開孔部2a
があけられる。
除去し、マスク直下に残存している未酸化ポリシリコン
３を露出させる。次に、角のような形状の突起物6aを除
去するために、フッ酸溶液で処理すると、第6C図を参照
して、孔3aを通って、下地酸化膜２にまでフッ酸溶液が
届き、このフッ酸溶液によって下地酸化膜２に開孔部2a
があけられる。
次に第6D図を参照して、未酸化ポリシリコン３を除去
するためにプラズマエッチングを行なうと、下地酸化膜
２にあけられた孔2a中をエッチングガスが通って、半導
体基板１の素子領域の主面もまた侵食される。
するためにプラズマエッチングを行なうと、下地酸化膜
２にあけられた孔2a中をエッチングガスが通って、半導
体基板１の素子領域の主面もまた侵食される。
次に、第6D図および第6E図を参照して、フッ酸溶液で
フィールド酸化膜６に挾まれた部分の下地酸化膜２を除
去すると、素子領域の主表面に孔23があいた半導体基板
１が得られるのである。
フィールド酸化膜６に挾まれた部分の下地酸化膜２を除
去すると、素子領域の主表面に孔23があいた半導体基板
１が得られるのである。
また、このような孔23は、第７図（第5D図の平面図）
を参照して、フィールド酸化膜６の端部6aの近傍に複数
個現われることもわかった。
を参照して、フィールド酸化膜６の端部6aの近傍に複数
個現われることもわかった。
第８図は、シリコン窒化膜の厚さを種々変化させて種
々の膜厚を有するフィールド酸化膜を形成し、素子領域
に孔が発生しているか否かを検査した結果をまとめた図
である。図より明らかなように、シリコン窒化膜の膜厚
を1500Å以上にし、フィールド酸化膜の膜厚を6000Å以
上にすると、バーズビーク長の短い理想的なフィールド
酸化膜が得られるが、半導体基板の主表面に孔の発生が
認められる。一方、シリコン窒化膜の厚さを500Åと
し、フィールド酸化膜の膜厚を8000Åにした場合は孔の
発生は認められなかったが、バーズビーク長が長くな
り、使いものにならない。
々の膜厚を有するフィールド酸化膜を形成し、素子領域
に孔が発生しているか否かを検査した結果をまとめた図
である。図より明らかなように、シリコン窒化膜の膜厚
を1500Å以上にし、フィールド酸化膜の膜厚を6000Å以
上にすると、バーズビーク長の短い理想的なフィールド
酸化膜が得られるが、半導体基板の主表面に孔の発生が
認められる。一方、シリコン窒化膜の厚さを500Åと
し、フィールド酸化膜の膜厚を8000Åにした場合は孔の
発生は認められなかったが、バーズビーク長が長くな
り、使いものにならない。
この発明は、上記のような問題点を解決するためにな
されたもので、上記孔の発生を抑制し、かつフィールド
酸化膜の膜厚を厚くすることのできる、ポリシリコンパ
ッドLOCOS法による素子分離方法を提供することを目的
とする。
されたもので、上記孔の発生を抑制し、かつフィールド
酸化膜の膜厚を厚くすることのできる、ポリシリコンパ
ッドLOCOS法による素子分離方法を提供することを目的
とする。
［課題を解決するための手段］ 発明者等は第5A図〜第5D図に示す事実を認め、半導体
基板の主表面に孔が形成されない方法を鋭意研究し、本
発明を完成させるに至った。すなわち、本発明は、ポリ
シリコンパッドLOCOS法によって、半導体基板の主面
に、素子領域を分離するためのフィールド酸化膜を形成
する、素子分離方法にかかるものである。まず、半導体
基板の主面に下地酸化膜を形成する。次に、下地酸化膜
の上に、フィールド酸化膜となるべきポリシリコンを堆
積する。その後、ポリシリコンの上に窒化膜を形成す
る。次に、素子領域となるべき部分の上に所定の形状の
パターンが残されるように、窒化膜をパターニングす
る。次に、パターニングされた窒化膜をマスクにして、
マスク直下の部分を除く前記ポリシリコンを熱酸化し、
フィールド酸化膜を前記半導体基板の主面に形成する。
次に、マスクとなった窒化膜を除去し、マスク直下に残
存している未酸化ポリシリコンを露出させる。次に、こ
の未酸化ポリシリコンを、次の不等式 （式中、 は下地酸化膜のエッチング速度、Tpolyは未酸化ポリシ
リコンの膜厚、Rpolyは未酸化ポリシリコンのエッチン
グ速度である。） を満足する選択性を有するエッチングによって除去し、
フィールド酸化膜で挾まれた部分の下地酸化膜を露出さ
せる。
基板の主表面に孔が形成されない方法を鋭意研究し、本
発明を完成させるに至った。すなわち、本発明は、ポリ
シリコンパッドLOCOS法によって、半導体基板の主面
に、素子領域を分離するためのフィールド酸化膜を形成
する、素子分離方法にかかるものである。まず、半導体
基板の主面に下地酸化膜を形成する。次に、下地酸化膜
の上に、フィールド酸化膜となるべきポリシリコンを堆
積する。その後、ポリシリコンの上に窒化膜を形成す
る。次に、素子領域となるべき部分の上に所定の形状の
パターンが残されるように、窒化膜をパターニングす
る。次に、パターニングされた窒化膜をマスクにして、
マスク直下の部分を除く前記ポリシリコンを熱酸化し、
フィールド酸化膜を前記半導体基板の主面に形成する。
次に、マスクとなった窒化膜を除去し、マスク直下に残
存している未酸化ポリシリコンを露出させる。次に、こ
の未酸化ポリシリコンを、次の不等式 （式中、 は下地酸化膜のエッチング速度、Tpolyは未酸化ポリシ
リコンの膜厚、Rpolyは未酸化ポリシリコンのエッチン
グ速度である。） を満足する選択性を有するエッチングによって除去し、
フィールド酸化膜で挾まれた部分の下地酸化膜を露出さ
せる。
この発明に従う方法の好ましい実施態様によれば、上
記未酸化ポリシリコンのエッチングはプラズマエッチン
グで行なわれる。そして、このプラズマエッチングは、
CF4およびO2を含む混合ガスを用いて、ガス圧0.1〜1.0T
orr、RFパワー0.1〜1.0W/cm2、基板温度50℃以下の条件
下で行なわれるのが好ましい。この際、上記窒化膜の膜
厚は800〜2000Åの範囲にあり、上記ポリシリコンの膜
厚は500〜2000Åの範囲にあり、上記下地酸化膜の膜厚
は150〜500Åの範囲にあるのが好ましい。
記未酸化ポリシリコンのエッチングはプラズマエッチン
グで行なわれる。そして、このプラズマエッチングは、
CF4およびO2を含む混合ガスを用いて、ガス圧0.1〜1.0T
orr、RFパワー0.1〜1.0W/cm2、基板温度50℃以下の条件
下で行なわれるのが好ましい。この際、上記窒化膜の膜
厚は800〜2000Åの範囲にあり、上記ポリシリコンの膜
厚は500〜2000Åの範囲にあり、上記下地酸化膜の膜厚
は150〜500Åの範囲にあるのが好ましい。
［作用］ この発明によれば、未酸化ポリシリコンを、下記不等
式 を満足する選択性を有するエッチングによって除去す
る。すなわち、 は下地酸化膜がエッチングによって完全に除去される時
間を表わしており、Tpoly/Rpolyは未酸化ポリシリコン
が完全に除去されてしまうのに要する時間を表わしてい
る。したがって、このような条件下でエッチングを行な
うと、下地酸化膜が完全に除去されるに要する時間が未
酸化ポリシリコンが完全に除去されてしまう時間よりも
大きいので、未酸化ポリシリコンが完全に除去されたと
きでも、下地酸化膜は半導体基板１の主表面に残ってい
る。したがって、未酸化ポリシリコンにたとえ孔が発生
していたとしても、半導体基板の主表面がエッチングに
よって侵食されることはない。
式 を満足する選択性を有するエッチングによって除去す
る。すなわち、 は下地酸化膜がエッチングによって完全に除去される時
間を表わしており、Tpoly/Rpolyは未酸化ポリシリコン
が完全に除去されてしまうのに要する時間を表わしてい
る。したがって、このような条件下でエッチングを行な
うと、下地酸化膜が完全に除去されるに要する時間が未
酸化ポリシリコンが完全に除去されてしまう時間よりも
大きいので、未酸化ポリシリコンが完全に除去されたと
きでも、下地酸化膜は半導体基板１の主表面に残ってい
る。したがって、未酸化ポリシリコンにたとえ孔が発生
していたとしても、半導体基板の主表面がエッチングに
よって侵食されることはない。
［実施例］ 以下、この発明の実施例を図について説明する。
第1A図を参照して、半導体基板１の上に下地酸化膜２
を形成した。下地酸化膜２の上に、フィールド酸化膜と
なるべきポリシリコン３を堆積した。ポリシリコン３の
上に1500Å以上の膜厚を有する窒化膜４（シリコン窒化
膜）を形成した。窒化膜４の上にレジスト５を形成し
た。
を形成した。下地酸化膜２の上に、フィールド酸化膜と
なるべきポリシリコン３を堆積した。ポリシリコン３の
上に1500Å以上の膜厚を有する窒化膜４（シリコン窒化
膜）を形成した。窒化膜４の上にレジスト５を形成し
た。
次に、第1B図を参照して、素子領域となるべき部分の
上に、所定の形状のパターンが残されるように、レジス
ト５をパターニングした。次に、パターニングされたレ
ジスト５をマスクにして、窒化膜４を所定の形状のパタ
ーンにパターニングした。
上に、所定の形状のパターンが残されるように、レジス
ト５をパターニングした。次に、パターニングされたレ
ジスト５をマスクにして、窒化膜４を所定の形状のパタ
ーンにパターニングした。
次に、第1C図を参照して、レジスト５を除去し、パタ
ーニングされた窒化膜４をマスクにして、マスク直下の
部分を除くポリシリコン３を熱酸化し、フィールド酸化
膜６を半導体基板１の主面に形成した。
ーニングされた窒化膜４をマスクにして、マスク直下の
部分を除くポリシリコン３を熱酸化し、フィールド酸化
膜６を半導体基板１の主面に形成した。
次に、第1C図および第1D図を参照して、マスクとなっ
た窒化膜４を除去し、マスク直下に残存している未酸化
ポリシリコン３を露出させた。このとき、未酸化ポリシ
リコン３には、下地酸化膜２にまで届く、上下に貫通し
た孔3aがあいていた。また、フィールド酸化膜６の端部
には、角のような形状の内方向に延びる突起物6aが現わ
れていた。
た窒化膜４を除去し、マスク直下に残存している未酸化
ポリシリコン３を露出させた。このとき、未酸化ポリシ
リコン３には、下地酸化膜２にまで届く、上下に貫通し
た孔3aがあいていた。また、フィールド酸化膜６の端部
には、角のような形状の内方向に延びる突起物6aが現わ
れていた。
次に、第1E図を参照して、未酸化ポリシリコンを、次
の不等式 （式中、 は下地酸化膜のエッチング速度、Tpolyは未酸化ポリシ
リコンの膜厚、Rpolyは未酸化ポリシリコンのエッチン
グ速度である。） を満足するエッチング選択性を有するプラズマエッチン
グによってエッチング除去した。上述のような条件を満
足するエッチング選択性は、プラズマエッチングの温
度、圧力、ガス種、パワーなどでコントロールされる。
選択性の生じる好ましいプラズマエッチングの条件を表
１にまとめる。
の不等式 （式中、 は下地酸化膜のエッチング速度、Tpolyは未酸化ポリシ
リコンの膜厚、Rpolyは未酸化ポリシリコンのエッチン
グ速度である。） を満足するエッチング選択性を有するプラズマエッチン
グによってエッチング除去した。上述のような条件を満
足するエッチング選択性は、プラズマエッチングの温
度、圧力、ガス種、パワーなどでコントロールされる。
選択性の生じる好ましいプラズマエッチングの条件を表
１にまとめる。
また、このプラズマエッチングを行なう場合におい
て、窒化膜４、ポリシリコン３、下地酸化膜２の好まし
い膜厚を表２にまとめる。
て、窒化膜４、ポリシリコン３、下地酸化膜２の好まし
い膜厚を表２にまとめる。
ガス種をCF4（95％）/O2（５％）とし、ガス圧を0.4T
orrとし、RFパワーを0.5W/cm2とし、基板温度を50℃に
した場合、10以上の選択比が得られた。なお、基板温度
を20℃以下にすると、選択比が一層大きくなることもわ
かった。
orrとし、RFパワーを0.5W/cm2とし、基板温度を50℃に
した場合、10以上の選択比が得られた。なお、基板温度
を20℃以下にすると、選択比が一層大きくなることもわ
かった。
また、プラズマエッチングの代わりに、NaOH水溶液ま
たはKOH水溶液のようなアルカリ水溶液を用い、50〜80
℃の温度範囲でウェットエッチングしてもよい。
たはKOH水溶液のようなアルカリ水溶液を用い、50〜80
℃の温度範囲でウェットエッチングしてもよい。
このようなエッチング選択性を有するたとえばプラズ
マエッチングを行なうと、未酸化ポリシリコンに孔3aが
発生して、この孔3aを通ってエッチングガスが下地酸化
膜２のところまで到達しても、下地酸化膜２が完全にエ
ッチングされるために要する時間は、未酸化ポリシリコ
ンが完全にエッチング除去されるに要する時間よりも長
いので、未酸化ポリシリコンが完全に除去されたときで
も、下地酸化膜２は半導体基板１の主表面に残ってい
る。したがって、半導体基板の主表面はプラズマエッチ
ングによってエッチングされない。
マエッチングを行なうと、未酸化ポリシリコンに孔3aが
発生して、この孔3aを通ってエッチングガスが下地酸化
膜２のところまで到達しても、下地酸化膜２が完全にエ
ッチングされるために要する時間は、未酸化ポリシリコ
ンが完全にエッチング除去されるに要する時間よりも長
いので、未酸化ポリシリコンが完全に除去されたときで
も、下地酸化膜２は半導体基板１の主表面に残ってい
る。したがって、半導体基板の主表面はプラズマエッチ
ングによってエッチングされない。
次に、第1F図を参照して、フィールド酸化膜６で挾ま
れた部分の下地酸化膜２をフッ酸溶液で除去すると、バ
ーズビーク長が短く、フィールド酸化膜６の膜厚が厚
く、かつ孔の発生が認められない、半導体基板１が得ら
れる。また、このフッ酸溶液の処理によって突起物6aも
除去される。
れた部分の下地酸化膜２をフッ酸溶液で除去すると、バ
ーズビーク長が短く、フィールド酸化膜６の膜厚が厚
く、かつ孔の発生が認められない、半導体基板１が得ら
れる。また、このフッ酸溶液の処理によって突起物6aも
除去される。
このようなフィールド酸化膜で素子領域が分離された
半導体基板を使用すると、集積度が高く、分離耐圧の高
められた、半導体装置が得られる。
半導体基板を使用すると、集積度が高く、分離耐圧の高
められた、半導体装置が得られる。
第1G図〜第1L図は、上述のようにして形成された半導
体基板の素子領域にEEPROMを形成する方法の工程を断面
図で示したものである。第1G図〜第1L図は、フィールド
酸化膜を含む平面で切ったときの断面図であるが、第1M
図〜第1R図は、対応する第1G図〜第1L図の紙面に垂直な
平面で切ったときの断面図である。第1G図は第1M図に対
応し、第1H図は第1N図に対応し、第1I図は第10図に対応
し、第1J図は第1P図に対応し、第1K図は第1Q図に対応
し、第1L図は第1R図に対応する。
体基板の素子領域にEEPROMを形成する方法の工程を断面
図で示したものである。第1G図〜第1L図は、フィールド
酸化膜を含む平面で切ったときの断面図であるが、第1M
図〜第1R図は、対応する第1G図〜第1L図の紙面に垂直な
平面で切ったときの断面図である。第1G図は第1M図に対
応し、第1H図は第1N図に対応し、第1I図は第10図に対応
し、第1J図は第1P図に対応し、第1K図は第1Q図に対応
し、第1L図は第1R図に対応する。
第1G図および第1M図を参照して、活性領域に酸化膜17
を形成する。その後、Ｎ型不純物イオンを注入し、活性
領域の主表面にＮ型不純物領域15を形成する。
を形成する。その後、Ｎ型不純物イオンを注入し、活性
領域の主表面にＮ型不純物領域15を形成する。
次に、第1H図および第1N図を参照して、酸化膜17の表
面を一部除去して、薄い絶縁膜19を形成する。
面を一部除去して、薄い絶縁膜19を形成する。
次に、第1I図および第10図を参照して、薄い絶縁膜19
を覆うように、所定の形状のフローティングゲート20を
形成する。
を覆うように、所定の形状のフローティングゲート20を
形成する。
その後、第1J図および第1P図を参照して、フローティ
ングゲート20の表面および側壁を覆うように絶縁膜22を
形成する。
ングゲート20の表面および側壁を覆うように絶縁膜22を
形成する。
次に、第1K図および第1Q図を参照して、絶縁膜22を覆
うように、所定の形状のコントロールゲート21を形成す
る。次に、Ｎ型不純物イオンを注入することにより、半
導体基板１の主表面に自己整合的に、Ｎ型不純物領域1
4,16が形成される。
うように、所定の形状のコントロールゲート21を形成す
る。次に、Ｎ型不純物イオンを注入することにより、半
導体基板１の主表面に自己整合的に、Ｎ型不純物領域1
4,16が形成される。
その後、第1L図および第1R図を参照して、半導体基板
１の表面全面に絶縁膜24を形成すると、EEPROMが得られ
る。このようにして得られたEEPROMは、フィールド酸化
膜６の膜厚が厚いので、耐圧に優れる。
１の表面全面に絶縁膜24を形成すると、EEPROMが得られ
る。このようにして得られたEEPROMは、フィールド酸化
膜６の膜厚が厚いので、耐圧に優れる。
なお、上記実施例では、素子領域にEEPROMを形成する
場合を例示したが、本発明はこれに限定されるものでな
く、フィールド酸化膜を有する半導体装置のいずれにも
適用することができる。
場合を例示したが、本発明はこれに限定されるものでな
く、フィールド酸化膜を有する半導体装置のいずれにも
適用することができる。
以上、本発明を要約すると次のとおりである。
（１）特許請求の範囲第１項に記載の方法であって、上
記未酸化ポリシリコンのエッチングはプラズマエッチン
グを含む。
記未酸化ポリシリコンのエッチングはプラズマエッチン
グを含む。
（２）上記第１項に記載の方法であって、上記プラズマ
エッチングはCF4およびO2を含む混合ガスを用いて、ガ
ス圧0.1〜1.0Torr、RFパワー0.1〜1.0W/cm2、基板温度5
0℃以下の条件下で行なわれる。
エッチングはCF4およびO2を含む混合ガスを用いて、ガ
ス圧0.1〜1.0Torr、RFパワー0.1〜1.0W/cm2、基板温度5
0℃以下の条件下で行なわれる。
（３）上記第２項に記載の方法であって、上記プラズマ
エッチングは基板温度20℃以下で行なわれる。
エッチングは基板温度20℃以下で行なわれる。
（４）上記第２項に記載の方法であって、上記窒化膜の
膜厚は800〜2000Åの範囲にあり、上記ポリシリコンの
膜厚は500〜2000Åの範囲にあり、上記下地酸化膜の膜
厚は150〜500Åの範囲にある。
膜厚は800〜2000Åの範囲にあり、上記ポリシリコンの
膜厚は500〜2000Åの範囲にあり、上記下地酸化膜の膜
厚は150〜500Åの範囲にある。
（５）特許請求の範囲第１項に記載の方法であって、上
記未酸化ポリシリコンのエッチングは、アルカリ水溶液
を用いるウェットエッチングを含む。
記未酸化ポリシリコンのエッチングは、アルカリ水溶液
を用いるウェットエッチングを含む。
（６）上記第５項に記載の方法であって、上記ウェット
エッチングは温度50〜80℃の範囲で行なわれる。
エッチングは温度50〜80℃の範囲で行なわれる。
（７）上記第５項に記載の方法であって、上記アルカリ
水溶液はNaOH水溶液を含む。
水溶液はNaOH水溶液を含む。
（８）上記第５項に記載の方法であって、上記アルカリ
水溶液はKOH水溶液を含む。
水溶液はKOH水溶液を含む。
（９）特許請求の範囲第１項に記載の方法であって、上
記フィールド酸化膜で挾まれた部分の下地酸化膜を露出
させた後、上記半導体基板の表面をフッ酸溶液で処理す
る工程を、さらに含む。
記フィールド酸化膜で挾まれた部分の下地酸化膜を露出
させた後、上記半導体基板の表面をフッ酸溶液で処理す
る工程を、さらに含む。
［発明の効果］ 以上のように、この発明によれば、未酸化ポリシリコ
ンにたとえ孔が発生しても、下地酸化膜をエッチングに
よって完全に除去するに要する時間を、未酸化ポリシリ
コンを完全にエッチング除去するに要する時間よりも大
きくしているので、未酸化ポリシリコンが完全にエッチ
ング除去されたときでも、下地酸化膜は半導体基板の主
表面に残っている。それゆえ、エッチングによって、半
導体基板の主表面がエッチングされることはない。それ
ゆえに、従来のように、フィールド酸化膜の膜厚を厚く
したとき、半導体基板の主表面に孔が形成されるという
事態は回避される。本方法によれば、フィールド酸化膜
の膜厚をさらにいっそう厚くすることができ、より高集
積化した半導体装置が得られるという効果を奏する。
ンにたとえ孔が発生しても、下地酸化膜をエッチングに
よって完全に除去するに要する時間を、未酸化ポリシリ
コンを完全にエッチング除去するに要する時間よりも大
きくしているので、未酸化ポリシリコンが完全にエッチ
ング除去されたときでも、下地酸化膜は半導体基板の主
表面に残っている。それゆえ、エッチングによって、半
導体基板の主表面がエッチングされることはない。それ
ゆえに、従来のように、フィールド酸化膜の膜厚を厚く
したとき、半導体基板の主表面に孔が形成されるという
事態は回避される。本方法によれば、フィールド酸化膜
の膜厚をさらにいっそう厚くすることができ、より高集
積化した半導体装置が得られるという効果を奏する。
【図面の簡単な説明】 第1A図〜第1F図はこの発明の一実施例の工程を断面図で
示したものである。 第1G図〜第1L図、および第1M図〜第1R図は、本発明の方
法によって得られた半導体基板にEEPROMを形成する方法
を示した断面図である。 第2A図〜第2F図は、従来のポリシリコンパッドLOCOS法
の工程を断面図で示したものである。 第3A図〜第3D図は、素子領域にNMOSを形成する工程を示
した図である。 第４図は、素子領域に形成されたEEPROMのメモリセルの
断面図である。 第5A図〜第5D図は、この発明の基礎となった実験の工程
を断面図で示したものである。 第6A図〜第6E図は、半導体基板の表面に孔が形成される
原因を究明した結果を、示した図である。 第７図は、第5D図に示す半導体基板の平面図である。 第８図は、シリコン窒化膜の厚さを種々変化させ、種々
の膜厚を有するフィールド酸化膜を形成した後、素子領
域に孔が発生しているか否かを検査したときの結果を示
したときの図である。 図において、１は半導体基板、２は下地酸化膜、３はポ
リシリコン、3aはポリシリコンにあいた孔、４は窒化
膜、６はフィールド酸化膜である。 なお、各図中、同一符号は同一または相当部分を示す。
示したものである。 第1G図〜第1L図、および第1M図〜第1R図は、本発明の方
法によって得られた半導体基板にEEPROMを形成する方法
を示した断面図である。 第2A図〜第2F図は、従来のポリシリコンパッドLOCOS法
の工程を断面図で示したものである。 第3A図〜第3D図は、素子領域にNMOSを形成する工程を示
した図である。 第４図は、素子領域に形成されたEEPROMのメモリセルの
断面図である。 第5A図〜第5D図は、この発明の基礎となった実験の工程
を断面図で示したものである。 第6A図〜第6E図は、半導体基板の表面に孔が形成される
原因を究明した結果を、示した図である。 第７図は、第5D図に示す半導体基板の平面図である。 第８図は、シリコン窒化膜の厚さを種々変化させ、種々
の膜厚を有するフィールド酸化膜を形成した後、素子領
域に孔が発生しているか否かを検査したときの結果を示
したときの図である。 図において、１は半導体基板、２は下地酸化膜、３はポ
リシリコン、3aはポリシリコンにあいた孔、４は窒化
膜、６はフィールド酸化膜である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】ポリシリコンパッドLOCOS法によって、半
導体基板の主面に、素子領域を分離するためのフィール
ド酸化膜を形成する、素子分離方法であって、 半導体基板の主面に下地酸化膜を形成する工程と、 前記下地酸化膜の上に、前記フィールド酸化膜となるべ
きポリシリコンを堆積する工程と、 前記ポリシリコンの上に窒化膜を形成する工程と、 前記素子領域となるべき部分の上に所定の形状のパター
ンが残されるように、前記窒化膜をパターニングする工
程と、 パターニングされた前記窒化膜をマスクにして、該マス
ク直下の部分を除く前記ポリシリコンを熱酸化し、前記
フィールド酸化膜を前記半導体基板の主面に形成する工
程と、 マスクとなった前記窒化膜を除去し、前記マスク直下に
残存している未酸化ポリシリコンを露出させる工程と、 前記未酸化ポリシリコンを、下記不等式 （式中、 は前記下地酸化膜の膜厚、 は下地酸化膜のエッチング速度、Tpolyは前記未酸化ポ
リシリコンの膜厚、Rpolyは前記未酸化ポリシリコンの
エッチング速度である。）を満足する選択性を有するエ
ッチングによって除去し、前記フィールド酸化膜で挾ま
れた部分の前記下地酸化膜を露出させる工程と、 を備えた、ポリシリコンパッドLOCOS法による素子分離
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264152A JP2536635B2 (ja) | 1989-03-09 | 1989-10-11 | ポリシリコンパッドｌｏｃｏｓ法による素子分離方法 |
| US07/487,322 US5093277A (en) | 1989-03-09 | 1990-03-02 | Method of device isolation using polysilicon pad LOCOS method |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-56722 | 1989-03-09 | ||
| JP5672289 | 1989-03-09 | ||
| JP1264152A JP2536635B2 (ja) | 1989-03-09 | 1989-10-11 | ポリシリコンパッドｌｏｃｏｓ法による素子分離方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316128A JPH0316128A (ja) | 1991-01-24 |
| JP2536635B2 true JP2536635B2 (ja) | 1996-09-18 |
Family
ID=26397707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1264152A Expired - Lifetime JP2536635B2 (ja) | 1989-03-09 | 1989-10-11 | ポリシリコンパッドｌｏｃｏｓ法による素子分離方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5093277A (ja) |
| JP (1) | JP2536635B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05154055A (ja) * | 1991-12-04 | 1993-06-22 | Kazuo Enomoto | 小量焙煎用コーヒー焙煎器 |
| JPH05154053A (ja) * | 1991-12-04 | 1993-06-22 | Kazuo Enomoto | コーヒーメーカ |
| US5880036A (en) | 1992-06-15 | 1999-03-09 | Micron Technology, Inc. | Method for enhancing oxide to nitride selectivity through the use of independent heat control |
| JPH06216120A (ja) * | 1992-12-03 | 1994-08-05 | Motorola Inc | 集積回路の電気的分離構造の形成方法 |
| US5371035A (en) * | 1993-02-01 | 1994-12-06 | Motorola Inc. | Method for forming electrical isolation in an integrated circuit device |
| US5627099A (en) * | 1994-12-07 | 1997-05-06 | Lsi Logic Japan Semiconductor, Inc. | Method of manufacturing semiconductor device |
| KR0172730B1 (ko) * | 1995-12-30 | 1999-03-30 | 김주용 | 반도체 소자의 아이솔레이션 방법 |
| JPH10209168A (ja) | 1997-01-24 | 1998-08-07 | Nec Corp | 半導体装置の製造方法 |
| JP3052932B2 (ja) | 1998-06-08 | 2000-06-19 | 日本電気株式会社 | 表示装置ならびに表示面照明方法 |
| US6933991B2 (en) | 1999-01-22 | 2005-08-23 | White Electronic Designs Corp. | Super bright low reflectance liquid crystal display |
| JP2000340644A (ja) | 1999-05-27 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2009038068A (ja) * | 2007-07-31 | 2009-02-19 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1989
- 1989-10-11 JP JP1264152A patent/JP2536635B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-02 US US07/487,322 patent/US5093277A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316128A (ja) | 1991-01-24 |
| US5093277A (en) | 1992-03-03 |
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