JPH10107167A - メモリ装置のセルアレイ製造方法 - Google Patents
メモリ装置のセルアレイ製造方法Info
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- JPH10107167A JPH10107167A JP9248913A JP24891397A JPH10107167A JP H10107167 A JPH10107167 A JP H10107167A JP 9248913 A JP9248913 A JP 9248913A JP 24891397 A JP24891397 A JP 24891397A JP H10107167 A JPH10107167 A JP H10107167A
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Abstract
(57)【要約】
【課題】 コントロールゲートとフローティングゲート
との間のカップリング比を上げ且つ層間絶縁体の特性低
下を防止可能であるトレンチ分離式のセルアレイ製造方
法を提供する。 【解決手段】 トンネル絶縁体202上に形成した第1
導電体203の上にストッパ204,205を形成して
からトレンチ形成部分をエッチングして基板まで掘り下
げるトレンチ形成過程と、そのトレンチ207を埋めて
セルアレイ表面を覆う素子分離体208を形成した後に
ストッパ205が露出するまで平坦化を実施する平坦化
過程と、ストッパ204,205及び素子分離体をエッ
チングして第1導電体203の側面部分まで露出させ、
その上に層間絶縁体209を形成する層間絶縁過程と、
層間絶縁体209上に第2導電体210を形成してパタ
ーニングし、フローティングゲート203及びコントロ
ールゲート210を形成するセル形成過程と、を行う。
との間のカップリング比を上げ且つ層間絶縁体の特性低
下を防止可能であるトレンチ分離式のセルアレイ製造方
法を提供する。 【解決手段】 トンネル絶縁体202上に形成した第1
導電体203の上にストッパ204,205を形成して
からトレンチ形成部分をエッチングして基板まで掘り下
げるトレンチ形成過程と、そのトレンチ207を埋めて
セルアレイ表面を覆う素子分離体208を形成した後に
ストッパ205が露出するまで平坦化を実施する平坦化
過程と、ストッパ204,205及び素子分離体をエッ
チングして第1導電体203の側面部分まで露出させ、
その上に層間絶縁体209を形成する層間絶縁過程と、
層間絶縁体209上に第2導電体210を形成してパタ
ーニングし、フローティングゲート203及びコントロ
ールゲート210を形成するセル形成過程と、を行う。
Description
【0001】
【発明の属する技術分野】本発明は、メモリ装置、特に
EEPROMなどの不揮発性メモリ装置におけるセルア
レイの製造方法に関する。
EEPROMなどの不揮発性メモリ装置におけるセルア
レイの製造方法に関する。
【0002】
【従来の技術】最近のフラッシュEEPROMなど不揮
発性メモリ装置におけるメモリセルは、半導体基板上に
トンネル絶縁体を介し形成したフローティングゲートの
第1ポリシリコンと、この第1ポリシリコン上に層間絶
縁体を介し形成したコントロールゲートの第2ポリシリ
コンと、をもち、コントロールゲートに対する電圧印加
でフローティングゲートの電子調整を行うことによりデ
ータを消去し書込むものが主流である。フラッシュEE
PROMでは、このようなメモリセルを並べたセルアレ
イの製法として、素子分離体のフィールドオキサイドに
より他のビットラインに属するメモリセルから分離し、
そして1本のビットライン内でメモリセル間を分離する
ためにセルフアライン技法を用いてゲートを形成する手
法を使用している。
発性メモリ装置におけるメモリセルは、半導体基板上に
トンネル絶縁体を介し形成したフローティングゲートの
第1ポリシリコンと、この第1ポリシリコン上に層間絶
縁体を介し形成したコントロールゲートの第2ポリシリ
コンと、をもち、コントロールゲートに対する電圧印加
でフローティングゲートの電子調整を行うことによりデ
ータを消去し書込むものが主流である。フラッシュEE
PROMでは、このようなメモリセルを並べたセルアレ
イの製法として、素子分離体のフィールドオキサイドに
より他のビットラインに属するメモリセルから分離し、
そして1本のビットライン内でメモリセル間を分離する
ためにセルフアライン技法を用いてゲートを形成する手
法を使用している。
【0003】素子分離体は、高集積化が進むにつれて、
LOCOS工程の変形であるSEPOX(Selective Pol
y Oxidation)、PSL(Poly-Si Spacered LOCOS)工程な
どが用いられているが、バーズビーク(Bird's Beak) の
発生が顕在化している。これを解決するための手法とし
て、エッチバックによるトレンチを用いて素子分離する
トレンチ分離式が提案されている。この手法は、S.Arit
ome 等による1994年IEDMの61〜64ページ
“A 0.67μm 2 SELF-ALIGNED SHALLOW TRENCHISOLATI
ON CELL FOR 3V-ONLY 256Mbit NAND EEPROMS ”に掲載
されたものである。図1A〜Gに、その製造工程を順を
追って示す。
LOCOS工程の変形であるSEPOX(Selective Pol
y Oxidation)、PSL(Poly-Si Spacered LOCOS)工程な
どが用いられているが、バーズビーク(Bird's Beak) の
発生が顕在化している。これを解決するための手法とし
て、エッチバックによるトレンチを用いて素子分離する
トレンチ分離式が提案されている。この手法は、S.Arit
ome 等による1994年IEDMの61〜64ページ
“A 0.67μm 2 SELF-ALIGNED SHALLOW TRENCHISOLATI
ON CELL FOR 3V-ONLY 256Mbit NAND EEPROMS ”に掲載
されたものである。図1A〜Gに、その製造工程を順を
追って示す。
【0004】まず、図1Aに示すように、単結晶基板1
01上にトンネルオキサイド102を形成した後、フロ
ーティングゲート103になる第1導電体のポリシリコ
ンをデポジション(Deposition)し、そして、トレンチエ
ッチング時にマスクとして使用するオキサイド104を
形成する。次いで図1Bに示すように、フォトエッチン
グ工程を実施し、素子分離用のトレンチ領域を開けたフ
ォトレジスト105のマスクを形成してドライエッチン
グにより露出部分のオキサイド104を取り除く。
01上にトンネルオキサイド102を形成した後、フロ
ーティングゲート103になる第1導電体のポリシリコ
ンをデポジション(Deposition)し、そして、トレンチエ
ッチング時にマスクとして使用するオキサイド104を
形成する。次いで図1Bに示すように、フォトエッチン
グ工程を実施し、素子分離用のトレンチ領域を開けたフ
ォトレジスト105のマスクを形成してドライエッチン
グにより露出部分のオキサイド104を取り除く。
【0005】図1Cでは、パターニングされたオキサイ
ド104をマスクとして、フローティングゲート10
3、トンネルオキサイド102、そしてさらに単結晶基
板101をセルフアライン技法でエッチングし、トレン
チ106を形成する。続いて図1Dに示すように、LP
CVDで、セルアレイ表面(基板主表面)を覆うSiO
2107を素子分離体としてデポジションしてからエッ
チバックをかける。このとき、カップリング比向上のた
め図1Eに示すように、フローティングゲート103の
側面が十分露出するまでにエッチングを行う。
ド104をマスクとして、フローティングゲート10
3、トンネルオキサイド102、そしてさらに単結晶基
板101をセルフアライン技法でエッチングし、トレン
チ106を形成する。続いて図1Dに示すように、LP
CVDで、セルアレイ表面(基板主表面)を覆うSiO
2107を素子分離体としてデポジションしてからエッ
チバックをかける。このとき、カップリング比向上のた
め図1Eに示すように、フローティングゲート103の
側面が十分露出するまでにエッチングを行う。
【0006】次に、図1Fに示す工程で、層間絶縁体1
08のONO構造(酸化膜−窒化膜−酸化膜)を形成し
た後、図1Gに示すように、コントロールゲート109
になる第2導電体のポリシリコン/タングステンシリサ
イド(W-Silicide)をデポジションし、フォトエッチング
工程を通じて、ゲートとなる部分以外のコントロールゲ
ート109、層間絶縁体108、フローティングゲート
103をセルフアライン技法でエッチングする。
08のONO構造(酸化膜−窒化膜−酸化膜)を形成し
た後、図1Gに示すように、コントロールゲート109
になる第2導電体のポリシリコン/タングステンシリサ
イド(W-Silicide)をデポジションし、フォトエッチング
工程を通じて、ゲートとなる部分以外のコントロールゲ
ート109、層間絶縁体108、フローティングゲート
103をセルフアライン技法でエッチングする。
【0007】この後には、ソースとドレインを形成する
イオン注入を施した後、HTO(High Temperature Oxid
ation)を用いて1000Åの酸化膜SiO2を形成し、
この酸化膜上に6000ÅのBPSGを形成する。その
後、ファーニス(Furnace) でBPSGをリフローして平
坦化工程、たとえばCMP工程(Chemical MecanicalPol
ishing)で平坦化し、フォトエッチング工程にてコンタ
クトを形成する。次いで300ÅのTiと400ÅのT
iNをデポジションしてファーニスでアニーリングして
から6000ÅのアルミニウムAlをデポジションし、
再び250Å程度のTiNをデポジションする。そし
て、フォトエッチング工程にてメタルラインをパターニ
ングする。
イオン注入を施した後、HTO(High Temperature Oxid
ation)を用いて1000Åの酸化膜SiO2を形成し、
この酸化膜上に6000ÅのBPSGを形成する。その
後、ファーニス(Furnace) でBPSGをリフローして平
坦化工程、たとえばCMP工程(Chemical MecanicalPol
ishing)で平坦化し、フォトエッチング工程にてコンタ
クトを形成する。次いで300ÅのTiと400ÅのT
iNをデポジションしてファーニスでアニーリングして
から6000ÅのアルミニウムAlをデポジションし、
再び250Å程度のTiNをデポジションする。そし
て、フォトエッチング工程にてメタルラインをパターニ
ングする。
【0008】このようにエッチバックを用いたトレンチ
分離式の場合にはバースビークが生じないので、メモリ
の高集積化には有用である。しかし一方で、従来のLO
COS工程にあったフィールドオキサイドの端部上にオ
ーバラップしたフローティングゲートのウィング(Wing)
部分が無くなってしまうため、フローティングゲートと
コントロールゲートとの間のカップリング比が低くなる
というマイナス面もある。そこでこれを解決するため
に、フローティングゲートを構成するポリシリコン10
3を厚くするとともに素子分離体になるオキサイド10
7を深く削ってカップリング比の向上を図ることが考え
られている。すなわち、コントロールゲート109とフ
ローティングゲート103との接触面積を増やすため
に、厚くしたフローティングゲート103の側壁を活用
するものである。
分離式の場合にはバースビークが生じないので、メモリ
の高集積化には有用である。しかし一方で、従来のLO
COS工程にあったフィールドオキサイドの端部上にオ
ーバラップしたフローティングゲートのウィング(Wing)
部分が無くなってしまうため、フローティングゲートと
コントロールゲートとの間のカップリング比が低くなる
というマイナス面もある。そこでこれを解決するため
に、フローティングゲートを構成するポリシリコン10
3を厚くするとともに素子分離体になるオキサイド10
7を深く削ってカップリング比の向上を図ることが考え
られている。すなわち、コントロールゲート109とフ
ローティングゲート103との接触面積を増やすため
に、厚くしたフローティングゲート103の側壁を活用
するものである。
【0009】
【発明が解決しようとする課題】上記のようにフローテ
ィングゲート103を厚くするのは確かに有効ではある
が、カップリング比増加のためにオキサイド107のエ
ッチバック量を多くすればそれだけオキサイド107表
面の窪みGが深くなることになる。この窪みGは、トレ
ンチ形成による段差から必然的に生じるもので、深くな
ると層間絶縁体108の形成時にこの部分が脆弱にな
り、層間絶縁体108の特性が劣化するという課題をも
つ。さらに、この窪みGにコントロールゲート109形
成時のポリシリコンが入り込み、残留物となってしまう
こともある。また、図1D〜Eに示すオキサイド107
のエッチバック時にフローティングゲート103がプラ
ズマ工程による損傷を受け、層間絶縁体108をなすO
NO膜の膜質が劣化するという課題がある。
ィングゲート103を厚くするのは確かに有効ではある
が、カップリング比増加のためにオキサイド107のエ
ッチバック量を多くすればそれだけオキサイド107表
面の窪みGが深くなることになる。この窪みGは、トレ
ンチ形成による段差から必然的に生じるもので、深くな
ると層間絶縁体108の形成時にこの部分が脆弱にな
り、層間絶縁体108の特性が劣化するという課題をも
つ。さらに、この窪みGにコントロールゲート109形
成時のポリシリコンが入り込み、残留物となってしまう
こともある。また、図1D〜Eに示すオキサイド107
のエッチバック時にフローティングゲート103がプラ
ズマ工程による損傷を受け、層間絶縁体108をなすO
NO膜の膜質が劣化するという課題がある。
【0010】これらの課題に鑑みて本発明は、コントロ
ールゲートとフローティングゲートとの間のカップリン
グ比を上げつつも、層間絶縁体の特性低下を防止可能で
あるトレンチ分離式のセルアレイ製造方法を提供する。
ールゲートとフローティングゲートとの間のカップリン
グ比を上げつつも、層間絶縁体の特性低下を防止可能で
あるトレンチ分離式のセルアレイ製造方法を提供する。
【0011】
【課題を解決するための手段】本発明では、フローティ
ングゲートトランジスタをメモリセルに使用してトレン
チにより素子間分離するメモリ装置のセルアレイ製造方
法において、トンネル絶縁体上に形成した第1導電体の
上にストッパを形成してからトレンチ形成部分をエッチ
ングして基板まで掘り下げるトレンチ形成過程と、これ
により形成されたトレンチを埋めてセルアレイ表面を覆
う素子分離体を形成し、その素子分離体に対し前記スト
ッパが露出するまで平坦化を実施する平坦化過程と、こ
の後に前記ストッパ及び素子分離体をエッチングして前
記第1導電体の側面部分まで露出させ、その上に層間絶
縁体を形成する層間絶縁過程と、その層間絶縁体上に第
2導電体を形成してからパターニングし、前記第1導電
体をフローティングゲートとし且つ前記第2導電体をコ
ントロールゲートとしたメモリセルを形成するセル形成
過程と、を含むことを特徴とする。
ングゲートトランジスタをメモリセルに使用してトレン
チにより素子間分離するメモリ装置のセルアレイ製造方
法において、トンネル絶縁体上に形成した第1導電体の
上にストッパを形成してからトレンチ形成部分をエッチ
ングして基板まで掘り下げるトレンチ形成過程と、これ
により形成されたトレンチを埋めてセルアレイ表面を覆
う素子分離体を形成し、その素子分離体に対し前記スト
ッパが露出するまで平坦化を実施する平坦化過程と、こ
の後に前記ストッパ及び素子分離体をエッチングして前
記第1導電体の側面部分まで露出させ、その上に層間絶
縁体を形成する層間絶縁過程と、その層間絶縁体上に第
2導電体を形成してからパターニングし、前記第1導電
体をフローティングゲートとし且つ前記第2導電体をコ
ントロールゲートとしたメモリセルを形成するセル形成
過程と、を含むことを特徴とする。
【0012】その層間絶縁過程においては、ストッパ及
び素子分離体をウェットエッチによりエッチングすると
よい。
び素子分離体をウェットエッチによりエッチングすると
よい。
【0013】また、トレンチ形成過程において、第1導
電体の上に第1保護体を形成した上にさらに第2保護体
を形成してストッパとし、そしてトレンチ形成部分をエ
ッチングすることもでき、この場合、平坦化過程におい
て、素子分離体に対し第2保護体が露出するまで平坦化
を実施してから該第2保護体を除去するようにする。こ
のときにはウェットエッチにより第2保護体を除去する
のが好ましい。さらにこの場合、層間絶縁過程におい
て、第2保護体の除去で露出した第1保護体及び素子分
離体をエッチングして第1導電体の側面部まで露出させ
るようにし、その第1保護体及び素子分離体をウェット
エッチによりエッチングする。このような第1保護体は
酸化膜、第2保護体は窒化膜とすることが可能である。
電体の上に第1保護体を形成した上にさらに第2保護体
を形成してストッパとし、そしてトレンチ形成部分をエ
ッチングすることもでき、この場合、平坦化過程におい
て、素子分離体に対し第2保護体が露出するまで平坦化
を実施してから該第2保護体を除去するようにする。こ
のときにはウェットエッチにより第2保護体を除去する
のが好ましい。さらにこの場合、層間絶縁過程におい
て、第2保護体の除去で露出した第1保護体及び素子分
離体をエッチングして第1導電体の側面部まで露出させ
るようにし、その第1保護体及び素子分離体をウェット
エッチによりエッチングする。このような第1保護体は
酸化膜、第2保護体は窒化膜とすることが可能である。
【0014】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【0015】図2A〜Hに、製造工程順のセルアレイ要
部断面図を示してある。
部断面図を示してある。
【0016】まず図2Aに示すように、単結晶基板20
1上にトンネルオキサイド202を形成した後、フロー
ティングゲートとなる第1導電体のポリシリコン203
を3000Åでデポジションする。そして、このフロー
ティングゲート203の上部に第1保護体として酸化膜
204を形成し、さらに、後のCMPによる平坦化工程
のストッパとなり、酸化膜204とのエッチ選択比が大
きい第2保護体の窒化膜205を2000Åでデポジシ
ョンする。なお、酸化膜204のみをストッパとして窒
化膜205を省くことも可能であるが、窒化膜205を
形成するようにした方が後の工程を行いやすい。
1上にトンネルオキサイド202を形成した後、フロー
ティングゲートとなる第1導電体のポリシリコン203
を3000Åでデポジションする。そして、このフロー
ティングゲート203の上部に第1保護体として酸化膜
204を形成し、さらに、後のCMPによる平坦化工程
のストッパとなり、酸化膜204とのエッチ選択比が大
きい第2保護体の窒化膜205を2000Åでデポジシ
ョンする。なお、酸化膜204のみをストッパとして窒
化膜205を省くことも可能であるが、窒化膜205を
形成するようにした方が後の工程を行いやすい。
【0017】続いて図2B及び図2Cに示すように、ト
レンチ領域の形成部分を開けてフォトレジスト206で
マスクした後、エッチング工程を通じてセルフアライン
技法で窒化膜205、酸化膜204、フローティングゲ
ート203、トンネルオキサイド202、単結晶基板2
01までを連続的にエッチングする。このときに単結晶
基板201を、素子分離に十分な深さエッチングするの
はもちろんである。
レンチ領域の形成部分を開けてフォトレジスト206で
マスクした後、エッチング工程を通じてセルフアライン
技法で窒化膜205、酸化膜204、フローティングゲ
ート203、トンネルオキサイド202、単結晶基板2
01までを連続的にエッチングする。このときに単結晶
基板201を、素子分離に十分な深さエッチングするの
はもちろんである。
【0018】次に、図2D及び図2Eに示すように、フ
ォトレジスト206を取り除いてから素子分離体になる
オキサイド208を形成し、窒化膜205をストッパと
してオキサイド208の平坦化工程としてCMP工程を
行う。この平坦化によりオキサイド208の全表面が削
られるので、従来のような段差の影響を受けた窪みが削
られて消えることになる。また、窒化膜205及び酸化
膜204により、フローティングゲート203のプラズ
マ損傷は確実に防止される。
ォトレジスト206を取り除いてから素子分離体になる
オキサイド208を形成し、窒化膜205をストッパと
してオキサイド208の平坦化工程としてCMP工程を
行う。この平坦化によりオキサイド208の全表面が削
られるので、従来のような段差の影響を受けた窪みが削
られて消えることになる。また、窒化膜205及び酸化
膜204により、フローティングゲート203のプラズ
マ損傷は確実に防止される。
【0019】これに続いて図2Fでは、本例の場合、フ
ローティングゲートの損傷を極力抑えるためウェットエ
ッチングにより窒化膜205を除去する。このときに、
窒化膜205の下にある酸化膜204がウェットエッチ
によるフローティングゲート203の損傷を防止する。
次いで図2Gに示すように、本例ではフローティングゲ
ートの損傷を極力抑えるためウェットエッチングでエッ
チ選択比大の酸化膜204を取り除く工程を実施する。
この際、フローティングゲート203上の酸化膜204
を完全に除去し、且つフローティングゲート203の側
面が0. 15μm程度露出するまでエッチングを行う。
そして、酸化膜204を除いた後は、続けて層間絶縁体
209のONO構造を形成する。これにより、フローテ
ィングゲート203の側面にも層間絶縁体209が形成
され、カップリング比が向上する。
ローティングゲートの損傷を極力抑えるためウェットエ
ッチングにより窒化膜205を除去する。このときに、
窒化膜205の下にある酸化膜204がウェットエッチ
によるフローティングゲート203の損傷を防止する。
次いで図2Gに示すように、本例ではフローティングゲ
ートの損傷を極力抑えるためウェットエッチングでエッ
チ選択比大の酸化膜204を取り除く工程を実施する。
この際、フローティングゲート203上の酸化膜204
を完全に除去し、且つフローティングゲート203の側
面が0. 15μm程度露出するまでエッチングを行う。
そして、酸化膜204を除いた後は、続けて層間絶縁体
209のONO構造を形成する。これにより、フローテ
ィングゲート203の側面にも層間絶縁体209が形成
され、カップリング比が向上する。
【0020】この後、図2Hに示すように、コントロー
ルゲートとなる第2導電体のポリシリコン及びタングス
テンシリサイド210をデポジションし、フォトエッチ
ング工程を通じてゲート形成部分以外のコントロールゲ
ート210、層間絶縁体209、フローティングゲート
203をセルフアライン技法でエッチングする。このと
きにも、素子分離体208の上部に深い窪みがないので
層間絶縁体209のエッチングを従来に比べ容易に進め
ることができる。
ルゲートとなる第2導電体のポリシリコン及びタングス
テンシリサイド210をデポジションし、フォトエッチ
ング工程を通じてゲート形成部分以外のコントロールゲ
ート210、層間絶縁体209、フローティングゲート
203をセルフアライン技法でエッチングする。このと
きにも、素子分離体208の上部に深い窪みがないので
層間絶縁体209のエッチングを従来に比べ容易に進め
ることができる。
【0021】続いて、形成したゲートをマスクとしてソ
ースとドレインの活性領域を形成する高濃度イオン注入
を施した後、HTO工程を用い1000Åの酸化膜と6
000ÅのBPSGを順次形成する。次に、ファーニス
でBPSGをリフローして平坦化し、フォト及びエッチ
ング工程にてコンタクトを形成する。そして、300Å
のTiと400ÅのTiNをデポジションしてアニーリ
ングした後に6000Åのアルミニウムをデポジション
し、再び250Å程度のTiNをデポジションした後、
フォト工程とエッチング工程にてメタルラインをパター
ニングする。
ースとドレインの活性領域を形成する高濃度イオン注入
を施した後、HTO工程を用い1000Åの酸化膜と6
000ÅのBPSGを順次形成する。次に、ファーニス
でBPSGをリフローして平坦化し、フォト及びエッチ
ング工程にてコンタクトを形成する。そして、300Å
のTiと400ÅのTiNをデポジションしてアニーリ
ングした後に6000Åのアルミニウムをデポジション
し、再び250Å程度のTiNをデポジションした後、
フォト工程とエッチング工程にてメタルラインをパター
ニングする。
【0022】
【発明の効果】本発明によれば、コントロールゲートと
フローティングゲートとの間のカップリング比を向上さ
せながらも、層間絶縁体の特性劣化を排除することがで
き、セルアレイの信頼性向上、微細・高集積化に貢献す
る。
フローティングゲートとの間のカップリング比を向上さ
せながらも、層間絶縁体の特性劣化を排除することがで
き、セルアレイの信頼性向上、微細・高集積化に貢献す
る。
【図1】従来技術のセルアレイ製造方法を説明した工程
図。
図。
【図2】本発明によるセルアレイ製造方法を説明した工
程図。
程図。
201 半導体基板 202 トンネル絶縁体 203 第1導電体(フローティングゲート) 204 第1保護体(ストッパ) 205 第2保護体(ストッパ) 206 フォトレジスト 207 トレンチ 208 素子分離体 209 層間絶縁体 210 第2導電体(コントロールゲート)
Claims (8)
- 【請求項1】 フローティングゲートトランジスタをメ
モリセルに使用してトレンチにより素子間分離するメモ
リ装置のセルアレイ製造方法において、 トンネル絶縁体上に形成した第1導電体の上にストッパ
を形成してからトレンチ形成部分をエッチングして基板
まで掘り下げるトレンチ形成過程と、これにより形成さ
れたトレンチを埋めてセルアレイ表面を覆う素子分離体
を形成し、その素子分離体に対し前記ストッパが露出す
るまで平坦化を実施する平坦化過程と、この後に前記ス
トッパ及び素子分離体をエッチングして前記第1導電体
の側面部分まで露出させ、その上に層間絶縁体を形成す
る層間絶縁過程と、その層間絶縁体上に第2導電体を形
成してからパターニングし、前記第1導電体をフローテ
ィングゲートとし且つ前記第2導電体をコントロールゲ
ートとしたメモリセルを形成するセル形成過程と、を含
むことを特徴とするセルアレイ製造方法。 - 【請求項2】 層間絶縁過程において、ストッパ及び素
子分離体をウェットエッチによりエッチングする請求項
1記載のセルアレイ製造方法。 - 【請求項3】 トレンチ形成過程において、第1導電体
の上に第1保護体を形成した上にさらに第2保護体を形
成してストッパとし、そしてトレンチ形成部分をエッチ
ングする請求項1記載のセルアレイ製造方法。 - 【請求項4】 平坦化過程において、素子分離体に対し
第2保護体が露出するまで平坦化を実施してから該第2
保護体を除去する請求項3記載のセルアレイ製造方法。 - 【請求項5】 ウェットエッチにより第2保護体を除去
する請求項4記載のセルアレイ製造方法。 - 【請求項6】 層間絶縁過程において、第2保護体の除
去で露出した第1保護体及び素子分離体をエッチングし
て第1導電体の側面部まで露出させる請求項4又は請求
項5記載のセルアレイ製造方法。 - 【請求項7】 第1保護体及び素子分離体をウェットエ
ッチによりエッチングする請求項6記載のセルアレイ製
造方法。 - 【請求項8】 第1保護体が酸化膜で、第2保護体が窒
化膜である請求項3〜7のいずれか1項に記載のセルア
レイ製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960040181A KR100238865B1 (ko) | 1996-09-16 | 1996-09-16 | 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법 |
KR1996P40181 | 1996-09-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24891397A Expired - Fee Related JP3507669B2 (ja) | 1996-09-16 | 1997-09-12 | メモリ装置のセルアレイ製造方法 |
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Country | Link |
---|---|
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KR (1) | KR100238865B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010036336A (ko) * | 1999-10-07 | 2001-05-07 | 한신혁 | 반도체 디바이스의 메모리 셀 제조 방법 |
JP2003163293A (ja) * | 2001-10-04 | 2003-06-06 | Hynix Semiconductor America Inc | メモリセルアレイの形成方法及びメモリセルアレイ |
US6596608B2 (en) | 2001-06-22 | 2003-07-22 | Nec Electronics Corporation | Method of manufacturing non-volatile semiconductor memory device |
CN111755449A (zh) * | 2019-03-27 | 2020-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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---|---|---|---|---|
KR100555476B1 (ko) * | 1999-05-25 | 2006-03-03 | 삼성전자주식회사 | 불휘발성 메모리 소자의 트렌치 소자분리 방법 |
KR100880307B1 (ko) * | 2002-05-29 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 제조방법 |
KR100691490B1 (ko) | 2005-04-29 | 2007-03-09 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
KR100771805B1 (ko) | 2005-12-28 | 2007-10-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
JP2007180482A (ja) | 2005-12-28 | 2007-07-12 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
KR20220047431A (ko) | 2020-10-08 | 2022-04-18 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 데이터 저장 시스템 |
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1996
- 1996-09-16 KR KR1019960040181A patent/KR100238865B1/ko not_active IP Right Cessation
-
1997
- 1997-09-12 JP JP24891397A patent/JP3507669B2/ja not_active Expired - Fee Related
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US6596608B2 (en) | 2001-06-22 | 2003-07-22 | Nec Electronics Corporation | Method of manufacturing non-volatile semiconductor memory device |
JP2003163293A (ja) * | 2001-10-04 | 2003-06-06 | Hynix Semiconductor America Inc | メモリセルアレイの形成方法及びメモリセルアレイ |
CN111755449A (zh) * | 2019-03-27 | 2020-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN111755449B (zh) * | 2019-03-27 | 2023-08-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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Publication number | Publication date |
---|---|
KR100238865B1 (ko) | 2000-01-15 |
JP3507669B2 (ja) | 2004-03-15 |
KR19980021363A (ko) | 1998-06-25 |
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