CN111755449A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，所述形成方法包括：提供基底，所述基底包括形成有沟槽的衬底、位于所述沟槽之间衬底上的隧穿氧化层、以及位于所述隧穿氧化层上的浮栅材料层；在所述沟槽的底部和侧壁、以及所述浮栅材料层的侧壁上形成粘合层；形成所述粘合层后，在所述沟槽中形成隔离层，所述隔离层覆盖所述浮栅材料层的部分侧壁；在所述隔离层顶部形成刻蚀阻挡层；去除所述刻蚀阻挡层所露出的粘合层；去除所述刻蚀阻挡层所露出的粘合层后，形成保形覆盖所述浮栅材料层以及隔离层的栅介质材料层。本发明实施例有利于提升NAND器件的性能。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制程技术的发展，在存储装置方面己开发出存取速度较快的快闪存储器(Flash Memory)。快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。

根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NANDFlash Memory)。相比非门闪存，与非门闪存能提供高的单元密度，可以达到高存储密度，从而具有大存储容量和相对高的性能，因此广泛用于读/写要求较高的领域。近来，NAND快闪存储器芯片的容量己经达到8GB/16GB，并且尺寸迅速增加。已经开发出基于NAND快闪存储器芯片的固态硬盘，并在便携计算机中用作存储设备。因此近年来，NAND快闪存储器广泛用作嵌入式系统中的存储设备，也用作个人计算机系统中的存储设备。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升NAND器件的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括形成有沟槽的衬底、位于所述沟槽之间衬底上的隧穿氧化层、以及位于所述隧穿氧化层上的浮栅材料层；在所述沟槽的底部和侧壁、以及所述浮栅材料层的侧壁上形成粘合层；形成所述粘合层后，在所述沟槽中形成隔离层，所述隔离层覆盖所述浮栅材料层的部分侧壁；在所述隔离层顶部形成刻蚀阻挡层；去除所述刻蚀阻挡层所露出的粘合层；去除所述刻蚀阻挡层所露出的粘合层后，形成保形覆盖所述浮栅材料层的栅介质材料层。

相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括形成有沟槽的衬底、位于所述沟槽之间衬底上的隧穿氧化层、以及位于所述隧穿氧化层上的浮栅材料层；隔离层，位于所述沟槽中，所述隔离层覆盖所述浮栅材料层的部分侧壁；粘合层，位于所述衬底和隔离层之间、以及所述浮栅材料层与所述隔离层之间；刻蚀阻挡层，位于所述隔离层顶部；栅介质材料层，保形覆盖所述浮栅材料层以及隔离层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例在去除所述刻蚀阻挡层所露出的粘合层之前，在所述隔离层顶部形成刻蚀阻挡层，所述刻蚀阻挡层能够在去除刻蚀阻挡层所露出的粘合层的步骤中，对所述隔离层顶部起到保护作用，从而防止隔离层顶部受到损耗，这有利于降低所述隔离层顶部因发生损耗而形成尖角问题的概率，从而防止器件工作时，所述尖角与衬底之间产生较强的电场，降低了NAND器件产生串扰(Interference)问题的概率，提升了NAND器件的性能，而且，防止所述隔离层顶部受到损耗，还有利于精确控制NAND器件的有效场氧化物高度(Effective Field Height，EFH)，从而使NAND器件的电性参数满足工艺预设需求。

可选方案中，去除所述刻蚀阻挡层所露出的粘合层后，在所述浮栅材料层上形成栅介质材料层之前，还包括：刻蚀露出于所述刻蚀阻挡层的浮栅材料层侧壁，从而在沿垂直于所述浮栅材料层的延伸方向上，使露出于所述刻蚀阻挡层的浮栅材料层的宽度减小，后续制程通常还包括：形成保形覆盖所述浮栅材料层的栅介质材料层，在所述栅介质材料层上形成控制栅材料层，刻蚀控制栅材料层、栅介质材料层以及所述浮栅材料层以形成通槽，且所述通槽的延伸方向垂直于沟槽的延伸方向，通过使露出于所述刻蚀阻挡层的浮栅材料层的宽度减小，从而增大相邻浮栅材料层之间的开口宽度，有利于提高刻蚀控制栅材料层、栅介质材料层以及所述浮栅材料层的刻蚀速率均一性，在刻蚀控制栅材料层、栅介质材料层以及浮栅材料层后，所形成浮栅结构底部形成底脚(footing)的概率较低，进一步降低了NAND器件发生串扰问题的概率，优化了NAND器件的性能。

附图说明

图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；

图6是一种半导体结构的电子显微镜扫描图；

图7至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。

参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底，所述基底包括形成有沟槽10的衬底1、位于所述沟槽10之间衬底1上的隧穿氧化层2、以及位于所述隧穿氧化层2上的浮栅材料层3。

参考图2，在所述沟槽10的底部和侧壁、以及所述浮栅材料层3的侧壁上形成粘合层4。

参考图3，形成所述粘合层4后，在所述沟槽10中形成隔离层5，所述隔离层5覆盖所述浮栅材料层3的部分侧壁。

参考图4，去除所述隔离层5露出的所述粘合层4。

参考图5，去除所述隔离层5露出的所述粘合层4后，形成保形覆盖所述浮栅材料层3、以及隔离层5的栅介质材料层6。

所述粘合层4和隔离层5的材料通常相同，且所述粘合层4通常采用高温炉管工艺形成，所述粘合层4的致密度较高，需要足够的氢氟酸稀释溶液才能将所述隔离层5露出的粘合层4去除，而所述隔离层5采用流动性化学气相沉积工艺形成，所述隔离层5的质地较为疏松、致密度较低，因此，在去除所述隔离层5露出的所述粘合层4的步骤中，去除所述粘合层4的工艺也会对所述隔离层5造成损伤，所述隔离层5顶部产生尖角20问题的概率较大，在器件工作时，所述尖角20容易与衬底1之间产生较强的电场，容易增大器件产生串扰的概率，导致NAND器件的性能不佳，而且，所述隔离层5顶部容易受到损耗不利于精确控制NAND器件的有效场氧化物高度，从而使NAND器件的电性参数难以满足工艺预设需求。

结合参考图6，示出了所述形成方法所形成半导体结构的电子显微镜扫描图。由图可知，所述半导体结构中产生尖角20问题的概率较大，所形成的NAND器件性能不佳。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括形成有沟槽的衬底、位于所述沟槽之间衬底上的隧穿氧化层、以及位于所述隧穿氧化层上的浮栅材料层；在所述沟槽的底部和侧壁、以及所述浮栅材料层的侧壁上形成粘合层；形成所述粘合层后，在所述沟槽中形成隔离层，所述隔离层覆盖所述浮栅材料层的部分侧壁；在所述隔离层顶部形成刻蚀阻挡层；去除所述刻蚀阻挡层所露出的粘合层；去除所述刻蚀阻挡层所露出的粘合层后，形成保形覆盖所述浮栅材料层以及隔离层的栅介质材料层。

本发明实施例在去除所述刻蚀阻挡层所露出的粘合层之前，在所述隔离层顶部形成刻蚀阻挡层，所述刻蚀阻挡层能够在去除所述刻蚀阻挡层所露出的粘合层的步骤中，对所述隔离层顶部起到保护作用，从而防止所述隔离层顶部受到损耗，这有利于降低所述隔离层顶部因发生损耗而形成尖角问题的概率，从而防止器件工作时，所述尖角与衬底之间产生较强的电场，降低了NAND器件产生串扰问题的概率，提升了NAND器件的性能，而且，防止所述隔离层顶部受到损耗，还有利于精确控制NAND器件的有效场氧化物高度，从而使NAND器件的电性参数满足工艺预设需求。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图7至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图7，提供基底，所述基底包括形成有沟槽200的衬底100、位于所述沟槽200之间衬底100上的隧穿氧化层101、以及位于所述隧穿氧化层101上的浮栅材料层102。

所述基底用于为后续形成NAND器件提供工艺平台。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述沟槽200为后续形成隔离层提供空间位置，从而实现相邻器件单元(cell)之间的隔离。

本实施例中，通过对所述衬底100进行刻蚀形成所述沟槽200，从而定义衬底100上的有源区和场区。具体地，所述衬底100内形成有多个相隔离的沟槽200，被所述沟槽200相隔离的衬底100用于作为有源区。

所述隧穿氧化(Tunnel Oxide，TOX)层101用于提供电子从衬底100到浮栅结构的隧穿通道。本实施例中，所述隧穿氧化层101的材料为氧化硅。

所述浮栅材料层102用于后续形成浮栅结构。所述浮栅材料层102位于有源区的衬底100上，所述浮栅材料层102与所述沟槽200的延伸方向相同。

本实施例中，所述浮栅材料层102的材料为多晶硅。

参考图8，在所述沟槽200的底部和侧壁、以及所述浮栅材料层102的侧壁上形成粘合层103。具体地，所述粘合层103保形覆盖所述沟槽200的底部和侧壁、所述浮栅材料层102顶部和侧壁以及所述隧穿氧化层101的侧壁。

所述粘合层103用于提高所述沟槽200的表面平整度和光滑度，从而提供良好的界面态，为后续形成隔离层提供工艺基础，使隔离层的形成质量较好。

本实施例中，采用高温炉管工艺形成所述粘合层103。采用高温炉管工艺形成的膜层的厚度均一性和致密度较好，有利于保证所述粘合层103起到相应的工艺效果。

相应的，所述粘合层103的材料为HTO(High Temperature Oxide，高温氧化物)。具体地，所述粘合层103的材料为氧化硅。

参考图9，形成所述粘合层103后，在所述沟槽200中形成隔离层104，所述隔离层104覆盖所述浮栅材料层102的部分侧壁。

所述隔离层104用于实现相邻器件单元之间的电性隔离。其中，所述隔离层104顶面的高度决定了有效场氧化物高度。

本实施例中，所述隔离层104的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他介电材料。

本实施例中，形成所述隔离层104的步骤包括：在所述沟槽200中形成隔离材料层(图未示)，所述隔离材料层覆盖所述浮栅材料层102顶部；平坦化所述隔离材料层，剩余所述隔离材料层顶部与所述浮栅材料层102顶部相齐平；平坦化所述隔离材料层后，去除部分厚度的所述隔离材料层，剩余所述隔离材料层作为所述隔离层104。

本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述隔离材料层。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低位于所述沟槽200内的隔离材料层中产生空洞等缺陷的概率，相应提高了隔离层104的形成质量。

本实施例中，采用化学机械研磨(Chemical Mechanical Planarization，CMP)工艺对所述隔离材料层进行平坦化处理。

本实施例中，采用干法刻蚀工艺去除部分厚度的所述隔离材料层。干法刻蚀工艺具有各向异性刻蚀的特性，这不仅有利于减小对其他膜层结构的损耗，还有利于精确控制隔离材料层的去除厚度，从而使有效场氧化物高度满足工艺需求。

参考图10至图13，在所述隔离层104顶部形成刻蚀阻挡层108。

后续还包括去除所述刻蚀阻挡层108所露出的粘合层103的步骤，所述刻蚀阻挡层108能够在该步骤中，对所述隔离层104顶部起到保护作用，从而防止所述隔离层104顶部受到损耗，这有利于降低所述隔离层104顶部因发生损耗而形成尖角问题的概率，从而防止器件工作时，所述尖角与衬底100之间产生较强的电场，降低了NAND器件产生串扰问题的概率，提升了NAND器件的性能，而且，防止所述隔离层104顶部受到损耗，还有利于精确控制NAND器件的有效场氧化物高度，从而使NAND器件的电性参数满足工艺预设需求。

本实施例中，所述刻蚀阻挡层108的材料为LPTEOS(Low Pressure TEOS，低压淀积正硅酸乙酯)。LPTEOS薄膜的厚度一致性和致密度均较高，有利于提高所述刻蚀阻挡层108对隔离层104的保护效果。而且，LPTEOS材料为介电材料，所述刻蚀阻挡层108对半导体结构的电学性能影响较小，因此后续不需进行去除所述刻蚀阻挡层108的步骤，从而简化了工艺流程，而且通过省去去除所述刻蚀阻挡层108的步骤，也避免了去除刻蚀阻挡层108的工艺对隔离层104顶部产生损耗，防止所述隔离层104顶部产生尖角。

在其他实施例中，所述刻蚀阻挡层还可以是其他厚度一致性、致密度较高的材料，例如：HTO，且该材料的刻蚀阻挡层也能够被保留。

所述刻蚀阻挡层108的厚度不宜过小，也不宜过大。如果所述刻蚀阻挡层108的厚度过小，容易导致所述刻蚀阻挡层108难以对所述隔离层104起到相应的保护作用；如果所述刻蚀阻挡层108的厚度过大，不仅容易导致材料和时间的浪费，而且容易增加形成所述刻蚀阻挡层108的工艺难度。为此，本实施例中，所述刻蚀阻挡层108的厚度为

至

具体地，形成所述刻蚀阻挡层108的步骤包括：

如图10所示，形成保形覆盖所述隔离层104、以及所述隔离层104所露出的浮栅材料层102的刻蚀阻挡材料层105。

所述刻蚀阻挡材料层105用于后续形成刻蚀阻挡层。

本实施例中，采用低压炉管工艺形成所述刻蚀阻挡材料层105。低压炉管工艺的具有较好的保形覆盖能力，而且，低压炉管工艺形成的薄膜致密度和厚度均一性较高，有利于提高后续刻蚀阻挡层的形成质量。

在其他实施例中，根据实际工艺需求，可采用其他薄膜致密度和厚度均一性较高的工艺形成所述刻蚀阻挡材料层，例如：高温炉管工艺等。

如图11至图12所示，在所述浮栅材料层102之间的刻蚀阻挡材料层105上形成保护层107，所述保护层107至少露出位于所述浮栅材料层102顶部的刻蚀阻挡材料层105。

所述保护层107用于作为刻蚀所述刻蚀阻挡材料层以形成刻蚀阻挡层的刻蚀掩膜。

为降低所述保护层107的形成难度和去除难度，减小所述保护层107对半导体结构的影响，所述保护层107为易于形成和去除的材料。

为此，所述保护层107的材料为有机材料。具体地，所述保护层107的材料可以为BARC(Bottom Anti-reflective coating，底部抗反射涂层)材料、ODL(organicdielectric layer，有机介电层)材料、光刻胶、DARC(Dielectric Anti-reflectiveCoating，介电抗反射涂层)材料或DUO(deep UV light absorbing oxide，深紫外光吸收氧化层)材料。本实施例中，所述保护层107的材料为BARC材料。

本实施例中，形成所述保护层107的步骤包括：在所述浮栅材料层102之间的刻蚀阻挡材料层105上形成保护材料层106(如图11所示)，所述保护材料层106覆盖所述浮栅材料层102顶部；去除部分厚度的所述保护材料层106，保留剩余所述保护材料层106作为所述保护层107(如图12所示)，所述保护层107顶部低于所述浮栅材料层102顶部且覆盖所述浮栅材料层102的部分侧壁。

本实施例中，采用旋涂工艺形成所述保护材料层106。

本实施例中，采用干法刻蚀工艺去除部分厚度的所述保护材料层106。干法刻蚀工艺具有各向异性刻蚀的特性，通过采用干法刻蚀工艺，有利于精确控制所述保护材料层106的去除厚度，从而使所述保护层107顶面的高度满足工艺需求。

本实施例中，所述保护材料层106的材料为有机材料，所述有机材料容易在后续刻蚀所述刻蚀阻挡材料层105的步骤中发生损耗，即后续在同一步骤中刻蚀所述保护层107以及刻蚀阻挡材料层105，且所述保护层107的被刻蚀速率小于所述刻蚀阻挡材料层105的被刻蚀速率，因此，在形成所述保护层107的过程中，对保护材料层106的去除量较少，即所述保护层107顶部至所述浮栅材料层102顶部的距离较小。

因此，为保证后续所述保护层107能够对位于所述隔离层104顶部的刻蚀阻挡材料层105起到保护作用，所述保护层107顶部至所述浮栅材料层102顶部的距离不宜过小，也不宜过大。如果所述距离过小，在后续刻蚀位于浮栅材料层102顶部和部分侧壁上的刻蚀阻挡材料层105的步骤中，由于还需要刻蚀所述保护层107以露出剩余刻蚀阻挡材料层105，容易导致该刻蚀工艺所需要的时间过长，从而降低制造效率；如果所述距离过大，则在后续刻蚀位于浮栅材料层102顶部和部分侧壁上的刻蚀阻挡材料层105的步骤中，所述保护层107容易被过早的去除，从而难以起到相应的掩膜作用。为此，本实施例中，根据后续刻蚀工艺对所述刻蚀阻挡材料层105和保护层107的刻蚀速率选择比，合理设定所述保护层107顶部至所述浮栅材料层102顶部的距离。具体地，本实施例中，所述保护层107顶部至所述浮栅材料层102顶部的距离为

至

如图13所示，以所述保护层107为掩膜，刻蚀位于所述浮栅材料层102顶部和部分侧壁上的所述刻蚀阻挡材料层105，保留剩余刻蚀阻挡材料层105作为所述刻蚀阻挡层108。

本实施例中，采用干法刻蚀工艺刻蚀位于所述浮栅材料层102顶部和部分侧壁上的所述刻蚀阻挡材料层105。采用干法刻蚀工艺有利于精确控制所述刻蚀阻挡材料层105的去除量，使位于所述隔离层104顶部的剩余刻蚀阻挡材料层105能够被保留。

需要说明的是，本实施例中，所述保护层107的材料为有机材料，所述有机材料容易在干法刻蚀工艺的步骤中发生损耗，因此，刻蚀所述刻蚀阻挡材料层105的步骤中，还刻蚀部分厚度的所述保护层107，且所述保护层107的被刻蚀速率小于所述刻蚀阻挡材料层105的被刻蚀速率，从而能够继续刻蚀剩余保护层107露出的刻蚀阻挡材料层105，并保证在刻蚀位于所述浮栅材料层102顶部和部分侧壁上的所述刻蚀阻挡材料层105后，所述隔离层104顶部还保留有部分厚度的剩余所述保护层107，位于所述隔离层104顶部的剩余刻蚀阻挡材料层105在所述保护层105的保护下被保留；此外，前述去除部分厚度的保护材料层106所花费的时间较短，并在同一步骤中刻蚀所述刻蚀阻挡材料层105和所述保护层，有利于减少工艺时间。

在其他实施例中，在去除部分厚度的保护材料层以形成保护层后，所述保护层的厚度较小，所述保护层露出的刻蚀阻挡材料层即为待去除的部分。

本实施例中，形成所述刻蚀阻挡层108后，还包括：去除所述保护层105。具体地，采用灰化工艺去除所述保护层105。

本实施例中，形成所述刻蚀阻挡层108后，所述刻蚀阻挡层108还覆盖所述浮栅材料层102的部分侧壁。

后续还包括刻蚀露出于所述刻蚀阻挡层108的浮栅材料层102侧壁的步骤，从而在沿垂直于所述浮栅材料层102的延伸方向上，使露出于所述刻蚀阻挡层108的浮栅材料层102的宽度减小。所述刻蚀阻挡层108覆盖浮栅材料层102的部分侧壁，从而防止所述浮栅材料层102底部被刻蚀，进而防止位于所述浮栅材料层102底部的有源区的衬底100被损耗，使NAND器件的位线(bit lines)的关键尺寸能够得到精确控制，从而满足工艺需求。

参考图14，去除所述刻蚀阻挡层108所露出的粘合层103。

由前述可知，形成所述隔离层104包括去除部分厚度的隔离材料层的步骤，在该步骤中，也会对所述粘合层103产生损耗，所述粘合层103的厚度均一性和表面平整度较差。后续制程还包括：形成保形覆盖所述浮栅材料层102、以及隔离层104的栅介质材料层，通过去除所述刻蚀阻挡层108所露出的粘合层103，从而去除质量较差的剩余粘合层103，为后续形成栅介质材料层提供工艺基础，有利于提高所述栅介质材料层的薄膜质量以及精确控制所述栅介质材料层的厚度。

而且，所述刻蚀阻挡层108能够在去除其所露出的粘合层103的步骤中，对所述隔离层104顶部起到保护作用，防止所述隔离层104顶部受到损耗，这有利于降低所述隔离层104顶部因发生损耗而形成尖角问题的概率，从而防止器件工作时，所述尖角与衬底100之间产生较强的电场，降低了NAND器件产生串扰问题的概率，提升了NAND器件的性能，同时，防止所述隔离层104顶部受到损耗，还有利于精确控制NAND器件的有效场氧化物高度，从而使NAND器件的电性参数满足工艺预设需求。

具体的，采用湿法刻蚀工艺去除所述刻蚀阻挡层108所露出的粘合层103。湿法工艺具有各向异性刻蚀的特性，易于将位于所述刻蚀阻挡层108露出的浮栅结构102表面的粘合层103完全去除。

本实施例中，采用稀释的氢氟酸溶液去除所述刻蚀阻挡层108所露出的粘合层103。稀释的氢氟酸溶液为半导体工艺中常用的氧化硅的刻蚀溶液，有利于提高工艺兼容性。

需要说明的是，在去除所述刻蚀阻挡层108所露出的粘合层103的步骤中，所述湿法刻蚀工艺也会对所述刻蚀阻挡层108产生一定的损耗，所述刻蚀阻挡层108的厚度也会减小，但仍有部分厚度的刻蚀阻挡层108被保留。本实施例中，在去除所述刻蚀阻挡层108所露出的粘合层103后，位于所述隔离层104顶部的刻蚀阻挡层108的厚度为

至

结合参考图14，本实施例中，去除所述刻蚀阻挡层108所露出的粘合层103后，还包括：刻蚀露出于所述刻蚀阻挡层108的浮栅材料层102侧壁。

因此，在沿垂直于所述浮栅材料层102的延伸方向上，使露出于所述刻蚀阻挡层108的浮栅材料层102的宽度减小，后续制程通常还包括：形成保形覆盖所述浮栅材料层102的栅介质材料层，在所述栅介质材料层上形成控制栅材料层，刻蚀控制栅材料层、栅介质材料层以及所述浮栅材料层102以形成通槽，且所述通槽的延伸方向垂直于沟槽200(如图8所示)的延伸方向，且刻蚀后的剩余浮栅材料层102用于作为浮栅结构，通过使露出于所述刻蚀阻挡层108的浮栅材料层102的宽度减小，从而增大相邻浮栅材料层102之间的开口宽度，有利于提高刻蚀控制栅材料层、栅介质材料层以及所述浮栅材料层102的刻蚀速率均一性，在刻蚀控制栅材料层、栅介质材料层以及浮栅材料层102后，浮栅结构底部形成底脚的概率较低，进一步降低了NAND器件发生串扰问题的概率，优化了NAND器件的性能。

相应地，刻蚀露出于所述刻蚀阻挡层108的浮栅材料层102侧壁后，被所述刻蚀阻挡层108所覆盖的浮栅材料层102为底部浮栅材料层1021，露出于所述刻蚀阻挡层108的浮栅材料层102为顶部浮栅材料层1022，沿垂直于所述浮栅材料层102的延伸方向，所述顶部浮栅材料层1022的宽度小于所述底部浮栅材料层1021的宽度。

需要说明的是，所述浮栅材料层102单侧侧壁的去除厚度不宜过小，也不宜过大。如果所述去除厚度过小，则相邻浮栅材料层102之间的开口宽度增大的效果不明显，降低后续浮栅结构底部产生底脚问题概率的作用不显著；如果所述去除厚度过大，容易导致露出于所述刻蚀阻挡层108的剩余浮栅材料层102的宽度过小，从而影响NAND器件的存储性能。为此，本实施例中，所述浮栅材料层102单侧侧壁的去除厚度为3纳米至5纳米。

本实施例中，采用湿法刻蚀工艺刻蚀露出于所述刻蚀阻挡层108的浮栅材料层102侧壁。采用湿法刻蚀工艺易于实现各向同性的刻蚀，从而能够对所述浮栅材料层102的侧壁进行横向刻蚀。

具体地，采用SC1溶液进行所述湿法刻蚀工艺。SC1溶液为半导体工艺中多晶硅的常用刻蚀溶液，有利于提高工艺兼容性、降低工艺成本，而且所述SC1溶液对多晶硅的刻蚀速率小，易于控制所述浮栅材料层102侧壁的去除厚度。其中，SC1溶液是指氢氧化铵溶液和双氧水的混合溶液。

在其他实施例中，根据实际工艺需求，还可以采用其他合适的刻蚀溶液(例如：TMAH溶液)进行所述湿法刻蚀工艺。

参考图15，去除所述刻蚀阻挡层108所露出的粘合层103后，形成保形覆盖所述浮栅材料层102、以及隔离层104的栅介质材料层109。具体地，所述栅介质材料层109保形覆盖所述浮栅材料层102和刻蚀阻挡层108。

所述栅介质材料层109用于后续形成栅介质层。

本实施例中，所述栅介质材料层109用于形成栅极间介质层(Inter-PolyDielctric，IPD)。

本实施例中，所述栅介质材料层109为叠层结构。具体地，所述栅介质材料层109为ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)结构，所述栅介质材料层109包括保形覆盖所述浮栅材料层102、以及隔离层104的第一栅介质材料层(图未示)、保形覆盖所述第一栅介质材料层的第二栅介质材料层(图未示)、以及保形覆盖所述第二栅介质材料层的第三栅介质材料层(图未示)。相应地，所述第一栅介质材料层的材料为氧化硅，所述第二栅介质材料层的材料为氮化硅，所述第三栅介质材料层的材料为氧化硅。

在其他实施例中，所述栅介质材料层还可以为单层结构。所述栅介质材料层还可以为其他介电材料。

后续制程还包括：在所述栅介质材料层109上形成控制栅材料层；依次刻蚀所述控制栅材料层、栅介质材料层109以及所述浮栅材料层102以形成通槽，且所述通槽的延伸方向垂直于所述沟槽200的延伸方向，剩余所述控制栅材料层用于作为控制栅结构，剩余所述栅介质材料层109用于作为栅介质层，剩余所述浮栅材料层102用于作为浮栅结构。其中，所述控制栅结构作为NAND器件的字线(Word Lines，WL)。

形成所述控制栅结构、栅介质层以及浮栅结构后，还包括：对所述控制栅结构两侧的衬底100进行离子注入以形成源区和漏区。其中，所述源区和漏区构成NAND器件的位线，所述位线和所述字线的延伸方向相垂直。

关于后续形成方法的具体描述，本实施例在此不再赘述。

相应的，本发明还提供一种半导体结构。参考图15，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底，所述基底包括形成有沟槽200(如图8所示)的衬底100、位于所述沟槽200之间衬底100上的隧穿氧化层101、以及位于所述隧穿氧化层101上的浮栅材料层102；隔离层104，位于所述沟槽200中，所述隔离层104覆盖所述浮栅材料层102的部分侧壁；粘合层103，位于所述衬底100和隔离层104之间、以及所述浮栅材料层102与所述隔离层104之间；刻蚀阻挡层108，位于所述隔离层104顶部；栅介质材料层109，保形覆盖所述浮栅材料层102、以及隔离层104。

形成所述半导体结构的过程中，包括去除所述刻蚀阻挡层108所露出的粘合层103的步骤，所述刻蚀阻挡层108位于所述隔离层104顶部，所述刻蚀阻挡层108能够在该步骤中，对所述隔离层104顶部起到保护作用，从而防止所述隔离层104顶部受到损耗，这有利于降低所述隔离层104顶部因发生损耗而形成尖角问题的概率，从而防止器件工作时，所述尖角与衬底100之间产生较强的电场，降低了NAND器件产生串扰问题的概率，提升了NAND器件的性能，而且，防止所述隔离层104顶部受到损耗，还有利于精确控制NAND器件的有效场氧化物高度，从而使NAND器件的电性参数满足工艺预设需求。

所述基底用于为形成NAND器件提供工艺平台。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述隧穿氧化层101用于提供电子从衬底100到浮栅结构的隧穿通道。本实施例中，所述隧穿氧化层101的材料为氧化硅。

所述浮栅材料层102用于后续形成浮栅结构。所述浮栅材料层102位于有源区的衬底100上，所述浮栅材料层102与所述沟槽200的延伸方向相同。

本实施例中，所述浮栅材料层102的材料为多晶硅。

所述沟槽200为隔离层104的形成提供空间位置，从而实现相邻器件单元之间的隔离。

本实施例中，所述沟槽200用于定义衬底100上的有源区和场区。具体地，所述衬底100内形成有多个相隔离的沟槽200，被所述沟槽200相隔离的衬底100用于作为有源区。

所述隔离层104用于实现相邻器件单元之间的电性隔离。其中，所述隔离层104顶面的高度决定了有效场氧化物高度。

本实施例中，所述隔离层104的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他介电材料。

所述刻蚀阻挡层108用于对所述隔离层104顶部起到保护作用。本实施例中，所述刻蚀阻挡层108的材料为LPTEOS。LPTEOS薄膜的厚度一致性和致密度均较高，有利于提高所述刻蚀阻挡层108对隔离层104的保护效果。而且，LPTEOS材料为介电材料，所述刻蚀阻挡层108对半导体结构的电学性能影响较小，因此不需进行去除所述刻蚀阻挡层108的步骤，从而简化了工艺流程，同时，通过避免去除所述刻蚀阻挡层108的步骤，也避免了去除刻蚀阻挡层108的工艺对隔离层104顶部产生损耗，防止所述隔离层104顶部产生尖角。

在其他实施例中，所述刻蚀阻挡层还可以是其他厚度一致性、致密度较高的材料，例如：HTO，且该材料的刻蚀阻挡层也能够被保留。

本实施例中，为保证所述刻蚀阻挡层108能够在去除所述刻蚀阻挡层108所露出的粘合层103的步骤中起到相应的保护作用，所述隔离层104顶部上需保留有部分厚度的剩余所述刻蚀阻挡层108。本实施例中，位于所述隔离层104顶部的刻蚀阻挡层108的厚度为

至

本实施例中，所述刻蚀阻挡层108还覆盖所述浮栅材料层102的部分侧壁。

其中，被所述刻蚀阻挡层108所覆盖的浮栅材料层102为底部浮栅材料层1021，露出于所述刻蚀阻挡层108的浮栅材料层102为顶部浮栅材料层1022，沿垂直于所述浮栅材料层102的延伸方向，所述顶部浮栅材料层1022的宽度小于所述底部浮栅材料层1021的宽度。

所述刻蚀阻挡层108覆盖浮栅材料层102的部分侧壁，从而在刻蚀露出于所述刻蚀阻挡层108的侧壁以形成所述底部浮栅材料层1021和顶部浮栅材料层1022的步骤中，防止所述浮栅材料层102底部被刻蚀，进而防止位于所述浮栅材料层102底部的有源区的衬底100被损耗，使NAND器件的位线的关键尺寸能够得到精确控制，从而满足工艺需求。

后续制程通常还包括：在所述栅介质材料层109上形成控制栅材料层，刻蚀控制栅材料层、栅介质材料层、以及所述浮栅材料层102以形成通槽，剩余浮栅材料层102用于作为浮栅结构，且所述通槽的延伸方向垂直于沟槽200的延伸方向，通过使所述顶部浮栅材料层1022的宽度小于所述底部浮栅材料层1021的宽度，从而增大相邻浮栅材料层102之间的开口宽度，有利于提高刻蚀控制栅材料层、栅介质材料层109以及所述浮栅材料层102的刻蚀速率均一性，在刻蚀控制栅材料层、栅介质材料层以及浮栅材料层102后，浮栅结构底部形成底脚的概率较低，进一步降低了NAND器件发生串扰问题的概率，优化了NAND器件的性能。

需要说明的是，所述顶部浮栅材料层1022的侧壁至同一侧底部浮栅材料层1021侧壁的距离不宜过小，也不宜过大。如果所述距离过小，则相邻浮栅材料层102之间的开口宽度增大的效果不明显，降低后续浮栅结构底部产生底脚问题概率的作用不显著；如果所述距离过大，则所述顶部浮栅材料层1022的宽度过小，从而影响NAND器件的存储性能。为此，本实施例中，所述顶部浮栅材料层1022的侧壁至同一侧底部浮栅材料层1021侧壁的距离为3纳米至5纳米。

本实施例中，所述粘合层103保形覆盖所述沟槽200的底部和侧壁、所述浮栅材料层102部分侧壁以及所述隧穿氧化层101的侧壁。

所述粘合层103用于提高所述沟槽200的表面平整度和光滑度，从而提供良好的界面态，为隔离层104的形成提供工艺基础，使隔离层104的形成质量较好。

本实施例中，所述粘合层103的材料为HTO。具体地，所述粘合层103的材料为氧化硅。HTO薄膜的厚度均一性和致密度较好，有利于保证所述粘合层103起到相应的工艺效果。

本实施例中，所述刻蚀阻挡层108还覆盖所述浮栅材料层102的部分侧壁。

所述栅介质材料层109用于后续形成栅介质层。

本实施例中，所述栅介质材料层109用于形成栅极间介质层，所述栅介质材料层109保形覆盖所述浮栅材料层102以及所述刻蚀阻挡层108。

本实施例中，所述栅介质材料层109为叠层结构。具体地，所述栅介质材料层109为ONO结构，所述栅介质材料层109包括保形覆盖所述浮栅材料层102、以及隔离层104的第一栅介质材料层(图未示)、保形覆盖所述第一栅介质材料层的第二栅介质材料层(图未示)、以及保形覆盖所述第二栅介质材料层的第三栅介质材料层(图未示)。相应地，所述第一栅介质材料层的材料为氧化硅，所述第二栅介质材料层的材料为氮化硅，所述第三栅介质材料层的材料为氧化硅。

在其他实施例中，所述栅介质材料层还可以为单层结构。所述栅介质材料层还可以为其他介电材料。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底包括形成有沟槽的衬底、位于所述沟槽之间衬底上的隧穿氧化层、以及位于所述隧穿氧化层上的浮栅材料层；

在所述沟槽的底部和侧壁、以及所述浮栅材料层的侧壁上形成粘合层；

形成所述粘合层后，在所述沟槽中形成隔离层，所述隔离层覆盖所述浮栅材料层的部分侧壁；

在所述隔离层顶部形成刻蚀阻挡层；

去除所述刻蚀阻挡层所露出的粘合层；

去除所述刻蚀阻挡层所露出的粘合层后，形成保形覆盖所述浮栅材料层以及隔离层的栅介质材料层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述刻蚀阻挡层的步骤包括：形成保形覆盖所述隔离层、以及所述隔离层所露出的浮栅材料层的刻蚀阻挡材料层；

在所述浮栅材料层之间的刻蚀阻挡材料层上形成保护层，所述保护层至少露出位于所述浮栅材料层顶部的刻蚀阻挡材料层；

以所述保护层为掩膜，刻蚀位于所述浮栅材料层顶部和部分侧壁上的所述刻蚀阻挡材料层，保留剩余刻蚀阻挡材料层作为所述刻蚀阻挡层；

形成所述刻蚀阻挡层后，还包括：去除所述保护层。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述浮栅材料层之间的刻蚀阻挡材料层上形成保护材料层，所述保护材料层覆盖所述浮栅材料层顶部；去除部分厚度的所述保护材料层，保留剩余所述保护材料层作为所述保护层，所述保护层顶部低于所述浮栅材料层顶部且覆盖所述浮栅材料层的部分侧壁；

刻蚀所述刻蚀阻挡材料层的步骤中，刻蚀部分厚度的所述保护层，且所述保护层的被刻蚀速率小于所述刻蚀阻挡材料层的被刻蚀速率。

4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的材料为BARC材料、ODL材料、光刻胶、DARC材料或DUO材料。

5.如权利要求3所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除部分厚度的所述保护材料层。

6.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层顶部至所述浮栅材料层顶部的距离为

至

7.如权利要求2所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀位于所述浮栅材料层顶部和部分侧壁上的所述刻蚀阻挡材料层。

8.如权利要求2所述的半导体结构的形成方法，其特征在于，采用低压炉管工艺或高温炉管工艺形成所述刻蚀阻挡材料层。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述刻蚀阻挡层的步骤中，所述刻蚀阻挡层的材料为LPTEOS或HTO。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述刻蚀阻挡层的步骤中，所述刻蚀阻挡层的厚度为

至

11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用稀释的氢氟酸溶液去除所述刻蚀阻挡层所露出的粘合层。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述刻蚀阻挡层的步骤中，所述刻蚀阻挡层还覆盖所述浮栅材料层的部分侧壁；

去除所述刻蚀阻挡层所露出的粘合层后，形成保形覆盖所述浮栅材料层的栅介质材料层之前，还包括：刻蚀露出于所述刻蚀阻挡层的浮栅材料层侧壁。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺刻蚀露出于所述刻蚀阻挡层的浮栅材料层侧壁。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，采用SC1溶液进行所述湿法刻蚀工艺。

15.如权利要求12所述的半导体结构的形成方法，其特征在于，刻蚀露出于所述刻蚀阻挡层的浮栅材料层侧壁的步骤中，所述浮栅材料层单侧侧壁的去除厚度为3纳米至5纳米。

16.一种半导体结构，其特征在于，包括：

基底，所述基底包括形成有沟槽的衬底、位于所述沟槽之间衬底上的隧穿氧化层、以及位于所述隧穿氧化层上的浮栅材料层；

隔离层，位于所述沟槽中，所述隔离层覆盖所述浮栅材料层的部分侧壁；

粘合层，位于所述衬底和隔离层之间、以及所述浮栅材料层与所述隔离层之间；

刻蚀阻挡层，位于所述隔离层顶部；

栅介质材料层，保形覆盖所述浮栅材料层以及隔离层。

17.如权利要求16所述的半导体结构，其特征在于，所述刻蚀阻挡层的材料为LPTEOS或HTO。

18.如权利要求16所述的半导体结构，其特征在于，所述刻蚀阻挡层还覆盖所述浮栅材料层的部分侧壁；

被所述刻蚀阻挡层所覆盖的浮栅材料层为底部浮栅材料层，露出于所述刻蚀阻挡层的浮栅材料层为顶部浮栅材料层，沿垂直于所述浮栅材料层的延伸方向，所述顶部浮栅材料层的宽度小于所述底部浮栅材料层的宽度。

19.如权利要求16所述的半导体结构，其特征在于，所述顶部浮栅材料层的侧壁至同一侧底部浮栅材料层侧壁的距离为3纳米至5纳米。

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