CN110211959B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN110211959B CN110211959B CN201810165981.3A CN201810165981A CN110211959B CN 110211959 B CN110211959 B CN 110211959B CN 201810165981 A CN201810165981 A CN 201810165981A CN 110211959 B CN110211959 B CN 110211959B
- Authority
- CN
- China
- Prior art keywords
- layer
- gate stack
- gate
- substrate
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 133
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 110
- 230000008569 process Effects 0.000 claims abstract description 97
- 230000015654 memory Effects 0.000 claims abstract description 91
- 230000002093 peripheral effect Effects 0.000 claims abstract description 62
- 239000010410 layer Substances 0.000 claims description 490
- 230000004888 barrier function Effects 0.000 claims description 111
- 229910052751 metal Inorganic materials 0.000 claims description 57
- 239000002184 metal Substances 0.000 claims description 57
- 229910021332 silicide Inorganic materials 0.000 claims description 50
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 49
- 239000000463 material Substances 0.000 claims description 48
- 238000005530 etching Methods 0.000 claims description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 34
- 239000011229 interlayer Substances 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 6
- 239000006117 anti-reflective coating Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 45
- 229920005591 polysilicon Polymers 0.000 description 45
- 230000015572 biosynthetic process Effects 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 12
- 239000003989 dielectric material Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000009286 beneficial effect Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- -1 cobalt silicide compound Chemical class 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种半导体结构及其形成方法，方法包括：提供衬底，包括单元存储器区和外围区，衬底上有多个栅极叠层结构，单元存储器区中远离外围区的为第一栅极叠层结构，外围区中邻近单元存储器区的为第二栅极叠层结构，单元存储器区的相邻栅极叠层结构与衬底、第二栅极叠层结构和相邻的单元存储器区栅极叠层结构与衬底围成沟槽；在沟槽顶部部分深度内形成覆盖层，与相邻栅极叠层结构和衬底围成空气侧墙；在第一栅极叠层结构远离第二栅极叠层结构的侧壁、第二栅极叠层结构远离第一栅极叠层结构的侧壁形成侧墙。本发明在覆盖层的阻挡作用下，侧墙不会形成于沟槽中，空气侧墙能减小相邻字线间的电容，改善了NAND闪存器件的重复读写能力及在编程过程中的串扰问题。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器 (Non-volatile Memory，NVM)的主流。根据结构不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NAND Flash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
由于NAND闪存器件具有较高的单元密度、较高的存储密度、较快的写入和擦除速度等优势，逐渐成为了快闪存储器中较为普遍使用的一种结构，目前主要用于数码相机等的闪存卡和MP3播放机中。
但是，目前NAND闪存器件的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高NAND闪存器件的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括单元存储器区和外围区，所述衬底上形成有多个分立的栅极叠层结构，所述单元存储器区中远离所述外围区一侧的栅极叠层结构为第一栅极叠层结构，所述外围区中邻近所述单元存储器区的栅极叠层结构为第二栅极叠层结构，所述单元存储器区的相邻栅极叠层结构与所述衬底、以及所述第二栅极叠层结构和相邻的单元存储器区栅极叠层结构与所述衬底围成沟槽；在所述沟槽顶部的部分深度内形成覆盖层，所述覆盖层、相邻栅极叠层结构和衬底围成空气侧墙；形成所述覆盖层后，在所述第一栅极叠层结构远离所述第二栅极叠层结构一侧的侧壁、以及所述第二栅极叠层结构远离所述第一栅极叠层结构一侧的侧壁形成侧墙。
可选的，形成所述覆盖层的工艺为等离子体增强化学气相沉积工艺。
可选的，所述覆盖层的材料为等离子体增强四乙氧基硅烷和等离子体增强氧化硅中的一种或两种。
可选的，所述沟槽内的覆盖层的厚度为
至
可选的，在所述沟槽顶部的部分深度内形成覆盖层之前，所述形成方法还包括：形成保形覆盖所述衬底和栅极叠层结构的阻挡膜；在相邻所述栅极叠层结构之间的阻挡膜上形成停止层，所述停止层的顶部低于所述栅极叠层结构的顶部；刻蚀去除高于所述停止层顶部的阻挡膜，剩余阻挡膜作为阻挡层；形成所述阻挡层后，去除所述停止层。
可选的，所述阻挡层的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种。
可选的，形成所述阻挡层的工艺为低压炉管工艺。
可选的，所述阻挡层的厚度为
至
可选的，所述停止层为底部抗反射涂层、有机介质层、深紫外光吸收层或光刻胶层。
可选的，所述单元存储器区的栅极叠层结构包括位于所述衬底上的栅绝缘层、位于所述栅绝缘层上的浮置栅层、位于所述浮置栅层上的栅介质层、以及位于所述栅介质层上的控制栅层；所述外围区的栅极叠层结构包括位于所述衬底上的选择栅极。
可选的，形成所述侧墙后，所述形成方法还包括：在所述外围区的衬底上接触孔刻蚀停止层，所述接触孔刻蚀停止层还保形覆盖所述覆盖层顶部、栅极叠层结构顶部以及侧墙表面；在所述接触孔刻蚀停止层上形成层间介质层，所述层间介质层顶部高于所述栅极叠层结构顶部；采用平坦化工艺，去除高于所述栅极叠层结构顶部的层间介质层和接触孔刻蚀停止层，并露出所述栅极叠层结构顶部；在所述平坦化工艺后，采用金属硅化物工艺，将部分厚度的控制栅层和选择栅极转化为金属硅化物层。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括单元存储器区和外围区；多个分立的栅极叠层结构，位于所述衬底上，所述单元存储器区中远离所述外围区一侧的栅极叠层结构为第一栅极叠层结构，所述外围区中邻近所述单元存储器区的栅极叠层结构为第二栅极叠层结构，所述单元存储器区的相邻栅极叠层结构与所述衬底、以及所述第二栅极叠层结构和相邻的单元存储器区栅极叠层结构与所述衬底围成沟槽；覆盖层，位于所述沟槽顶部的部分深度内，所述覆盖层、相邻栅极叠层结构和衬底围成空气侧墙；侧墙，覆盖所述第一栅极叠层结构远离所述第二栅极叠层结构一侧的侧壁、以及所述第二栅极叠层结构远离所述第一栅极叠层结构一侧的侧壁。
可选的，所述覆盖层的材料为等离子体增强四乙氧基硅烷和等离子体增强氧化硅中的一种或两种。
可选的，所述覆盖层的厚度为
至
可选的，所述半导体结构还包括：阻挡层，所述单元存储器区的阻挡层位于所述覆盖层下方的沟槽侧壁和底部，所述外围区的阻挡层位于所述栅极叠层结构之间的衬底上，并延伸至所述栅极叠层结构的部分侧壁。
可选的，所述阻挡层的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种。
可选的，所述阻挡层的厚度为
至
可选的，所述单元存储器区的栅极叠层结构包括位于所述衬底上的栅绝缘层、位于所述栅绝缘层上的浮置栅层、位于所述浮置栅层上的栅介质层、以及位于所述栅介质层上的控制栅层；所述外围区的栅极叠层结构包括位于所述衬底上的选择栅极。
可选的，所述半导体结构还包括位于所述控制栅层和选择栅极顶部的金属硅化物层；沿所述沟槽的深度方向，所述沟槽延伸至所述金属硅化物层顶部；所述侧墙还覆盖位于所述第一栅极叠层结构顶部的金属硅化物层远离所述第二栅极叠层结构一侧的侧壁、以及位于所述第二栅极叠层结构顶部的金属硅化物层远离所述第一栅极叠层结构一侧的侧壁。
可选的，所述半导体结构还包括：位于所述外围区衬底上的接触孔刻蚀停止层，所述接触孔刻蚀停止层还位于所述侧墙表面；层间介质层，位于所述接触孔刻蚀停止层上，所述层间介质层露出所述金属硅化物层顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明单元存储器区中远离外围区一侧的栅极叠层结构为第一栅极叠层结构，外围区中邻近所述单元存储器区的栅极叠层结构为第二栅极叠层结构，所述单元存储器区的相邻栅极叠层结构与衬底、以及所述第二栅极叠层结构和相邻的单元存储器区栅极叠层结构与衬底围成沟槽，在所述沟槽顶部的部分深度内形成覆盖层，所述覆盖层、相邻栅极叠层结构和衬底围成空气侧墙(Air-gap Spacer)，形成所述覆盖层之后，在所述第一栅极叠层结构远离所述第二栅极叠层结构一侧的侧壁、以及所述第二栅极叠层结构远离所述第一栅极叠层结构一侧的侧壁形成侧墙；其中，形成所述侧墙的工艺通常包括沉积介质材料并刻蚀介质材料的步骤，在所述覆盖层的阻挡作用下，所述介质材料不会形成于所述沟槽中，即所述侧墙不会形成于所述沟槽中，从而使单元存储器区的栅极叠层结构之间仍能以空气实现电绝缘；与侧墙材料(例如氮化硅等)相比，空气的介电常数较小(Kvacuum＝1)，所以空气侧墙的设置能够减小NAND闪存器件中相邻字线(WL)之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力(Cycling Performance)。
可选方案中，在所述沟槽顶部的部分深度内形成覆盖层之前，所述形成方法还包括：在所述沟槽底部和部分侧壁上形成阻挡层，通过所述阻挡层的设置，使所述阻挡层所对应区域的沟槽开口尺寸减小，增加所述覆盖层形成于所述阻挡层之间的难度，从而使所述覆盖层形成于所述阻挡层上方的沟槽区域内，以免所述覆盖层过多地占据所述沟槽的空间位置，进而保障所述空气侧墙能有效地减小相邻字线之间的电容。
附图说明
图1至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前NAND闪存器件的性能仍有待提高。分析其性能仍有待提高的原因在于：
在NAND闪存器件的编程过程中，所述NAND闪存器件的相邻字线之间容易产生电容耦合效应，即所述NAND闪存器件在编程过程中容易出现串扰问题，从而对相邻存储单元(bit cell)产生电场效应(Electric Field Effect)，导致未处于编程状态的存储单元进行编程操作，进而导致所述NAND闪存器件的性能下降。其中，相邻字线之间的串扰对所述NAND闪存器的串扰问题的影响最为明显，且所述相邻字线的间距越小，所述串扰问题越严重。
因此，亟需提供一种半导体结构的形成方法，以降低相邻字线之间的电容。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，其中，单元存储器区中远离外围区一侧的栅极叠层结构为第一栅极叠层结构，外围区中邻近所述单元存储器区的栅极叠层结构为第二栅极叠层结构，所述单元存储器区的相邻栅极叠层结构与衬底、以及所述第二栅极叠层结构和相邻的单元存储器区栅极叠层结构与衬底围成沟槽，在所述沟槽顶部的部分深度内形成覆盖层，所述覆盖层、相邻栅极叠层结构和衬底围成空气侧墙，形成所述覆盖层之后，在所述第一栅极叠层结构远离所述第二栅极叠层结构一侧的侧壁、以及所述第二栅极叠层结构远离所述第一栅极叠层结构一侧的侧壁形成侧墙；其中，形成所述侧墙的工艺通常包括沉积介质材料并刻蚀介质材料的步骤，在所述覆盖层的阻挡作用下，所述介质材料不会形成于所述沟槽中，即所述侧墙不会形成于所述沟槽中，从而使单元存储器区的栅极叠层结构之间仍能以空气实现电绝缘；与侧墙材料(例如氮化硅等)相比，空气的介电常数较小(Kvacuum＝1)，所以空气侧墙的设置能够减小NAND闪存器件中相邻字线之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图1，提供衬底100，所述衬底100包括单元存储器(Cell)区I和外围(Peripheral)区II，所述衬底100上形成有多个分立的栅极叠层结构150，所述单元存储器区I中远离所述外围区II一侧的栅极叠层结构150为第一栅极叠层结构151，所述外围区II中邻近所述单元存储器区I的栅极叠层结构150 为第二栅极叠层结构152，所述单元存储器区I的相邻栅极叠层结构150与所述衬底100、以及所述第二栅极叠层结构152和相邻的单元存储器区I栅极叠层结构150与所述衬底100围成沟槽101。
所述衬底100为后续形成快闪存储器提供工艺平台。具体地，所述衬底100 用于形成与非闪存(NAND Flash)器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，位于所述单元存储器区I的栅极叠层结构150包括位于所述衬底100上的第一栅绝缘层110、位于所述第一栅绝缘层110上的浮置栅 (Floating Gate，FG)层120、位于所述浮置栅层120上的第一栅介质层130、以及位于所述第一栅介质层130上的控制栅(Control Gate，CG)层140。
所述第一栅绝缘层110为所述NAND闪存器件的隧穿氧化层(Tunnel Oxide)，用于作为所述浮置栅层120与所述衬底100之间的隔绝层，从而在数据存储过程中防止存储于所述浮置栅层120内的电子进入所述衬底100，进而减少电子的流失，即所述第一栅绝缘层110适于防止存储于所述快闪存储中的数据发生丢失。本实施例中，所述第一栅绝缘层110的材料为氧化硅。
所述浮置栅层120用于在所形成NAND闪存器件中起到存储电子的作用，从而使所述NAND闪存器件起到数据存储的功能。本实施例中，所述浮置栅层 120的材料为多晶硅。
所述第一栅介质层130用于作为所述浮置栅层120和所述控制栅层140之间的绝缘层。本实施例中，所述第一栅介质层130为ONO(Oxide-Nitride-Oxide) 结构，即所述第一栅介质层130包括第一氧化硅层、位于所述第一氧化硅层上的第一氮化硅层、以及位于所述第一氮化硅层上的第二氧化硅层。
所述控制栅层140用于作为NAND闪存器件的字线的一部分。本实施例中，所述控制栅层140的材料为多晶硅。
本实施例中，根据实际工艺需求，所述沟槽101的宽度尺寸为15μm至40 μm，即所述单元存储器区I的相邻栅极叠层结构150的间距为15μm至40μ m，所述第二栅极叠层结构152与相邻的单元存储器区I栅极叠层结构150的间距为15μm至40μm。
本实施例中，位于所述外围区II的栅极叠层结构150包括位于所述衬底100 上的选择栅极(Select Gate，SG)。
通过所述选择栅极，在所述NAND闪存器件的擦除操作过程中，能够有效避免所述NAND闪存器件出现过擦除(Over-Erase)的问题，从而避免数据的误判。
需要说明的是，为了减少工艺步骤、缩减制造时间、节约成本，所述单元存储器区I和外围区II的栅极叠层结构150在同一工艺步骤中形成。
为此，本实施例中，所述外围区II的栅极叠层结构150包括位于所述衬底 100上的第二栅绝缘层111、位于所述第二栅绝缘层111上的底部多晶硅层121、位于所述底部多晶硅层121上的第二栅介质层131、以及位于所述第二栅介质层131上的顶部多晶硅层141；其中，所述第二栅介质层131内具有露出部分所述底部多晶硅层121的开口(图未示)，所述顶部多晶硅层141还位于所述开口内，从而使所述顶部多晶硅层141和所述底部多晶硅层121相接触，使所述顶部多晶硅层141、第二栅介质层131和底部多晶硅层121构成选择栅极。
具体地，形成所述栅极叠层结构150的步骤包括：在所述衬底100上形成栅绝缘膜；在所述栅绝缘膜上形成第一多晶硅膜，在所述第一多晶硅膜上形成栅介质膜；刻蚀所述选择栅极位置所对应的栅介质膜，在所述栅介质膜内形成露出所述第一多晶硅膜的开口；形成所述开口后，在所述栅介质膜上形成第二多晶硅膜，所述第二多晶硅膜还形成于所述开口内；在所述第二多晶硅膜上形成掩膜层200，所述掩膜层200覆盖所述栅极叠层结构150位置所对应的第二多晶硅膜；以所述掩膜层200为刻蚀掩膜，依次刻蚀所述第二多晶硅膜、栅介质膜、第一多晶硅膜和栅绝缘膜，在所述单元存储器区I的衬底100上形成由所述第一栅绝缘层110、浮置栅层120、第一栅介质层130和控制栅层140构成的栅极叠层结构150，在所述外围区II的衬底100上形成由所述第二栅绝缘层 111、底部多晶硅层121、第二栅介质层131和顶部多晶硅层141构成的栅极叠层结构150。
本实施例中，所述掩膜层200为硬掩膜层，所述掩膜层200用于作为形成所述单元存储器区I和外围区II的栅极叠层结构150的刻蚀掩膜，所述掩膜层 200顶部还用于在后续平坦化工艺中定义停止位置，此外，所述掩膜层200还用于在后续工艺中对所述单元存储器区I和外围区II的栅极叠层结构150顶部起到保护作用。
本实施例中，所述掩膜层200的材料为氧化硅。后续步骤还包括去除所述掩膜层200，因此通过选取氧化硅作为所述掩膜层200的材料，有利于降低后续去除所述掩膜层200的工艺难度。
需要说明的是，本实施例中，以所述单元存储器区I和外围区II为相邻区域为例进行说明。在其他实施例中，所述单元存储器区和外围区还可以相隔离。
结合参考图2至图5，在所述沟槽101(如图1所示)顶部的部分深度内形成覆盖层230(如图5所示)，所述覆盖层230、相邻栅极叠层结构150和衬底 100围成空气侧墙160(如图5所示)。
所述覆盖层230用于密封所述沟槽101顶部，在后续形成侧墙的工艺中，防止所述侧墙形成于所述沟槽101内，从而使所述单元存储器区I的栅极叠层结构150之间能够以空气实现电绝缘，即所述覆盖层230用于和相邻栅极叠层结构150与所述衬底100围成所述空气侧墙160；与侧墙材料(例如氮化硅等) 相比，空气的介电常数较小(Kvacuum＝1)，所以空气侧墙160的设置能够减小所述NAND闪存器件中相邻字线之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力。
为此，本实施例中，形成所述覆盖层230的工艺为等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺。
等离子体增强化学气相沉积工艺的填孔性能较差，尤其当所述单元存储器区I的相邻栅极叠层结构150的间距、所述第二栅极叠层结构152与相邻的单元存储器区I栅极叠层结构150的间距较小时(即所述沟槽101的开口尺寸较小时)，所述覆盖层230仅能填充靠近所述沟槽101顶部一侧的部分深度内，从而使所述覆盖层230密封所述沟槽101顶部的同时，避免所述覆盖层230过多地占据所述沟槽101的空间位置，从而使所述空气侧墙160能有效地减小相邻字线之间的电容。
相应的，本实施例中，所述覆盖层230的材料为等离子体增强四乙氧基硅烷(PETEOS)和等离子体增强氧化硅(PEOX)中的一种或两种。
具体地，形成所述覆盖层230的步骤包括：在所述沟槽101顶部的部分深度内填充覆盖膜，所述覆盖膜还覆盖所述掩膜层200的顶部；采用平坦化工艺，去除高于所述掩膜层200顶部的覆盖膜，保留位于所述沟槽101两侧的相邻掩膜层200之间以及所述沟槽101顶部部分深度内的覆盖膜作为所述覆盖层230。
需要说明的是，位于所述沟槽101内的覆盖层230的厚度T4(如图5所示) 不宜过小，也不宜过大。在后续形成接触孔刻蚀停止层(Contact Etch Stop Layer，CESL)的制程中，包括采用平坦化工艺以露出所述单元存储器区I和外围区II 的栅极叠层结构150顶部，为了使各区域的所述栅极叠层结构150顶部均能露出，所述平坦化工艺还可能去除部分厚度的所述控制栅层140和顶部多晶硅层 141，因此，如果所述厚度T4过小，则在所述平坦化工艺中，所述覆盖层230 被完全去除的概率较高，从而导致所述沟槽101的顶部暴露，相应难以形成所述空气侧墙160，进而导致所述NAND闪存器件的性能下降；如果所述厚度T4 过大，则所述覆盖层230会过多地占据所述沟槽101的空间位置，相应不利于减小相邻字线之间的电容。为此，本实施例中，位于所述沟槽101内的覆盖层 230的厚度T4为
至
其中，所述覆盖层230还位于所述沟槽101两侧的相邻所述掩膜层200之间，因此所述覆盖层230的总厚度T5(如图5所示)为位于所述沟槽101内的覆盖层230的厚度T4与所述掩膜层200的厚度之和，即所述覆盖层230的总厚度T5还根据所述掩膜层200的实际厚度而定。
还需要说明的是，在形成所述覆盖膜的过程中，所述覆盖膜还形成于所述掩膜层200侧壁、所述外围区II的衬底100上以及栅极叠层结构150侧壁。由于所述沟槽101的开口尺寸较小，且位于所述沟槽101内的覆盖层230的厚度 T4也较小，因此形成所述覆盖膜所需工艺时间较短；相应的，在形成所述覆盖膜后，位于所述掩膜层200侧壁、所述外围区II的衬底100上以及栅极叠层结构150侧壁的覆盖膜厚度很小，对所述NAND闪存器件的性能影响较小。
为此，本实施例中，为了简化工艺步骤、降低工艺成本，形成所述覆盖层 230后，保留所述掩膜层200侧壁、所述外围区II的衬底100上以及栅极叠层结构150侧壁的覆盖层230。其中，为了便于图示，未示意出所述掩膜层200 侧壁、所述外围区II的衬底100上以及栅极叠层结构150侧壁的覆盖层230。
此外，本实施例中，为了较好地控制位于所述沟槽101内的覆盖层230的厚度T4，在所述沟槽101顶部的部分深度内形成所述覆盖层230之前，所述形成方法还包括：
结合参考图2，形成保形覆盖所述衬底100和栅极叠层结构150的阻挡膜 215；在相邻所述栅极叠层结构150之间的阻挡膜215上形成停止层220，所述停止层220的顶部低于所述栅极叠层结构150的顶部。
后续去除高于所述停止层220顶部的阻挡膜215，保留所述沟槽101(如图 1所示)部分侧壁上的阻挡膜215，从而使剩余阻挡膜215所对应区域的沟槽 101开口尺寸减小，相应增加所述覆盖层230(如图5所示)形成于所述剩余阻挡膜215之间的难度，进而防止所述覆盖层230过多地形成于所述沟槽101内。也就是说，后续去除高于所述停止层220顶部的阻挡膜215后，剩余阻挡膜215 顶部用于限定所述覆盖层230的形成区域，使所述覆盖层230形成于所述剩余阻挡膜215上方的沟槽101区域内。
需要说明的是，为了避免对所述NAND闪存器件的性能产生不良影响，选取工艺兼容性较高的材料作为所述阻挡膜215的材料，为此，所述阻挡膜215 的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，所述阻挡膜215的材料为氧化硅。氧化硅的介电常数较小，从而有利于减小所述NAND闪存器件的相邻字线之间的电容。
具体地，所述阻挡膜215为高温氧化层(High Temperature Oxide，HTO)，形成所述阻挡膜215的工艺为低压炉管工艺。
采用低压炉管工艺形成所述高温氧化层的制程中，工艺温度和压力较低，从而有利于减小热预算(Thermal Budget)，而且低压炉管工艺具有优良的台阶性能，从而形成质量较高、均一性较好且平整性较好的氧化硅。
其中，所述阻挡膜215的厚度T1不宜过小，也不宜过大。如果所述阻挡膜215的厚度T1过小，后续去除高于所述停止层220顶部的阻挡膜215后，剩余阻挡膜215不易对所述覆盖层230的形成区域进行限定，所述覆盖层230 过多地填充于剩余阻挡膜215之间的概率较高，从而导致所述覆盖层230过多地占据所述沟槽101的空间位置，相应不利于减小相邻字线之间的电容；由于后续保留所述沟槽101中的剩余阻挡膜215，因此，如果所述阻挡膜215的厚度T1过大，则剩余阻挡膜215也会过多地占据所述沟槽101的空间位置，相应也不利于减小相邻字线之间的电容，而且所述阻挡膜215的厚度T1过大，还容易降低所述阻挡膜215在所述沟槽101中的形成质量，甚至还会影响所述停止层220在所述沟槽101中的形成。为此，本实施例中，所述阻挡膜215的厚度T1为
至
所述停止层220顶部用于在去除部分所述阻挡膜215的工艺中定义刻蚀停止的位置，从而控制对所述阻挡膜215的去除量。
所述停止层220不仅填充于所述外围区II的栅极叠层结构150之间的阻挡膜215上，还填充于所述沟槽101(如图1所示)内的阻挡膜215上，且所述沟槽101的开口尺寸较小，因此选取填充性能较好的材料作为所述停止层220 的材料；而且，后续刻蚀所述阻挡膜215的刻蚀工艺对所述阻挡膜215和所述停止层220具有较高的刻蚀选择比，从而有效提高所述停止层220对剩余阻挡膜215的保护作用；此外，后续还需去除所述停止层220，因此所述停止层220 的材料为易于被去除的材料。
为此，本实施例中，所述停止层220为底部抗反射涂层(Bottom Anti-ReflectiveCoating，BARC)。在其他实施例中，所述停止层还可以为有机介质层(Organic DielectricLayer，ODL)、深紫外光吸收层(Deep UV Light Absorbing Oxide，DUO)或光刻胶层。
需要说明的是，后续去除高于所述停止层220顶部的阻挡膜215后，剩余阻挡膜215顶部用于限定所述覆盖层230的形成区域，相应的，所述停止层220 顶部与所述栅极叠层结构150顶部的距离T2根据位于所述沟槽101内的覆盖层230的厚度T4(如图5所示)而定。为此，本实施例中，所述停止层220顶部与所述栅极叠层结构顶部的距离T2为
至
具体地，形成所述停止层220的步骤包括：在相邻所述栅极叠层结构150 之间的阻挡膜215上形成停止膜，所述停止膜还覆盖所述掩膜层200顶部；采用平坦化工艺，去除高于所述掩膜层200顶部的停止膜；在所述平坦化工艺后，对剩余停止膜进行回刻蚀处理，刻蚀去除部分厚度的剩余停止膜，露出位于所述栅极叠层结构150侧壁的部分阻挡膜215，剩余停止膜作为所述停止层220。
需要说明的是，在对剩余停止膜进行回刻蚀处理的过程中，所述阻挡膜215 能够对所述栅极叠层结构150起到保护作用，从而降低所述栅极叠层结构150 受到刻蚀损耗的概率，进而减小对所述NAND闪存器件性能的影响。
结合参考图3，刻蚀去除高于所述停止层220顶部的阻挡膜215(如图2 所示)，剩余阻挡膜215作为阻挡层210。
所述阻挡层210顶部用于限定所述覆盖层230(如图5所示)的形成区域，使所述覆盖层230形成于所述阻挡层210上方的沟槽101(如图1所示)区域内。
本实施例中，所述阻挡膜215为高温氧化层，所述阻挡膜215的厚度T1 (如图2所示)为
至
相应的，所述阻挡层210为高温氧化层，所述阻挡层210的厚度T3为
至
本实施例中，采用干法刻蚀工艺，刻蚀去除所述停止层220露出的阻挡膜 215。通过采用干法刻蚀的方式，能够较好地控制对所述阻挡膜215的去除量，有利于降低被所述停止层220所覆盖的剩余阻挡膜215受到刻蚀损耗的概率，从而有利于提高所述阻挡层210的质量。
在其他实施例中，还可以采用湿法刻蚀工艺，或者湿法刻蚀和干法刻蚀相结合的工艺，刻蚀去除所述停止层露出的阻挡膜。
结合参考图4，形成所述阻挡层210后，去除所述停止层220(如图3所示)。
本实施例中，所述停止层220为底部抗反射涂层，相应的，采用灰化工艺，去除所述停止层220。
需要说明的是，在去除所述停止层220的过程中，所述阻挡层210能够对所述栅极叠层结构150的部分侧壁起到保护作用，从而降低所述栅极叠层结构 150受到损耗的概率，进而减小对所述NAND闪存器件性能的影。
结合参考图6和图7，形成所述覆盖层230后，在所述第一栅极叠层结构 151远离所述第二栅极叠层结构152一侧的侧壁、以及所述第二栅极叠层结构 152远离所述第一栅极叠层结构151一侧的侧壁形成侧墙240(如图7所示)。
所述侧墙240用于保护所述栅极叠层结构150的侧壁，还用于定义后续离子注入工艺的区域位置。
所述侧墙240可以为单层结构或叠层结构，所述侧墙240的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述侧墙240为单层结构，所述侧墙240的材料为氮化硅。
具体地，形成所述侧墙240的步骤包括：如图6所示，形成保形覆盖所述阻挡层210表面、所述第一栅极叠层结构151远离所述第二栅极叠层结构152 一侧的侧壁、所述第二栅极叠层结构152远离所述第一栅极叠层结构151一侧的侧壁、所述覆盖层230顶部和掩膜层200顶部的介质材料245；如图7所示，采用无掩膜刻蚀工艺，刻蚀去除所述覆盖层230顶部、掩膜层200顶部、以及位于所述衬底100上的介质材料245，保留位于所述第一栅极叠层结构151远离所述第二栅极叠层结构152一侧的侧壁、以及所述第二栅极叠层结构152远离所述第一栅极叠层结构151一侧的侧壁的介质材料245作为侧墙240。
需要说明的是，在所述覆盖层230的阻挡作用下，所述介质材料245不会形成于所述沟槽101(如图1所示)内，即所述侧墙240不会形成于所述沟槽 101内，从而使所述单元存储器区I的相邻栅极叠层结构150之间、以及所述第二栅极叠层结构152和相邻的单元存储器区I栅极叠层结构150之间仍能形成所述空气侧墙160。
还需要说明的是，当所述外围区II的衬底100上形成有多个栅极叠层结构 150时，所述侧墙240还形成于所述第二栅极叠层结构152之外的剩余外围区 II栅极叠层结构150的侧壁上。
此外，本实施例中，形成所述侧墙240后，所述形成方法还包括：
参考图8，在位于所述衬底100上的阻挡层210上形成接触孔刻蚀停止层 (ContactEtch Stop Layer，CESL)250，所述接触孔刻蚀停止层250还保形覆盖所述覆盖层230顶部、掩膜层200顶部以及侧墙240表面。
位于所述衬底100上的接触孔刻蚀停止层250的顶部表面用于在后续形成接触孔的刻蚀工艺中定义刻蚀停止的位置，从而降低各区域出现刻蚀不足或过刻蚀的问题的概率。
本实施例中，采用化学气相沉积工艺形成所述接触孔刻蚀停止层250，所述接触孔刻蚀停止层250的材料为氮化硅。
参考图9，在所述接触孔刻蚀停止层250上形成层间介质层260，所述层间介质层260顶部高于所述栅极叠层结构150顶部；采用平坦化工艺，去除高于所述栅极叠层结构150顶部的层间介质层260和接触孔刻蚀停止层250，并露出所述栅极叠层结构150顶部。
所述层间介质层260填充于相邻所述栅极叠层结构150之间，用于实现相邻半导体器件之间的电隔离，还用于为后续接触孔插塞的形成工艺提供工艺平台。其中，通过露出所述栅极叠层结构150顶部，从而为后续形成金属硅化物层提供工艺基础。
所述层间介质层260的材料为绝缘材料。所述层间介质层260的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层260 的材料为氧化硅。
本实施例中，在所述平坦化工艺后，剩余所述层间介质层260顶部与所述栅极叠层结构150顶部齐平，从而为后续功能层的形成提供良好的工艺基础。
参考图10，在所述平坦化工艺后，采用金属硅化物工艺，将部分厚度的控制栅层140和选择栅极(未标示)转化为金属硅化物层270。
在所述金属硅化物工艺后，剩余控制栅层140以及位于所述控制栅层140 上的金属硅化物层270用于作为所述NAND闪存器件的字线，剩余选择栅极以及位于所述选择栅极上的金属硅化物层270用于作为所形成NAND闪存器件的漏选择线(DSL)或源选择线(SSL)。
其中，通过所述金属硅化物层270，以降低所述NAND闪存器件的栅电阻，从而提高所述NAND闪存器件的编程操作能力和效率，提高所述NAND闪存器件的重复读写能力，并能改善RC(Resistance Capacitance)延迟，提高NAND 闪存器件的性能。
具体地，形成所述金属硅化物层270的步骤包括：在所述层间介质层260 上形成金属层(图未示)，所述金属层覆盖所述覆盖层230和栅极叠层结构150 的顶部表面；形成所述金属层后，通过第一退火工艺使所述金属层与所述控制栅层140以及顶部多晶硅层141相互反应，将部分厚度的所述控制栅层140和顶部多晶硅层141的材料转变为金属硅化物，在剩余控制栅层140和顶部多晶硅层141上自对准地形成初始金属硅化物层；去除未反应的剩余金属层；去除未反应的剩余金属层后，通过第二退火工艺，将所述初始金属硅化物层转化为金属硅化物层270，所述金属硅化物层270的阻值小于所述初始金属硅化物层的阻值。
本实施例中，所述金属层的材料为镍，相应的，所述金属硅化物层270的材料为镍硅化合物。在另一实施例中，所述金属层的材料为钛，则所述金属硅化物层的材料相应为钛硅化合物。在其他实施例中，所述金属层的材料还可以为钴，则所述金属硅化物层的材料相应为钴硅化合物。
相应的，本发明还提供一种半导体结构。
继续参考图10，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100，所述衬底100包括单元存储器区I和外围区II；多个分立的栅极叠层结构150，位于所述衬底100上，所述单元存储器区I中远离所述外围区II一侧的栅极叠层结构150为第一栅极叠层结构151，所述外围区II中邻近所述单元存储器区I的栅极叠层结构150为第二栅极叠层结构152，所述单元存储器区I的相邻栅极叠层结构150与所述衬底100、以及所述第二栅极叠层结构152和相邻的单元存储器区I栅极叠层结构150与所述衬底100围成沟槽101(如图1所示)；覆盖层230，位于所述沟槽101顶部的部分深度内，所述覆盖层230、相邻栅极叠层结构150和衬底100围成空气侧墙160；侧墙240，覆盖所述第一栅极叠层结构151远离所述第二栅极叠层结构 152一侧的侧壁、以及所述第二栅极叠层结构152远离所述第一栅极叠层结构 151一侧的侧壁。
所述衬底100用于为快闪存储器的形成提供工艺平台。具体地，所述衬底 100上形成有与非闪存器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，位于所述单元存储器区I的栅极叠层结构150包括位于所述衬底100上的第一栅绝缘层110、位于所述第一栅绝缘层110上的浮置栅层120、位于所述浮置栅层120上的第一栅介质层130、以及位于所述第一栅介质层130 上的控制栅层140。
具体地，所述第一栅绝缘层110的材料为氧化硅；所述浮置栅层120的材料为多晶硅；所述第一栅介质层130为ONO(Oxide-Nitride-Oxide)结构，即所述第一栅介质层130包括第一氧化硅层、位于所述第一氧化硅层上的第一氮化硅层、以及位于所述第一氮化硅层上的第二氧化硅层；所述控制栅层140的材料为多晶硅。
本实施例中，根据实际工艺需求，所述沟槽101的宽度尺寸为15μm至40 μm，即所述单元存储器区I的相邻栅极叠层结构150的间距为15μm至40μ m，所述第二栅极叠层结构152与相邻的单元存储器区I栅极叠层结构150的间距为15μm至40μm。
本实施例中，位于所述外围区II的栅极叠层结构150包括位于所述衬底100 上的选择栅极(Select Gate，SG)。
通过所述选择栅极，在所述NAND闪存器件的擦除操作过程中，能够有效避免所述NAND闪存器件出现过擦除的问题，从而避免数据的误判。
需要说明的是，在所述NAND闪存器件的制造过程中，为了减少工艺步骤、缩减制造时间、节约成本，所述单元存储器区I和外围区II的栅极叠层结构150 在同一工艺步骤中形成。
相应的，所述外围区II的栅极叠层结构150包括位于所述衬底100上的第二栅绝缘层111、位于所述第二栅绝缘层111上的底部多晶硅层121、位于所述底部多晶硅层121上的第二栅介质层131、以及位于所述第二栅介质层131上的顶部多晶硅层141。其中，所述第二栅介质层131内具有露出部分所述底部多晶硅层121的开口(图未示)，所述顶部多晶硅层141还位于所述开口内，从而使所述顶部多晶硅层141和所述底部多晶硅层121相接触，使所述顶部多晶硅层141、第二栅介质层131和底部多晶硅层121构成选择栅极。
对所述衬底100和栅极叠层结构150的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
本实施例中，所述半导体结构还包括位于所述控制栅层140和顶部多晶硅层141顶部的金属硅化物层270。
所述控制栅层140以及位于所述控制栅层140顶部的金属硅化物层270用于作为所述NAND闪存器件的字线，所述底部多晶硅层121、顶部多晶硅层141 以及位于所述顶部多晶硅层141顶部的金属硅化物层270用于作为所述NAND 闪存器件的漏选择线或源选择线。
其中，通过所述金属硅化物层270，以降低所述NAND闪存器件的栅电阻，从而能够提高所述NAND闪存器件的编程操作能力和效率，提高所述NAND 闪存器件的重复读写能力，并能改善RC延迟，提高NAND闪存器件的性能。
本实施例中，所述金属硅化物层270的材料为镍硅化合物。在其他实施例中，所述金属硅化物层的材料还可以为钛硅化合物或钴硅化合物。
需要说明的是，在所述NAND闪存器件的制造过程中，所述控制栅层140 顶部的金属硅化物层270通过部分厚度的所述控制栅层140转化而成，所述顶部多晶硅层141顶部的金属硅化物层270通过部分厚度的所述顶部多晶硅层 141转化而成。相应的，沿所述沟槽101的深度方向，所述沟槽101延伸至所述金属硅化物层270顶部，即所述沟槽101由单元存储器区I的相邻栅极叠层结构150和所述金属硅化物层270与所述衬底100围成，还由所述第二栅极叠层结构152和相邻的单元存储器区I栅极叠层结构150、所述金属硅化物层270 与所述衬底100围成。
所述覆盖层230用于密封所述沟槽101顶部，从而与相邻栅极叠层结构150 与所述衬底100围成空气侧墙160；与侧墙材料(例如氮化硅等)相比，空气的介电常数较小(Kvacuum＝1)，所以空气侧墙的设置能够减小所述NAND闪存器件中相邻字线之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力。
本实施例中，所述覆盖层230的材料为等离子体增强四乙氧基硅烷 (PETEOS)和等离子体增强氧化硅(PEOX)中的一种或两种。
形成所述材料的覆盖层230的工艺为等离子体增强化学气相沉积工艺，等离子体增强化学气相沉积工艺的填孔性能较差，尤其当所述沟槽101的开口尺寸较小时，所述覆盖层230仅能填充靠近所述沟槽101顶部一侧的部分深度内，从而使所述覆盖层230密封所述沟槽101顶部的同时，避免所述覆盖层230过多地占据所述沟槽101的空间位置，从而使所述空气侧墙160能有效地减小相邻字线之间的电容。
需要说明的是，位于所述沟槽101内的覆盖层230的厚度T4(如图5所示) 不宜过小，也不宜过大。在所述NAND闪存器件的制造过程中，形成所述金属硅化物层270之前，通常还包括形成接触孔刻蚀停止层(Contact Etch Stop Layer，CESL)和层间介质层的制程，形成所述接触孔刻蚀停止层和层间介质层的制程包括采用平坦化工艺以露出所述栅极叠层结构150顶部，其中，为了使各区域的所述栅极叠层结构150顶部均能露出，所述平坦化工艺还可能去除部分厚度的所述控制栅层140和顶部多晶硅层141，因此，如果所述厚度T4过小，则在所述平坦化工艺中，所述覆盖层230被完全去除的概率较高，从而导致所述沟槽101的顶部暴露，相应难以形成所述空气侧墙160，进而导致所述 NAND闪存器件的性能下降；如果所述厚度T4过大，则所述覆盖层230会过多地占据所述沟槽101的空间位置，相应不利于减小相邻字线之间的电容。为此，本实施例中，位于所述沟槽101内的覆盖层230的厚度T4为
至
本实施例中，为了较好地控制所述覆盖层230的厚度T4，所述半导体结构还包括：阻挡层210，所述单元存储器区I的阻挡层210位于所述覆盖层230 下方的沟槽101侧壁和底部，所述外围区II的阻挡层210位于所述栅极叠层结构150之间的衬底100上，并延伸至所述栅极叠层结构150的部分侧壁。
所述单元存储器区I的阻挡层210位于所述覆盖层230下方的沟槽101侧壁和底部，从而使所述阻挡层210所对应区域的沟槽101开口尺寸减小，进而防止所述覆盖层230过多地形成于所述沟槽101内。也就是说，所述阻挡层210 顶部用于限定所述覆盖层230的形成区域，使所述覆盖层230位于所述阻挡层 210上方的沟槽101区域内。
需要说明的是，为了避免对所述NAND闪存器件的性能产生不良影响，选取工艺兼容性较高的材料作为所述阻挡层210的材料，为此，所述阻挡层210 的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。
本实施例中，所述阻挡层210的材料为氧化硅。氧化硅的介电常数较小，从而有利于减小所述NAND闪存器件的相邻字线之间的电容。
具体地，所述阻挡层210为高温氧化层。形成高温氧化层的工艺为低压炉管工艺，低压炉管工艺的工艺温度和压力较低，从而有利于减小热预算，而且低压炉管工艺具有优良的台阶性能，从而形成质量较高、均一性较好且平整性较好的氧化硅。
其中，所述阻挡层210的厚度T3(如图3所示)不宜过小，也不宜过大。如果所述阻挡层210的厚度T3过小，所述阻挡层210不易对所述覆盖层230 的形成区域进行限定，所述覆盖层230填充于所述阻挡层210之间的概率较高，从而导致所述覆盖层230过多地占据所述沟槽101的空间位置，相应不利于减小相邻字线之间的电容；如果所述阻挡层210的厚度T3过大，则所述阻挡层 210也会过多地占据所述沟槽101的空间位置，相应也不利于减小相邻字线之间的电容，而且所述阻挡层210的厚度T3过大，还容易降低所述阻挡层210 在所述沟槽101中的形成质量。为此，本实施例中，所述阻挡层210的厚度T3 为
至
所述侧墙240用于保护所述栅极叠层结构的侧壁，还用于定义离子注入工艺的区域位置。
所述侧墙240可以为单层结构或叠层结构，所述侧墙240的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙240为单层结构，所述侧墙240的材料为氮化硅。
需要说明的是，在所述NAND闪存器件的制造过程中，在所述覆盖层230 的阻挡作用下，能够防止所述侧墙240形成于所述沟槽101内，即所述沟槽101 内未形成有所述侧墙240，从而使所述单元存储器区I的相邻栅极叠层结构150 之间、以及所述第二栅极叠层结构152和相邻的单元存储器区I栅极叠层结构 150之间的空气侧墙160不受影响。
还需要说明的是，所述控制栅层140和顶部多晶硅层141的顶部形成有所述金属硅化物层270，相应的，所述侧墙240还覆盖位于所述第一栅极叠层结构151顶部的金属硅化物层270远离所述第二栅极叠层结构152一侧的侧壁、以及位于所述第二栅极叠层结构152顶部的金属硅化物层270远离所述第一栅极叠层结构151一侧的侧壁。
此外，当所述外围区II的衬底100上形成有多个栅极叠层结构150时，所述侧墙240还覆盖所述第二栅极叠层结构152之外的剩余外围区II栅极叠层结构150的侧壁、以及位于所述剩余外围区II栅极叠层结构150顶部的金属硅化物层270的侧壁。
本实施例中，所述半导体结构还包括：接触孔刻蚀停止层250，所述接触孔刻蚀停止层250位于所述外围区II衬底100上的阻挡层210上，且还位于所述侧墙240表面；层间介质层260，位于所述接触孔刻蚀停止层250上，所述层间介质层260露出所述金属硅化物层270顶部。
位于所述衬底100上的接触孔刻蚀停止层250的顶部表面用于在形成接触孔的刻蚀工艺中定义刻蚀停止的位置，从而降低各区域出现刻蚀不足或过刻蚀的问题的概率。本实施例中，所述接触孔刻蚀停止层250的材料为氮化硅。
所述层间介质层260填充于相邻所述栅极叠层结构150之间，用于实现相邻半导体器件之间的电隔离，还用于为接触孔插塞的形成工艺提供工艺平台。
所述层间介质层260的材料为绝缘材料。所述层间介质层260的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层260 的材料为氧化硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括单元存储器区和外围区，所述衬底上形成有多个分立的栅极叠层结构，所述单元存储器区中远离所述外围区一侧的栅极叠层结构为第一栅极叠层结构，所述外围区中邻近所述单元存储器区的栅极叠层结构为第二栅极叠层结构，所述单元存储器区的相邻栅极叠层结构与所述衬底、以及所述第二栅极叠层结构和相邻的单元存储器区栅极叠层结构与所述衬底围成沟槽；
在所述沟槽的侧壁和底面上形成阻挡层，所述阻挡层的顶部低于所述栅极叠层结构的顶部；
在所述阻挡层上方的沟槽顶部内填充覆盖层，所述覆盖层、相邻栅极叠层结构侧壁上的阻挡层和衬底上的阻挡层围成空气侧墙；
形成所述覆盖层后，在所述第一栅极叠层结构远离所述第二栅极叠层结构一侧的侧壁、以及所述第二栅极叠层结构远离所述第一栅极叠层结构一侧的侧壁形成侧墙。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述覆盖层的工艺为等离子体增强化学气相沉积工艺。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述覆盖层的材料为等离子体增强四乙氧基硅烷和等离子体增强氧化硅中的一种或两种。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，位于所述沟槽内的覆盖层的厚度为
至
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤包括：形成保形覆盖所述衬底和栅极叠层结构的阻挡膜；
在相邻所述栅极叠层结构之间的阻挡膜上形成停止层，所述停止层的顶部低于所述栅极叠层结构的顶部；
刻蚀去除高于所述停止层顶部的阻挡膜，剩余阻挡膜作为阻挡层；
形成所述阻挡层后，去除所述停止层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的工艺为低压炉管工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度为
至
9.如权利要求5所述的半导体结构的形成方法，其特征在于，所述停止层为底部抗反射涂层、有机介质层、深紫外光吸收层或光刻胶层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述单元存储器区的栅极叠层结构包括位于所述衬底上的栅绝缘层、位于所述栅绝缘层上的浮置栅层、位于所述浮置栅层上的栅介质层、以及位于所述栅介质层上的控制栅层；所述外围区的栅极叠层结构包括位于所述衬底上的选择栅极。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述侧墙后，所述形成方法还包括：在所述外围区的衬底上接触孔刻蚀停止层，所述接触孔刻蚀停止层还保形覆盖所述覆盖层顶部、栅极叠层结构顶部以及侧墙表面；
在所述接触孔刻蚀停止层上形成层间介质层，所述层间介质层顶部高于所述栅极叠层结构顶部；
采用平坦化工艺，去除高于所述栅极叠层结构顶部的层间介质层和接触孔刻蚀停止层，并露出所述栅极叠层结构顶部；
在所述平坦化工艺后，采用金属硅化物工艺，将部分厚度的控制栅层和选择栅极转化为金属硅化物层。
12.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括单元存储器区和外围区；
多个分立的栅极叠层结构，位于所述衬底上，所述单元存储器区中远离所述外围区一侧的栅极叠层结构为第一栅极叠层结构，所述外围区中邻近所述单元存储器区的栅极叠层结构为第二栅极叠层结构，所述单元存储器区的相邻栅极叠层结构与所述衬底、以及所述第二栅极叠层结构和相邻的单元存储器区栅极叠层结构与所述衬底围成沟槽；
覆盖层，填充于所述沟槽顶部的部分深度内；
阻挡层，所述单元存储器区的阻挡层位于所述覆盖层下方的沟槽侧壁和底部，所述外围区的阻挡层位于所述栅极叠层结构之间的衬底上，并延伸至所述栅极叠层结构的部分侧壁；所述覆盖层、相邻栅极叠层结构侧壁上的阻挡层和衬底上的阻挡层围成空气侧墙；
侧墙，覆盖所述第一栅极叠层结构远离所述第二栅极叠层结构一侧的侧壁、以及所述第二栅极叠层结构远离所述第一栅极叠层结构一侧的侧壁。
13.如权利要求12所述的半导体结构，其特征在于，所述覆盖层的材料为等离子体增强四乙氧基硅烷和等离子体增强氧化硅中的一种或两种。
14.如权利要求12所述的半导体结构，其特征在于，所述覆盖层的厚度为
至
15.如权利要求12所述的半导体结构，其特征在于，所述阻挡层的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种。
16.如权利要求12所述的半导体结构，其特征在于，所述阻挡层的厚度为
至
17.如权利要求12所述的半导体结构，其特征在于，所述单元存储器区的栅极叠层结构包括位于所述衬底上的栅绝缘层、位于所述栅绝缘层上的浮置栅层、位于所述浮置栅层上的栅介质层、以及位于所述栅介质层上的控制栅层；所述外围区的栅极叠层结构包括位于所述衬底上的选择栅极。
18.如权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括位于所述控制栅层和选择栅极顶部的金属硅化物层；
沿所述沟槽的深度方向，所述沟槽延伸至所述金属硅化物层顶部；
所述侧墙还覆盖位于所述第一栅极叠层结构顶部的金属硅化物层远离所述第二栅极叠层结构一侧的侧壁、以及位于所述第二栅极叠层结构顶部的金属硅化物层远离所述第一栅极叠层结构一侧的侧壁。
19.如权利要求18所述的半导体结构，其特征在于，所述半导体结构还包括：
位于所述外围区衬底上的接触孔刻蚀停止层，所述接触孔刻蚀停止层还位于所述侧墙表面；
层间介质层，位于所述接触孔刻蚀停止层上，所述层间介质层露出所述金属硅化物层顶部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810165981.3A CN110211959B (zh) | 2018-02-28 | 2018-02-28 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810165981.3A CN110211959B (zh) | 2018-02-28 | 2018-02-28 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110211959A CN110211959A (zh) | 2019-09-06 |
| CN110211959B true CN110211959B (zh) | 2022-04-12 |
Family
ID=67778883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810165981.3A Active CN110211959B (zh) | 2018-02-28 | 2018-02-28 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110211959B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113380812B (zh) * | 2020-02-25 | 2023-06-09 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法 |
| TWI734530B (zh) * | 2020-06-17 | 2021-07-21 | 華邦電子股份有限公司 | 半導體結構及其形成方法 |
| CN114068567A (zh) * | 2020-08-03 | 2022-02-18 | 华邦电子股份有限公司 | 半导体结构及其形成方法 |
| CN111883535B (zh) * | 2020-08-06 | 2023-11-07 | 上海华力微电子有限公司 | 一种半导体器件及其制造方法 |
| US11322623B2 (en) | 2020-09-29 | 2022-05-03 | Winbond Electronics Corp. | Non-volatile memory structure and method of manufacturing the same |
| CN112259540B (zh) * | 2020-10-12 | 2024-03-12 | 上海华力集成电路制造有限公司 | Nand器件中形成栅极结构间空气间隙的方法及具有其的nand器件 |
| CN112242399A (zh) * | 2020-11-26 | 2021-01-19 | 上海华力微电子有限公司 | Nand闪存器件及其制造方法 |
| CN113097149B (zh) * | 2021-03-31 | 2022-05-24 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN113539972B (zh) * | 2021-07-13 | 2023-10-27 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170042085A (ko) * | 2015-10-08 | 2017-04-18 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| CN107464813A (zh) * | 2016-05-26 | 2017-12-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法和电子装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120007165A1 (en) * | 2010-07-12 | 2012-01-12 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| KR101692403B1 (ko) * | 2010-12-16 | 2017-01-04 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| CN104900593B (zh) * | 2014-03-04 | 2018-02-16 | 中芯国际集成电路制造(上海)有限公司 | 存储器及其形成方法 |
| US9269718B1 (en) * | 2014-09-05 | 2016-02-23 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor memory device |
| CN106206445B (zh) * | 2015-04-29 | 2019-07-30 | 中芯国际集成电路制造(上海)有限公司 | 存储器结构的形成方法 |
-
2018
- 2018-02-28 CN CN201810165981.3A patent/CN110211959B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170042085A (ko) * | 2015-10-08 | 2017-04-18 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| CN107464813A (zh) * | 2016-05-26 | 2017-12-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法和电子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110211959A (zh) | 2019-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110211959B (zh) | 半导体结构及其形成方法 | |
| CN110061007B (zh) | 半导体结构及其形成方法 | |
| KR101736246B1 (ko) | 비휘발성 메모리 소자 및 이의 제조방법 | |
| CN109742076B (zh) | 快闪存储器及其形成方法 | |
| US7049189B2 (en) | Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations | |
| US8106448B2 (en) | NAND flash memory device | |
| CN100539084C (zh) | 制造快闪存储器件的方法 | |
| CN113078099B (zh) | Nand闪存器件及其形成方法 | |
| CN109962073B (zh) | 半导体结构及其形成方法 | |
| KR100794085B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| CN113903789A (zh) | 闪存存储器及其制造方法、操作方法 | |
| US11069694B2 (en) | Semiconductor structure and method for forming same | |
| US7932149B2 (en) | Method of manufacturing a semiconductor device | |
| CN115224036A (zh) | 半导体结构及其形成方法 | |
| CN109712982B (zh) | 快闪存储器及其形成方法 | |
| US12014966B2 (en) | Semiconductor memory device having composite dielectric film structure and methods of forming the same | |
| CN111755449B (zh) | 半导体结构及其形成方法 | |
| KR100771553B1 (ko) | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 | |
| KR100799860B1 (ko) | 플래쉬 메모리 소자 및 그의 제조방법 | |
| KR100789610B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20060084105A (ko) | 낸드 플래쉬 메모리 소자의 제조방법 | |
| CN112018119A (zh) | 半导体结构及其形成方法 | |
| CN115132734A (zh) | 半导体结构及其形成方法 | |
| KR20080084381A (ko) | 반도체 메모리 소자 및 그것의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |