CN110061007B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供包括单元存储器区和外围区的衬底，单元存储器区栅极叠层结构和衬底围成沟槽；在沟槽侧壁形成保护层；在沟槽内形成顶部低于栅极叠层结构顶部的阻挡层；沉积介质材料并刻蚀介质材料，在外围区栅极叠层结构侧壁形成侧墙，且剩余介质材料填充形成有阻挡层的沟槽；去除高于阻挡层顶部的介质材料、侧墙和保护层；去除阻挡层；将露出的栅极叠层结构转化为金属硅化物层；形成覆盖金属硅化物层和侧墙的顶部介质层，顶部介质层还位于沟槽内且在沟槽开口处密封沟槽，且在沟槽内围成孔洞。顶部介质层在沟槽内的填孔能力较差，因此在沟槽内围成孔洞，孔洞作为空气侧墙，从而减小相邻字线之间的电容。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器(Non-volatileMemory，NVM)的主流。根据结构不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NANDFlash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
由于NAND闪存器件具有较高的单元密度、较高的存储密度、较快的写入和擦除速度等优势，逐渐成为了快闪存储器中较为普遍使用的一种结构，目前主要用于数码相机等的闪存卡和MP3播放机中。
但是，目前NAND闪存器件的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高NAND闪存器件的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括单元存储器区和外围区，所述衬底上形成多个分立的栅极叠层结构，所述单元存储器区的相邻栅极叠层结构和所述衬底围成沟槽；在所述沟槽的侧壁形成保护层；形成所述保护层后，在所述沟槽内形成阻挡层，所述阻挡层的顶部低于所述栅极叠层结构的顶部；沉积介质材料并刻蚀所述介质材料，保留位于所述外围区栅极叠层结构侧壁的介质材料作为侧墙，且剩余介质材料还填充形成有所述阻挡层的沟槽；去除高于所述阻挡层顶部的介质材料、侧墙和保护层，露出所述栅极叠层结构的部分侧壁；露出所述栅极叠层结构的部分侧壁后，去除所述阻挡层；去除所述阻挡层后，采用金属硅化物工艺，将露出的栅极叠层结构转化为金属硅化物层；形成覆盖所述金属硅化物层和侧墙的顶部介质层，所述顶部介质层还形成于所述沟槽内，且所述顶部介质层在所述沟槽开口位置处密封所述沟槽，且在所述沟槽内围成孔洞。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括单元存储器区和外围区；多个分立的栅极叠层结构，位于所述衬底上；金属硅化物层，位于所述栅极叠层结构的顶部，所述单元存储器区的相邻金属硅化物层以及栅极叠层结构和所述衬底围成沟槽；保护层，位于所述单元存储器区的栅极叠层结构侧壁上；侧墙，覆盖所述外围区栅极叠层结构的侧壁；顶部介质层，覆盖所述金属硅化物层和侧墙，所述顶部介质层还位于所述沟槽内，且所述顶部介质层在所述沟槽开口位置处密封所述沟槽，且在所述沟槽内围成孔洞。
与现有技术相比，本发明的技术方案具有以下优点：
本发明单元存储器区的相邻栅极叠层结构和衬底围成沟槽，在所述沟槽的侧壁形成保护层后，在所述沟槽内形成顶部低于所述栅极叠层结构顶部的阻挡层，使所述阻挡层占据所述沟槽的一部分空间，在外围区栅极叠层结构的侧壁形成侧墙的工艺过程中，形成所述侧墙所采用的介质材料还填充形成有所述阻挡层的沟槽，且后续还去除高于所述阻挡层顶部的介质材料、侧墙和保护层，以露出所述栅极叠层结构的部分侧壁，因此避免了在所述沟槽内形成侧墙；后续去除所述阻挡层后，采用金属硅化物工艺将露出的栅极叠层结构转化为金属硅化物层，接着形成顶部介质层，其中，在形成所述顶部介质层的过程中，所述顶部介质层还会形成于所述沟槽内，但由于所述顶部介质层在所述沟槽内的填孔能力较差，因此在所述顶部介质层还未填充满所述沟槽的情况下，所述顶部介质层在所述沟槽开口位置处会先密封所述沟槽，从而在所述沟槽内围成孔洞(Void)，所述孔洞用于作为空气侧墙(Air-gap Spacer)；与侧墙材料相比，空气的介电常数较小(Kvacuum＝1)，所以空气侧墙的设置能够减小NAND闪存器件中相邻字线(WL)之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力(Cycling Performance)；而且，在形成所述金属硅化物层的过程中，待转化为所述金属硅化物层的栅极叠层结构的顶部和部分侧壁暴露，因此通过在形成所述空气侧墙之前形成所述金属硅化物层的方式，还有利于降低形成所述金属硅化物层的工艺难度。
附图说明
图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前NAND闪存器件的性能仍有待提高。分析其性能仍有待提高的原因在于：
在NAND闪存器件的编程过程中，所述NAND闪存器件的相邻字线之间容易产生电容耦合效应，即所述NAND闪存器件在编程过程中容易出现串扰问题，从而对相邻存储单元(bit cell)产生电场效应(Electric Field Effect)，导致未处于编程状态的存储单元进行编程操作，进而导致所述NAND闪存器件的性能下降。其中，相邻字线之间的串扰对所述NAND闪存器的串扰问题的影响最为明显，且所述相邻字线的间距越小，所述串扰问题越严重。
因此，亟需提供一种半导体结构的形成方法，以降低相邻字线之间的电容。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，其中，单元存储器区的相邻栅极叠层结构和衬底围成沟槽，在所述沟槽的侧壁形成保护层后，在所述沟槽内形成顶部低于所述栅极叠层结构顶部的阻挡层，使所述阻挡层占据所述沟槽的一部分空间，在外围区栅极叠层结构的侧壁形成侧墙的工艺过程中，形成所述侧墙所采用的介质材料还填充形成有所述阻挡层的沟槽，且后续还去除高于所述阻挡层顶部的介质材料、侧墙和保护层，以露出所述栅极叠层结构的部分侧壁，因此避免了在所述沟槽内形成侧墙；后续去除所述阻挡层后，采用金属硅化物工艺将露出的栅极叠层结构转化为金属硅化物层，接着形成顶部介质层，其中，在形成所述顶部介质层的过程中，所述顶部介质层还会形成于所述沟槽内，但由于所述顶部介质层在所述沟槽内的填孔能力较差，因此在所述顶部介质层还未填充满所述沟槽的情况下，所述顶部介质层在所述沟槽开口位置处会先密封所述沟槽，从而在所述沟槽内围成孔洞，所述孔洞用于作为空气侧墙；与侧墙材料相比，空气的介电常数较小，所以空气侧墙的设置能够减小NAND闪存器件中相邻字线之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力；而且，在形成所述金属硅化物层的过程中，待转化为所述金属硅化物层的栅极叠层结构的顶部和部分侧壁暴露，因此通过在形成所述空气侧墙之前形成所述金属硅化物层的方式，还有利于降低形成所述金属硅化物层的工艺难度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供衬底100，所述衬底100包括单元存储器(Cell)区I和外围(Peripheral)区II，所述衬底100上形成有多个分立的栅极叠层结构(未标示)，所述单元存储器区I的相邻栅极叠层结构和所述衬底100围成沟槽101。
所述衬底100为后续形成快闪存储器提供工艺平台。具体地，所述衬底100用于形成与非闪存(NAND Flash)器件。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，位于所述单元存储器区I的栅极叠层结构为第一栅极叠层结构150，所述第一栅极叠层结构150包括位于所述衬底100上的第一栅绝缘层110、位于所述第一栅绝缘层110上的浮置栅(Floating Gate，FG)层120、位于所述浮置栅层120上的第一栅介质层130、以及位于所述第一栅介质层130上的控制栅(Control Gate，CG)层140。
所述第一栅绝缘层110为所述NAND闪存器件的隧穿氧化层(TunnelOxide)，用于作为所述浮置栅层120与所述衬底100之间的隔绝层，从而在数据存储过程中防止存储于所述浮置栅层120内的电子进入所述衬底100，进而减少电子的流失，即所述第一栅绝缘层110适于防止存储于所述快闪存储中的数据发生丢失。本实施例中，所述第一栅绝缘层110的材料为氧化硅。
所述浮置栅层120用于在所形成NAND闪存器件中起到存储电子的作用，从而使所述NAND闪存器件起到数据存储的功能。本实施例中，所述浮置栅层120的材料为多晶硅。
所述第一栅介质层130用于作为所述浮置栅层120和所述控制栅层140之间的绝缘层。本实施例中，所述第一栅介质层130为ONO(Oxide-Nitride-Oxide)结构，即所述第一栅介质层130包括第一氧化硅层、位于所述第一氧化硅层上的第一氮化硅层、以及位于所述第一氮化硅层上的第二氧化硅层。
所述控制栅层140用于作为NAND闪存器件的字线的一部分。本实施例中，所述控制栅层140的材料为多晶硅。
本实施例中，根据实际工艺需求，相邻所述第一栅极叠层结构150的间距为15μm至40μm，即所述沟槽101的宽度尺寸为15μm至40μm。
本实施例中，位于所述外围区II的栅极叠层结构为第二栅极叠层结构151。具体地，所述第二栅极叠层结构151包括位于所述衬底100上的选择栅极(Select Gate，SG)。
通过所述选择栅极，在所述NAND闪存器件的擦除操作过程中，能够有效避免所述NAND闪存器件出现过擦除(Over-Erase)的问题，从而避免数据的误判。
需要说明的是，为了减少工艺步骤、缩减制造时间、节约成本，所述第一栅极叠层结构150和第二栅极叠层结构151在同一工艺步骤中形成。
为此，本实施例中，所述第二栅极叠层结构151包括位于所述衬底上的第二栅绝缘层111、位于所述第二栅绝缘层111上的底部多晶硅层121、位于所述底部多晶硅层121上的第二栅介质层131、以及位于所述第二栅介质层131上的顶部多晶硅层141；其中，所述第二栅介质层131内具有露出部分所述底部多晶硅层121的开口(图未示)，所述顶部多晶硅层141还位于所述开口内，所述顶部多晶硅层141通过所述开口与所述底部多晶硅层121相接触，所述顶部多晶硅层141、第二栅介质层131和底部多晶硅层121用于构成所述选择栅极。
具体地，形成所述第一栅极叠层结构150和第二栅极叠层结构151的步骤包括：在所述衬底100上形成栅绝缘膜；在所述栅绝缘膜上形成第一多晶硅膜，在所述第一多晶硅膜上形成栅介质膜；刻蚀所述选择栅极位置所对应的栅介质膜，在所述栅介质膜内形成露出部分第一多晶硅膜的开口；形成所述开口后，在所述栅介质膜上形成第二多晶硅膜，所述第二多晶硅膜还形成于所述开口内；在所述第二多晶硅膜上形成硬掩膜层200，所述硬掩膜层200覆盖所述第一栅极叠层结构150和第二栅极叠层结构151位置所对应的第二多晶硅膜；以所述硬掩膜层200为刻蚀掩膜，依次刻蚀所述第二多晶硅膜、栅介质膜、第一多晶硅膜和栅绝缘膜，在所述单元存储器区I的衬底100上形成由所述第一栅绝缘层110、浮置栅层120、第一栅介质层130和控制栅层140构成的第一栅极叠层结构150，在所述外围区II的衬底100上形成由所述第二栅绝缘层111、底部多晶硅层121、第二栅介质层131和顶部多晶硅层141构成的第二栅极叠层结构151。
所述硬掩膜层200用于作为形成所述第一栅极叠层结构150和第二栅极叠层结构151的刻蚀掩膜，所述硬掩膜层200还用于在后续工艺中对所述第一栅极叠层结构150和第二栅极叠层结构151顶部起到保护作用。本实施例中，所述硬掩膜层200的材料为氧化硅。
后续步骤还包括去除所述硬掩膜层200，因此通过选取氧化硅作为所述硬掩膜层200的材料，有利于降低后续去除所述硬掩膜层200的工艺难度。
需要说明的是，本实施例中，以所述单元存储器区I和外围区II为相邻区域为例进行说明。在其他实施例中，所述单元存储器区和外围区还可以相隔离。
参考图2，在所述沟槽101(如图1所示)的侧壁形成保护层210。
后续通过去除所述第一栅极叠层结构150侧壁上部分高度的保护层210，以露出所述控制栅层140的部分侧壁，从而在后续金属硅化物工艺过程中，定义所形成金属硅化物层的厚度，即后续仅将剩余保护层210露出的控制栅层140转化为金属硅化物层。
需要说明的是，为了避免对所述NAND闪存器件的性能产生不良影响，选取工艺兼容性较高的介质材料作为所述保护层210的材料，为此，所述保护层210的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。
还需要说明的是，为了简化工艺步骤、降低工艺成本，后续形成所述金属硅化物层后，保留剩余保护层210。为此，本实施例中，所述保护层210的材料为氧化硅，氧化硅的介电常数较小，从而有利于减小所述NAND闪存器件的相邻字线之间的电容。
具体地，所述保护层210为高温氧化层(High Temperature Oxide，HTO)，形成所述保护层210的工艺为低压炉管工艺。
在采用低压炉管工艺形成所述高温氧化层的制程中，工艺温度和压力较低，从而有利于减小热预算(Thermal Budget)，而且低压炉管工艺具有优良的台阶性能，从而形成质量较高、均一性较好且平整性较好的氧化硅。
本实施例中，为了使所述保护层210能够在后续制程艺中对所述衬底100和第二栅极叠层结构151起到保护作用，并降低形成所述保护层210的工艺难度，所述保护层210保形覆盖所述衬底100、第一栅极叠层结构150和第二栅极叠层结构151。其中，由于所述第一栅极叠层结构150和第二栅极叠层结构151顶部形成有所述硬掩膜层200，因此所述保护层210还覆盖所述硬掩膜层200顶部和侧壁。
需要说明的是，所述保护层210的厚度T1不宜过小，也不宜过大。如果所述保护层210的厚度T1过小，所述保护层210对所述栅极叠层结构侧壁的保护效果相应较差，从而容易导致NAND闪存器件性能的下降；由于后续保留所述沟槽101中的部分保护层210，因此，如果所述保护层210的厚度T1过大，则剩余保护层210也会过多地占据所述沟槽101的空间位置，也不利于减小相邻字线之间的电容，而且所述保护层210的厚度T1过大，还容易降低所述保护层210在所述沟槽101中的形成质量。为此，本实施例中，所述保护层210的厚度T1为
至
继续参考图2，并结合参考图3和图4，形成所述保护层210后，在所述沟槽101(如图1所示)内形成阻挡层220(如图4所示)，所述阻挡层220的顶部低于所述栅极叠层结构的顶部。
所述阻挡层220占据所述沟槽101的一部分空间，从而防止后续在所述沟槽101内形成侧墙，进而为后续在所述沟槽101内形成空气侧墙提供工艺基础；而且，所述阻挡层220的顶部低于所述栅极叠层结构的顶部，从而为后续金属硅化物层的形成提供工艺基础。
需要说明的是，由于相邻所述第一栅极叠层结构150之间的间距较小，因此选取填充性能较好的材料作为所述阻挡层220的材料，而且，后续还需去除所述阻挡层220，因此所述阻挡层220的材料还为易于被去除的材料；此外，后续还包括膜层形成工艺以及高温工艺(例如退火处理)，为了避免后续工艺的工艺温度对所述阻挡层220产生不良影响，所述阻挡层220还具有耐高温的特性。
为此，本实施例中，所述阻挡层220为APF(Advanced Pattern Film)材料层。具体地，所述阻挡层220的材料为无定形碳，形成所述阻挡层220的工艺可以为化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺。
所述阻挡层220的顶部低于所述栅极叠层结构的顶部，从而在后续工艺中，使高于所述阻挡层220顶部的控制栅层140和顶部多晶硅层141暴露，进而在后续的金属硅化物工艺中，将露出的控制栅层140和顶部多晶硅层141转化为金属硅化物层(Salicide Layer)；也就是说，所述阻挡层220顶部至所述栅极叠层结构顶部的距离T3(如图4所示)根据后续所形成金属硅化物层的厚度而定。
本实施例中，根据实际工艺情况，所述阻挡层220顶部至所述栅极叠层结构顶部的距离T3为
至
在其他实施例中，还可以根据对所形成NAND闪存器件的性能要求，调节所述阻挡层顶部至所述栅极叠层结构顶部的距离。
以下结合附图，对形成所述阻挡层220的步骤做详细说明。
参考图2，在所述第一栅极叠层结构150和第二栅极叠层结构151露出的衬底100上形成阻挡膜225，所述阻挡膜225覆盖所述第一栅极叠层结构150和第二栅极叠层结构151的顶部。
经后续的刻蚀工艺后，保留所述沟槽101(如图1所示)内的部分阻挡膜225作为所述阻挡层220(如图4所示)。为此，本实施例中，所述阻挡膜225的材料为无定形碳。
具体地，在所述保护层210上形成所述阻挡膜225，且所述阻挡膜225覆盖位于所述硬掩膜层200顶部的保护层210。
需要说明的是，形成所述阻挡膜225的步骤还包括平坦化工艺，从而使所述阻挡膜225的顶部表面为平坦面，进而为后续工艺提供良好的工艺基础。
参考图3，在所述单元存储器区I的阻挡膜225上形成补偿层230。
所述补偿层230用于补偿后续对所述外围区II阻挡膜225和单元存储器区I阻挡膜225的刻蚀量差值，从而在去除所述外围区II阻挡膜225的情况下，使所述沟槽101(如图1所示)中的阻挡膜225仍有部分保留。
本实施例中，为了降低工艺难度，后续在同一刻蚀工艺中刻蚀所述补偿层230和阻挡膜225，即所述刻蚀工艺刻蚀去除所述外围区II的阻挡膜225、所述单元存储器区I的补偿层230和部分厚度阻挡膜225。
需要说明的是，本实施例中，所述补偿层230和所述阻挡膜225的刻蚀选择比为1:0.5至1:3，所述补偿层230和所述阻挡膜225具有较小的刻蚀选择比，从而能够通过同一刻蚀工艺对所述补偿层230和所述阻挡膜225进行刻蚀，在完全去除所述外围区II阻挡膜225的情况下，去除所述单元存储器区I的补偿层230以及部分厚度的阻挡膜225，且易于根据所述外围区II阻挡膜225和单元存储器区I阻挡膜225的刻蚀量差值，确定所述补偿层230的厚度。
但所述补偿层230和所述阻挡膜225的刻蚀选择比不仅限于为1:0.5至1:3。在其他实施例中，当所述补偿层和所述阻挡膜的刻蚀选择比较大时，即所述刻蚀工艺对所述补偿层的刻蚀速率较大时，则可以适当增加所述补偿层的厚度，并根据所述刻蚀选择比、以及所述外围区阻挡膜和单元存储器区阻挡膜的刻蚀量差值，确定所述补偿层的厚度；同理，当所述补偿层和所述阻挡膜的刻蚀选择比较小时，即所述刻蚀工艺对所述补偿层的刻蚀速率较小时，则可以适当减小所述补偿层的厚度，并根据所述刻蚀选择比、以及所述外围区阻挡膜和单元存储器区阻挡膜的刻蚀量差值，确定所述补偿层的厚度。
本实施例中，所述补偿层230的材料为光刻胶。光刻胶材料的补偿层230可以通过曝光显影的方式形成于所述单元存储器区I的阻挡膜225上，因此还有利于降低形成所述补偿层230的工艺难度。
还需要说明的是，所述补偿层230的厚度T2不宜过小，也不宜过大。如果所述补偿层230的厚度T2过小，则在去除所述外围区II阻挡膜225后，所述沟槽101(如图1所示)内的阻挡膜225容易出现过刻蚀的问题，从而导致所述阻挡层220(如图4所示)顶部至所述栅极叠层结构顶部的距离T3(如图4所示)过大，进而对后续金属硅化物层的形成以及NAND闪存器件的性能产生影响；如果所述补偿层230的厚度T2过大，不仅会造成工艺资源的浪费、工艺成本的增加，而且，当所述阻挡层220顶部至所述栅极叠层结构顶部的距离T3满足工艺需求时，容易对所述外围区II的衬底100造成过刻蚀。
为此，本实施例中，根据所述补偿层230和阻挡膜225的刻蚀选择比、所述阻挡膜225的厚度、所述栅极叠层结构的厚度、所述硬掩膜层200的厚度、以及所述阻挡层220顶部至所述栅极叠层结构顶部的距离T3，设定所述补偿层230的厚度T2为
至
参考图4，去除所述外围区II的阻挡膜225(如图3所示)、所述单元存储器区I的补偿层230(如图3所示)和部分厚度阻挡膜225，保留覆盖所述沟槽101(如图1所示)部分侧壁的阻挡膜225作为阻挡层220。
本实施例中，采用干法刻蚀工艺，刻蚀所述阻挡膜225和补偿层230。干法刻蚀工艺的刻蚀速率较小，因此能够较好地控制刻蚀停止的位置。
在其他实施例中，还可以采用灰化工艺，刻蚀所述阻挡膜和补偿层。
需要说明的是，由于所述保护层210保形覆盖所述衬底100、第一栅极叠层结构150、第二栅极叠层结构151，因此在刻蚀所述阻挡膜225的工艺过程中，所述保护层210能够对所述第一栅极叠层结构150和第二栅极叠层结构151的侧壁以及所述衬底100起到保护作用，从而降低所述第一栅极叠层结构150、第二栅极叠层结构151和衬底100受到刻蚀损伤的概率，有利于进一步改善NAND闪存器件的性能。
结合参考图5和图6，沉积介质材料245(如图5所示)并刻蚀所述介质材料245，保留位于所述第二栅极叠层结构151侧壁的介质材料245作为侧墙240(如图6所示)，且剩余介质材料245还填充形成有所述阻挡层220的沟槽101(如图1所示)。
所述侧墙240用于保护所述第二栅极叠层结构151的侧壁，还用于定义后续离子注入工艺(例如源漏注入工艺)的区域位置。
所述侧墙240可以为单层结构或叠层结构，所述侧墙240的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙240为单层结构，所述侧墙240的材料为氧化硅。
具体地，形成所述侧墙240的步骤包括：形成保形覆盖所述栅极叠层结构顶部和侧壁、以及所述衬底100的介质材料245，所述介质材料245还填充形成有所述阻挡层220的沟槽101；采用无掩膜刻蚀工艺，刻蚀去除位于所述栅极叠层结构顶部的介质材料245以及所述衬底100上的介质材料245，保留位于所述第二栅极叠层结构151侧壁的介质材料245作为侧墙240，并保留所述沟槽101内的介质材料245。
本实施例中，所述栅极叠层结构顶部形成有硬掩膜层200，且所述硬掩膜层200顶部和侧壁、栅极叠层结构侧壁以及外围区II衬底100上保形覆盖有保护层210，因此所述介质材料245保形覆盖所述保护层210；相应的，刻蚀所述介质材料245的过程中，还去除位于所述硬掩膜层200顶部的保护层210，从而使所述侧墙240覆盖位于所述第二栅极叠层结构151侧壁和外围区II硬掩膜层200侧壁上的保护层210表面。
形成所述介质材料245的工艺具有良好的保形覆盖能力，且由于所述沟槽101内形成有所述阻挡层220，为了避免对所述阻挡层220产生不良影响，选取工艺温度较低的工艺以形成所述介质材料245。为此，本实施例中，形成所述介质材料245的工艺为原子层沉积工艺。
在其他实施例中，还可以采用低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)工艺形成所述介质材料，所述介质材料的材料为低温氧化硅(LowTemperature Oxide，LTO)。
需要说明的是，由于相邻所述第一栅极叠层结构150的间距较小，因此所述介质材料245在具有良好保形覆盖能力的同时，也易于填充满形成有所述阻挡层220的沟槽101。
还需要说明的是，所述介质材料245的厚度T4(如图5所示)不宜过小，也不宜过大。如果所述介质材料245的厚度T4过小，则所述介质材料245难以填充满形成有所述阻挡层220的沟槽101，相应的，刻蚀所述介质材料245后，剩余介质材料245难以填充满形成有所述阻挡层220的沟槽101，当后续形成接触孔刻蚀停止层(Contact Etch Stop Layer，CESL)时，所述接触孔刻蚀停止层还可能形成于所述沟槽101，从而对后续工艺步骤的进行产生不良影响，也容易对NAND闪存器件的性能产生不良影响；如果所述介质材料245的厚度T4过大，不仅会造成工艺资源的浪费、工艺成本的增加，而且还容易对后续离子注入工艺产生影响，从而影响NAND闪存器件的性能。为此，本实施例中，所述介质材料245的厚度T4为
至
本实施例中，形成所述侧墙240后，还包括：以所述侧墙240为掩膜，在所述栅极叠层结构之间的衬底100内形成源漏掺杂区；形成所述源漏掺杂区后，对所述源漏掺杂区进行退火处理，以修复所述源漏掺杂区中的晶格损伤，还用于激活所述源漏掺杂区中的掺杂离子，并促进所述掺杂离子进一步各向扩散。
结合参考图7，在所述退火处理后，还包括：在所述衬底100上的保护层210上形成接触孔刻蚀停止层250，所述接触孔刻蚀停止层250还保形覆盖所述硬掩膜层200顶部以及所述侧墙240表面。
位于所述衬底100上的接触孔刻蚀停止层250的顶部表面用于在后续形成接触孔的刻蚀工艺中定义刻蚀停止的位置，从而降低各区域出现刻蚀不足或过刻蚀的问题的概率；此外，位于所述硬掩膜层200上的接触孔刻蚀停止层250的顶部表面用于在后续平坦化工艺中，定义所述平坦化工艺的停止位置。
本实施例中，采用化学气相沉积工艺形成所述接触孔刻蚀停止层250，所述接触孔刻蚀停止层250的材料为氮化硅。
结合参考图8，形成所述接触孔刻蚀停止层250后，还包括：在所述侧墙240露出的衬底100上形成底部介质层260。
所述底部介质层260用于作为后续层间介质层的一部分。
所述底部介质层260填充于相邻所述第二栅极叠层结构151之间，用于实现相邻半导体器件之间的电隔离，还用于为后续接触孔插塞的形成工艺提供工艺平台。
所述底部介质层260的材料为绝缘材料。所述底部介质层260的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述底部介质层260的材料为氧化硅。
具体地，形成所述底部介质层260的步骤包括：在所述侧墙240露出的接触孔刻蚀停止层250上形成底部介质膜，所述底部介质膜覆盖所述接触孔刻蚀停止层250的顶部；以所述接触孔刻蚀停止层250的顶部为停止位置，采用平坦化工艺去除高于所述接触孔刻蚀停止层250顶部的底部介质膜，所述平坦化工艺后的剩余底部介质膜作为底部介质层260。
结合参考图9和图10，去除高于所述阻挡层220顶部的介质材料245(如图9所示)、接触孔刻蚀停止层250、侧墙240和保护层210，露出所述栅极叠层结构的顶部和部分侧壁。
通过露出所述栅极叠层结构的顶部和部分侧壁，从而为后续金属硅化物层的形成提供工艺基础。
相应的，由于所述侧墙240露出的衬底100上形成有所述底部介质层260，为了露出所述栅极叠层结构的顶部和部分侧壁，还去除高于所述阻挡层220顶部的底部介质层260。
具体地，如图9所示，采用湿法刻蚀工艺，去除高于所述阻挡层220顶部的底部介质层260；如图10所示，在所述湿法刻蚀工艺后，采用干法刻蚀工艺，去除高于所述阻挡层220顶部的接触孔刻蚀停止层250、介质材料245(如图9所示)、侧墙240和保护层210。
其中，对所述底部介质层260、接触孔刻蚀停止层250、侧墙240和保护层210的刻蚀量根据后续所述金属硅化物层的厚度而定，即根据所述阻挡层220顶部至所述栅极叠层结构顶部的距离T3(如图4所示)而定。
相应的，本实施例中，在湿法刻蚀工艺后，剩余底部介质层260的顶部至所述栅极叠层结构顶部的距离为
至
在所述干法刻蚀工艺后，剩余接触孔刻蚀停止层250和侧墙240的顶部至所述栅极叠层结构顶部的距离为
至
需要说明的是，所述栅极叠层结构顶部形成有所述硬掩膜层200(如图9所示)，因此在去除高于所述阻挡层220顶部的底部介质层260、接触孔刻蚀停止层250、介质材料245、侧墙240和保护层210的步骤中，还去除所述硬掩膜层200，从而露出所述栅极叠层结构的顶部。
参考图11，露出所述栅极叠层结构的顶部和部分侧壁后，去除所述阻挡层220(如图10所示)。
通过去除所述阻挡层220，从而为后续在相邻第一栅极叠层结构150之间形成空气侧墙提供工艺基础。
而且，后续制程还包括金属硅化物工艺，通过在所述金属硅化物工艺之前去除所述阻挡层220，能够避免所述阻挡层220对金属硅化物工艺所对应机台造成污染。
本实施例中，所述阻挡层220的材料为无定形碳，为了提高去除所述阻挡层220的工艺效率，采用灰化工艺去除所述阻挡层220。在其他实施例中，还可以采用干法刻蚀工艺去除所述阻挡层。
由于所述凹槽101底部以及部分侧壁上形成有所述保护层210，因此所述凹槽101中的保护层210还能够在去除所述阻挡层220的工艺过程中，对所述第一栅极叠层结构150侧壁和所述凹槽101底部的衬底100起到保护作用，从而降低所述第一栅极叠层结构150和衬底100受到刻蚀损伤的概率，有利于进一步改善NAND闪存器件的性能。
需要说明的是，去除所述阻挡层220后，还包括进行清洗处理。所述清洗处理用于去除所露出的栅极叠层结构表面的杂质和自然氧化层(Native Oxide)，从而为后续金属硅化物工艺提供良好的界面基础，提高所形成金属硅化物层的质量，所述清洗处理还可去除所述沟槽101内的杂质，进而有利于改善NAND闪存器件的性能。
参考图12，去除所述阻挡层220(如图10所示)后，采用金属硅化物工艺，将露出的栅极叠层结构转化为金属硅化物层270。
在所述金属硅化物工艺后，剩余控制栅层140和所述金属硅化物层270用于作为所述NAND闪存器件的字线，剩余选择栅极和所述金属硅化物层270用于作为所形成NAND闪存器件的漏选择线(DSL)或源选择线(SSL)。
其中，通过所述金属硅化物层270，以降低所述NAND闪存器件的栅电阻，从而提高所述NAND闪存器件的编程操作能力和效率，提高所述NAND闪存器件的重复读写能力，并能改善RC(Resistance Capacitance)延迟，提高NAND闪存器件的性能。
具体地，形成所述金属硅化物层270的步骤包括：形成覆盖所述栅极叠层结构的金属层(图未示)；形成所述金属层后，通过第一退火工艺使所述金属层与露出的控制栅层140以及顶部多晶硅层141相互反应，将露出的控制栅层140和顶部多晶硅层141的材料转变为金属硅化物，在剩余控制栅层140和顶部多晶硅层141上自对准地形成初始金属硅化物层；去除未反应的剩余金属层；去除未反应的剩余金属层后，通过第二退火工艺，将所述初始金属硅化物层转化为金属硅化物层270，所述金属硅化物层270的阻值小于所述初始金属硅化物层的阻值。
需要说明的是，由于所述沟槽101底部以及所述第一栅极叠层结构150的部分侧壁上形成有所述保护层210，且所述第二栅极叠层结构151的部分侧壁、以及相邻第二栅极叠层结构151之间的衬底100上形成有所述保护层210，因此在所述保护层210的作用下，所述金属层仅与露出的控制栅层140和顶部多晶硅层141相互反应，相应的，所述金属硅化物工艺仅将露出的控制栅层140和顶部多晶硅层141转化为所述金属硅化物层270。
本实施例中，所述金属层的材料为镍，相应的，所述金属硅化物层270的材料为镍硅化合物。在另一实施例中，所述金属层的材料为钛，则所述金属硅化物层的材料相应为钛硅化合物。在其他实施例中，所述金属层的材料还可以为钴，则所述金属硅化物层的材料相应为钴硅化合物。
参考图13，形成所述金属硅化物层270后，形成覆盖所述金属硅化物层270和侧墙240的顶部介质层280，所述顶部介质层280还形成于所述沟槽101(如图12所示)内，且所述顶部介质层280在所述沟槽101开口位置处密封所述沟槽101，且在所述沟槽101内围成孔洞285。
在形成所述顶部介质层280的过程中，所述顶部介质层280在所述沟槽101内的填孔能力较差，因此在所述顶部介质层280还未填充满所述沟槽101的情况下，所述顶部介质层280在所述沟槽101开口位置处会先密封所述沟槽101，从而在所述沟槽101内围成所述孔洞285。
所述孔洞285用于作为空气侧墙；与侧墙材料相比，空气的介电常数较小，所以空气侧墙的设置能够减小NAND闪存器件中相邻字线之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力。
为此，本实施例中，采用等离子体增强化学气相沉积工艺形成所述顶部介质层280。等离子体增强化学气相沉积工艺的填孔性能较差，尤其当相邻所述第一栅极叠层结构150的间距较小时，所述顶部介质层280较容易在所述沟槽101开口位置处先密封所述沟槽101，从而形成所述孔洞285。
相应的，本实施例中，所述顶部介质层280的材料为等离子体增强四乙氧基硅烷(PETEOS)和等离子体增强氧化硅(PEOX)中的一种或两种。
具体地，形成所述顶部介质层280的步骤包括：采用等离子体增强化学气相沉积工艺，形成覆盖所述侧墙240、底部介质层260和金属硅化物层270的顶部介质膜；采用平坦化工艺，使所述顶部介质膜具有平坦表面，在所述平坦化工艺后的顶部介质膜作为所述顶部介质层280。
本实施例中，所述等离子体增强化学气相沉积工艺的反应气体包括SiH4和N2O。通过将所述等离子体增强化学气相沉积工艺的各个参数设定在合理范围内，并相互配合，从而在提高工艺效率、避免工艺资源浪费、降低工艺风险的同时，使位于所述金属硅化物层270顶部的顶部介质层280厚度能够满足工艺需求，且在所述沟槽101内围成所述孔洞285。
需要说明的是，位于所述金属硅化物层270顶部的顶部介质层280厚度T5不宜过小，也不宜过大。如果所述厚度T5过小，则在所述平坦化工艺后，所述孔洞285被暴露的可能性较高，从而导致NAND闪存器件性能的下降；如果所述厚度T5过大，不仅会造成工艺资源和工艺时间的浪费，而且还会对后续接触孔插塞的形成工艺造成影响，工艺风险较大。为此，本实施例中，位于所述金属硅化物层270顶部的顶部介质层280厚度T5为
至
其中，所述厚度T5指的是所述金属硅化物层270顶部至所述顶部介质层280顶部的距离。
还需要说明的是，本实施例中，先形成所述金属硅化物层270再形成所述空气侧墙，因此在形成所述金属硅化物层270的过程中，待转化为所述金属硅化物层270的控制栅层140的顶部和部分侧壁、以及待转化为所述金属硅化物层270的顶部多晶硅层141的顶部和部分侧壁暴露，有利于使金属硅化物工艺中的金属层与所述控制栅层140以及顶部多晶硅层141充分反应，即通过在形成所述空气侧墙之前形成所述金属硅化物层270的方式，有利于降低形成所述金属硅化物层270的工艺难度。
相应的，本发明还提供一种半导体结构。
继续参考图13，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100，所述衬底100包括单元存储器区I和外围区II；多个分立的栅极叠层结构(未标示)，位于所述衬底100上；金属硅化物层270，位于所述栅极叠层结构的顶部，所述单元存储器区I的相邻金属硅化物层270以及栅极叠层结构和所述衬底100围成沟槽101(如图12所示)；保护层210，位于所述单元存储器区I的栅极叠层结构侧壁；侧墙240，覆盖所述外围区II栅极叠层结构的侧壁；顶部介质层280，覆盖所述金属硅化物层270和侧墙240，所述顶部介质层280还位于所述沟槽101内，且所述顶部介质层280在所述沟槽101开口位置处密封所述沟槽101，且在所述沟槽101内围成孔洞285。
所述衬底100用于为快闪存储器的形成提供工艺平台。具体地，所述衬底100上形成有与非闪存(NAND Flash)器件。本实施例中，所述衬底100为硅衬底。
本实施例中，位于所述单元存储器区I的栅极叠层结构为第一栅极叠层结构150，所述第一栅极叠层结构150包括位于所述衬底100上的第一栅绝缘层110、位于所述第一栅绝缘层110上的浮置栅层120、位于所述浮置栅层120上的第一栅介质层130、以及位于所述第一栅介质层130上的控制栅层140。
具体地，所述第一栅绝缘层110的材料为氧化硅，所述浮置栅层120的材料为多晶硅，所述第一栅介质层130为ONO(Oxide-Nitride-Oxide)结构，所述控制栅层140的材料为多晶硅。
本实施例中，根据实际工艺需求，相邻所述第一栅极叠层结构150的间距为15μm至40μm，即所述沟槽101的宽度尺寸为15μm至40μm。
本实施例中，位于所述外围区II的栅极叠层结构为第二栅极叠层结构151。具体地，所述第二栅极叠层结构151包括位于所述衬底100上的选择栅极。
需要说明的是，为了减少工艺步骤、缩减制造时间、节约成本，所述第一栅极叠层结构150和第二栅极叠层结构151在同一工艺步骤中形成。为此，本实施例中，所述第二栅极叠层结构151包括位于所述衬底上的第二栅绝缘层111、位于所述第二栅绝缘层111上的底部多晶硅层121、位于所述底部多晶硅层121上的第二栅介质层131、以及位于所述第二栅介质层131上的顶部多晶硅层141。其中，所述第二栅介质层131内具有露出部分所述底部多晶硅层121的开口(图未示)，所述顶部多晶硅层141还位于所述开口内，所述顶部多晶硅层141通过所述开口与所述底部多晶硅层121相接触，所述顶部多晶硅层141、第二栅介质层131和底部多晶硅层121用于构成所述选择栅极。
对所述衬底100、第一栅极叠层结构150和第二栅极叠层结构151的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
所述金属硅化物层270位于所述第一栅极叠层结构150和第二栅极叠层结构151的顶部，其中，所述金属硅化物层270和所述控制栅层140用于作为所述NAND闪存器件的字线，所述金属硅化物层270和所述选择栅极用于作为所形成NAND闪存器件的漏选择线或源选择线。通过所述金属硅化物层270，以降低所述NAND闪存器件的栅电阻，从而能够提高所述NAND闪存器件的编程操作能力和效率，提高所述NAND闪存器件的重复读写能力，并能改善RC延迟，提高NAND闪存器件的性能。
本实施例中，所述金属硅化物层270的材料为镍硅化合物。在其他实施例中，所述金属硅化物层的材料还可以为钛硅化合物或钴硅化合物。
所述保护层210用于定义所形成金属硅化物层270的厚度，即位于所述第一栅极叠层结构150顶部的金属硅化物层270由露出于所述保护层210的控制栅层140转化而成。
在所述保护层210的形成过程中，为了降低工艺难度，所述保护层210还位于所述第二栅极叠层结构151的侧壁和所述第二栅极叠层结构151之间的衬底100上。其中，位于所述第二栅极叠层结构151顶部的金属硅化物层270由露出于所述保护层210的顶部多晶硅层141转化而成。
而且，在所述半导体结构的形成过程中，在形成所述金属硅化物层270之前，相邻所述栅极叠层结构之间形成有阻挡层，所述阻挡层用于占据所述沟槽101的一部分空间，从而避免在所述沟槽101内形成所述侧墙240，所述阻挡层还用于定义所述保护层210和侧墙240的高度，相应定义了所述金属硅化物层270的厚度。因此，所述保护层210还能够在形成所述阻挡层以及去除所述阻挡层的工艺过程中，对所述栅极叠层结构侧壁以及衬底100起到保护作用，从而降低所述栅极叠层结构和衬底受到刻蚀损伤的概率，有利于进一步改善NAND闪存器件的性能。
需要说明的是，为了避免对所述NAND闪存器件的性能产生不良影响，选取工艺兼容性较高的介质材料作为所述保护层210的材料，为此，所述保护层210的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，所述保护层210的材料为氧化硅。氧化硅的介电常数较小，从而有利于减小所述NAND闪存器件的相邻字线之间的电容。
还需要说明的是，所述保护层210的厚度T1(如图2所示)不宜过小，也不宜过大。如果所述保护层210的厚度T1过小，所述保护层210对所述栅极叠层结构侧壁和衬底100的保护效果相应较差，从而容易导致NAND闪存器件性能的下降；如果所述保护层210的厚度T1过大，则所述保护层210也会过多地占据所述沟槽101的空间位置，也不利于减小相邻字线之间的电容，而且所述保护层210的厚度T1过大，还容易降低所述保护层210在所述沟槽101中的形成质量。为此，本实施例中，所述保护层210的厚度T1为
至
所述侧墙240覆盖所述第二栅极叠层结构151的侧壁，所述侧墙240用于保护所述第二栅极叠层结构151的侧壁，还用于定义离子注入工艺(例如源漏注入工艺)的区域位置。所述侧墙240可以为单层结构或叠层结构，所述侧墙240的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙240为单层结构，所述侧墙240的材料为氧化硅。
需要说明的是，所述半导体结构还包括：底部介质层260，所述底部介质层260位于所述侧墙240露出的衬底100和所述顶部介质层280之间。所述底部介质层260和顶部介质层280构成层间介质层，用于实现相邻半导体器件之间的电隔离，还用于为接触孔插塞的形成工艺提供工艺平台。其中，所述底部介质层260位于所述侧墙240露出的衬底100上，所述底部介质层260覆盖所述侧墙240的侧壁，所述底部介质层260的顶部低于所述栅极叠层结构的顶部，从而在所述半导体结构的形成过程中，能够采用金属硅化物工艺，将露出于所述底部介质层260栅极叠层结构转化为所述金属硅化物层270。
所述底部介质层260的材料为绝缘材料。所述底部介质层260的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述底部介质层260的材料为氧化硅。
本实施例中，所述顶部介质层280还位于所述沟槽101内，所述顶部介质层280在所述沟槽101开口位置处密封所述沟槽101，且在所述沟槽101内围成孔洞285；所述孔洞285用于作为空气侧墙，与侧墙材料相比，空气的介电常数较小，所以空气侧墙的设置能够减小NAND闪存器件中相邻字线之间的电容，从而改善所述NAND闪存器件在编程过程中的串扰问题和NAND闪存器件的重复读写能力。
本实施例中，所述顶部介质层280的材料为等离子体增强四乙氧基硅烷或等离子体增强氧化硅。所述材料的顶部介质层280的形成工艺为等离子体增强化学气相沉积工艺。在形成所述顶部介质层280的工艺过程中，由于等离子体增强化学气相沉积工艺的填孔性能较差，尤其当相邻所述第一栅极叠层结构150的间距较小时，在所述顶部介质层280还未填充满所述沟槽101的情况下，所述顶部介质层280在所述沟槽101开口位置处会先密封所述沟槽101顶部，从而在所述沟槽101内围成所述孔洞285。
需要说明的是，位于所述金属硅化物层270顶部的顶部介质层280厚度T5不宜过小，也不宜过大。所述顶部介质层280通过对覆盖于所述侧墙240、底部介质层260和金属硅化物层270上的顶部介质膜进行平坦化处理所形成，如果所述厚度T5过小，在所述平坦化处理后，所述孔洞285被暴露的可能性较高，从而导致NAND闪存器件性能的下降；如果所述厚度T5过大，不仅会造成工艺资源和工艺时间的浪费，而且还会对接触孔插塞的形成工艺造成影响，工艺风险较大。为此，本实施例中，位于所述金属硅化物层270顶部的顶部介质层280厚度T5为
至
其中，所述厚度T5指的是所述金属硅化物层270顶部至所述顶部介质层280顶部的距离。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括单元存储器区和外围区，所述衬底上形成多个分立的栅极叠层结构，所述单元存储器区的相邻栅极叠层结构和所述衬底围成沟槽；
在所述沟槽的侧壁形成保护层；
形成所述保护层后，在所述沟槽内形成阻挡层，所述阻挡层的顶部低于所述栅极叠层结构的顶部；
沉积介质材料并刻蚀所述介质材料，保留位于所述外围区栅极叠层结构侧壁的介质材料作为侧墙，且剩余介质材料还填充形成有所述阻挡层的沟槽；
去除高于所述阻挡层顶部的介质材料、侧墙和保护层，露出所述栅极叠层结构的部分侧壁；
露出所述栅极叠层结构的部分侧壁后，去除所述阻挡层；
去除所述阻挡层后，采用金属硅化物工艺，将露出的栅极叠层结构转化为金属硅化物层；
形成覆盖所述金属硅化物层和侧墙的顶部介质层，所述顶部介质层还形成于所述沟槽内，且所述顶部介质层在所述沟槽开口位置处密封所述沟槽，且在所述沟槽内围成孔洞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤包括：在所述栅极叠层结构露出的衬底上形成阻挡膜，所述阻挡膜覆盖所述栅极叠层结构的顶部；
在所述单元存储器区的阻挡膜上形成补偿层；
去除所述外围区的阻挡膜、所述单元存储器区的补偿层以及部分厚度的阻挡膜，保留覆盖所述沟槽部分侧壁的阻挡膜作为阻挡层。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层保形覆盖所述衬底和栅极叠层结构。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙后，露出所述栅极叠层结构的部分侧壁之前，还包括：在所述侧墙露出的衬底上形成底部介质层；
露出所述栅极叠层结构的部分侧壁的步骤中，还去除高于所述阻挡层顶部的底部介质层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙的步骤包括：形成保形覆盖所述栅极叠层结构的顶部和侧壁、以及所述衬底的介质材料，所述介质材料还填充形成有所述阻挡层的沟槽；
刻蚀去除位于所述栅极叠层结构顶部的介质材料以及所述衬底上的介质材料，保留位于所述外围区栅极叠层结构侧壁的介质材料作为侧墙，并保留所述沟槽内的介质材料。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述顶部介质层的工艺为等离子体增强化学气相沉积工艺。
7.如权利要求1或6所述的半导体结构的形成方法，其特征在于，所述顶部介质层的材料为等离子体增强四乙氧基硅烷或等离子体增强氧化硅。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，位于所述金属硅化物层顶部的顶部介质层厚度为
至
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为无定形碳。
10.如权利要求1或5所述的半导体结构的形成方法，其特征在于，形成所述介质材料的工艺为原子层沉积工艺或低压化学气相沉积工艺。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，所述补偿层的材料为光刻胶。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层为高温氧化层，形成所述保护层的工艺为低压炉管工艺。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为
至
15.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括单元存储器区和外围区；
多个分立的栅极叠层结构，位于所述衬底上；
金属硅化物层，位于所述栅极叠层结构的顶部，所述单元存储器区的相邻金属硅化物层以及栅极叠层结构和所述衬底围成沟槽；
保护层，位于所述单元存储器区的栅极叠层结构侧壁上；
侧墙，覆盖所述外围区栅极叠层结构的侧壁；
顶部介质层，覆盖所述金属硅化物层和侧墙，所述顶部介质层还位于所述沟槽内，且所述顶部介质层在所述沟槽开口位置处密封所述沟槽，且在所述沟槽内围成孔洞。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：
底部介质层，位于所述侧墙露出的衬底和所述顶部介质层之间。
17.如权利要求15所述的半导体结构，其特征在于，所述顶部介质层的材料为等离子体增强四乙氧基硅烷或等离子体增强氧化硅。
18.如权利要求15所述的半导体结构，其特征在于，位于所述金属硅化物层顶部的顶部介质层厚度为
至
19.如权利要求15所述的半导体结构，其特征在于，所述保护层的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种。
20.如权利要求15所述的半导体结构，其特征在于，所述保护层的厚度为
至
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