CN107464813A - 一种半导体器件及其制作方法和电子装置 - Google Patents

一种半导体器件及其制作方法和电子装置 Download PDF

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CN107464813A CN201610357316.5A CN201610357316A CN107464813A CN 107464813 A CN107464813 A CN 107464813A CN 201610357316 A CN201610357316 A CN 201610357316A CN 107464813 A CN107464813 A CN 107464813A
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杨海玩
金龙灿
仇圣棻
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Abstract

本发明提供一种半导体器件及其制作方法和电子装置，该半导体器件包括：半导体衬底，所述半导体衬底包括核心区，其中在所述核心区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层；层间介电层覆盖所述栅极叠层并密封相邻所述栅极叠层之间的空隙，且在相邻所述若干栅极叠层之间形成空气隙，其中，所述空气隙从所述栅极叠层的底部至少延伸到所述栅极叠层的顶部，以完全隔离相邻的所述栅极叠层。本发明的半导体器件在相邻字线之间设置有空气隙(air gap)，改善NAND闪存的串扰问题，并提高循环性能，进而NAND闪存的整体性能较高。

Description

一种半导体器件及其制作方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法和电子装置。
背景技术
NAND闪存已经成为目前主流的非易失存储技术，被广泛应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域，而且任然呈现需求不断增长的局面。NAND闪存的制造工艺也随之发展到了16nm，从二维的制造工艺向三维的制造工艺转化。
但是随着NAND闪存单元物理尺寸的缩小，也使NAND闪存制造工艺面临诸多的技术挑战，主要包括：非常小的图案(通常利用四间隔图案技术)，深宽比较大时而产生的填充问题以及单元之间的串扰越来越严重的问题等，其中串扰(interference)定义为编程时相邻位单元(bit cell)电场影响引起的电容耦合，串扰越严重，则循环性能越差。而在总的串扰问题中字线与字线之间的串扰占主导地位。
因此，有必要提出一种新的半导体器件的制作方法，以解决现有的技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括核心区，其中在所述核心区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层；
层间介电层覆盖所述栅极叠层并密封相邻所述栅极叠层之间的 空隙，且在相邻所述若干栅极叠层之间形成空气隙，其中，所述空气隙从所述栅极叠层的底部至少延伸到所述栅极叠层的顶部，以完全隔离相邻的所述栅极叠层。
进一步，在所述核心区内的半导体衬底表面上以及所述栅极叠层的侧壁上形成有氧化物层。
进一步，所述氧化物层包括通过高温氧化物沉积技术形成的氧化硅。
进一步，所述半导体衬底还包括周围区，在所述周围区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层。
进一步，在所述半导体衬底上形成有位于所述周围区内的栅极叠层侧壁上的间隙壁，其中，所述间隙壁的顶面低于所述栅极叠层的顶面。
进一步，在所述周围区内所述间隙壁外侧的空隙中形成有第一介电层，其中，该第一介电层的顶面与所述间隙壁的顶面齐平。
进一步，所述周围区内的每个所述栅极叠层的侧壁与其相邻的间隙壁之间形成有空隙。
进一步，所述层间介电层还覆盖所述周围区内的间隙壁、栅极叠层和第一介电层，并密封所述周围区内的每个所述栅极叠层的侧壁与其相邻的所述间隙壁之间的空隙形成空气隙。
进一步，在所述周围区和所述核心区内的栅极叠层的顶面上、所述层间介电层的下方还形成有金属硅化物层。
本发明的另一方面提供一种半导体器件的制作方法，包括：
提供半导体衬底，所述半导体衬底包括核心区，其中在所述核心区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层；
在所述核心区内的相邻所述栅极叠层之间的空隙中采用原子层沉积形成牺牲材料层；
完全去除所述牺牲材料层；
沉积层间介电层覆盖所半导体衬底，以在所述核心区内的相邻所述栅极叠层之间形成空气隙。
进一步，所述半导体衬底还包括周围区，在所述周围区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层。
进一步，在所述核心区形成所述牺牲材料层的步骤中，还包括在所述周围区内的每个所述栅极叠层的侧壁上沉积形成所述牺牲材料层的步骤。
进一步，在形成所述牺牲材料层之前，还包括在半导体衬底的表面上以及所述栅极叠层的侧壁及顶面上形成氧化物层的步骤。
进一步，所述氧化物层包括通过高温氧化物沉积技术形成的氧化硅。
进一步，在沉积所述牺牲材料层之后，完全去除所述牺牲材料层之前，还包括在所述半导体衬底上形成位于所述周围区内的栅极叠层侧壁上的间隙壁。
进一步，完全去除所述牺牲材料层的过程，包括以下步骤：
回蚀刻去除部分所述牺牲材料层；
形成第一介电层覆盖所述半导体衬底；
第一刻蚀去除部分所述第一介电层以及部分间隙壁；
第二刻蚀完全去除剩余的所述牺牲材料层。
进一步，在所述第一刻蚀的过程中，使得剩余的所述第一介电层和所述间隙壁的顶面与所述回蚀刻后剩余的所述牺牲材料层的顶面齐平。
进一步，在所述核心区形成空气隙的步骤中，还在所述周围区内的每个所述栅极叠层的侧壁与间隙壁之间形成空气隙。
进一步，所述牺牲材料层的材料包括氮化硅。
进一步，使用热磷酸溶液进行所述牺牲材料层的回蚀刻以及所述第二刻蚀步骤。
进一步，在去除所述牺牲材料层之后，形成所述层间介电层之前，还包括以下步骤：在所述周围区和所述核心区内的栅极叠层的顶面上形成金属硅化物层。
本发明再一方面提供一种电子装置，包括前述的半导体器件。
综上所述，本发明的半导体器件在相邻字线之间设置有空气隙(air gap)，由于空气的K值比氧化物的K值低得多(空气K值约为1，氧化物的K值约为3.9)，因此空气隙可以降低字线之间的电容，而字线之间较低的电容可以改善NAND闪存的串扰问题，并提高循 环性能，进而NAND闪存的整体性能较高。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的一种NAND闪存的扫描电镜图；
图2示出了根据本发明一实施方式的半导体器件结构的剖面示意图；
图3A至图3H示出了根据本发明一实施方式的半导体器件的制作方法依次实施所获得结构的剖面示意图；
图4示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图5A示出了根据本发明的一实施方式的半导体器件的制作方法所获得的器件的扫描电镜图；
图5B示出了根据本发明的一实施方式的半导体器件的制作方法所获得的器件的透射电镜图；
图6示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与 之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
现有的NAND制作工艺中，在控制栅和浮栅刻蚀以及再氧化之后，以TEOS低压沉积(LP-TEOS)形成的氧化硅材料用于单元栅极的间隙壁。在金属硅化物形成之前，移除间隙壁氧化物顶部的部分， 然后沉积镍或镍合金(NIT)，执行快速热退火工艺，形成金属硅化物层，然后，沉积氧化物，部分或全部填充相邻单元之间的间隙。字线之间的间隙通过氧化硅填充，以TEOS低压沉积形成的氧化硅这种材料的介电常数(K值)约为3.9。如图1所示，可以观察到大量空洞，而大的间隙和空洞均会导致不良的奇-偶(odd-even)性能。
鉴于上述问题的存在，本发明提供一种半导体器件及其制作方法，下面结合图2、图3A至图3H以及图4对本发明的半导体器件和制作方法做详细说明。
实施例一
下面参考图2对本发明的半导体器件进行详细说明，图2示出了根据本发明一实施方式的半导体器件结构的剖面示意图。
该半导体器件可以为本领域技术人员熟知的任何的半导体器件，作为示例，该半导体器件为NAND闪存。
具体地，本发明的半导体器件包括半导体衬底100，所述半导体衬底100包括周围区和核心区，其中在所述周围区和所述核心区上均形成有包括浮栅1021、隔离层1022、控制栅1023的若干栅极叠层102。
具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。在所述半导体衬底100中还可以形成有浅沟槽隔离结构(未示出)。
其中，所述半导体衬底100可以划分为核心区和周围区，其中所述核心区具有更高的集成度，栅极叠层102密集，其中所述栅极叠层的数目并不局限于某一数值范围，所述周围区具有若干个栅极叠层，栅极叠层稀疏，为了简化中间省略了若干所述栅极叠层。
示例性地，在栅极叠层102和半导体衬底100之间还形成有沉积隧穿氧化层101，所述隧穿氧化层为氧化物，在本发明中可选SiO2层作为隧穿氧化层，所述隧穿氧化层的厚度可以为1-20nm，但不仅仅局限于该厚度，本领域技术人员可以根据需要进行调整，以获得更好效果。
其中，浮栅1021的材料可以选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，在该实施例中浮栅1021的材料选用多晶硅。
浮栅1021上形成有隔离层1022，其中所述隔离层的材料可以选用本领域常用的绝缘材料，例如氧化物、氮化物中的一种或多种。
例如在该实施例中所述隔离层的材料选用ONO(氧化物-氮化物-氧化物的结构绝缘隔离层)。
在所述隔离层1022上形成控制栅1023，其中，所述控制栅1023的材料可以选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，在该实施例中所述控制栅的材料选用多晶硅。
在一个示例中，在栅极叠层102的侧壁上以及部分半导体衬底100的表面上还可选择性地形成有氧化物层103，部分半导体衬底100的表面包括核心区内的半导体衬底以及周围区的间隙壁下方的半导体衬底，该氧化物层103可以为通过沉积方法形成的氧化硅，沉积方法包括但不限于化学气相沉积和物理气相沉积等，本实施例中，氧化物层103较佳地包括通过高温氧化物沉积技术(HTO)形成的氧化硅。
作为示例，在半导体衬底100上还可以形成有位于所述周围区内的栅极叠层102侧壁上的间隙壁105。其中，间隙壁105可以包括至少一层氧化物层和/或至少一层氮化物层。间隙壁105可以为单层结构或多层结构。需要说明的是，间隙壁是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极叠层的侧壁不受损伤。本实施中，间隙壁105的材料较佳地为以TEOS低压沉积(TP-TEOS)形成的氧化硅。
在本实施例中，间隙壁105的顶面低于所述栅极叠层102的顶面。
示例性地，所述周围区内的每个所述栅极叠层102的侧壁与其相邻的间隙壁105之间形成有空隙。
可选地，在间隙壁105的底面和半导体衬底200之间还形成有牺牲材料层104。
其中，所述牺牲材料层104的材料可以包括氮化硅(SiN)、碳化硅(SiC)、氮碳化硅(SiCN)、SiOF或SiON等等材料，也可以选用 任何具有对氧化硅、浮栅和控制栅具有高的蚀刻选择比的材料，本实施例中，较佳地，所述牺牲材料层104的材料包括氮化硅(SiN)。可采用本领域技术人员熟知的任何沉积方法沉积形成该牺牲材料层104，例如化学气相沉积法、物理气相沉积法或原子层沉积法，本实施例中，较佳地，使用原子层沉积法形成该牺牲材料层104。
在所述周围区内间隙壁105外侧的空隙中形成有第一介电层106，其中，该第一介电层106的顶面低于栅极叠层102的顶面，并进一步可与间隙壁105的顶面齐平。
所述第一介电层106可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。
此外，第一介电层106也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)，以正四乙基硅(tetraethyl orthosilicate，TEOS)形成的氧化硅、高深宽比工艺(high aspectratio process，HARP)形成的氧化硅或其它适合的物质。第一介电层106也可以由单层或多层薄膜构成。
在一个示例中，第一介电层106自下而上依次包括高温沉积技术形成的氧化硅1061、研磨停止层1062和HARP形成的氧化硅1063。其中，研磨停止层1062可以为氮化硅或碳氮化硅等任何可以作为研磨停止层的膜层。
在一个示例中，在周围区和核心区所有的所述栅极叠层102的顶面上形成金属硅化物层107。金属硅化物层107可以为本领域技术人员熟知的任何金属硅化物层，例如利用Ni金属材料形成的NiSix。
进一步地，层间介电层108覆盖所述半导体衬底100，以在所述核心区内的相邻所述栅极叠层102之间形成空气隙109。具体地，该层间介电层108覆盖所述金属硅化物层107、所述间隙壁105和所述第一介电层106，并密封核心区内的相邻栅极叠层102之间的空隙形成空气隙109，其中，该空气隙109从所述栅极叠层102的底部至少延伸到所述栅极叠层102的顶部，完全隔离相邻的所述栅极叠层102。
示例性地，空气隙109的剖面形状可以为细长的近似椭圆形的形状，或者其他规则或不规则的形状。
进一步地，层间介电层108密封周围区内的每个所述栅极叠层102的侧壁与其相邻的间隙壁105之间的空隙形成空气隙109。
具体地，所述层间介电层108可为氧化硅层，包括利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。
此外，层间介电层108也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)，以正四乙基硅(tetraethyl orthosilicate，TEOS)形成的氧化硅、高深宽比工艺(high aspectratio process，HARP)形成的氧化硅或其它适合的物质。层间介电层108也可以由单层或多层薄膜构成。
本实施例中，较佳地，层间介电层108的材料选择空隙填充能力相对比较差的氧化硅，例如，热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层。
在栅极叠层102的侧壁上形成有氧化物层103时，核心区内相邻栅极叠层102之间的空隙的深宽比变的更大，更进一步降低了层间介电层108的间隙填充能力，层间介电层108不能够完全的填充满核心区的相邻栅极叠层102之间的空隙，因此在相邻栅极叠层102之间形成了空气隙109。
综上所述，本发明的半导体器件在相邻字线之间设置有空气隙(air gap)，由于空气的K值比氧化物的K值低得多(空气K值约为1，氧化物的K值约为3.9)，因此空气隙可以降低字线之间的电容，而字线之间较低的电容可以改善NAND闪存的串扰问题，并提高循环性能，进而NAND闪存的整体性能较高。
实施例二
下面参考图3A至图3H以及图4对本发明的半导体器件的制作方法做详细描述，图3A至图3H示出了根据本发明一实施方式的半 导体器件的制作方法依次实施所获得结构的剖面示意图；图4示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图。
本发明提供一种前述的半导体器件的制作方法，如图4所示，该制作方法的主要步骤包括：
在步骤S401中，提供半导体衬底，所述半导体衬底包括核心区，其中在所述核心区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层；
在步骤S402中，在所述核心区内的相邻所述栅极叠层之间的空隙中采用原子层沉积形成牺牲材料层；
在步骤S403中，完全去除所述牺牲材料层；
在步骤S404中，沉积层间介电层覆盖所半导体衬底，以在所述核心区内的相邻所述栅极叠层之间形成空气隙。
根据本发明的制作方法在相邻字线之间形成空气隙(air gap)，由于空气的K值比氧化物的K值低得多(空气K值约为1，氧化物的K值约为3.9)，因此空气隙可以降低字线之间的电容，而字线之间较低的电容可以改善NAND闪存的串扰问题，并提高循环性能，进而提高了NAND闪存的整体性能。
下面，结合附图3A至图3H对本发明的半导体器件的制作方法的具体实施方式做详细的说明。
首先，如图3A所示，提供半导体衬底200，所述半导体衬底200包括周围区和核心区，其中在所述周围区和所述核心区上均形成有包括浮栅2021、隔离层2022、控制栅2023的若干栅极叠层202。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。在所述半导体衬底200中还可以形成有浅沟槽隔离结构(未示出)。
然后在所述半导体衬底上形成浮栅材料层、隔离层材料层和控制栅材料层，然后图案化浮栅材料层、隔离层材料层和控制栅材料层以形成若干包括浮栅2021、隔离层2022和控制栅2023的栅极叠层202。 其中，所述半导体衬底200可以划分为核心区和周围区，如图3A所示虚线右侧为周围区，虚线左侧为核心区，其中所述核心区具有更高的集成度，栅极叠层202密集，其中所述栅极叠层的数目并不局限于某一数值范围，如图3A中所述周围区具有若干个栅极叠层，为了简化其中中间省略了若干所述栅极叠层。
为了更清楚的对该过程进行说明示例性对所述栅极叠层的形成进行说明：
可选地，首先半导体衬底200上沉积隧穿氧化层201，所述隧穿氧化层为氧化物，在本发明中可选SiO2层作为隧穿氧化层，所述隧穿氧化层的厚度可以为1-20nm，但不仅仅局限于该厚度，本领域技术人员可以根据需要进行调整，以获得更好效果。在该步骤中作为一种具体实施方式，沉积所述SiO2层时可以选用热氧化、原子层沉积、化学气相沉积、电子束蒸发或磁控溅射方法。
接着在所述隧穿氧化层201上形成浮栅材料层，其中所述浮栅材料层可以选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，在该实施例中所述浮栅材料层选用多晶硅。
可选地，所述浮栅材料层的沉积方法可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在该实施例中，所述多晶硅选用外延方法形成，具体地，在优选实施例中以硅为例作进一步说明，反应气体可以包括氢气(H2)携带的四氯化硅(SiCl4)或三氯氢硅(SiHCl3)、硅烷(SiH4)和二氯氢硅(SiH2Cl2)等中的至少一种进入放置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在隧穿氧化层表面上外延生长。
接着在所述浮栅材料层上形成隔离材料层，其中所述隔离材料层可以选用本领域常用的绝缘材料，例如氧化物、氮化物中的一种或多种。
例如在该实施例中所述隔离材料层选用ONO(氧化物-氮化物-氧化物的结构绝缘隔离层)。
在所述隔离材料层上形成控制栅材料层，其中，所述控制栅材料 层可以选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，在该实施例中所述控制栅材料层选用多晶硅。
然后图案化所述浮栅材料层、隔离层材料层和控制栅材料层，例如在所述控制栅材料层上形成图案化的掩膜层2024(氧化物层，在后续步骤中可以不去除)，以所述掩膜层2024为掩膜蚀刻所述浮栅材料层、隔离层材料层和控制栅材料层，以形成浮栅2021、隔离层2022和控制栅2023，继而形成所述栅极叠层202。
示例性地，在形成所述栅极叠层202之后还可以选择性地在半导体衬底200的表面上以及所述栅极叠层202的侧壁及顶面上形成氧化物层203，其中，在栅极叠层202上形成有掩膜层2024时，该氧化物层203还会进一步覆盖掩膜层2024。
氧化物层203可以为通过沉积方法形成的氧化硅，沉积方法包括但不限于化学气相沉积和物理气相沉积等，本实施例中，氧化物层203较佳地包括通过高温氧化物沉积技术(HTO)形成的氧化硅。
在一个示例中，在形成氧化物层203之前，还对栅极叠层202进行热氧化工艺，此步骤不是本发明的必需步骤，可选择性执行。
接着，如图3B所示，在所述核心区内的相邻所述栅极叠层202之间的空隙中形成牺牲材料层204，在所述半导体衬底200上形成位于所述周围区内的所述栅极叠层202侧壁上的间隙壁205。
具体地，沉积牺牲材料层204完全填充核心区的相邻所述栅极叠层202之间的空隙，并可选择性地同时在所述周围区内的每个所述栅极叠层的侧壁上沉积形成所述牺牲材料层204，之后在所述周围区的所述栅极叠层202的侧壁上形成间隙壁205，进一步地，该间隙壁205位于所述牺牲材料层204之上。
其中，所述牺牲材料层204的材料可以包括氮化硅(SiN)、碳化硅(SiC)、氮碳化硅(SiCN)、SiOF或SiON等等材料，也可以选用任何具有对氧化硅、浮栅和控制栅具有高的蚀刻选择比的材料，本实施例中，较佳地，所述牺牲材料层204的材料包括氮化硅(SiN)。可采用本领域技术人员熟知的任何沉积方法沉积形成该牺牲材料层204，例如化学气相沉积法、物理气相沉积法或原子层沉积法，本实 施例中，较佳地，使用原子层沉积法形成该牺牲材料层204。
作为示例，在半导体衬底200上还可以形成位于所述周围区内的栅极叠层202侧壁上的间隙壁205。其中，间隙壁205可以包括至少一层氧化物层和/或至少一层氮化物层。间隙壁205可以为单层结构或多层结构。需要说明的是，间隙壁是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极叠层的侧壁不受损伤。本实施中，间隙壁205的材料较佳地为以TEOS低压沉积(LP-TEOS)的氧化硅。
在一个示例中，间隙壁的形成方法可以参照常用的方法，例如，首先沉积间隙壁材料层，然后进行蚀刻停止于牺牲材料层204的顶面，并可增加一定量的过蚀刻，该过程可以将之前形成于半导体衬底200上的部分隧穿氧化层201刻蚀去除，暴露半导体衬底200的有源区，以控制之后离子注入的注入精度，剩余的间隙壁可用于在后续进行蚀刻或离子注入时保护栅极叠层的侧壁不受损伤，有利于提高器件性能。
其中所述间隙壁材料层的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及外延生长中的一种。
进一步，还可以进一步进行对所述核心区进行源漏注入的步骤，以在核心区形成源漏。
具体地在核心区形成源漏的方法示意性的包括：形成源漏注入掩膜层，并以所述掩膜层为掩膜进行源漏离子注入，在离子注入之后还可以进一步的包括退火步骤。
接着，如图3C所示，回蚀刻去除部分所述牺牲材料层204。
示例性地，可采用湿法刻蚀执行牺牲材料层204的回蚀刻，该湿法刻蚀具有对牺牲材料层204高的刻蚀选择性，例如，当所述牺牲材料层204的材料包括氮化硅时，可使用热磷酸溶液进行所述牺牲材料层204的回蚀刻。
在本发明的一具体实施例中，还可以采用干法刻蚀执行回蚀刻工 艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O2-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
接着，如图3D所示，形成第一介电层206覆盖所述半导体衬底200。
形成的第一介电层206填充所述半导体衬底200上的基本上所有的空隙。
所述第一介电层206可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。
此外，第一介电层206也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)，以正四乙基硅(tetraethyl orthosilicate，TEOS)形成的氧化硅、高深宽比工艺(high aspectratio process，HARP)形成的氧化硅或其它适合的物质。第一介电层206也可以由单层或多层薄膜构成。
在一个示例中，第一介电层206自下而上依次包括通过高温氧化物沉积技术(HTO)形成的氧化硅2061、研磨停止层2062和HARP形成的氧化硅2063，其中氧化硅2061填充满回蚀刻牺牲材料层后产生的空隙，研磨停止层2062可以为氮化硅或碳氮化硅等任何可以作为研磨停止层的膜层，接着，通过进行一个或多个化学机械研磨工艺，使第一介电层206平坦化，化学机械研磨工艺也可选择性地持续进 行，直到研磨到研磨停止层2062中为止，也可以直到研磨到露出栅极叠层202的顶部及间隙壁205为止。
其中，第一介电层206覆盖半导体衬底暴露出的有源区，可以在之后的氧化物刻蚀去除过程中对有源区起到保护作用。
接着，如图3E所示，刻蚀去除部分所述第一介电层206以及部分间隙壁205。
既可以采用干法刻蚀也可以采用湿法刻蚀去除部分所述第一介电层206以及部分间隙壁205。干法刻蚀能够采用基于氟化碳气体的各向异性刻蚀法。湿法刻蚀能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffersolution of hydrofluoric acid(BHF))。上述刻蚀方法仅作为示例，对于其它对于第一介电层和间隙壁具有高的选择性的刻蚀方法也可适用于本发明。
在一个示例中，刻蚀去除部分所述第一介电层206以及部分间隙壁205，使得剩余的所述第一介电层206和所述间隙壁205的顶面与剩余的所述牺牲材料层204的顶面齐平。
接着，如图3F所示，刻蚀完全去除剩余的所述牺牲材料层204。
去除核心区内的相邻栅极叠层202之间的牺牲材料层204，在相邻栅极叠层202之间形成空隙。具体地可采用本领域技术人员熟知的任何刻蚀方法去除该牺牲材料层204，既可以采用传统干法刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
也可以采用湿法刻蚀的方法，例如，牺牲材料层204的材料为氮化硅时，可使用热磷酸溶液刻蚀去除牺牲材料层204。
示例性地，在刻蚀过程中，还可选择性地将位于周围区内的栅极叠层202侧壁上的牺牲材料层204部分或者全部去除。
接着，如图3G所示，在所述栅极叠层202的顶面上形成金属硅 化物层207。
在该步骤中在形成金属硅化物层207之前还可以进一步包括清洗的步骤，以提高沉积效果。
在一个示例中，形成金属硅化物层207的过程包括：沉积金属材料层，以覆盖所述核心区的所述栅极叠层以及所述周围区的所述栅极叠层的顶部，并进行退火，以形成金属硅化物层207，最后去除未反应的金属材料层。
其中，所述金属材料可以选用形成自对准硅化物常用的材料，并不局限于某一种，例如可以选用Ni。
其中，所述金属材料层的形成方法也并不局限于某一种，可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及外延生长中的一种。
执行退火步骤，以在所述控制栅的上方形成自对准硅化物层。具体地，在该步骤中通过退火步骤使位于所述控制栅上方的金属与控制栅进行反应，以形成自对准硅化物层，Ni和硅会形成NiSix。
所述退火步骤可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
接着，如图3H所示，沉积层间介电层208覆盖所半导体衬底，以在所述核心区内的相邻所述栅极叠层202之间形成空气隙209。
具体地，所述层间介电层208可为氧化硅层，包括利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。
此外，层间介电层208也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)，以正四乙基硅(tetraethyl orthosilicate，TEOS)形成的氧化硅、高深宽比工艺(high aspectratio process，HARP)形 成的氧化硅或其它适合的物质。层间介电层208也可以由单层或多层薄膜构成。
本实施例中，较佳地，层间介电层208的材料选择空隙填充能力相对比较差的氧化硅，例如，热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层。
在栅极叠层202的侧壁上形成有氧化物层203时，核心区内相邻栅极叠层202之间的空隙的深宽比变的更大，更进一步降低了层间介电层208的间隙填充能力，层间介电层208不能够完全的填充满核心区的相邻栅极叠层202之间的空隙，如图3H所示，只有很少量的层间介电层208填充入空隙中，因此在相邻栅极叠层202之间形成了空气隙209，其中，该空气隙209从所述栅极叠层202的底部至少延伸到所述栅极叠层202的顶部，完全隔离相邻的所述栅极叠层202。
示例性地，空气隙209的剖面形状可以为细长的近似椭圆形的形状，或者其他规则或不规则的形状。
进一步地，在所述核心区形成空气隙的同时，还在所述周围区内的每个所述栅极叠层的侧壁与间隙壁之间形成空气隙208。
其中，形成的半导体器件的示意图如图5A和图5B所示，图5A示出了根据本发明的的制作方法所获得的器件的扫描电镜图，图5B示出了根据本发明的一实施方式的半导体器件的制作方法所获得的器件的透射电镜图，由图可以看出，相邻栅极叠层之间的空气隙基本上为细长的椭圆形，从所述栅极叠层的底部至少延伸到所述栅极叠层的顶部，完全隔离相邻的所述栅极叠层。
至此完成了本发明的制作方法的主要步骤，对于完整的器件的制作还需其他中间步骤或者后续步骤，在此均不再赘述。
综上所述，根据本发明的制作方法在相邻字线之间形成空气隙(air gap)，由于空气的K值比氧化物的K值低得多(空气K值约为1，氧化物的K值约为3.9)，因此空气隙可以降低字线之间的电容，而字线之间较低的电容可以改善NAND闪存的串扰问题，并提高循环性能，进而提高了NAND闪存的整体性能。
实施例三
本发明的另一个实施例提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例一中的半导体器件，或根据实施例二所述的半导体器件的制作方法所制得的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
由于包括的半导体器件具有更高的性能，该电子装置同样具有上述优点。
其中，图6示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制作方法所制得的半导体器件，其包括核心区内的栅极叠层之间的空气隙，由于空气的K值比氧化物的K值低得多(空气K值约为1，氧化物的K值约为3.9)，因此空气隙可以降低字线之间的电容，而字线之间较低的电容可以改善NAND闪存的串扰问题，并提高循环性能，进而提高了NAND闪存的整体性能，进而使得电子装置的性能更高。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (22)

1.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括核心区，其中在所述核心区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层；
层间介电层覆盖所述栅极叠层并密封相邻所述栅极叠层之间的空隙，且在相邻所述若干栅极叠层之间形成空气隙，其中，所述空气隙从所述栅极叠层的底部至少延伸到所述栅极叠层的顶部，以完全隔离相邻的所述栅极叠层。
2.如权利要求1所述的半导体器件，其特征在于，在所述核心区内的半导体衬底表面上以及所述栅极叠层的侧壁上形成有氧化物层。
3.如权利要求2所述的半导体器件，其特征在于，所述氧化物层包括通过高温氧化物沉积技术形成的氧化硅。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体衬底还包括周围区，在所述周围区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层。
5.如权利要求4所述的半导体器件，其特征在于，在所述半导体衬底上形成有位于所述周围区内的栅极叠层侧壁上的间隙壁，其中，所述间隙壁的顶面低于所述栅极叠层的顶面。
6.如权利要求5所述的半导体器件，其特征在于，在所述周围区内所述间隙壁外侧的空隙中形成有第一介电层，其中，该第一介电层的顶面与所述间隙壁的顶面齐平。
7.如权利要求6所述的半导体器件，其特征在于，所述周围区内的每个所述栅极叠层的侧壁与其相邻的间隙壁之间形成有空隙。
8.如权利要求6所述的半导体器件，其特征在于，所述层间介电层还覆盖所述周围区内的间隙壁、栅极叠层和第一介电层，并密封所述周围区内的每个所述栅极叠层的侧壁与其相邻的所述间隙壁之间的空隙形成空气隙。
9.如权利要求4所述的半导体器件，其特征在于，在所述周围区和所述核心区内的栅极叠层的顶面上、所述层间介电层的下方还形成有金属硅化物层。
10.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括核心区，其中在所述核心区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层；
在所述核心区内的相邻所述栅极叠层之间的空隙中采用原子层沉积形成牺牲材料层；
完全去除所述牺牲材料层；
沉积层间介电层覆盖所半导体衬底，以在所述核心区内的相邻所述栅极叠层之间形成空气隙。
11.如权利要求10所述的制作方法，其特征在于，所述半导体衬底还包括周围区，在所述周围区上形成有包括浮栅、隔离层、控制栅的若干栅极叠层。
12.如权利要求11所述的制作方法，其特征在于，在所述核心区形成所述牺牲材料层的步骤中，还包括在所述周围区内的每个所述栅极叠层的侧壁上沉积形成所述牺牲材料层的步骤。
13.如权利要求10或11所述的制作方法，其特征在于，在形成所述牺牲材料层之前，还包括在半导体衬底的表面上以及所述栅极叠层的侧壁及顶面上形成氧化物层的步骤。
14.如权利要求13所述的制作方法，其特征在于，所述氧化物层包括通过高温氧化物沉积技术形成的氧化硅。
15.如权利要求11所述的制作方法，其特征在于，在沉积所述牺牲材料层之后，完全去除所述牺牲材料层之前，还包括在所述半导体衬底上形成位于所述周围区内的栅极叠层侧壁上的间隙壁。
16.如权利要求15所述的制作方法，其特征在于，完全去除所述牺牲材料层的过程，包括以下步骤：
回蚀刻去除部分所述牺牲材料层；
形成第一介电层覆盖所述半导体衬底；
第一刻蚀去除部分所述第一介电层以及部分间隙壁；
第二刻蚀完全去除剩余的所述牺牲材料层。
17.如权利要求16所述的制作方法，其特征在于，在所述第一刻蚀的过程中，使得剩余的所述第一介电层和所述间隙壁的顶面与所述回蚀刻后剩余的所述牺牲材料层的顶面齐平。
18.如权利要求17所述的制作方法，其特征在于，在所述核心区形成空气隙的步骤中，还在所述周围区内的每个所述栅极叠层的侧壁与间隙壁之间形成空气隙。
19.如权利要求10所述的制作方法，其特征在于，所述牺牲材料层的材料包括氮化硅。
20.如权利要求16所述的制作方法，其特征在于，使用热磷酸溶液进行所述牺牲材料层的回蚀刻以及所述第二刻蚀步骤。
21.如权利要求11所述的制作方法，其特征在于，在去除所述牺牲材料层之后，形成所述层间介电层之前，还包括以下步骤：在所述周围区和所述核心区内的栅极叠层的顶面上形成金属硅化物层。
22.一种电子装置，其特征在于，包括如权利要求1至9之一所述的半导体器件。
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