KR20210012786A - 수직형 반도체 장치 및 그 제조 방법 - Google Patents

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변혜현
김상덕
권일영
권태홍
빈진호
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Abstract

본 기술은 집적도를 개선할 수 있는 수직형 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 수직형 반도체장치의 제조 방법은 하부 구조물 상에 절연막들과 희생층들이 교번하여 적층된 교번스택을 형성하는 단계; 상기 교번스택을 식각하여 채널홀을 형성하는 단계; 상기 채널홀 상에 비-컨포멀한 블록킹층을 형성하는 단계; 상기 비-컨포멀한 블록킹층을 컨포멀 블록킹층으로 컨버팅시키는 단계; 및 상기 컨포멀 블록킹층 상에 전하저장층을 형성하는 단계를 포함할 수 있다.

Description

수직형 반도체 장치 및 그 제조 방법{VERTICAL SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 수직형 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 다수의 메모리셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다.
본 발명의 실시예들은 신뢰성을 개선할 수 있는 수직형 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 수직형 반도체장치의 제조 방법은 하부 구조물 상에 절연막들과 희생층들이 교번하여 적층된 교번스택을 형성하는 단계; 상기 교번스택을 식각하여 채널홀을 형성하는 단계; 상기 채널홀 상에 비-컨포멀한 블록킹층을 형성하는 단계; 상기 비-컨포멀한 블록킹층을 컨포멀 블록킹층으로 컨버팅시키는 단계; 및 상기 컨포멀 블록킹층 상에 전하저장층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 반도체장치의 제조 방법은 하부 구조물 상에 절연막들과 희생층들이 교번하여 적층된 교번스택을 형성하는 단계; 상기 교번스택을 식각하여 오프닝을 형성하는 단계; 상기 오프닝이 형성된 교번스택 상에 블록킹층을 형성하는 단계; 상기 블록킹층의 표면에 증착억제물질을 흡착시키는 단계; 및 상기 증착억제물질이 흡착된 컨포멀 블록킹층 상에 전하저장층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 반도체 장치는, 하부 구조물; 상기 하부 구조물 상에 교번하여 적층된 절연층들과 게이트전극들을 포함하는 교번스택; 상기 교번스택을 관통하는 오프닝; 상기 오프닝의 측벽에 형성된 블록킹층; 상기 블록킹층의 측벽에 형성된 전하저장층; 및 상기 블록킹층과 전하저장층의 계면에 형성된 흡착층을 포함할 수 있다.
본 기술은 식각종 및 증착억제물질을 포함하는 표면처리를 수행하므로써 고종횡비의 오프닝을 용이하게 갭필할 수 있다.
본 기술은 ONO(Oxide-Nitride-Oxide) 스택 형성시 식각종 및 증착억제물질을 포함하는 표면 처리를 수행하므로써 ONO 스택의 단차피복성을 개선할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2a 내지 도 2g는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다.
도 4a 내지 도 4k는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 5a 및 도 5b는 다른 실시예에 따른 수직형 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 6은 다른 실시예에 따른 수직형 반도체장치의 제조 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(100)는 기판(101), 기판(101) 상의 몰드층(102), 몰드층(102)에 형성된 오프닝(103) 및 오프닝(103)을 채우는 갭필구조물(108)을 포함할 수 있다. 갭필구조물(108)은 오프닝(103)의 측벽에 형성된 제1라이너층(104), 제1라이너층(104)의 측벽에 형성된 제2라이너층(105), 제2라이너층(105) 상에서 오프닝(103)을 채우는 필러(Filler, 106)를 포함할 수 있다. 갭필구조물(108)은 제1라이너층(104)과 제2라이너층(105)의 계면에 형성된 흡착층(107)을 더 포함할 수 있다.
흡착층(107)은 오프닝(103)의 상부 측벽(top sidewall) 및 상부 코너(top corner)에 위치할 수 있다. 흡착층(107)은 제1라이너층(104)과 제2라이너층(105)의 컨포멀한 증착을 유도하는 물질을 포함할 수 있다. 흡착층(107)는 증착억제물질을 포함할 수 있다. 여기서, 증착억제물질은 불소를 포함할 수 있다. 증착억제물질은 불소 외에 Cl, N2 또는 HF을 포함할 수 있다.
제1라이너층(104)은 산화물을 포함할 수 있고, 제2라이너층(105)은 질화물을 포함할 수 있다. 제1라이너층(104)은 실리콘산화물을 포함할 수 있고, 제2라이너층(105)은 실리콘질화물을 포함할 수 있다. 흡착층(107)은 불소가 흡착된 산화물 또는 불소가 흡착된 질화물을 포함할 수 있다. 흡착층(107)은 불소흡착 실리콘산화물 또는 불소흡착 실리콘질화물을 포함할 수 있다.
일 실시예에서, 제1라이너층(104) 및 제2라이너층(105)이 각각 실리콘산화물 및 실리콘질화물을 포함하는 경우, 흡착층(107)은 불소흡착 실리콘산화물을 포함할 수 있다. 여기서, 흡착층(107)은 제2라이너층(105)인 실리콘질화물의 컨포멀한 증착을 유도할 수 있다.
다른 실시예에서, 제1라이너층(104) 및 제2라이너층(105)이 각각 실리콘질화물 및 실리콘산화물을 포함하는 경우, 흡착층(107)은 불소흡착 실리콘질화물을 포함할 수 있다. 여기서, 흡착층(107)은 제2라이너층(105)인 실리콘산화물의 컨포멀한 증착을 유도할 수 있다.
갭필구조물(108)의 필러(106)는 산화물, 실리콘층, 고유전물질 또는 이들의 조합을 포함할 수 있다. 필러(106)는 실리콘산화물, 폴리실리콘층, 알루미늄산화물 또는 이들의 조합을 포함할 수 있다.
몰드층(102)은 절연물질, 도전물질 또는 이들의 조합을 포함할 수 있다. 몰드층(102)은 산화물, 질화물, 금속, 금속질화물, 금속실리사이드, 금속탄화물, 비정질실리콘, 폴리실리콘, 비정질카본, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다.
도 2a 내지 도 2g는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 2a에 도시된 바와 같이, 기판(101) 상에 몰드층(102)이 형성될 수 있다. 기판(101)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(101)은 실리콘 기판, 단결정 실리콘 기판, 폴리실리콘 기판, 비정질 실리콘 기판, 실리콘저마늄 기판, 단결정 실리콘저마늄 기판, 다결정 실리콘저마늄 기판, 탄소 도핑된 실리콘 기판, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
몰드층(102)은 절연물질, 도전물질 또는 이들의 조합을 포함할 수 있다. 몰드층(102)은 산화물, 질화물, 금속, 금속질화물, 금속실리사이드, 금속탄화물, 비정질실리콘, 폴리실리콘, 비정질카본, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다.
다음으로, 오프닝(103)이 형성될 수 있다. 오프닝(103)은 몰드층(102)에 형성될 수 있다. 오프닝(103)을 형성하기 위해 마스크(도시 생략)를 이용하여 몰드층(102)의 일부를 식각할 수 있다. 오프닝(103)의 저면은 기판(101)의 표면을 노출시킬 수 있다. 오프닝(103)은 수직형 홀을 포함할 수 있다. 오프닝(103)은 복수개가 어레이될 수 있다. 복수의 오프닝(103)은 지그재그로 어레이될 수 있다. 복수의 오프닝(103)은 균일한 크기를 가질 수 있다. 오프닝(103)은 콘택홀, 비아홀 또는 수직홀이라고 지칭할 수 있다.
오프닝(103)의 측벽은 수직프로파일을 가질 수 있다. 다른 실시예에서, 오프닝(103)의 측벽은 경사진 프로파일을 가질 수도 있다.
도 2b에 도시된 바와 같이, 제1라이너층(104A)이 형성될 수 있다. 제1라이너층(104A)은 비-컨포멀하게 형성될 수 있다. 즉, 오프닝(103)의 높은 종횡비에 의해 제1라이너층(104A)은 단차피복성(Step coverage)이 열악하게(poor) 형성될 수 있다.
제1라이너층(104A)은 오프닝(103)의 측벽 및 바닥면에 형성되는 제1두께(T1) 및 오프닝(103)의 상부 코너(top corner)에 형성되는 제2두께(T2)가 서로 다를 수 있다. 예를 들어, 제2두께(T2)는 제1두께(T1)보다 더 클 수 있다. 이와 같은 두께 차이에 의해 오프닝(103)의 상부 코너(top corner)에서 오버행 형상(Overhang-shape, 104M)이 형성될 수 있다.
도 2c에 도시된 바와 같이, 표면처리(111)가 수행될 수 있다. 표면처리(111)는 플라즈마처리를 포함할 수 있다. 표면처리(111)는 제1라이너층(104A)의 표면 프로파일을 컨버팅시킬 수 있다. 예를 들어, 표면처리(111)는 제1라이너층(104A)의 비-컨포멀 표면을 컨포멀 표면으로 컨버팅시킬 수 있다. 여기서, 컨포멀 표면은 하부 프로파일에 따라 균일한 두께를 가짐을 지칭할 수 있다.
표면처리(111)는 식각종(Etch species, 111E)을 포함할 수 있다. 식각종(111E)은 제1라이너층(104A)의 표면을 부분적으로 식각할 수 있는 물질을 포함할 수 있다. 식각종(111E)은 불소(Fluorine, F)를 포함할 수 있다. 표면처리(111)는 NF3 플라즈마처리를 포함할 수 있다. 따라서, 표면처리(111)는 불소 플라즈마 처리를 포함할 수 있다.
상술한 바와 같이, 불소플라즈마를 이용한 표면처리(111)에 의해 오프닝(103)의 상부 코너에서 제1라이너층(104A)이 식각될 수 있다. 아울러, 오프닝(103)의 중간부 및 저면에서도 제1라이너층(104A)이 식각될 수도 있다. 이 때, 제1라이너층(104A)의 식각은 오프닝(103)의 상부 코너에서 주로 발생할 수 있고, 이에 따라 오버행 형상(104M)이 제거될 수 있다.
결국, 표면처리(111)에 의해 균일한 두께를 갖는 제1라이너층(104)이 형성될 수 있다.
표면처리(111) 동안에 사용되는 불소플라즈마의 불소는 제1라이너층(104)의 표면에 흡착될 수 있다. 제1라이너층(104)의 표면에 부분적으로 불소 흡착층(107)이 형성될 수 있다. 불소 흡착층(107)은 후속 공정시 증착억제물질(Inhibitor)로 작용할 수 있다.
도 2d 및 도 2e에 도시된 바와 같이, 제1라이너층(104) 상에 제2라이너층(105A)이 형성될 수 있다. 도 2d는 제2라이너층(105A)의 초기 증착 상태를 도시하고 있고, 도 2e는 제2라이너층(105A)의 증착이 완료된 이후의 상태를 도시하고 있다.
도 2d 및 도 2e를 참조하면, 증착 초기에 제2라이너층(105A)은 오프닝(103)의 중간부 및 저면에서 제1라이너층(104) 상에 증착될 수 있다. 증착 공정이 계속되는 동안에, 제2라이너층(105A)은 오프닝(103)의 상부 코너를 커버링하도록 제1라이너층(104) 및 불소흡착층(107) 상에 증착될 수 있다.
제2라이너층(105A)의 증착이 완료된 이후에, 제2라이너층(105A)은 오버행 형상없이 컨포멀하게 증착될 수 있다. 컨포멀한 제2라이너층(105A)의 증착 공정은, 불소 흡착층(107)에 의해 증착이 부분적으로 억제되기 때문에 가능하다. 예를 들어, 오프닝(103)의 상부 코너에서 제2라이너층(105A)의 증착률이 나머지 부분보다 느릴 수 있다. 즉, 오프닝(103)의 중간부 및 저면에서는 제2라이너층(105A)의 증착률이 오프닝(103)의 상부 코너보다 더 빠를 수 있다.
상술한 바와 같이, 제2라이너층(105A)의 증착 공정 동안에 불소 흡착층(107)에 의해 증착이 억제되므로, 제2라이너층(105A)은 오버행 형상없이 컨포멀하게 균일한 두께를 갖고 증착될 수 있다.
도 2f에 도시된 바와 같이, 제2라이너층(105A)의 저면을 커팅할 수 있다. 이에 따라, 스페이서 형상의 제2라이너층(105)이 잔류할 수 있다.
계속해서, 제1라이너층(104)을 식각할 수 있다. 이에 따라, 기판(101)의 표면을 노출시킬 수 있고, 제1라이너층(104)은 오프닝(103)의 측벽에 위치하도록 잔류할 수 있다.
오프닝(12)의 상부 코너(또는 상부 측벽)에는 제1라이너층(104)과 제2라이너층(105) 사이에 불소흡착층(107)이 위치할 수 있다. 오프닝(103)의 중간부 및 하부 측벽에서는 불소흡착층(107)이 위치하지 않을 수 있다.
도 2g에 도시된 바와 같이, 오프닝(103)을 채우는 필러(106)가 형성될 수 있다. 필러(106)는 제2라이너층(105) 상에서 오프닝(103)을 완전히 채울 수 있다.
필러(106)를 형성하기 위해, 제2라이너층(105) 상에 오프닝(103)을 채우도록 필러물질의 증착 및 평탄화가 수행될 수 있다.
필러(106)는 산화물, 실리콘층, 고유전물질 또는 이들의 조합을 포함할 수 있다. 필러(106)는 실리콘산화물, 폴리실리콘층, 알루미늄산화물 또는 이들의 조합을 포함할 수 있다.
상술한 실시예에 따르면, 표면처리(111)에 의해 제1라이너층(104)과 제2라이너층(105)의 단차피복성을 모두 개선시킬 수 있다.
도 3은 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 수직형 반도체 장치(200)는 절연층(202)과 게이트전극(203)이 교대로 번갈아 적층된 교번스택(201M) 및 교번스택(201M)을 관통하는 필라구조물(211)을 포함할 수 있다. 필라구조물(211)은 교번스택(201M)을 관통하는 오프닝(204)을 채우는 필라 형상일 수 있다. 게이트전극(203)은 필라구조물(211)의 외벽을 에워싸는 형상일 수 있다.
필라구조물(211)은 블록킹층(205), 전하저장층(207), 터널절연층(208), 채널층(209) 및 코어절연층(210)을 포함할 수 있다. 필라구조물(211)은 블록킹층(205)과 전하저장층(207)의 계면에 형성된 흡착층(206)을 더 포함할 수 있다. 블록킹층(205)은 산화물을 포함할 수 있고, 전하저장층(207)은 질화물을 포함할 수 있다. 터널절연층(208)은 산화물을 포함할 수 있고, 채널층(209)은 실리콘층을 포함할 수 있다. 코어절연층(210)은 산화물을 포함할 수 있다.
흡착층(206)은 블록킹층(205)과 전하저장층(207)의 컨포멀한 증착을 유도하는 물질을 포함할 수 있다. 흡착층(206)은 증착억제물질을 포함할 수 있다. 여기서, 증착억제물질은 불소를 포함할 수 있다. 흡착층(206)은 불소가 흡착된 산화물 또는 불소가 흡착된 질화물을 포함할 수 있다. 흡착층(206)은 불소흡착 실리콘산화물 또는 불소흡착 실리콘질화물을 포함할 수 있다.
일 실시예에서, 블록킹층(205) 및 전하저장층(207)이 각각 실리콘산화물 및 실리콘질화물을 포함하는 경우, 흡착층(206)은 불소흡착 실리콘산화물을 포함할 수 있다. 여기서, 흡착층(206)은 전하저장층(207)인 실리콘질화물의 컨포멀한 증착을 유도할 수 있다.
도 4a 내지 도 4k는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 4a에 도시된 바와 같이, 기판(11) 상에 교번스택(11M)이 형성될 수 있다. 기판(11)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(11)은 실리콘 기판, 단결정 실리콘 기판, 폴리실리콘 기판, 비정질 실리콘 기판, 실리콘저마늄 기판, 단결정 실리콘저마늄 기판, 다결정 실리콘저마늄 기판, 탄소 도핑된 실리콘 기판, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
교번스택(11M)은 제1물질층과 제2물질층이 순차적으로 형성될 수 있다. 제1물질층은 제1물질을 포함할 수 있고, 제2물질층은 제2물질을 포함할 수 있다. 제1물질과 제2물질은 서로 다른 물질일 수 있다. 제1물질층과 제2물질층은 각각 절연층(12)과 희생층(13)을 포함할 수 있다. 절연층(12)은 절연물질을 포함할 수 있고, 희생층(13)은 희생물질을 포함할 수 있다. 여기서, '희생물질'은 후속 공정에서 제거되는 물질을 지칭할 수 있다. 절연층(12)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 스핀온절연물질, 절연성 금속산화물, 실리케이트 및 절연성 금속산화질물 중 적어도 하나의 절연 물질을 포함할 수 있다.
희생층(13)은 절연층(12)에 대해 선택적으로 제거될 수 있는 희생물질을 포함할 수 있다. 여기서, 희생층(13)의 제거는 절연층(12)에 대해 선택적일 수 있다. 희생층(13)의 제거속도와 절연층(12)의 제거속도 비율은 절연층(12)에 대한 희생층(13)의 제거공정의 선택비라고 지칭될 수 있다.
희생층(13)은 절연물질을 포함할 수 있다. 희생층(13)은 후속 공정에서 도전성 물질로 치환될 수 있다. 예컨대, 수직형 NAND 장치의 게이트전극(또는 워드라인)으로 치환될 수 있다. 희생층(13)은 실리콘질화물, 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 희생층(13)은 실리콘질화물을 포함할 수 있다.
본 실시예에서, 절연층(12)은 실리콘산화물을 포함할 수 있고, 희생층(13)은 실리콘질화물을 포함할 수 있다.
절연층(12)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 증착될 수 있다. 희생층(13)은 화학기상증착법 또는 원자층증착법에 의해 증착될 수 있다.
교번스택(11M)의 최하부층과 최상부층은 절연층(12)일 수 있다. 절연층(12)과 희생층(13)은 동일 두께일 수 있다.
다음으로, 교번스택(11M)에 오프닝(14)이 형성될 수 있다. 오프닝(14)을 형성하기 위해 마스크(도시 생략)를 이용하여 교번스택(11M)의 일부를 식각할 수 있다. 오프닝(14)의 저면은 기판(11)의 표면을 노출시킬 수 있다. 오프닝(14)은 수직형 홀을 포함할 수 있다. 오프닝(14)은 복수개가 어레이될 수 있다. 복수의 오프닝(14)은 지그재그로 어레이될 수 있다. 복수의 오프닝(14)은 균일한 크기를 가질 수 있다.
오프닝(14)의 측벽은 수직프로파일을 가질 수 있다. 다른 실시예에서, 오프닝(14)의 측벽은 경사진 프로파일을 가질 수도 있다.
도 4b에 도시된 바와 같이, 블록킹층(15A)이 형성될 수 있다. 블록킹층(15A)은 비-컨포멀하게 형성될 수 있다. 즉, 오프닝(14)의 높은 종횡비에 의해 블록킹층(15A)은 단차피복성이 열악하게 형성될 수 있다.
블록킹층(15A)은 오프닝(14)의 측벽 및 바닥면에 형성되는 제1두께(T1) 및 오프닝(14)의 상부 코너에 형성되는 제2두께(T2)가 서로 다를 수 있다. 예를 들어, 제2두께(T2)는 제1두께(T1)보다 더 클 수 있다. 이와 같은 두께 차이에 의해 오프닝(14)의 상부 코너에서 오버행 형상(Overhang-shape, 15M)이 형성될 수 있다.
블록킹층(15A)은 실리콘산화물을 포함할 수 있다. 다른 실시예에서, 블록킹층(15A)은 알루미늄산화물(Al2O3)을 포함할 수도 있다.
블록킹층(15A)으로서 실리콘산화물은 실리콘소스물질과 산소함유가스를 이용하여 증착될 수 있다. 실리콘소스물질은 SiH4, HCDS(Si2Cl6), DCS(SiH2Cl2), tris(dimethylamino)silane (TDMAS), bis(diethylamino)silane (BDEAS), bis(tertiarybutylamino)silane (BTBAS) 등을 사용할 수 있다. 산소함유가스는 O2를 사용할 수 있다.
블록킹층(15A)으로서 실리콘산화물은 실리콘질화물을 증착한 후 실리콘질화물을 산화시켜 형성할 수도 있다. 예를 들어, 실리콘소스물질과 NH3 가스를 이용하여 Si3N4를 먼저 형성하고, 이후 산화공정(Oxidation)을 수행할 수 있다. 산화 공정은 H2/O2 혼합가스를 이용할 수 있다.
다른 실시예에서, 블록킹층(15A)으로서 실리콘산화물은 원자층증착법(ALD)에 의해 증착될 수 있다. 실리콘산화물의 원자층증착은 실리콘소스물질과 산소함유가스를 이용하여 수행될 수 있다. 여기서, 산소함유가스는 H2/O2 혼합가스를 이용할 수 있다.
도 4c에 도시된 바와 같이, 표면처리(16)가 수행될 수 있다. 표면처리(16)는 플라즈마처리를 포함할 수 있다. 표면처리(16)는 블록킹층(15A)의 표면 프로파일을 컨버팅시킬 수 있다. 예를 들어, 표면처리(16)는 블록킹층(15A)의 표면을 컨포멀하게 컨버팅시킬 수 있다.
표면처리(16)는 식각종(Etch species, 16E)을 포함할 수 있다. 식각종(16E)는 블록킹층(15A)의 표면을 부분적으로 식각할 수 있는 물질을 포함할 수 있다. 식각종(16E)은 불소(Fluorine, F)를 포함할 수 있다. 표면처리(16)는 NF3 플라즈마처리를 포함할 수 있다. 따라서, 표면처리(16)는 불소 플라즈마 처리를 포함할 수 있다.
상술한 바와 같이, 불소플라즈마를 이용한 표면처리(16)에 의해 오프닝(14)의 상부 코너(또는 상부 측벽)에서 블록킹층(15A)이 식각될 수 있다. 아울러, 오프닝(14)의 중간부 및 저면에서도 블록킹층(15A)이 식각될 수도 있다. 이 때, 블록킹층(15A)의 식각은 오프닝(14)의 상부 코너에서 주로 발생할 수 있고, 이에 따라 오버행 형상(15M)이 제거될 수 있다.
결국, 표면처리(16)에 의해 균일한 두께를 갖는 블록킹층(15)이 형성될 수 있다.
표면처리(16) 동안에 사용되는 불소플라즈마의 불소는 블록킹층(15)의 표면에 흡착될 수 있다. 블록킹층(15)의 표면에 부분적으로 불소 흡착층(16D)이 형성될 수 있다. 불소 흡착층(16D)은 후속 공정시 증착억제물질(Inhibitor)로 작용할 수 있다. 증착억제물질은 표면프로텍터(Surface protector)라고 지칭할 수 있다. 증착억제물질은 불소 외에 Cl, N2 또는 HF을 포함할 수 있다.
도 4d 및 도 4e에 도시된 바와 같이, 블록킹층(15) 및 흡착층(16D) 상에 전하저장층(17A)이 형성될 수 있다. 전하저장층(17A)은 블록킹층(15)의 표면 상에 형성될 수 있다. 불소 흡착층(16D)에 의해 전하저장층(17A)의 증착이 억제될 수 있다. 예를 들어, 오프닝(14)의 상부 코너에서 전하저장층(17A)이 증착되지 않을 수 있고, 오프닝(14)의 중간부 및 저면에서는 전하저장층(17A)이 증착될 수 있다.
계속되는 전하저장층(17A)의 증착에 의해 불소 흡착층(16D) 상에도 전하저장층(17A)이 형성될 수 있다. 따라서, 전하저장층(17A)은 오버행 형상없이 컨포멀하게 증착될 수 있다.
상술한 바와 같이, 전하저장층(17A)의 증착 공정 동안에 불소 흡착층(16D)에 의해 증착이 억제되므로, 전하저장층(17A)은 오버행 형상없이 컨포멀하게 균일한 두께를 갖고 증착될 수 있다.
결국, 표면처리(111)를 수행함에 따라, 블록킹층(15)과 전하저장층(17)의 단차피복성을 모두 개선시킬 수 있다.
도 4f에 도시된 바와 같이, 전하저장층(17A)의 저면을 커팅할 수 있다. 이에 따라, 스페이서 형상의 전하저장층(17)이 형성될 수 있다.
계속해서, 블록킹층(15)의 저면을 커팅할 수 있다. 블록킹층(15)과 전하저장층(17)은 오프닝(14)의 측벽에 형성될 수 있다.
도 4g에 도시된 바와 같이, 전하저장층(17) 상에 터널절연층(18)이 형성될 수 있다. 터널절연층(18)은 실리콘산화물을 포함할 수 있다.
터널절연층(18) 상에 채널층(19)이 형성될 수 있고, 채널층(19) 상에 코어절연층(20)이 형성될 수 있다.
위와 같은 일련의 증착공정들에 의해, 오프닝(14)은 블록킹층(15), 전하저장층(17), 터널절연층(18), 채널층(19) 및 코어절연층(20)으로 채워질 수 있다.
채널층(19)은 실리콘층을 포함할 수 있다. 채널층(19)은 도프드 실리콘층을 포함할 수 있다. 코어절연층(20)은 실리콘산화물을 포함할 수 있다. 채널층(19)과 코어절연층(20)을 형성하기 위해, 실리콘층과 실리콘산화물을 순차적으로 형성한 후, 평탄화를 수행할 수 있다. 채널층(19)은 실린더 형상일 수 있고, 코어절연층(20)은 채널층(19)의 실린더 내부를 채우는 필라 형상일 수 있다.
도 4h에 도시된 바와 같이, 코어절연층(20), 채널층(19) 및 터널절연층(18)이 평탄화될 수 있다. 이에 따라, 오프닝(14) 내에 필라구조물(21)이 형성될 수 있다. 필라구조물(21)은 오프닝(14)의 측벽에 형성된 블록킹층(15), 블록킹층(15)의 측벽에 형성된 전하저장층(17), 전하저장층(17)의 측벽에 형성된 터널절연층(18), 터널절연층(18)의 측벽에 형성된 채널층(19), 채널층(19)의 측벽에 형성된 코어절연층(20)을 포함할 수 있다.
도 4i에 도시된 바와 같이, 슬릿(22)이 형성될 수 있다. 슬릿(22)을 형성하기 위해, 교번스택(11M)의 일부가 식각될 수 있다. 탑뷰로 볼 때, 슬릿(22)은 어느 한 방향으로 길게 연장되는 라인 형상일 수 있다.
도 4j에 도시된 바와 같이, 희생층(13)을 선택적으로 제거할 수 있다. 이에 따라, 절연층들(12) 사이에 수평형 리세스(23)가 형성될 수 있다. 수평형 리세스(23)은 필라구조물(21)의 외벽을 부분적으로 노출시킬 수 있다.
도 4k에 도시된 바와 같이, 수평형 리세스(23)를 채우는 게이트전극(24)을 형성할 수 있다. 게이트전극(24)은 저저항물질을 포함할 수 있다. 게이트전극(24)은 금속-베이스 물질을 포함할 수 있다. 게이트전극(24)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 게이트전극(24)은 배리어물질(도시 생략)을 더 포함할 수 있다. 배리어물질은 금속 질화물을 포함할 수 있다. 예를 들어, 배리어물질은 티타늄질화물(TiN)을 포함할 수 있다.
다른 실시예로서, 표면처리(16)는 전하저장층(17A)을 증착한 이후에 수행될 수도 있다.
다른 실시예로서, 표면처리(16)는 블록킹층(15A) 증착 공정, 전하저장층(17A) 증착 공정, 터널절연층(18) 증착 공정 및 채널층(19) 증착 공정 중 적어도 하나 이상의 공정 이후에 적용될 수 있다.
다른 실시예로서, 표면처리(16)는 블록킹층(15A) 및 전하저장층(17A)을 순차적으로 증착한 이후에 전하저장층(17A)의 표면에 선택적으로 수행될 수 있다. 이경우, 블록킹층(15A)의 증착 이후에 표면처리(16)를 수행하지 않을 수도 있다.
도 5a 및 도 5b는 다른 실시예에 따른 수직형 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4e에 도시된 방법에 의해 컨포멀하게 전하저장층(17A)을 형성할 수 있다. 전하저장층(17A)과 블록킹층(15) 사이에 불소 흡착층(16D)이 형성될 수 있다.
다음으로, 도 5a에 도시된 바와 같이, 표면처리(16)가 다시 수행될 수 있다. 표면처리(16)는 플라즈마처리를 포함할 수 있다. 표면처리(16)는 전하저장층(17A)의 표면 프로파일을 컨버팅시킬 수 있다. 예를 들어, 표면처리(16)는 전하저장층(17A)의 표면을 컨포멀하게 컨버팅시킬 수 있다.
표면처리(16)는 식각종(16E)을 포함할 수 있다. 식각종(16E)은 전하저장층(17A)의 표면을 부분적으로 식각할 수 있는 물질을 포함할 수 있다. 식각종(16E)은 불소(Fluorine, F)를 포함할 수 있다. 표면처리(16)는 NF3 플라즈마처리를 포함할 수 있다. 따라서, 표면처리(16)는 불소 플라즈마 처리를 포함할 수 있다.
상술한 바와 같이, 불소플라즈마를 이용한 표면처리(16)에 의해 오프닝(14)의 상부 코너(또는 상부 측벽)에서 전하저장층(17A)이 식각될 수 있다. 아울러, 오프닝(14)의 중간부 및 저면에서도 전하저장층(17A)이 식각될 수도 있다. 이 때, 전하저장층(17A)의 식각은 오프닝(14)의 상부 코너에서 주로 발생할 수 있다.
결국, 표면처리(16)에 의해 균일한 두께를 갖는 전하저장층(17A)이 형성될 수 있다.
표면처리(16) 동안에 사용되는 불소플라즈마의 불소는 전하저장층(17A)의 표면에 흡착될 수 있다. 전하저장층(17A)의 표면에 부분적으로 불소 흡착층(16D')이 형성될 수 있다. 불소 흡착층(16D')은 후속 공정시 증착억제물질(Inhibitor)로 작용할 수 있다. 증착억제물질은 표면프로텍터(Surface protector)라고 지칭할 수 있다. 증착억제물질은 불소 외에 Cl, N2 또는 HF을 포함할 수 있다.
불소 흡착층(16D')은 불소흡착된 실리콘질화물일 수 있다. 불소 흡착층(16D')은 불소흡착된 실리콘산화물일 수 있다.
후속하여, 도 4g 내지 도 4j에 도시된 일련의 공정을 수행할 수 있다. 예를 들어, 불소 흡착층(16D')이 형성된 전하저장층(17A)을 커팅한 후에, 블록킹층(15)을 커팅할 수 있다. 계속해서, 터널절연층(18), 채널층(19) 및 코어절연층(20)이 차례로 증착될 수 있다.
이에 따라, 도 5b에 도시된 바와 같이, 오프닝(14)을 채우는 필라구조물(21')이 형성될 수 있다. 필라구조물(21')은 오프닝(14)의 측벽에 형성된 블록킹층(15), 블록킹층(15)의 측벽에 형성된 전하저장층(17), 전하저장층(17)의 측벽에 형성된 터널절연층(18), 터널절연층(18)의 측벽에 형성된 채널층(19), 채널층(19)의 측벽에 형성된 코어절연층(20)을 포함할 수 있다. 필라구조물(21')은 불소흡착층(16D, 16D')을 더 포함할 수 있다. 불소흡착층(16D)는 블록킹층(15)과 전하저장층(17) 사이에 위치할 수 있다. 불소흡착층(16D')은 전하저장층(17)과 터널절연층(18) 사이에 위치할 수 있다.
불소 흡착층(16D')에 의해 터널절연층(18)은 오버행 형상없이 컨포멀하게 균일한 두께를 갖고 증착될 수 있다. 결국, 표면처리(16)을 2회 수행하므로써 블록킹층(15), 전하저장층(17) 및 터널절연층(18)의 단차피복성을 모두 개선할 수 있다.
후속하여, 도 4k에 도시된 게이트전극이 형성될 수 있다.
도 6은 다른 실시예에 따른 수직형 반도체장치의 제조 방법을 설명하기 위한 도면이다. 도 6은 오프닝(14)이 경사진 측벽을 갖고, 도 4b의 블록킹층(15A)에 대한 표면처리(16)의 다른 예를 설명하고 있다.
도 6을 참조하면, 표면처리(16)가 수행될 수 있다. 표면처리(16)는 플라즈마처리를 포함할 수 있다. 표면처리(16)는 블록킹층(15A)의 표면 프로파일을 컨버팅시킬 수 있다. 예를 들어, 표면처리(16)는 블록킹층(15A)의 표면을 컨포멀하게 컨버팅시킬 수 있다.
표면처리(16)는 식각종(16E)을 포함할 수 있다. 식각종(16E)은 블록킹층(15A)의 표면을 부분적으로 식각할 수 있는 물질을 포함할 수 있다. 식각종(16E)은 불소(Fluorine, F)를 포함할 수 있다. 표면처리(16)는 NF3 플라즈마처리를 포함할 수 있다. 따라서, 표면처리(16)는 불소 플라즈마 처리를 포함할 수 있다.
상술한 바와 같이, 불소플라즈마를 이용한 표면처리(16)에 의해 오프닝(14)의 상부 코너(또는 상부 측벽)에서 블록킹층(15A)이 식각될 수 있다. 아울러, 오프닝(14)의 중간부 및 저면에서도 블록킹층(15A)이 식각될 수도 있다. 이 때, 블록킹층(15A)의 식각은 오프닝(14)의 상부 코너에서 주로 발생할 수 있고, 이에 따라 오버행 형상(15M)이 제거될 수 있다.
결국, 표면처리(16)에 의해 균일한 두께를 갖는 블록킹층(15)이 형성될 수 있다.
표면처리(16) 동안에 사용되는 불소플라즈마의 불소는 블록킹층(15)의 표면에 흡착될 수 있다. 블록킹층(15)의 표면에 부분적으로 불소 흡착층(16D)이 형성될 수 있다. 불소 흡착층(16D)은 후속 공정시 증착억제물질(Inhibitor)로 작용할 수 있다. 증착억제물질은 표면프로텍터(Surface protector)라고 지칭할 수 있다. 증착억제물질은 불소 외에 Cl, N2 또는 HF을 포함할 수 있다.
상술한 실시예들에 따르면, 블록킹층(15), 전하저장층(17) 및 터널절연층(18)의 스택을 형성하는 공정은 "ONO" 공정이라고 지칭할 수 있다.
비교예로서, ONO 공정을 써멀 원자층증착(Thermal ALD) 방식으로 증착하는 경우, 630℃ 이상의 고온에 노출될 수 있다. 고온 공정으로 인해 화학기상증착(CVD) 반응이 미세하게 발생하게 되어 비-컨포멀하게 증착되는 단차피복성 열화가 발생하게 된다. 즉, 오프닝(14)의 하부측보다 상부측에서 비교적 두껍게 증착되어 단차피복성이 열악해질 수 있다.
본 실시예들은 ONO 공정의 단차피복성 개선을 위해 전하저장층(17A)을 증착하기 전에, 식각효과 및 증착억제효과를 동시에 구현 가능한 표면처리(16)를 수행하고 있다. 표면처리(16)는 NF3 플라즈마를 이용할 수 있고, NF3 플라즈마를 오프닝(14)의 상부측에 먼저 플로우시켜주고 전하저장층(17A)을 증착하면 블록킹층(15)의 상부가 식각되면서 블록킹층(15)의 단차피복성 개선할 수 있다.
또한, 전하저장층(17)의 경우 불소흡착층(16D)으로 인해 증착 초기에 상부측이 증착되지 않으므로, 블록킹층과 전하저장층 모두 단차피복성 개선이 가능하다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 기판 12 : 절연층
13 : 희생층 14 : 오프닝
15A, 15 : 블록킹층 16 : 표면처리
17A, 17 : 전하저장층 18 : 터널절연층
19 : 채널층 20 : 코어절연층
21 : 필라구조물 22 : 슬릿
23 : 수평형 리세스
24 : 게이트전극

Claims (20)

  1. 하부 구조물 상에 절연막들과 희생층들이 교번하여 적층된 교번스택을 형성하는 단계;
    상기 교번스택을 식각하여 오프닝을 형성하는 단계;
    상기 오프닝이 형성된 교번스택 상에 비-컨포멀한 블록킹층을 형성하는 단계;
    상기 비-컨포멀한 블록킹층을 컨포멀 블록킹층으로 컨버팅시키는 단계; 및
    상기 컨포멀 블록킹층 상에 전하저장층을 형성하는 단계
    를 포함하는 수직형 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 비-컨포멀한 블록킹층을 컨포멀 블록킹층으로 컨버팅시키는 단계는,
    플라즈마처리에 의해 수행되는 수직형 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 플라즈마처리는, 상기 오프닝의 상부 코너에 집중되는 수직형 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 플라즈마처리는,
    상기 오프닝의 상부 코너에서 상기 비-컨포멀한 블록킹층을 식각하는 단계를 포함하는 수직형 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 플라즈마처리는, 불소함유플라즈마를 포함하는 수직형 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 플라즈마처리는, NF3 플라즈마를 포함하는 수직형 반도체 장치의 제조 방법.
  7. 하부 구조물 상에 절연막들과 희생층들이 교번하여 적층된 교번스택을 형성하는 단계;
    상기 교번스택을 식각하여 오프닝을 형성하는 단계;
    상기 오프닝이 형성된 교번스택 상에 블록킹층을 형성하는 단계;
    상기 블록킹층의 표면에 증착억제물질을 흡착시키는 단계; 및
    상기 증착억제물질이 흡착된 컨포멀 블록킹층 상에 전하저장층을 형성하는 단계
    를 포함하는 수직형 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 블록킹층의 표면에 증착억제물질을 흡착시키는 단계는,
    플라즈마처리에 의해 수행되는 수직형 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 블록킹층의 표면에 증착억제물질을 흡착시키는 단계는,
    상기 오프닝의 상부 코너에 집중되는 수직형 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 블록킹층의 표면에 증착억제물질을 흡착시키는 단계는,
    상기 오프닝의 상부 코너에서 상기 블록킹층을 부분적으로 식각하는 단계를 포함하는 수직형 반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 블록킹층의 표면에 증착억제물질을 흡착시키는 단계는,
    식각종을 포함하는 플라즈마처리에 의해 수행되는 수직형 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 플라즈마처리는, 불소함유플라즈마를 포함하는 수직형 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 플라즈마처리는, NF3 플라즈마를 포함하는 수직형 반도체 장치의 제조 방법.
  14. 제7항에 있어서,
    상기 증착억제물질은 불소, Cl, N2 또는 HF를 포함하는 수직형 반도체 장치의 제조 방법.
  15. 제7항에 있어서,
    상기 블록킹층은 실리콘산화물 또는 알루미늄산화물을 포함하는 수직형 반도체 장치의 제조 방법.
  16. 하부 구조물;
    상기 하부 구조물 상에 교번하여 적층된 절연층들과 게이트전극들을 포함하는 교번스택;
    상기 교번스택을 관통하는 오프닝;
    상기 오프닝의 측벽에 형성된 블록킹층;
    상기 블록킹층의 측벽에 형성된 전하저장층; 및
    상기 블록킹층과 전하저장층의 계면에 형성된 흡착층
    을 포함하는 수직형 반도체 장치.
  17. 제16항에 있어서,
    상기 흡착층은 상기 오프닝의 상부 측벽에 위치하는 수직형 반도체 장치.
  18. 제16항에 있어서,
    상기 흡착층은 불소를 함유하는 실리콘산화물 또는 불소를 함유하는 실리콘질화물을 포함하는 수직형 반도체 장치.
  19. 제16항에 있어서,
    상기 흡착층은 증착억제물질을 함유하는 수직형 반도체 장치.
  20. 제16항에 있어서,
    상기 증착억제물질은 불소, Cl, N2 또는 HF를 포함하는 수직형 반도체 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7365895B2 (ja) * 2019-12-25 2023-10-20 東京エレクトロン株式会社 基板処理方法および基板処理装置
US11087843B1 (en) * 2020-02-10 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Memory with FRAM and SRAM of IC and method for accessing memory
WO2023114737A1 (en) * 2021-12-13 2023-06-22 Lam Research Corporation Tungsten wordline fill in high aspect ratio 3d nand architecture

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6924226B2 (en) * 1999-10-02 2005-08-02 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US7592254B2 (en) * 2005-11-01 2009-09-22 The Board Of Trustees Of The University Of Illinois Methods for coating and filling high aspect ratio recessed features
US7780865B2 (en) 2006-03-31 2010-08-24 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
US8492878B2 (en) * 2010-07-21 2013-07-23 International Business Machines Corporation Metal-contamination-free through-substrate via structure
KR20120068392A (ko) 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US20140073128A1 (en) * 2012-07-04 2014-03-13 National Applied Research Laboratories Manufacturing method for metal line
CN105226066B (zh) * 2015-08-20 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US9853123B2 (en) * 2015-10-28 2017-12-26 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
JP6956592B2 (ja) * 2017-10-31 2021-11-02 東京エレクトロン株式会社 シリコン酸化膜を形成する方法および装置
US10847413B2 (en) * 2017-11-30 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact plugs for semiconductor device
CN109524414B (zh) * 2018-11-22 2020-11-03 中国科学院微电子研究所 一种三维存储器及其制作方法
CN113366643A (zh) * 2019-01-25 2021-09-07 朗姆研究公司 具有预成型纤丝的电阻式随机存取存储器

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