KR20220151819A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들은 이웃하는 도전라인들 사이의 기생 캐패시턴스를 감소시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 본 실시예에 따른 반도체 장치는 기판 상부에 형성된 도전라인; 및 상기 도전라인의 양측벽을 커버링하는 다층 스페이서를 포함하되, 상기 다층 스페이서는 확산배리어물질, 보론질화물 및 산화방지물질이 순차로 적층될 수 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 상세하게는 저유전율의 비트라인스페이서를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 비트 라인과 같은 배선들 사이의 간격이 매우 감소되고 있다. 이에 따라, 배선들 사이에 기생 커패시턴스가 발생할 수 있다. 그러므로, 기생 커패시턴스를 감소시킬 수 있는 배선 구조물 및 반도체 장치의 제조 방법이 요구되고 있다.
본 발명의 실시예들은 이웃하는 도전라인들 사이의 기생 캐패시턴스를 감소시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치는 기판 상부에 형성된 도전라인; 및 상기 도전라인의 양측벽을 커버링하는 다층 스페이서를 포함하되, 상기 다층 스페이서는 확산배리어물질, 보론질화물 및 산화방지물질이 순차로 적층될 수 있다.
다른 실시예에 따른 반도체 장치는 기판 상부에 일방향으로 연장된 비트라인구조물; 및 상기 비트라인구조물의 양측벽을 커버링하는 다층 스페이서를 포함하되, 상기 다층 스페이서는 제1보론-프리 질화물, 보론질화물 및 제2보론-프리 질화물이 순차로 적층된될 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 기판 상부에 도전라인을 형성하는 단계; 및 상기 도전라인의 양측벽을 커버링하는 다층 스페이서를 형성하는 단계를 포함하고, 상기 다층 스페이서는 확산배리어물질, 보론질화물 및 산화방지물질이 순차로 적층된될 수 있다.
본 기술은 저유전율을 갖는 비트라인스페이서를 적용하여 기생 캐패시턴스를 감소시킴으로써 반도체 장치의 신뢰성을 개선하는 효과가 있다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3은 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 4a는 도 3의 A-A'선에 따른 단면도이다.
도 4b는 도 3의 B-B'선에 따른 단면도이다.
도 5 내지 도 15은 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(100)는 기판(101), 패턴구조물(105) 및 패턴구조물(105) 양측에 형성된 절연구조물(110)을 포함할 수 있다.
기판(101) 상에 패턴구조물(105)이 형성될 수 있다. 패턴구조물(105)은 기판(101) 상에 형성된 제1도전패턴(102), 제1도전패턴(102) 상의 제2도전패턴(103) 및 제2도전패턴(103) 상의 하드마스크패턴(104)을 더 포함할 수 있다. 제1도전패턴(102)은 기판(101)에 접촉될 수 있다. 도시하지 않았지만, 제1도전패턴(102)과 기판(101)은 분리물질 또는 절연물질층에 의해 전기적으로 분리될 수도 있다. 제1도전패턴(102)과 제2도전패턴(103)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 하드마스크패턴(104)은 절연물질을 포함할 수 있다.
절연구조물(110)은 다층의 절연물질을 포함할 수 있다. 절연구조물(110)은 '스페이서구조물'이라고 지칭될 수 있다.절연구조물(110)은 패턴구조물(105)의 양측벽에 위치하는 확산배리어물질(113) 및 산화방지물질(115)과 그 사이에 개재된 보론질화물(Boron Nitride, 114)의 스택을 포함할 수 있다. 확산배리어물질(113)은 패턴구조물(105)의 양측벽에 접촉될 수 있다. 절연구조물(110)은 패턴구조물(105)의 측벽으로부터 확산배리어물질(113), 보론질화물(114) 및 산화방지물질(115)이 차례로 적층될 수 있다.
제1보론-프리 질화물(113)은 실리콘질화물(silicon nitride)을 포함할 수 있다. 예를 들어, 실리콘질화물은 Si3N4을 포함할 수 있다. 제1보론-프리 질화물(113)은 보론질화물(114)의 균일한 증착을 위한 것으로, '시드층'이라고 지칭될 수 있다. 또한, 제1보론-프리 질화물(113)은 보론질화물(114) 내의 보론이 열공정 등에 의해 외확산(out diffusion)되는 것을 방지하기 위한 것으로, '확산배리어층'이라고 지칭될 수 있다.
제1보론-프리 질화물(113)의 두께는 제2보론-프리 질화물(115)의 두께보다 작을 수 있다. 제1보론-프리 질화물(113)의 두께는 보론질화물(114)의 두께보다 작을 수 있다. 제1보론-프리 질화물(113)은 예를 들어, 5Å∼10Å의 두께로 형성될 수 있다.
제2보론-프리 질화물(115)은 제1보론-프리 질화물(113)과 동일한 물질을 포함할 수 있다. 제2보론-프리 질화물(115)은 실리콘질화물을 포함할 수 있다. 예를 들어, 실리콘질화물은 Si3N4을 포함할 수 있다. 제2보론-프리 질화물(115)은 반도체 공정 진행시 열공정 및/또는 노출에 의한 보론질화물(114)의 산화방지 및 손상을 방지하기 위한 것으로, '캡핑층' 또는 '산화방지층'이라고 지칭될 수 있다. 제2보론-프리 질화물(115)의 두께는 제1보론-프리 질화물(113)의 두께보다 클 수 있다. 제2보론-프리 질화물(115)의 두께는 보론질화물(114)의 두께와 같거나, 보론질화물(114)의 두께보다 작을 수 있다. 예를 들어, 제2보론-프리 질화물(115)의 두께는 50Å∼70Å의 두께를 포함할 수 있다. 본 실시예에서, 제2보론-프리 질화물(115)의 두께는 보론질화물(114)의 두께보다 작을 수 있다.
보론질화물(114)은 실리콘-프리 질화물(silicon-free nitride)을 포함할 수 있다. 보론질화물(114)은 비정질 보론질화물(amorphous boron nitride)일 수 있다. 보론질화물(114)은 실리콘 함유 질화물(silicon-contain nitride)보다 낮은 유전율을 가질 수 있다. 보론질화물(114)은 실리콘산화물(silicon oxide)의 유전율보다 낮을 수 있다. 보론질화물(114)은 SiCO(Silicon Carbon Oxide)의 유전율보다 낮을 수 있다.
보론질화물(114)은 막 내에 보론의 함량이 질소의 함량보다 높게 조절될 수 있다. 보론질화물(114)은 비정질(amorphous) 형태일 수 있다. 보론질화물(114)의 두께는 제1보론-프리 질화물(113)의 두께보다 클 수 있다. 보론질화물(114)의 두께는 제2보론-프리 질화물(115)의 두께와 동일하거나, 제2보론-프리 질화물(115)의 두께보다 클 수 있다. 예를 들어, 보론질화물(114)의 두께는 50Å∼100Å의 두께를 포함할 수 있다. 본 실시예에서, 보론질화물(114)의 두께는 제2보론-프리 질화물(115)의 두께보다 클 수 있다.
보론질화물(114)은 약 1∼2의 유전상수를 가지므로, 약 4∼5.2의 유전상수를 갖는 SiBN 및/또는 약 3.9~4.3의 유전상수를 갖는 실리콘산화물을 절연구조물로 적용할 때보다 현저히 낮은 유전율을 확보할 수 있다. 따라서, 이웃하는 패턴구조물(105) 간의 기생 캐패시턴스를 감소시킬 수 있다. 또한, 보론질화물(114)은 에어갭(Air gap)과 유사한 유전상수를 가지면서도, 에어갭을 형성할 때보다 공정난이도를 대폭 낮출 수 있으므로, 반도체 공정의 단순화가 가능하다.
더욱이, 본 실시예는 절연구조물(105)을 제1보론-프리 질화물(113), 보론질화물(114) 및 제2보론-프리 질화물(115)이 적층된 다중 스페이서로 형성하므로써, 열공정 등에 의해 보론질화물(114) 내의 보론이 외확산되는 것을 방지하고, 동시에 보론질화물(114)이 산화되거나 손상되는 것을 방지할 수 있다.
상술한 본 실시예의 제1 및 제2보론-프리 질화물(113, 115)과 보론질화물(114)의 두께는 각 스페이서의 두께 차이를 비교하기 위한 일 실시예로, 이에 한정되지 않으며 조건 및 공정의 필요에 따라 조절될 수 있다.
도 2는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2에서, 도 1과 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 증복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 2를 참조하면, 반도체 장치(100M)는 기판(101), 기판(101) 상부의 패턴구조물들(105), 패턴구조물들(105) 사이의 플러그구조물(120) 및 패턴구조물들(105)과 플러그구조물(120) 사이의 절연구조물(110)을 포함할 수 있다.
기판(101) 상에 복수의 패턴구조물(105)이 형성될 수 있다. 복수의 패턴구조물(105) 각각은 기판(101) 상에 형성된 제1도전패턴(102), 제1도전패턴(102) 상의 제2도전패턴(103) 및 제2도전패턴(103) 상의 하드마스크패턴(104)을 포함할 수 있다. 제1도전패턴(102)은 기판(101)에 직접 접촉될 수 있다. 도시하지 않았지만, 제1도전패턴(102)과 기판(101)은 분리물질 또는 절연물질층에 의해 전기적으로 분리될 수도 있다. 제1도전패턴(102)과 제2도전패턴(103)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 하드마스크패턴(104)은 절연물질을 포함할 수 있다.
절연구조물(110)은 다층의 절연물질을 포함할 수 있다. 절연구조물(110)은 '스페이서구조물'이라고 지칭될 수 있다. 절연구조물(110)은 패턴구조물(105)의 양측벽에 위치하는 제1보론-프리 질화물(113) 및 제2보론-프리 질화물(115)와 제1 및 제2보론-프리 질화물(113, 115) 사이에 개재된 보론질화물(Boron Nitride, 114)의 스택을 포함할 수 있다. 제1보론-프리 질화물(113)은 패턴구조물(105)의 양측벽에 접촉될 수 있다. 절연구조물(110)은 패턴구조물(105)의 측벽으로부터 제1보론-프리 질화물(113), 보론질화물(114) 및 제2보론-프리 질화물(115)이 차례로 적층될 수 있다.
제1보론-프리 질화물(113)은 실리콘질화물(silicon nitride)을 포함할 수 있다. 예를 들어, 실리콘질화물은 Si3N4을 포함할 수 있다. 제1보론-프리 질화물(113)은 보론질화물(114)의 균일한 증착을 위한 것으로, '시드층'이라고 지칭될 수 있다. 또한, 제1보론-프리 질화물(113)은 보론질화물(114) 내의 보론이 열공정 등에 의해 외확산(out diffusion)되는 것을 방지하기 위한 것으로, '확산배리어층'이라고 지칭될 수 있다.
제1보론-프리 질화물(113)의 두께는 제2보론-프리 질화물(115)의 두께보다 작을 수 있다. 제1보론-프리 질화물(113)의 두께는 보론질화물(114)의 두께보다 작을 수 있다. 제1보론-프리 질화물(113)은 예를 들어, 5Å∼10Å의 두께로 형성될 수 있다.
제2보론-프리 질화물(115)은 제1보론-프리 질화물(113)과 동일한 물질을 포함할 수 있다. 제2보론-프리 질화물(115)은 실리콘질화물을 포함할 수 있다. 예를 들어, 실리콘질화물은 Si3N4을 포함할 수 있다. 제2보론-프리 질화물(115)은 반도체 공정 진행시 열공정 및/또는 노출에 의한 보론질화물(114)의 산화방지 및 손상을 방지하기 위한 것으로, '캡핑층' 또는 '산화방지층'이라고 지칭될 수 있다. 제2보론-프리 질화물(115)의 두께는 제1보론-프리 질화물(113)의 두께보다 클 수 있다. 제2보론-프리 질화물(115)의 두께는 보론질화물(114)의 두께와 같거나, 보론질화물(114)의 두께보다 작을 수 있다. 예를 들어, 제2보론-프리 질화물(115)의 두께는 50Å∼70Å의 두께를 포함할 수 있다. 본 실시예에서, 제2보론-프리 질화물(115)의 두께는 보론질화물(114)의 두께보다 작을 수 있다.
보론질화물(114)은 실리콘-프리 질화물(silicon-free nitride)을 포함할 수 있다. 보론질화물(114)은 비정질 보론질화물(amorphous boron nitride)일 수 있다. 보론질화물(114)은 실리콘 함유 질화물(silicon-contain nitride)보다 낮은 유전율을 가질 수 있다. 보론질화물(114)은 실리콘산화물(silicon oxide)의 유전율보다 낮을 수 있다. 보론질화물(114)은 SiCO(Silicon Carbon Oxide)의 유전율보다 낮을 수 있다.
보론질화물(114)은 막 내에 보론의 함량이 질소의 함량보다 높게 조절될 수 있다. 보론질화물(114)은 비정질(amorphous) 형태로 형성될 수 있다. 보론질화물(114)의 두께는 제1보론-프리 질화물(113)의 두께보다 클 수 있다. 보론질화물(114)의 두께는 제2보론-프리 질화물(115)의 두께와 동일하거나, 제2보론-프리 질화물(115)의 두께보다 클 수 있다. 예를 들어, 보론질화물(114)의 두께는 50Å∼100Å의 두께를 포함할 수 있다. 본 실시예에서, 보론질화물(114)의 두께는 제2보론-프리 질화물(115)의 두께보다 클 수 있다.
도 2에서 반도체 장치(100M)는 메모리셀의 일부일 수 있다.
패턴구조물들(105)에서, 제1도전패턴(102)은 비트라인콘택플러그일 수 있고, 제2도전패턴(103)은 비트라인을 포함할 수 있다. 플러그구조물(120)은 스토리지노드콘택플러그를 포함할 수 있다.
다른 실시예에서, 제1도전패턴(102) 및 제2도전패턴(103)은 트랜지스터의 게이트전극일 수 있다. 플러그구조물(120)은 트랜지스터의 소스/드레인 영역에 접속된 콘택플러그일 수 있다. 절연구조물(110)은 게이트스페이서 또는 콘택스페이서일 수 있다.
보론질화물(114)은 약 1∼2의 유전상수를 가지므로, 약 4∼5.2의 유전상수를 갖는 SiBN 및/또는 약 3.9~4.3의 유전상수를 갖는 실리콘산화물을 절연구조물로 적용할 때보다 현저히 낮은 유전율을 확보할 수 있다. 따라서, 이웃하는 패턴구조물(105) 간의 기생 캐패시턴스를 감소시킬 수 있다. 또한, 보론질화물(114)은 에어갭(Air gap)과 유사한 유전상수를 가지면서도, 에어갭을 형성할 때보다 공정난이도를 대폭 낮출 수 있으므로, 반도체 공정의 단순화가 가능하다.
더욱이, 본 실시예는 절연구조물(105)을 제1보론-프리 질화물(113), 보론질화물(114) 및 제2보론-프리 질화물(115)의 적층으로 형성하므로써, 열공정 등에 의해 보론질화물(114) 내의 보론이 외확산되는 것을 방지하고, 동시에 보론질화물(114)이 산화되거나 손상되는 것을 방지할 수 있다.
도 3은 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 4a는 도 3의 A-A'선에 따른 단면도이다. 도 4b는 도 3의 B-B'선에 따른 단면도이다.
반도체 장치(200)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(207)을 포함하는 셀트랜지스터, 비트라인구조물 및 메모리요소(230)를 포함할 수 있다.
반도체 장치(200)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202) 및 활성영역(203)이 형성될 수 있다. 소자분리층(202)에 의해 복수의 활성영역(203)이 정의될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(205)가 형성될 수 있다. 게이트트렌치(205)의 표면 상에 게이트절연층(206)이 형성된다. 게이트절연층(206) 상에 게이트트렌치(205)를 부분적으로 채우는 매립워드라인(207)이 형성될 수 있다. 매립워드라인(207) 상에 게이트캡핑층(208)이 형성될 수 있다. 매립워드라인(207)의 상부면은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(207)은 저저항 금속물질일 수 있다. 매립워드라인(207)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(207)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다. 매립워드라인(207)은 '매립게이트전극'이라고 지칭될 수 있다. 매립워드라인(207)은 제1방향(D1)으로 길게 연장될 수 있다.
기판(201)에 제1 및 제2불순물영역(209, 210)이 형성될 수 있다. 제1 및 제2불순물영역(209, 210)은 게이트트렌치(205)에 의해 서로 이격될 수 있다. 제1 및 제2불순물영역(209, 210)은 소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(209, 210)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 이로써, 매립워드라인(207), 제1 및 제2불순물영역(209, 210)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립워드라인(207)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(212)가 형성될 수 있다. 비트라인콘택플러그(212)는 제1불순물영역(209)에 접속될 수 있다. 비트라인콘택플러그(212)는 비트라인콘택홀(211) 내에 위치할 수 있다. 비트라인콘택홀(211)은 하드마스크층(204)을 관통하여 기판(201)으로 연장될 수 있다. 하드마스크층(204)은 기판(201) 상에 형성될 수 있다. 하드마스크층(204)은 절연물질을 포함할 수 있다. 비트라인콘택홀(211)은 제1불순물영역(209)을 노출시킬 수 있다. 비트라인콘택플러그(212)의 하부면은 소자분리층(202) 및 활성영역(203)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(212)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(212)의 일부는 비트라인콘택홀(211)의 직경보다 더 작은 선폭을 가질 수 있다. 비트라인콘택플러그(212) 상에 비트라인(213)이 형성될 수 있다. 비트라인(213) 상에 비트라인하드마스크(214)가 형성될 수 있다. 비트라인콘택플러그(212), 비트라인(213) 및 비트라인하드마스크(214)의 적층구조물은 '비트라인구조물'이라고 지칭할 수 있다. 비트라인(213)은 매립워드라인(207)과 교차하는 제2방향(D2)으로 연장된 라인 형상을 가질 수 있다. 비트라인(213)의 일부는 비트라인콘택플러그(212)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(213)과 비트라인콘택플러그(212)는 선폭(line witch)이 동일할 수 있다. 따라서, 비트라인(213)은 비트라인콘택플러그(212)를 커버링하면서 제2방향(D2)으로 연장될 수 있다. 비트라인(213)은 텅스텐과 같은 금속물질을 포함할 수 있다. 비트라인하드마스크(214)는 실리콘질화물과 같은 절연물질을 포함할 수 있다.
비트라인구조물의 측벽에 스페이서구조물(215)이 형성될 수 있다. 스페이서구조물(215)은 다층의 절연물질을 포함할 수 있다. 스페이서구조물(215)은 비트라인구조물의 양측벽에 위치하는 제1보론-프리 질화물(216) 및 제2보론-프리 질화물(218)와 제1 및 제2보론-프리 질화물(216, 218) 사이에 개재된 보론질화물(Boron Nitride, 217)의 스택을 포함할 수 있다.
이웃하는 비트라인구조물 사이에 스토리지노드콘택플러그(220)가 형성될 수 있다. 스토리지노드콘택플러그(220)는 제2불순물영역(210)에 접속될 수 있다. 스토리지노드콘택플러그(220)는 하부 플러그(221)와 상부 플러그(223)를 포함할 수 있다. 스토리지노드콘택플러그(220)는 하부 플러그(221)와 상부 플러그(223) 사이의 오믹콘택층(222)을 더 포함할 수 있다. 오믹콘택층(222)은 금속실리사이드를 포함할 수 있다. 예를 들어, 하부 플러그(221)는 폴리실리콘을 포함할 수 있고, 상부 플러그(223)는 금속질화물, 금속물질 또는 이들의 조합을 포함할 수 있다.
비트라인구조물과 평행하는 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그(220)들 사이에 플러그분리층(219)이 형성될 수 있다. 플러그분리층(219)은 이웃하는 비트라인구조물들 사이에 형성될 수 있다. 플러그분리층(219)들에 의해 이웃하는 스토리지노드콘택플러그(220)들이 분리될 수 있다. 이웃하는 비트라인구조물들 사이에서, 복수의 플러그분리층(219)과 복수의 스토리지노드콘택플러그(220)가 번갈아 교대로 위치할 수 있다.
플러그분리층(219)은 실리콘질화물 또는 저유전율 물질을 포함할 수 있다. 플러그분리층(219)은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
상부 플러그(223) 상에 메모리요소(230)가 형성될 수 있다. 메모리요소(230)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다.
스페이서구조물(215)을 자세히 살펴보면 다음과 같다.
스페이서구조물(215)은 비트라인구조물의 양측벽에 위치하는 제1보론-프리 질화물(216) 및 제2보론-프리 질화물(218)과 제1 및 제2보론-프리 질화물(216, 218) 사이에 개재된 보론질화물(Boron Nitride, 217)의 스택을 포함할 수 있다. 제1보론-프리 질화물(216)은 비트라인구조물의 양측벽에 접촉될 수 있다. 스페이서구조물(215)은 비트라인구조물의 측벽으로부터 제1보론-프리 질화물(216), 보론질화물(217) 및 제2보론-프리 질화물(218)이 차례로 적층될 수 있다.
제1보론-프리 질화물(216)은 비트라인구조물을 포함하는 전체구조를 따라 연장될 수 있다. 제1보론-프리 질화물(216)은 비트라인구조물의 양측벽으로부터 비트라인콘택홀(211)로 연장될 수 있다. 즉, 제1보론-프리 질화물(216)은 비트라인구조물의 양측벽으로부터, 비트라인콘택홀(211)과 비트라인콘택플러그(212)에 의해 정의된 갭(G)으로 연장될 수 있다.
제1보론-프리 질화물(216)은 실리콘질화물을 포함할 수 있다. 예를 들어, 실리콘질화물은 Si3N4을 포함할 수 있다. 제1보론-프리 질화물(216)은 보론질화물(216)의 균일한 증착을 위한 것으로, '시드층'이라고 지칭될 수 있다. 또한, 제1보론-프리 질화물(216)은 보론질화물(217) 내의 보론이 열공정 등에 의해 외확산(out diffusion)되는 것을 방지하기 위한 것으로, '확산배리어층'이라고 지칭될 수 있다.
제1보론-프리 질화물(216)의 두께는 제2보론-프리 질화물(218)의 두께보다 작을 수 있다. 제1보론-프리 질화물(216)의 두께는 보론질화물(217)의 두께보다 작을 수 있다. 제1보론-프리 질화물(216)은 예를 들어, 5Å∼10Å의 두께로 형성될 수 있다.
제2보론-프리 질화물(218)은 제1보론-프리 질화물(216) 및 보론질화물(217)보다 기판(201)에 수직한 방향으로의 길이가 짧을 수 있다. 제2보론-프리 질화물(218)의 하부면은 하드마스크층(214) 상부면과 동일레벨일 수 있다. 제2질화물스페이서(218)의 하부면은 비트라인콘택홀(211)의 저면보다 높은 레벨일 수 있다.
제2보론-프리 질화물(218)은 제1보론-프리 질화물(216)과 동일한 물질을 포함할 수 있다. 제2보론-프리 질화물(218)은 실리콘질화물을 포함할 수 있다. 예를 들어, 실리콘질화물은 Si3N4을 포함할 수 있다. 제2보론-프리 질화물(218)은 반도체 공정 진행시 열공정 및/또는 노출에 의한 보론질화물(217)의 산화방지 및 손상을 방지하기 위한 것으로, '캡핑층' 또는 '산화방지층'이라고 지칭될 수 있다. 제2보론-프리 질화물(218)의 두께는 제1보론-프리 질화물(216)의 두께보다 클 수 있다. 제2보론-프리 질화물(218)의 두께는 보론질화물(217)의 두께와 같거나, 보론질화물(217)의 두께보다 작을 수 있다. 예를 들어, 제2보론-프리 질화물(218)의 두께는 50Å∼70Å의 두께를 포함할 수 있다. 본 실시예에서, 제2보론-프리 질화물(218)의 두께는 보론질화물(217)의 두께보다 작을 수 있다.
보론질화물(217)은 비트라인콘택홀(211) 및 비트라인콘택플러그(212)에 의해 형성된 갭(G)을 채우도록 형성될 수 있다. 즉, 갭(G)은 제1보론-프리 질화물(216)과 보론질화물(217)에 의해 갭필될 수 있다. 자세히 설명하면, 비트라인콘택플러그(212)과 비트라인콘택플러그(212)에 인접한 스토리지노드콘택플러그(220) 사이에는 제1보론-프리 질화물(216)과 보론질화물(217)의 적층구조가 개재될 수 있고, 비트라인(213) 및 비트라인하드마스크(214)와 그에 인접한 스토리지노드콘택플러그(220) 사이에는 제1보론-프리 질화물(216), 보론질화물(217) 및 제2보론-프리 질화물(218)의 적층구조가 개재될 수 있다.
보론질화물(217)은 실리콘-프리 질화물(silicon-free nitride)을 포함할 수 있다. 보론질화물(217)은 비정질 보론질화물(amorphous boron nitride)일 수 있다. 보론질화물(217)은 실리콘 함유 질화물(silicon-contain nitride)보다 낮은 유전율을 가질 수 있다. 보론질화물(217)은 실리콘산화물(silicon oxide)의 유전율보다 낮을 수 있다. 보론질화물(217)은 SiCO(Silicon Carbon Oxide)의 유전율보다 낮을 수 있다.
보론질화물(217)은 막 내에 보론의 함량이 질소의 함량보다 높게 조절될 수 있다. 보론질화물(217)은 비정질(amorphous) 형태로 형성될 수 있다. 보론질화물(217)의 두께는 제1보론-프리 질화물(216)의 두께보다 클 수 있다. 보론질화물(217)의 두께는 제2보론-프리 질화물(218)의 두께와 동일하거나, 제2보론-프리 질화물(218)의 두께보다 클 수 있다. 예를 들어, 보론질화물(217)의 두께는 50Å∼100Å의 두께를 포함할 수 있다. 본 실시예에서, 보론질화물(217)의 두께는 제2보론-프리 질화물(218)의 두께보다 클 수 있다.
보론질화물(217)은 약 1∼2의 유전상수를 가지므로, 약 4∼5.2의 유전상수를 갖는 SiBN 및/또는 약 3.9~4.3의 유전상수를 갖는 실리콘산화물을 절연구조물로 적용할 때보다 현저히 낮은 유전율을 확보할 수 있다. 따라서, 비트라인구조물과 비트라인구조물에 인접한 스토리지노드콘택플러그(220) 간의 기생 캐패시턴스를 감소시킬 수 있다. 또한, 보론질화물(217)은 약 1의 유전상수를 갖는 에어갭(Air gap)과 유사한 유전상수를 가지면서도, 에어갭을 형성할 때보다 공정난이도를 대폭 낮출 수 있으므로, 반도체 공정의 단순화가 가능하다.
더욱이, 본 실시예는 스페이서구조물(215)을 제1보론-프리 질화물(216), 보론질화물(217) 및 제2보론-프리 질화물(218)의 적층으로 형성하므로써, 열공정 등에 의해 보론질화물(217) 내의 보론이 외확산되는 것을 방지하고, 동시에 보론질화물(217)이 산화되거나 손상되는 것을 방지할 수 있다.
상술한 본 실시예의 제1 및 제2보론-프리 질화물(216, 218)과 보론질화물(217)의 두께는 각 스페이서의 두께 차이를 비교하기 위한 일 실시예로, 이에 한정되지 않으며 조건 및 공정의 필요에 따라 조절될 수 있다.
도 5 내지 도 15는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 5 내지 도 15는 도 3의 A-A' 및 B-B'에 따른 제조 방법을 설명하기 위한 단면도들이다.
도 5에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 복수의 활성영역(13)이 정의된다. 소자분리층(12)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(chemical mechanical poslishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
다음으로, 기판(11) 내에 매립워드라인구조물이 형성될 수 있다. 매립워드라인구조물은 게이트트렌치(15), 게이트트렌치(15)의 저면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 매립워드라인(17), 매립워드라인(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립워드라인구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역들(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형상일 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다. 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다.
도시하지 않았으나, 소자분리층(12)의 일부를 리세스시켜 게이트트렌치(15) 아래의 활성영역(13)을 돌출시킬 수 있다. 예를 들어, 도 3의 B-B' 방향으로, 게이트트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(15) 아래의 핀영역(fin region, 도면부호 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
다음으로, 게이트트렌치(15)의 저면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 저면 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전율물질(High-k material), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 고유전율물질은 하프늄산화물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 매립워드라인(17)이 형성될 수 있다. 매립워드라인(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립워드라인(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 매립워드라인(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 매립워드라인(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립워드라인(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W) 스택으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W) 스택은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 매립워드라인(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 매립워드라인(17)이라고 지칭할 수 있다. 매립워드라인(17)으로서 티타늄질화물/텅스텐(TiN/W) 스택과 폴리실리콘층의 더블 게이트 구조가 사용될 수도 있다.
다음으로, 매립워드라인(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함한다. 매립워드라인(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 CMP 공정이 수행될 수 있다.
게이트캡핑층(18) 형성 이후에, 불순물영역들(19, 20)이 형성될 수 있다. 불순물영역들(19, 20)은 임플란트(Implantation) 등의 도핑 공정에 의해 형성될 수 있다. 불순물영역들(19, 20)은 제1불순물영역(19) 및 제2불순물영역(20)을 포함할 수 있다. 제1 및 제2불순물영역(19, 20)은 동일 도전형의 불순물로 도핑될 수 있다. 제1 및 제2불순물영역(19, 20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1불순물영역(19)은 제2불순물영역(20)보다 더 깊을 수 있다. 제1 및 제2불순물영역(19, 20)은 소스/드레인영역이라고 지칭될 수 있다. 제1불순물영역(19)은 비트라인콘택플러그가 접속될 영역일 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 서로 다른 활성영역(13)에 위치할 수 있다. 또한, 제1불순물영역(19)과 제2불순물영역(20)은 게이트트렌치들(15)에 의해 서로 이격되어 각각의 활성영역들(13)에 위치할 수도 있다.
매립워드라인(17), 제1 및 제2불순물영역(19, 20)에 의해 메모리셀의 셀 트랜지스터가 형성될 수 있다.
도 6에 도시된 바와 같이, 비트라인콘택홀(21)이 형성될 수 있다. 비트라인콘택홀(21)을 형성하기 위해 콘택마스크(도시 생략)를 이용하여 하드마스크층(14)을 식각할 수 있다. 비트라인콘택홀(21)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 비트라인콘택홀(21)에 의해 기판(11)의 일부분이 노출될 수 있다. 비트라인콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 비트라인콘택홀(21)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 비트라인콘택홀(21)에 의해 제1불순물영역(19)이 노출된다. 비트라인콘택홀(21)은 활성영역(21)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 비트라인콘택홀(21)을 형성하기 위한 식각 공정에서 제1불순물영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 비트라인콘택홀(21) 아래의 게이트캡핑층(18), 제1불순물영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 비트라인콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다. 비트라인콘택홀(21)이 확장됨에 따라, 제1불순물영역(19)의 표면이 리세스될 수 있고, 제1불순물영역(19)의 표면은 활성영역(13)의 표면보다 낮은 레벨이 될 수 있다.
도 7에 도시된 바와 같이, 예비 플러그(Pre-plug, 22A)가 형성된다. 예비 플러그(22A)는 선택적에피택셜성장(Selective Epitaxial Growth; SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그(22A)는 인이 도핑된 에피택셜층, 예를 들어 SEG SiP를 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(22A)를 형성할 수 있다. 다른 실시예에서, 예비 플러그(22A)는 폴리실리콘층 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그(22A)는 비트라인콘택홀(21)을 채울 수 있다. 예비 플러그(22A)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
도 8에 도시된 바와 같이, 비트라인도전층(23A)과 비트라인하드마스크층(24A)이 적층될 수 있다. 예비 플러그(22A) 및 하드마스크층(14) 상에 비트라인도전층(23A)과 비트라인하드마스크층(24A)을 순차적으로 적층할 수 있다. 비트라인도전층(23A)은 금속함유물질을 포함한다. 비트라인도전층(23A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인도전층(23A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 비트라인도전층(23A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 비트라인하드마스크층(24A)은 비트라인도전층(23A) 및 예비 플러그(22A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 비트라인하드마스크층(24A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 비트라인하드마스크층(24A)은 실리콘질화물로 형성될 수 있다.
도 9에 도시된 바와 같이, 비트라인(23)과 비트라인하드마스크(24)가 형성될 수 있다. 비트라인(23)과 비트라인하드마스크(24)는 비트라인마스크층(도시 생략)을 이용한 식각 공정에 의해 형성될 수 있다.
비트라인마스크층을 식각장벽으로 하여 비트라인하드마스크층(24A) 및 비트라인도전층(23A)을 식각한다. 이에 따라, 비트라인(23) 및 비트라인하드마스크(24)가 형성될 수 있다. 비트라인(23)은 비트라인도전층(23A)의 식각에 의해 형성될 수 있다. 비트라인하드마스크(24)는 비트라인하드마스크층(24A)의 식각에 의해 형성될 수 있다.
연속해서, 비트라인(23)과 동일한 선폭으로, 예비 플러그(22A)를 식각할 수 있다. 이에 따라, 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19) 상에 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19)과 비트라인(23)을 상호 접속시킬 수 있다. 비트라인콘택플러그(22)는 비트라인콘택홀(21) 내에 형성될 수 있다. 비트라인콘택플러그(22)의 선폭은 비트라인콘택홀(21)의 직경보다 작다. 따라서, 비트라인콘택홀(22)의 양측에 갭(25)이 정의될 수 있다.
상술한 바와 같이, 비트라인콘택플러그(22)가 형성되므로써, 비트라인콘택홀(21) 내에 갭(25)이 형성된다. 이는 비트라인콘택플러그(22)가 비트라인콘택홀(21)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(25)은 비트라인콘택플러그(22)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택홀(22)의 양측벽에 독립적으로 형성된다. 결국, 비트라인콘택홀(21) 내에는 하나의 비트라인콘택플러그(22)와 한 쌍의 갭(25)이 위치하며, 한 쌍의 갭(25)은 비트라인콘택플러그(22)에 의해 분리된다. 갭(25)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 갭(25)의 저면은 제1불순물영역(19)의 리세스된 상부 표면보다 낮은 레벨일 수도 있다.
비트라인콘택플러그(22), 비트라인(23) 및 비트라인하드마스크(24)의 순서로 적층된 구조물은, 비트라인구조물이라고 지칭될 수 있다. 탑뷰로 볼 때, 비트라인구조물은 어느 한 방향으로 길게 연장된 라인 형상의 패턴구조물일 수 있다.
도 10에 도시된 바와 같이, 제1보론-프리 질화물층(26A)이 형성될 수 있다. 제1보론-프리 질화물층(26A)은 비트라인구조물을 커버링할 수 있다. 제1보론-프리 질화물층(26A)은 비트라인콘택플러그(22)의 양측벽 및 비트라인(23)의 양측벽을 커버링할 수 있다. 제1보론-프리 질화물층(26A)은 비트라인하드마스크(24)의 양측벽 및 상부면을 커버링할 수도 있다.
제1보론-프리 질화물층(26A)은 비트라인(23)의 산화를 억제할 수 있는 보호물질(passivation material)을 포함할 수 있다. 제1보론-프리 질화물층(26A)은 후속 공정을 통해 형성될 보론질화물 내의 보론이 열공정 등에 의해 외확산(out diffusion)되는 것을 방지하는 배리어(barrier) 역할을 할 수 있다. 제1보론-프리 질화물층(26A)은 후속 공정을 통해 형성될 보론질화물의 균일한 증착을 위한 시드층(Seed layer) 역할을 할 수 있다.
제1보론-프리 질화물층(26A)은 실리콘질화물을 포함할 수 있다. 예를 들어, 실리콘질화물은 Si3N4을 포함할 수 있다. 제1보론-프리 질화물층(26A)은 보론의 외확산을 방지할 수 있는 최소한의 두께로 형성될 수 있다. 제1보론-프리 질화물층(26A)의 두께는 후속 공정을 통해 형성될 제2보론-프리 질화물층의 두께보다 작을 수 있다. 제1보론-프리 질화물층의 두께는 보론질화물층의 두께보다 작을 수 있다. 제1보론-프리 질화물층(26A)은 예를 들어, 5Å∼10Å의 두께로 형성될 수 있다.
도 11 및 도 12에 도시된 바와 같이, 보론질화물층(27A)이 형성될 수 있다. 보론질화물층(27A)은 제1보론-프리 질화물층(26A) 상에 형성될 수 있다. 보론질화물층(27A)은 갭(25)을 채우는 두께로 형성될 수 있다. 보론질화물층(27A)은 실리콘-프리 질화물(silicon-free nitride)을 포함할 수 있다. 보론질화물층(27A)은 비정질 보론질화물(amorphous boron nitride)일 수 있다. 보론질화물층(27A)은 실리콘 함유 질화물(silicon-contain nitride)보다 낮은 유전율을 가질 수 있다. 보론질화물층(27A)은 실리콘산화물(silicon oxide)의 유전율보다 낮을 수 있다. 보론질화물층(27A)은 SiCO(Silicon Carbon Oxide)의 유전율보다 낮을 수 있다.
보론질화물층(27A)은 제1보론-프리 질화물층(26A)과 동일챔버에서 인시튜(in-situ)로 형성할 수 있다. 보론질화물층(217A)은 퍼니스(furnace)에서 저온 및 저압 조건으로, 막 내에 보론의 함량이 질소의 함량보다 높은 비율이 유지되도록 형성할 수 있다.
본 실시예에서, 보론질화물층(27A)은 저압-화학기상증착(Low Pressure Chemical Vapor Deposition, LP-CVD) 공정으로 형성할 수 있다. LP-CVD 공정은 보론함유 프리커서 및 질소함유 반응가스를 사용할 수 있다. 예를 들어, 보론함유 프리커서(precursor)는 B2H6를 포함할 수 있고, 질소함유 반응가스(reactant)는 NH3를 포함할 수 있다. B2H6와 NH3의 유량은 B2H6:NH3 = 5∼7:1 비율로 조절할 수 있다. 증착온도는 300℃∼600℃의 범위로 조절할 수 있으며, 압력(pressure)은 0.1Torr∼1Torr의 범위로 조절할 수 있다.
다른 실시예에서, 보론질화물층(27A)은 PE-CVD(Plasma Enhanced CVD) 공정으로 형성할 수 있다. PE-CVD 공정은 보라잔(Borazane, BNH6) 및 BCl3를 프리커서로 사용할 수 있다. 보론질화물층(27A)의 형성방법은 이에 한정되지 않으며, 필요에따라 공정 조건 등을 조절할 수 있다.
보론질화물층(27A)의 두께는 제1보론-프리 질화물층(26A)의 두께보다 클 수 있다. 보론질화물층(27A)의 두께는 후속 공정을 통해 형성될 제2보론-프리 질화물층의 두께와 동일하거나, 제2보론-프리 질화물층의 두께보다 클 수 있다. 예를 들어, 보론질화물층(27A)의 두께는 50Å∼100Å의 두께를 포함할 수 있다.
이어서, 제1보론-프리 질화물(26) 및 보론질화물(27)을 형성한다. 갭(25)은 제1보론-프리 질화물(26) 및 보론질화물(27)로 채워질 수 있다.
이를 위해, 비트라인구조물 사이의 하드마스크층(14)이 노출되도록, 하드마스크층(14) 상부의 보론질화물층(27A) 및 제1보론-프리 질화물층(26A)을 식각할 수 있다. 보론질화물층(27A)을 식각하기 위해 탄화불소 계열의 건식식각가스를 사용할 수 있다. 예를 들어, 탄화불소 계열의 건식식각가스는 CF3를 포함할 수 있다.
제1보론-프리 질화물(26) 및 보론질화물(27)을 형성한 후, 식각 공정에 의한 부산물을 제거하기 위한 세정 공정을 진행할 수 있다. 예를 들어, 세정 공정은 BOE(Buffered Oxide Etchant) 계열의 용액을 이용한 습식 세정으로 진행할 수 있다.
제1보론-프리 질화물(26) 및 보론질화물(27)가 형성됨에 따라 이웃하는 비트라인(23)들 사이에 라인형 오프닝(LO)이 정의될 수 있다.
도 13 및 도 14에 도시된 바와 같이, 보론질화물(27) 상에 제2보론-프리 질화물(28)이 형성될 수 있다. 제2보론-프리 질화물(28)은 비트라인구조물의 양측벽을 따라 길게 연장되는 라인 형상일 수 있다. 제2보론-프리 질화물(28)은 보론질화물(27)의 상부 표면에 직접 접촉할 수 있다.
제2보론-프리 질화물(28)은 제1보론-프리 질화물(26)과 동일한 물질을 포함할 수 있다. 제2보론-프리 질화물(28)은 실리콘질화물을 포함할 수 있다. 예를 들어, 실리콘질화물은 Si3N4을 포함할 수 있다. 제2보론-프리 질화물(28)은 반도체 공정 진행시 열공정 및/또는 노출에 의한 보론질화물(27)의 산화방지 및 손상을 방지하기 위한 것으로, '캡핑층' 또는 '산화방지층'이라고 지칭될 수 있다. 제2보론-프리 질화물(28)의 두께는 제1보론-프리 질화물(26)의 두께보다 클 수 있다. 제2보론-프리 질화물(28)의 두께는 보론질화물(27)의 두께와 같거나, 보론질화물(27)의 두께보다 작을 수 있다. 예를 들어, 제2보론-프리 질화물(28)의 두께는 50Å∼70Å의 두께를 포함할 수 있다. 본 실시예에서, 제2보론-프리 질화물(28)의 두께는 보론질화물(27)의 두께보다 작을 수 있다
제2보론-프리 질화물(28)을 형성하기 위해, 보론질화물(27) 및 비트라인구조물 상에 제2보론-프리 질화물층(28A)을 증착한 후 에치백 공정이 수행될 수 있다. 제2보론-프리 질화물층(28A)은 실리콘산화물을 포함할 수 있다. 제2보론-프리 질화물(28)의 저면은 비트라인(23)의 저면과 동일 레벨에 위치할 수 있다. 제2보론-프리 질화물(28)의 상부면은 비트라인하드마스크(24)의 상부면보다 높은 레벨에 위치할 수 있다.
따라서, 제1보론-프리 질화물(26), 보론질화물(27) 및 제2보론-프리 질화물(28)이 적층된 스페이서구조물이 형성될 수 있다. 스페이서구조물은 비트라인구조물의 높이에 따라 서로 다른 구조를 포함할 수 있다. 자세히 설명하면, 비트라인콘택플러그(22)의 양측벽, 즉 갭(25)에는 제1보론-프리 질화물(26)과 보론질화물(27)의 적층구조가 형성될 수 있고, 비트라인(23) 및 비트라인하드마스크(24)의 양측벽에는 제1보론-프리 질화물(26), 보론질화물(27) 및 제2보론-프리 질화물(28)의 적층구조가 개재될 수 있다.
이어서, 제2보론-프리 질화물(28) 상에 복수의 플러그분리층(29)이 형성될 수 있다. 플러그분리층들(29)은 비트라인구조물들 사이의 라인형 오프닝들(LO)을 각각 복수의 콘택 오프닝(CO)으로 분리할 수 있다. 도 3에 참조한 바와 같이, A-A' 방향에서 플러그분리층들(29)은 각각 매립워드라인(17) 상부에서 매립워드라인(17)과 수직하게 오버랩될 수 있다. 플러그분리층들(29)은 실리콘질화물 또는 저유전율 물질을 포함할 수 있다. 다른 실시예에서, 플러그분리층들(29)을 형성하는 동안에, 비트라인하드마스크(24)의 일부가 소모될 수 있다.
플러그분리층들(29)을 형성하기 위해, 제2보론-프리 질화물층(28A) 상에 비트라인구조물 사이를 채우는 산화물과 같은 희생물질(도시 생략)을 형성할 수 있다. 그리고, 희생물질 및 비트라인구조물 상부에 비트라인구조물과 수직한 방향으로 연장되는 라인 형상의 마스크패턴(도시 생략)을 형성할 수 있다. 그리고, 마스크패턴 및 비트라인구조물을 이용하여 희생물질을 식각하고, 희생물질이 식각된 영역에 플러그분리물질을 갭필할 수 있다. 이후, 잔류 희생물질을 제거하여 플러그분리층들(29) 사이에 복수의 콘택 오프닝(CO)을 형성할 수 있다.
도 3에 참조한 바와 같이, 탑뷰로 볼 때, 비트라인(23)이 연장 방향에서, 이웃하는 비트라인(23) 사이에서 콘택 오프닝들(CO)과 플러그분리층들(29)이 교대로 번갈아 형성될 수 있다. 이웃하는 콘택 오프닝들(CO)은 비트라인구조물과 플러그분리층들(29)에 의해 고립된 형상을 갖고 배열될 수 있다. 콘택 오프닝(CO)은 탑뷰로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다.
콘택 오프닝들(CO)에 자기-정렬(self-align)되도록 하부 물질들을 식각할 수 있다. 이에 따라, 비트라인구조물들 사이에서 활성영역(13)의 일부분을 노출시키는 복수의 리세스영역들(30)이 형성될 수 있다. 리세스영역들(30)을 형성하기 위해 이방성 식각 또는 이방성식각과 등방성 식각의 조합을 이용할 수 있다. 예를 들어, 비트라인구조물들 사이에서 콘택오프닝들(CO)을 통해 노출되는 구조물들을 순차적으로 이방성식각하고, 이후 노출되는 활성영역(13)의 일부분을 등방성식각할 수 있다. 다른 실시예에서, 하드마스크층(14)도 등방성식각할 수도 있다. 리세스영역들(30)에 의해 활성영역(13)의 일부분들 및 보론질화물(27)이 노출될 수 있다.
리세스영역들(30)은 기판(11) 내부로 확장될 수 있다. 리세스영역들(30)을 형성하는 동안에, 소자분리층(12), 게이트캡핑층(18) 및 제2불순물영역(20)이 일정 깊이 리세스될 수 있다. 리세스영역들(30)의 저면은 비트라인콘택플러그(22)의 상부면보다 낮은 레벨일 수 있다. 리세스영역들(30)의 저면은 비트라인콘택플러그(22)의 저면보다 높은 레벨일 수 있다. 콘택 오프닝들(CO)과 리세스영역들(30)은 상호 연결될 수 있다. 콘택오프닝들(CO)과 리세스영역들(30)의 수직 구조는 '스토리지노드콘택홀'이라고 지칭될 수 있다.
리세스영역들(30)을 형성하기 위한 식각에 의해 비트라인구조물의 측벽에 절연구조물(또는 스페이서구조물)이 형성될 수 있다. 절연구조물은 서로 다른 유전율 및 서로 다른 실리콘 함량을 갖는 물질들을 포함할 수 있다.
도 15에 도시된 바와 같이, 스토리지노드콘택플러그(31)가 형성될 수 있다. 스토리지노드콘택플러그(31)는 콘택 오프닝들(CO) 및 리세스영역들(30)을 채울 수 있다. 스토리지노드콘택플러그(31)는 제2불순물영역(20)과 접촉할 수 있다. 스토리지노드콘택플러그(31)는 비트라인구조물과 이웃할 수 있다. 탑뷰로 볼 때, 복수의 비트라인구조물 사이에 복수의 스토리지노드콘택플러그(31)가 위치할 수 있다. 비트라인(23)에 평행하는 방향에서, 이웃하는 비트라인(23) 사이에 복수의 스토리지노드콘택플러그(31)와 복수의 플러그분리층(29)이 교대로 번갈아 위치할 수 있다.
스토리지노드콘택플러그(31)는 하부 플러그(31L), 오믹콘택층(31M) 및 상부플러그(31U)가 순차적으로 적층될 수 있다.
하부 플러그(31L)는 실리콘함유물질을 포함할 수 있다. 하부 플러그(31L)는 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다. 하부 플러그(31L)는 제2불순물영역(20)과 접속된다. 하부 플러그(31L)의 상부 표면은 비트라인(23)의 상부 표면보다 높을 수 있다. 하부 플러그(31L)을 형성하기 위해 콘택 오프닝(CO) 및 리세스영역(30)을 채우도록 폴리실리콘을 증착한 후 평탄화 및 에치백 공정이 순차적으로 수행될 수 있다.
하부 플러그(31L) 상에 오믹콘택층(31M)이 형성될 수 있다. 오믹콘택층(31M)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(31M)을 형성하기 위해 실리사이드화금속층(Silicideable metal layer)의 증착 및 어닐링(annealing)이 수행된다. 이에 따라, 실리사이드화금속층과 하부 플러그(31L)가 접하는 계면에서 실리사이드화반응(Silicidation)이 발생하여, 금속실리사이드층(Metal silicide layer)이 형성된다. 오믹콘택층(31M)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 오믹콘택층(31M)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다.
오믹콘택층(31M)으로서 CoSi2 상(phase)의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
오믹콘택층(31M) 상에 상부 플러그(31U)가 형성된다. 상부 플러그(31U)를 형성하기 위해 금속물질(미도시)의 갭필 및 평탄화가 수행될 수 있다. 상부 플러그(31U)는 금속함유층을 포함할 수 있다. 상부 플러그(31U)는 텅스텐을 함유하는 물질을 포함할 수 있다. 상부 플러그(31U)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 다른 실시예에서, 상부 플러그(31U)의 상단부는 비트라인하드마스크(24)의 상부면을 오버랩하도록 연장될 수 있다.
하부 플러그(31L)가 폴리실리콘을 포함하고, 오믹콘택층(31M) 및 상부 플러그(31U)가 금속물질을 포함하므로, 스토리지노드콘택플러그(31)는 하이브리드플러그(Hybrid plug) 또는 세미메탈플러그(Semi-metal plug)라고 지칭될 수 있다.
후속하여, 상부 플러그(31U) 상에 메모리 요소(도 4a의 '230' 참조)가 형성될 수 있다. 다른 실시예에서, 상부 플러그(31U)와 메모리 요소 사이에 랜딩패드가 더 형성될 수도 있다.
위와 같이, 본 실시예는 보론질화물(27)은 약 1∼2의 유전상수를 갖는 보론질화물(27)을 스페이서구조물로 적용함으로써, 약 4∼5.2의 유전상수를 갖는 SiBN 및/또는 약 3.9~4.3의 유전상수를 갖는 실리콘산화물을 스페이서구조물로 적용할 때보다 현저히 낮은 유전율을 확보할 수 있다. 따라서, 비트라인구조물과 비트라인구조물에 인접한 스토리지노드콘택플러그(31) 간의 기생 캐패시턴스를 감소시킬 수 있다. 또한, 보론질화물(27)은 약 1의 유전상수를 갖는 에어갭(Air gap)과 유사한 유전상수를 가지면서도, 에어갭을 형성할 때보다 공정난이도를 대폭 낮출 수 있으므로, 반도체 공정의 단순화가 가능하다.
더욱이, 본 실시예는 스페이서구조물을 제1보론-프리 질화물(26), 보론질화물(27) 및 제2보론-프리 질화물(28)의 적층으로 형성하므로써, 열공정 등에 의해 보론질화물(27) 내의 보론이 외확산되는 것을 방지하고, 동시에 보론질화물(217)이 산화되거나 손상되는 것을 방지할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 제1도전패턴
103 : 제2도전패턴 104 : 하드마스크패턴
105 : 패턴구조물 110 : 절연구조물
111 : 확산배리어물질 112 : 보론질화물
113 : 산화방지물질

Claims (30)

  1. 기판 상부에 형성된 도전라인; 및
    상기 도전라인의 양측벽을 커버링하는 다층 스페이서를 포함하되,
    상기 다층 스페이서는 확산배리어물질, 보론질화물 및 산화방지물질이 순차로 적층된
    반도체 장치.
  2. 제1항에 있어서,
    상기 보론질화물은 실리콘-프리 질화물(silicon-free nitride)인 반도체 장치.
  3. 제1항에 있어서,
    상기 보론질화물은 비정질(amorphous) 인 반도체 장치.
  4. 제1항에 있어서,
    상기 보론질화물은 막 내 보론의 함량이 질소의 함량보다 높은 반도체 장치.
  5. 제1항에 있어서,
    상기 보론질화물은 50Å∼100Å의 두께를 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 확산배리어물질은 보론-프리 질화물(boron-free nitride)을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 확산배리어물질은 실리콘질화물(silicon nitride)을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 확산배리어물질의 두께는 상기 보론질화물 및 상기 산화방지물질의 두께보다 작은 반도체 장치.
  9. 제1항에 있어서,
    상기 확산배리어물질은 5Å∼10Å의 두께를 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 산화방지물질은 보론-프리 질화물(boron-free nitride)을 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 산화방지물질은 실리콘질화물(silicon nitride)을 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 산화방지물질은 상기 보론질화물의 두께와 동일하거나, 상기 보론질화물의 두께보다 작은 반도체 장치.
  13. 제1항에 있어서,
    상기 산화방지물질은 50Å∼70Å의 두께를 포함하는 반도체 장치.
  14. 기판 상부에 일방향으로 연장된 비트라인구조물; 및
    상기 비트라인구조물의 양측벽을 커버링하는 다층 스페이서를 포함하되,
    상기 다층 스페이서는 제1보론-프리 질화물, 보론질화물 및 제2보론-프리 질화물이 순차로 적층된
    반도체 장치.
  15. 제14항에 있어서,
    상기 보론질화물은 실리콘-프리 질화물(silicon-free nitride)인 반도체 장치.
  16. 제14항에 있어서,
    상기 보론질화물은 비정질(amorphours)인 반도체 장치.
  17. 제14항에 있어서,
    상기 보론질화물은 막 내 보론의 함량이 질소의 함량보다 높은 반도체 장치.
  18. 제14항에 있어서,
    상기 보론질화물은 50Å∼100Å의 두께를 포함하는 반도체 장치.
  19. 제14항에 있어서,
    상기 제1 및 제2보론-프리 질화물은 실리콘질화물을 포함하는 반도체 장치.
  20. 제14항에 있어서,
    상기 제1보론-프리 질화물의 두께는 상기 보론질화물 및 상기 제2보론-프리질화물의 두께보다 작은 반도체 장치.
  21. 제14항에 있어서,
    상기 제1보론-프리 질화물은 5Å∼10Å의 두께를 포함하는 반도체 장치.
  22. 제14항에 있어서,
    상기 제2보론-프리 질화물은 50Å∼70Å의 두께를 포함하는 반도체 장치.
  23. 기판 상부에 도전라인을 형성하는 단계; 및
    상기 도전라인의 양측벽을 커버링하는 다층 스페이서를 형성하는 단계를 포함하고,
    상기 다층 스페이서는 확산배리어물질, 보론질화물 및 산화방지물질이 순차로 적층된
    반도체 장치 제조 방법.
  24. 제23항에 있어서,
    상기 보론질화물은 보론함유 프리커서 및 질소함유 반응가스를 이용하여 형성하는 반도체 장치 제조 방법.
  25. 제23항에 있어서,
    상기 보론질화물은 프리커서로 B2H6를 이용하고, 반응가스로 NH3를 이용하여 형성하는 반도체 장치 제조 방법.
  26. 제23항에 있어서,
    상기 보론함유 프리커서와 질소함유 반응가스의 유량은 5∼7:1의 비율로 사용하는 반도체 장치 제조 방법.
  27. 제23항에 있어서,
    상기 보론질화물은 비정질로 형성하는 반도체 장치 제조 방법.
  28. 제23항에 있어서,
    상기 확산배리어물질 및 산화방지물질은 보론-프리 질화물을 포함하는 반도체 장치 제조 방법.
  29. 제23항에 있어서,
    상기 확산배리어물질 및 산화방지물질은 실리콘질화물을 포함하는 반도체 장치 제조 방법.
  30. 제23항에 있어서,
    상기 확산배리어물질과 상기 보론질화물은 동일 챔버에서 인시튜(in-situ)로 형성하는 반도체 장치 제조 방법.
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