JP2023509403A - ビット線構造の製造方法、半導体構造の製造方法及び半導体構造 - Google Patents

ビット線構造の製造方法、半導体構造の製造方法及び半導体構造 Download PDF

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Abstract

Figure 2023509403000001
本開示の実施例は、ビット線構造の製造方法、半導体構造の製造方法及び半導体構造を提供し、ビット線構造の製造方法は、半導体基板の表面にビット線導電層を形成するステップであって、ビット線導電層は部分的に半導体基板の表面の凹溝内に位置するステップと、ビット線導電層と半導体基板の表面に第1保護層を形成するステップと、第1保護層の表面に第1バリア層を形成するステップと、第1バリア層の表面に対して不動態化処理を行うステップと、第1バリア層の表面に犠牲層を形成するステップであって、犠牲層は凹溝内に充填される充填部を有するステップと、エッチング液を用いて犠牲層の充填部以外の部分を洗浄除去するステップと、を含む。本開示は、第1バリア層に対して不動態化処理を行って、エッチング液の犠牲層と第1バリア層に対するエッチング選択比を大きくし、エッチング液を用いて犠牲層を洗浄除去する時、第1バリア層内の導電層を損傷しない。
【選択図】図８

Description

（関連出願の相互参照）
本開示は、２０２０年８月１３日に提出された、出願番号が２０２０１０８１１４３５．Ｘである中国出願「ビット線構造の製造方法、半導体構造の製造方法及び半導体構造」に基づく優先権を主張し、その全ての内容は参照によって本開示に組み込まれる。
本開示は、半導体技術分野に関し、特に、ビット線構造の製造方法、半導体構造の製造方法及び半導体構造に関するものである。
近年、半導体業界のナノデバイスが急速に発展することに伴い、チップ生産では、最小加工寸法が絶えず小さくなっており、技術全体では、限界寸法が更に微細化する方向へ発展し続けている。例えば、先進的なダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の製造プロセスにおいて、ビット線（ｂｉｔ ｌｉｎｅ）の製造プロセスの水準は、後のチップの電気特性、歩留り（ｙｉｅｌｄ）及び信頼性に深刻な影響を与える。特に、限界寸法が絶えず小さくなることに伴い、犠牲層の微細化及び安定性も高く求められる傾向がある。ここで、ビット線の犠牲層の除去方法は重要になる傾向がある。
図１と図２に示すように、従来の製造プロセスにおいて、エッチング液（例えばリン酸溶液、Ｈ３ＰＯ４）の犠牲層１５０（例えば窒化ケイ素、Ｓｉ３Ｎ４）とバリア層１４０（例えば酸化ケイ素，ＳｉＯ２）に対するエッチング選択比（即ち、エッチング液の犠牲層１５０に対するエッチング速度とエッチング液のバリア層１４０に対するエッチング速度の割合）が小さいので、エッチング液によって犠牲層１５０が洗浄除去（ｓｔｒｉｐ）される時、バリア層１４０がエッチング除去されやすく、このように保護層１３０が部分的に除去され、バリア層１４０内の導電層１２０にエッチングダメージ１２１（Ｗ Ｍｉｓｓｉｎｇ；Ｗがタングステン）を与える。
上記問題に対して、ビット線構造の製造方法を最適化する必要がある。
本開示の一主要目的は、上記従来技術の少なくとも１種の欠陥を克服して、導電層がエッチング液によって損傷されることを回避できるビット線構造の製造方法を提供することである。
本開示の別の主要目的は、上記従来技術の少なくとも１種の欠陥を克服して、上記ビット線構造の製造方法を採用する半導体構造の製造方法を提供することである。
本開示の更に別の主要目的は、上記従来技術の少なくとも１種の欠陥を克服して、上記の半導体構造の製造方法によって製造される半導体構造を提供することである。
上記目的を実現するために、本開示は下記のような技術的解決手段を採用する。
本開示の一態様によれば、ビット線構造の製造方法を提供し、前記ビット線構造の製造方法は、
半導体基板の表面にビット線導電層を形成するステップであって、前記ビット線導電層は部分的に前記半導体基板の表面の凹溝内に位置するステップと、
前記ビット線導電層と前記半導体基板の表面に第１保護層を形成するステップと、
前記第１保護層の表面に第１バリア層を形成するステップと、
前記第１バリア層の表面に対して不動態化処理を行うステップと、
前記第１バリア層の表面に犠牲層を形成するステップであって、前記犠牲層は前記凹溝内に充填される充填部を有するステップと、
エッチング液を用いて前記犠牲層の前記充填部以外の部分を洗浄除去するステップと、を含む。
本開示の一実施形態によれば、前記不動態化処理はプラズマ処理、イオン注入又は熱酸化処理を含む。
本開示の一実施形態によれば、不動態化処理された後の前記第１バリア層は、前記第１保護層に隣接する第１薄膜層及び前記第１保護層から離れる第２薄膜層という２層の薄膜構造を含み、前記犠牲層と前記第２薄膜層のエッチング選択比は前記犠牲層と前記第１薄膜層のエッチング選択比より大きい。
本開示の一実施形態によれば、前記第１バリア層の材質は酸化ケイ素を含み、前記不動態化処理は窒素プラズマ処理を含み、前記第２薄膜層の材質は酸窒化ケイ素を含む。
本開示の一実施形態によれば、前記第１保護層は厚さが１ｎｍ～３ｎｍであり、及び／又は、前記第１バリア層は厚さが２ｎｍ～８ｎｍである。
本開示の一実施形態によれば、前記第１保護層の材質は窒化ケイ素を含み、及び／又は、前記第１バリア層の材質は酸化ケイ素を含み、及び／又は、前記犠牲層の材質は窒化ケイ素を含む。
本開示の一実施形態によれば、前記エッチング液はリン酸溶液を含み、前記エッチング液の温度は１００℃～１２０℃であり、及び／又は、前記エッチング液の濃度は４０％～６０％である。
本開示の一実施形態によれば、前記エッチング液を用いて前記犠牲層の前記充填部以外の部分を洗浄除去した後、
露出した前記第１バリア層を除去するステップと、
前記ビット線導電層と前記半導体基板の表面に第２バリア層を形成するステップと、
前記第２バリア層の表面に第２保護層を形成するステップと、を更に含む。
本開示の一実施形態によれば、前記エッチング液を用いて前記犠牲層を洗浄除去する時、
希釈したフッ化水素酸溶液を用いて前記犠牲層の表面をプレ洗浄して、前記犠牲層の表面の酸化層を除去するステップと、
リン酸溶液を用いて前記犠牲層を洗浄して、前記犠牲層の前記充填部以外の部分を除去するステップと、を含む。
本開示の別の態様によれば、半導体構造の製造方法を提供し、前記半導体構造の製造方法は、
表面に凹溝を有する半導体基板を提供するステップと、
本開示による上記実施形態に記載のビット線構造の製造方法を用いて、前記半導体基板にビット線構造を形成するステップと、を含む。
本開示の一実施形態によれば、前記不動態化処理はプラズマ処理を含み、前記第１バリア層に対して不動態化処理を行う時、
処理装置の処理チャンバーを予熱するステップと、
前記第１バリア層が形成される半導体構造を処理チャンバーに入れるステップと、
反応媒体を加え、前記第１バリア層の表面に対してプラズマ処理を行うステップと、
処理チャンバーを冷却するステップと、
半導体構造を取り出すステップと、を含む。
本開示の更に別の態様によれば、半導体構造を提供し、前記半導体構造は半導体基板、ビット線導電層及びビット線プラグスペーサ層を含み、前記半導体基板の表面に凹溝を有し、前記ビット線導電層は部分的に前記半導体基板の表面の凹溝内に位置し、前記ビット線プラグスペーサ層は前記凹溝内に充填され、前記ビット線プラグスペーサ層は第１保護層、不動態化処理された後の第１バリア層及び充填部を含む。
本開示の一実施形態によれば、前記第１保護層は厚さが１ｎｍ～３ｎｍであり、及び／又は、前記第１バリア層は厚さが２ｎｍ～８ｎｍである。
本開示の一実施形態によれば、前記第１保護層の材質は窒化ケイ素を含み、及び／又は、前記第１バリア層の材質は酸化ケイ素を含み、及び／又は、前記充填部の材質は窒化ケイ素を含む。
本開示の一実施形態によれば、不動態化処理された後の前記第１バリア層は、前記第１保護層に隣接する第１薄膜層及び前記第１保護層から離れる第２薄膜層という２層の薄膜構造を含み、前記充填部と前記第２薄膜層のエッチング選択比は前記充填部と前記第１薄膜層のエッチング選択比より大きい。
本開示の一実施形態によれば、前記第１薄膜層の材質は酸化ケイ素を含み、前記第２薄膜層の材質は酸窒化ケイ素を含む。
上記の技術的解決手段から分かるように、本開示によるビット線構造の製造方法のメリットと積極的効果は下記の通りである。
本開示は、第１バリア層に対して不動態化処理を行うことによって、エッチング液の犠牲層と第１バリア層に対するエッチング選択比を大きくし、このようにエッチング液を用いて犠牲層を洗浄除去する時、第１バリア層内の導電層を損傷しない。また、上記機能効果を実現したことに加えて、従来のプロセスに比べると、本開示はエッチング液に活性化剤を加える必要がないので、本開示の洗浄プロセスが簡単であり、製品歩留りに影響を与えることもない。また、本開示は第１バリア層の厚さを増大する必要がなく、凹溝の充填品質を確保して、更に半導体製品の限界寸法の微細化、薄型化の設計要求を満たすことができる。
従来のビット線構造の製造方法の中の１つのステップにおける半導体構造の模式図である。 図１に示すエッチングによる犠牲層除去前後のビット線構造の一部の構造の拡大対照図である。 一例示的実施形態によるビット線構造の製造方法の１つのステップにおける半導体構造の模式図である。 一例示的実施形態によるビット線構造の製造方法中の１つのステップにおける半導体構造の１つのビット線構造の拡大模式図である。 一例示的実施形態によるビット線構造の製造方法中の１つのステップにおける半導体構造の１つのビット線構造の拡大模式図である。 一例示的実施形態によるビット線構造の製造方法中の１つのステップにおける半導体構造の１つのビット線構造の拡大模式図である。 一例示的実施形態によるビット線構造の製造方法中の１つのステップにおける半導体構造の１つのビット線構造の拡大模式図である。 一例示的実施形態によるビット線構造の製造方法中の１つのステップにおける半導体構造の１つのビット線構造の拡大模式図である。
以下において、図面を参照しながら例示的実施形態をより全面的に説明する。しかしながら、例示的実施形態は多種の形式で実施可能であり、ここで説明された実施形態に限定されると理解してはならない。反対に、これらの実施形態を提供することで、本開示を全面的且つ完全にし、そして例示的実施形態の構想を全面的に当業者に伝える。図において同じ図面符号が同じ又は類似的な構造を示すので、それらについての詳細な説明が省略される。
図３から図８を参照し、それらはそれぞれ本開示によるビット線構造の製造方法の中の各ステップにおける半導体構造の模式図を代表的に示している。該例示的実施形態では、本開示によるビット線構造の製造方法はダイナミック・ランダム・アクセス・メモリに応用されるビット線の製造を例として説明する。当業者に容易に理解されることは、本開示の関連設計を他の種類の半導体構造の製造方法に応用するために下記の具体的実施形態に多種の形式変更、添加（追加）、取り替え、削除又は他の変化を施すが、これらの変化が依然として本開示によるビット線構造の製造方法の原理の範囲内に含まれる点である。
図３から図８に示すように、本実施形態では、本開示によるビット線構造の製造方法は、
半導体基板２１０の表面にビット線導電層２２０を形成するステップであって、ビット線導電層２２０は部分的に半導体基板２１０の表面の凹溝内に位置するステップと、
ビット線導電層２２０と半導体基板２１０の表面に第１保護層２３０を形成するステップと、
第１保護層２３０の表面に第１バリア層２４０を形成するステップと、
第１バリア層２４０の表面に対して不動態化処理を行うステップと、
第１バリア層２４０の表面に犠牲層２５０を形成するステップであって、犠牲層２５０は凹溝２１１内に充填される充填部２５１を有するステップと、
エッチング液を用いて犠牲層２５０の充填部２５１以外の部分を洗浄除去するステップと、を含む。
ここまで、半導体ビット線の製造が基本的に完了した。
上記設計によれば、本開示は第１バリア層２４０に対して不動態化処理を行うことによって、エッチング液の犠牲層２５０と第１バリア層２４０に対するエッチング選択比を大きくし、このようにエッチング液を用いて犠牲層２５０を洗浄除去する時、第１バリア層２４０内のビット線導電層２２０を損傷しない。また、従来のプロセスに比べると、本開示はエッチング液に活性化剤を加える必要がなく、第１バリア層２４０の厚さを増大する必要もない。
具体的には、図３に示すように、半導体層状構造が具体的に示されており、それを本実施形態の中の「ビット線導電層２２０を形成する」ステップにおける半導体構造の代表的な例としてもよい。ここで、該半導体基板２１０の表面に凹溝２１１を有する。該ビット線導電層２２０は、半導体基板２１０の表面の凹溝２１１に形成され、且つ金属層２２１、ビット線プラグ２２２を含み、更に窒化チタン２２３（ＴｉＮ）と窒化ケイ素カバー層を含んでもよい。ビット線プラグ２２２は、半導体基板２１０の表面の凹溝２１１に形成され、ビット線プラグ２２２に１層の窒化チタン２２３が形成されており、金属層２２１は該１層の窒化チタン２２３に形成され、金属層２２１に更に１層の窒化ケイ素が形成されている。
具体的には、図４に示すように、半導体ビット線の拡大層状構造が具体的に示されており、それを本実施形態中の「第１保護層２３０を形成する」ステップにおけるビット線の代表的な例としてもよい。ここで、該第１保護層２３０がビット線導電層２２０の表面と半導体基板２１０の表面（ビット線導電層２２０が設置されていない部分）に形成され、即ち、凹溝２１１の溝壁とビット線導電層２２０（ビット線プラグ２２２）が設置されていない一部の溝底は、いずれも第１保護層２３０が形成されている。
好ましくは、本実施形態では、「第１保護層２３０を形成する」ステップにとっては、第１保護層２３０の厚さが好ましくは１ｎｍ～３ｎｍであり、例えば１ｎｍ、１．５ｎｍ、２ｎｍ、３ｎｍ等である。他の実施形態では、第１保護層２３０の厚さが１ｎｍより小さくてもよく、又は３ｎｍより大きくてもよく、例えば０．８ｎｍ、４ｎｍ、５ｎｍ等であり、本実施形態に限定されるものではない。
好ましくは、本実施形態では、「第１保護層２３０を形成する」ステップにとっては、第１保護層２３０の材質が好ましくは窒化ケイ素を含んでもよい。ここで、「犠牲層２５０を形成する」ステップで、犠牲層２５０の材質も好ましくは窒化ケイ素を含んでもよいので、容易に区別するために、窒化ケイ素層を第１保護層２３０とする時、Ｉｎｎｅｒ ＳｉＮと称してもよく、このように窒化ケイ素を犠牲層２５０とする時、Ｏｕｔｅｒ ＳｉＮと称してもよい。
具体的には、図５に示すように、半導体ビット線の拡大層状構造が具体的に示されており、それを本実施形態中の「第１バリア層２４０を形成する」ステップにおけるビット線の代表的な例としてもよい。ここで、該第１バリア層２４０が第１保護層２３０の表面に形成され、即ち、凹溝２１１の溝壁とビット線導電層２２０（ビット線プラグ２２２）が設置されていない一部の溝底は、いずれも第１保護層２３０と第１バリア層２４０が順次形成されている。ここで、本実施形態では、該第１バリア層２４０の材質は酸化ケイ素を含んでもよいが、それに限定されない。
具体的には、図６に示すように、半導体ビット線の拡大層状構造が具体的に示されており、それを本実施形態中の「不動態化処理」ステップにおけるビット線構造の代表的な例としてもよい。ここで、該ステップにおいては第１保護層２３０の表面に第１バリア層２４０を形成してから、第１バリア層２４０の表面に対して不動態化処理を行う。
好ましくは、本実施形態では、「不動態化処理」ステップにとっては、第１バリア層２４０に対する不動態化処理が好ましくはプラズマ処理を含んでもよい。更に、該プラズマ処理が好ましくは窒素（Ｎ２）プラズマ処理であってもよい。他の実施形態では、第１バリア層２４０に対する不動態化処理は他の不動態化プロセス又は組合、例えばイオン注入、熱酸化処理等を採用してもよく、本実施形態に限定されるものではない。
好ましくは、図６に示すように、本実施形態では、「不動態化処理」ステップにとっては、第１バリア層２４０は表面が不動態化処理された後大体２層の薄膜構造を含む。理解と説明の便宜上、本明細書においてこれら２層の薄膜構造がそれぞれ第１薄膜層２４１と第２薄膜層２４２に定義されている。ここで、第１薄膜層２４１が第１保護層２３０に隣接し、第２薄膜層２４２が第１保護層２３０から離れている（即ち、後の工程で形成される犠牲層２５０に隣接している）。これを基にすれば、第１薄膜層２４１については、第１バリア層２４０が不動態化処理されていない時の性質状態と大体同じ層状構造であると理解してもよく、このように第２薄膜層２４２は、第１バリア層２４０が不動態化処理されていない時の性質状態より変化した層となる。ここで、第２薄膜層２４２の上記変化は、犠牲層２５０と第２薄膜層２４２のエッチング選択比が犠牲層２５０と第１薄膜層２４１のエッチング選択比より大きいことを含み、即ち、第１バリア層２４０が不動態化処理された後、犠牲層２５０と第１バリア層２４０のエッチング選択比が大きくなった。他の実施形態では、異なる種類の不動態化処理によって、第１バリア層２４０が２層又は２層以上の薄膜構造を形成してもよく、且つ犠牲層２５０と第１バリア層２４０の少なくとも１層の薄膜構造のエッチング選択比が犠牲層２５０と他の１層の薄膜構造のエッチング選択比より大きい。又は、不動態化処理された後の第１バリア層２４０が更に単層薄膜構造を保持してもよく、且つ犠牲層２５０と処理後の第１バリア層２４０のエッチング選択比が犠牲層２５０と処理前の第１バリア層２４０のエッチング選択比より大きい。即ち、不動態化処理後、第１バリア層２４０が各種の可能な層状薄膜構造を形成してもよく、犠牲層２５０と第１バリア層２４０のエッチング選択比は、第１バリア層２４０が不動態化処理された後大きくなる。
例を挙げて言えば、第１バリア層２４０の材質が酸化ケイ素を含み、同時に不動態化処理が窒素プラズマ処理を含む設計によると、本実施形態では、該酸化ケイ素が窒素プラズマ処理された後、その第２薄膜層２４２の材質が酸窒化ケイ素（ＳｉＯＮ）を含むようになった。これを基に、犠牲層２５０の材質が窒化ケイ素を含むことを例とすると、窒化ケイ素と酸窒化ケイ素のエッチング選択比が窒化ケイ素と酸化ケイ素のエッチング選択比より大きく、即ち、第１バリア層２４０が窒素プラズマ処理された後、犠牲層２５０と第１バリア層２４０のエッチング選択比が大きくなった。
好ましくは、本実施形態では、「第１バリア層２４０を形成する」ステップにとっては、第１バリア層２４０の厚さが好ましくは２ｎｍ～８ｎｍであり、例えば２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ等である。他の実施形態では、第１バリア層２４０の厚さが２ｎｍより小さくてもよく、例えば１ｎｍ、１．５ｎｍ等であり、本実施形態に限定されるものではない。説明すべきことは、本開示では第１バリア層２４０に対して不動態化処理を行うプロセスステップを採用することで、後続の製造工程で形成された犠牲層２５０と第１バリア層２４０のエッチング選択比を大きくしたので、同じエッチング条件（例えば、エッチング液の温度、濃度、洗浄時間は全て同じ）で、同じエッチング除去効果を達成するために、本開示での第１バリア層２４０の形成に必要な厚さが従来のプロセスでのバリア層の形成に必要な厚さより小さい。即ち、本実施形態における上記第１バリア層２４０の厚さの好ましい範囲は、実際には従来のプロセスが実現できないものであり、データ範囲を簡単に選択することで達成できるというわけではない。
好ましくは、不動態化処理がプラズマ処理を含む設計によると、本実施形態では、「不動態化処理」ステップにとっては、第１バリア層２４０に対して不動態化処理を行うステップは好ましくは、具体的には、
処理装置の処理チャンバーを予熱するステップと、
前記第１バリア層２４０が形成される半導体構造を処理チャンバーに入れるステップと、
反応媒体を加え、前記第１バリア層２４０の表面に対してプラズマ処理を行うステップと、
処理チャンバーを冷却するステップと、
半導体構造を取り出すステップと、を含んでもよい。
以上を継続すると、第１バリア層２４０に対するプラズマ処理は、好ましくはプラズマ表面処理装置等の処理装置を採用してもよい。これを基にすれば、半導体構造をプラズマ表面処理装置の処理チャンバー内に入れ、また、半導体構造を入れる前に、先に処理チャンバーを予熱する。半導体構造を予熱された処理チャンバーに入れた後、処理チャンバー内に反応媒体（例えば、窒素等）を加え、反応媒体を用いて半導体構造の第１バリア層２４０の表面に対してプラズマ処理を行う。処理が完了した後、半導体構造が置かれている処理チャンバーを冷却し、最後に冷却後の半導体構造を処理チャンバーから取り出す。他の実施形態では、「不動態化処理」ステップにとっては、他の種類のプラズマ処理プロセス又は他の種類の不動態化プロセスを採用する時、不動態化処理の具体的なステップと流れを柔軟的に選択してもよく、本実施形態に限定されるものではない。
具体的には、図７に示すように、半導体ビット線の拡大層状構造が具体的に示されており、それを本実施形態中の「犠牲層２５０を形成する」ステップにおけるビット線構造の代表的な例としてもよい。ここで、該犠牲層２５０が不動態化処理後の第１バリア層２４０の表面に形成される。また、犠牲層２５０の充填部２５１が凹溝２１１（第１保護層２３０と第１バリア層２４０が形成されていない部分）に充填される。即ち、凹溝２１１のキャビティにおけるビット線導電層２２０（ビット線プラグ２２２）が設置されていない部分において、溝壁と一部の溝底は、いずれも第１保護層２３０と第１バリア層２４０が順次形成され、且つ該部分の残りのキャビティが犠牲層２５０（充填部２５１）によって全面的に埋められる。これを基にすれば、半導体構造のビット線プラグ２２２の両側の凹溝２１１にはビット線プラグスペーサ層２６０が形成される。該ビット線プラグスペーサ層２６０が第１保護層２３０、第１バリア層２４０及び未除去の犠牲層２５０（充填部２５１）を含む。ここで、本実施形態では、該犠牲層２５０の材質は窒化ケイ素を含んでもよいが、それらに限定されない（第１保護層２３０の材質も窒化ケイ素を含む時、犠牲層２５０の窒化ケイ素がＯｕｔｅｒ ＳｉＮとなる）。
以上を継続すると、本開示は犠牲層２５０を形成する前に、第１バリア層２４０に対して不動態化処理を行ったため、犠牲層２５０と第１バリア層２４０のエッチング選択比を大きくした。具体的に言えば、上記エッチング選択比の具体的定義は、同じエッチング条件でのエッチング液の前者に対するエッチング速度とエッチング液の後者に対するエッチング速度の割合を含む。これを基にすれば、「犠牲層２５０と第１バリア層２４０のエッチング選択比」が、即ちエッチング液の犠牲層２５０に対するエッチング速度とエッチング液の第１バリア層２４０に対するエッチング速度の割合であり、また、該割合の増大は、同じエッチング条件でエッチング液の犠牲層２５０に対するエッチング速度がより速いことを示す。従って、後の「犠牲層２５０を洗浄除去する」エッチング洗浄ステップでは、本開示は犠牲層２５０の洗浄除去を実現でき、且つ第１バリア層２４０に対するエッチングを減少又は回避でき、これによって第１バリア層２４０内部の第１保護層２３０（一般に犠牲層２５０と同じ材質、例えば窒化ケイ素を含む）をエッチング除去されないように保護し、更に第１保護層２３０内部のビット線導電層２２０をエッチングダメージから保護する。
具体的には、図８に示すように、半導体ビット線の拡大層状構造が具体的に示されており、それを本実施形態中の「犠牲層２５０を洗浄除去する」ステップにおけるビット線構造の代表的な例としてもよい。ここで、該ステップにおいては、エッチング液を用いて犠牲層２５０を形成した後の半導体構造を湿式洗浄（Ｗｅｔ Ｃｌｅａｎ）して、犠牲層２５０の充填部２５１以外の残りの部分をエッチング液でエッチング除去する。これを基にすれば、犠牲層２５０を洗浄除去した後の半導体構造は、凹溝２１１内にやはり第１保護層２３０、第１バリア層２４０及び犠牲層２５０の充填部２５１が十分に充填されており、短絡等の不良の発生を防ぐ機能効果を最大限に発揮する。ここまで、半導体ビット線の製造が基本的に完了した。
好ましくは、本実施形態では、「犠牲層２５０を洗浄除去する」ステップにとっては、エッチング液が好ましくはリン酸溶液を含んでもよい。他の実施形態では、エッチング液は他の種類のエッチング性液体又は溶液を選択してもよく、本実施形態に限定されるものではない。
好ましくは、本実施形態では、「犠牲層２５０を洗浄除去する」ステップにとっては、エッチング液がリン酸溶液を含むことを例とすると、エッチング液の温度が好ましくは１００℃～１２０℃であり、例えば１００℃、１０５℃、１１０℃、１２０℃等である。他の実施形態では、エッチング液の温度が１００℃より小さくてもよく、又は１２０℃より大きくてもよく、例えば９５℃、１２５℃、１５０℃、１６０℃等であり、本実施形態に限定されるものではない。説明すべきことは、本開示では第１バリア層２４０に対して不動態化処理を行うプロセスステップを採用することで、後続の製造工程で形成された犠牲層２５０と第１バリア層２４０のエッチング選択比を大きくし、本開示の採用するエッチング液の温度が従来のプロセス中のエッチング液の温度より低く、これにより、より大きいエッチング選択比を実現する。勿論、他の実施形態では、本開示は従来のプロセスに類似するエッチング液の温度を採用してもよい。即ち、本実施形態におけるエッチング液の温度の好ましい範囲は、実際には従来のプロセスが実現できないものであり、データ範囲を簡単に選択することで達成できるというわけではない。
好ましくは、本実施形態では、「犠牲層２５０を洗浄除去する」ステップにとっては、エッチング液がリン酸溶液を含むことを例とすると、エッチング液の濃度が好ましくは４０％～６０％℃であり、例えば４０％、４５％、５０％、６０％等である。他の実施形態では、エッチング液の濃度が４０％より小さくてもよく、又は６０％より大きくてもよく、例えば３８％、６５％、７０％、８５％等であり、本実施形態に限定されるものではない。説明すべきことは、本開示では第１バリア層２４０に対して不動態化処理を行うプロセスステップを採用することで、後続の製造工程で形成された犠牲層２５０と第１バリア層２４０のエッチング選択比を大きくし、本開示の採用するエッチング液の濃度が従来のプロセス中のエッチング液の濃度より小さくてもよく、このようにしてより大きいエッチング選択比を実現する。勿論、他の実施形態では、本開示は従来のプロセスに類似するエッチング液の濃度を採用してもよい。即ち、本実施形態におけるエッチング液の濃度の好ましい範囲は、実際には従来のプロセスが実現できないものであり、データ範囲を簡単に選択することで達成できるというわけではない。
好ましくは、本実施形態では、「犠牲層２５０を洗浄除去する」ステップにとっては、犠牲層２５０に対するエッチング洗浄は好ましくは、具体的に、
希釈したフッ化水素酸溶液を用いて犠牲層２５０の表面をプレ洗浄して、犠牲層２５０の表面の酸化層を除去するステップと、
リン酸溶液を用いて犠牲層２５０を洗浄して、犠牲層２５０の充填部２５１以外の部分を除去するステップと、を含んでもよい。
以上を継続すると、具体的な製造プロセスにおいて、第１バリア層２４０の表面に犠牲層２５０を形成した後、犠牲層２５０が露出し且つ空気と接触するので、犠牲層２５０の表面に１層の原生酸化層が形成されることがある。これに対して、本開示はエッチング液を用いて犠牲層２５０を洗浄する前にプレ洗浄のステップを追加することによって、犠牲層２５０の表面に形成された原生酸化層を効果的に除去でき、このようにエッチング液による犠牲層２５０の洗浄除去がより効果的になり、製造プロセスの安定性と可制御性が望ましい。
また、上記の犠牲層２５０のエッチング洗浄の具体的ステップは好ましくは溝型湿式洗浄装置を用いて行ってもよい。具体的に言えば、２００：１で希釈したフッ化水素酸溶液を用いて犠牲層２５０の表面を５ｓ～１５ｓプレ洗浄してもよい。次に、プレ洗浄された後の半導体構造を溝型湿式洗浄装置に入れて低温低濃度（例えば、温度が１００℃～１２０℃であり、濃度が４０％～６０％である）のリン酸溶液を用いて溝型湿式洗浄を行い、次に水洗及びイソプロパノール乾燥を行ってから乾燥後の半導体構造を溝型湿式洗浄装置から取り出す。
前文を受けて述べると、本開示によるビット線構造の製造方法の機能効果を論述し証明するために、出願人は大量の実験及び模擬運算作業を行った。その実験及び運算結果は本開示の関連機能効果の存在を少しの疑問もなしに証明できる。以下において、本開示の２つの具体的実施例と従来のプロセスの比較によって、本開示の関連機能効果を説明する。
下記の表１を参照すると、本開示と従来のプロセスの比較は、「プレ洗浄を行うか否か」、「リン酸を例とするエッチング液の濃度」、「リン酸を例とするエッチング液の温度」、「窒素プラズマ処理を例とする不動態化処理」をプロセス条件とし、且つ各プロセスで得られた半導体ビット線構造の犠牲層とバリア層（本開示の第１バリア層）の「エッチング選択比」を比較結果とした。これを基にすれば、従来のプロセスにおいては、バリア層に対して窒素プラズマ処理を行う工程が採用されず、リン酸濃度が高い濃度７５％～８８％であり、リン酸温度が高い温度１５０℃～１６５℃であり、犠牲層に対してプレ洗浄を行う工程が採用されず、これにより得られた犠牲層とバリア層のエッチング選択比が約５：１であった。本開示の実施例１においては、第１バリア層に対して窒素プラズマ処理を行う工程が採用され、リン酸濃度とリン酸温度が従来のプロセスと同じであり、同様に犠牲層に対してプレ洗浄を行う工程が採用されず、これにより得られた犠牲層とバリア層のエッチング選択比が約１６：１であった。本開示の実施例２においては、第１バリア層に対して窒素プラズマ処理を行う工程が採用され、リン酸濃度が低い濃度４０％～６０％であり、リン酸温度が低い温度１００℃～１２０℃であり、更に例えばＨ２Ｏ：ＨＦ（４９％）＝２００：１、時間１０ｓの超純水洗浄によって犠牲層がプレ洗浄され、これにより得られた犠牲層とバリア層のエッチング選択比が約３２：１であった。従って、本開示によるビット線構造の製造方法で製造された半導体ビット線構造が、確かに犠牲層と第１バリア層のエッチング選択比を増大できるため、第１バリア層の厚さが小さい時にエッチング液による犠牲層の洗浄除去で第１バリア層内の導電層を損傷しないことを確かに確保できることが明らかになった。
Figure 2023509403000002
ここで、図面に示され且つ本明細書で説明されたビット線構造の製造方法が本開示の原理を採用可能な多種の製造方法のうちのいくつかの例に過ぎないことには注意すべきである。本開示の原理が決して図面に示され又は本明細書で説明されたビット線構造の製造方法の何の細部又は何のステッに限定されるものではないことは明らかに理解すべきである。
上記の本開示によるビット線構造の製造方法の一例示的実施形態に対する詳細説明に基づき、以下において本開示による半導体構造の製造方法の一例示的実施形態を説明する。
本実施形態では、本開示による半導体構造の製造方法は、
表面に凹溝を有する半導体基板を提供するステップと、
本開示による上記実施形態に記載のビット線構造の製造方法を用いて、半導体基板にビット線構造を形成するステップと、を含む。
説明すべきことは、本開示によるビット線構造の製造方法において、その発明構想に合致したそれぞれの実施形態で、ビット線構造の形成前と形成後に、各種の可能なプロセスステップを採用して更に各種の半導体構造に必要な機能構造又は技術的構造を形成してもよく、本実施形態に限定されるものではない点である。
例を挙げて言えば、本開示による半導体構造の製造方法の上記ステップでビット線構造を形成した後、第１バリア層を除去してから第２バリア層と第２保護層等の機能構造を順次形成してもよい。また、上記各機能構造を形成するステップで、依然として堆積（Ｄｅｐ）とエッチング（Ｅｔｃｈ）等のプロセスによって実現してもよく、また、上記プロセスを実施する過程で、依然として酸化ケイ素と窒化ケイ素等の技術的層状構造でパターン化等の技術を実現でき、本実施形態に限定されるものではない。第１バリア層を除去してから第２バリア層と第２保護層を再度形成することによって、犠牲層を除去する時に第１バリア層に形成される表面損傷が半導体構造に与える不良影響を回避できる。
ここで、図面に示され且つ本明細書で説明された半導体構造の製造方法が本開示の原理を採用可能な多種の製造方法のうちのいくつかの例に過ぎないことには注意すべきである。本開示の原理が決して図面に示され又は本明細書で説明された半導体構造の製造方法の何の細部又は何のステップに限定されるものではないことは明らかに理解すべきである。
上記の本開示によるビット線構造の製造方法と半導体構造の製造方法の一例示的実施形態に対する詳細説明に基づき、以下において図８を参照しながら、本開示による半導体構造の一例示的実施形態を説明する。
本実施形態では、本開示による半導体構造は本開示による上記実施形態に記載の半導体構造の製造方法で製造されるものである。
図８に示すように、本開示による半導体構造は半導体基板２１０、ビット線導電層２２０、ビット線プラグスペーサ層２６０を含む。ここで、半導体基板２１０の表面に凹溝２１１を有する。ビット線導電層２２０が部分的に半導体基板の表面の凹溝２１１内に位置する。ビット線プラグスペーサ層２６０が凹溝内に充填され、ビット線プラグスペーサ層が第１保護層２３０、不動態化処理された後の第１バリア層２４０及び充填部２５１を含む。
好ましくは、本実施形態では、第１保護層２３０は厚さが好ましくは１ｎｍ～３ｎｍであってもよい。
好ましくは、本実施形態では、第１バリア層２４０は厚さが好ましくは２ｎｍ～８ｎｍであってもよい。
好ましくは、本実施形態では、第１保護層２３０は材質が好ましくは窒化ケイ素を含んでもよい。
好ましくは、本実施形態では、第１バリア層２４０は材質が好ましくは酸化ケイ素を含んでもよい。
好ましくは、本実施形態では、充填部２５１は材質が好ましくは窒化ケイ素を含んでもよい。
好ましくは、本実施形態では、不動態化処理された後の第１バリア層２４０は、第１保護層２３０に隣接する第１薄膜層２４１と第１保護層２３０から離れる第２薄膜層２４２という２層の薄膜構造を含み、ここで、充填部２５１と第２薄膜層２４２のエッチング選択比が充填部２５１と第１薄膜層２４１のエッチング選択比より大きい。
好ましくは、本実施形態では、第１薄膜層２４１は材質が酸化ケイ素を含み、第２薄膜層２４２は材質が酸窒化ケイ素を含む。
ここで、図面に示され且つ本明細書で説明された半導体構造が本開示の原理を採用可能な多種の半導体構造のうちのいくつかの例に過ぎないことには注意すべきである。本開示の原理が決して図面に示され又は本明細書で説明された半導体構造の何の細部又は何の部材に限定されるものではないことは明らかに理解すべきである。
以上をまとめると、本開示は、第１バリア層に対して不動態化処理を行うことによって、エッチング液の犠牲層と第１バリア層に対するエッチング選択比を大きくし、このようにエッチング液を用いて犠牲層を洗浄除去する時、第１バリア層内の導電層を損傷しない。また、上記機能効果を実現したことに加えて、従来のプロセスに比べると、本開示はエッチング液に活性化剤を加える必要がないので、本開示の洗浄プロセスが簡単であり、製品歩留りに影響を与えることもない。また、本開示は第１バリア層の厚さを増大する必要がなく、更に半導体製品の限界寸法の微細化、薄型化の設計要求を満たすことができる。
いくつかの典型的な実施例を参照して本開示を記述したが、使用された技術用語が説明、例示するためのものであり、限定するためのものではないことは理解すべきである。開示した趣旨又は実質を逸脱することなく多種の形式で本開示を具体的に実施可能なので、理解すべきことは、上記実施例が上述したいかなる細部にも限定されず、添付された請求項によって規定された趣旨と範囲で広範に解釈されるべきであるので、請求項又はそれと同等効果の範囲内の変化と形式変更が全て添付された請求項に含まれるべきである点にある。
１１１ 凹溝
１２０ 導電層
１２１ エッチングダメージ
１３０ 保護層
１４０ バリア層
１５０ 犠牲層
２１０ 半導体基板
２１１ 凹溝
２２０ ビット線導電層
２２１ 金属層
２２２ ビット線プラグ
２２３ 窒化チタン
２３０ 第１保護層
２４０ 第１バリア層
２４１ 第１薄膜層
２４２ 第２薄膜層
２５０ 犠牲層
２５１ 充填部
２６０ ビット線プラグスペーサ層

Claims (20)

  1. ビット線構造の製造方法であって、
    半導体基板の表面にビット線導電層を形成するステップであって、前記ビット線導電層は部分的に前記半導体基板の表面の凹溝内に位置するステップと、
    前記ビット線導電層と前記半導体基板の表面に第１保護層を形成するステップと、
    前記第１保護層の表面に第１バリア層を形成するステップと、
    前記第１バリア層の表面に対して不動態化処理を行うステップと、
    前記第１バリア層の表面に犠牲層を形成するステップであって、前記犠牲層は前記凹溝内に充填される充填部を有するステップと、
    エッチング液を用いて前記犠牲層の前記充填部以外の部分を洗浄除去するステップと、を含むことを特徴とする、ビット線構造の製造方法。
  2. 前記不動態化処理はプラズマ処理、イオン注入又は熱酸化処理を含むことを特徴とする
    請求項１に記載のビット線構造の製造方法。
  3. 不動態化処理された後の前記第１バリア層は、前記第１保護層に隣接する第１薄膜層及び前記第１保護層から離れる第２薄膜層という２層の薄膜構造を含み、前記犠牲層と前記第２薄膜層のエッチング選択比は前記犠牲層と前記第１薄膜層のエッチング選択比より大きいことを特徴とする
    請求項１に記載のビット線構造の製造方法。
  4. 前記第１バリア層の材質は酸化ケイ素を含み、前記不動態化処理は窒素プラズマ処理を含み、前記第２薄膜層の材質は酸窒化ケイ素を含むことを特徴とする
    請求項３に記載のビット線構造の製造方法。
  5. 前記第１保護層は厚さが１ｎｍ～３ｎｍであり、前記第１バリア層は厚さが２ｎｍ～８ｎｍであることを特徴とする
    請求項１に記載のビット線構造の製造方法。
  6. 前記第１保護層の材質は窒化ケイ素を含み、前記第１バリア層の材質は酸化ケイ素を含み、前記犠牲層の材質は窒化ケイ素を含むことを特徴とする
    請求項１に記載のビット線構造の製造方法。
  7. 前記エッチング液はリン酸溶液を含み、前記エッチング液の温度は１００℃～１２０℃であることを特徴とする
    請求項１に記載のビット線構造の製造方法。
  8. 前記エッチング液はリン酸溶液を含み、前記エッチング液の濃度は４０％～６０％であることを特徴とする
    請求項１に記載のビット線構造の製造方法。
  9. 前記エッチング液を用いて前記犠牲層の前記充填部以外の部分を洗浄除去した後、
    露出した前記第１バリア層を除去するステップと、
    前記ビット線導電層と前記半導体基板の表面に第２バリア層を形成するステップと、
    前記第２バリア層の表面に第２保護層を形成するステップと、を更に含むことを特徴とする
    請求項１に記載のビット線構造の製造方法。
  10. 前記エッチング液を用いて前記犠牲層を洗浄除去する時、
    希釈したフッ化水素酸溶液を用いて前記犠牲層の表面をプレ洗浄して、前記犠牲層の表面の酸化層を除去するステップと、
    リン酸溶液を用いて前記犠牲層を洗浄して、前記犠牲層の前記充填部以外の部分を除去するステップと、を含むことを特徴とする
    請求項１に記載のビット線構造の製造方法。
  11. 半導体構造の製造方法であって、
    表面に凹溝を有する半導体基板を提供するステップと、
    請求項１～１０のうちのいずれか一項に記載のビット線構造の製造方法を用いて、前記半導体基板にビット線構造を形成するステップと、を含むことを特徴とする、半導体構造の製造方法。
  12. 前記不動態化処理はプラズマ処理を含み、前記第１バリア層に対して不動態化処理を行う時、
    処理装置の処理チャンバーを予熱するステップと、
    前記第１バリア層が形成される半導体構造を処理チャンバーに入れるステップと、
    反応媒体を加え、前記第１バリア層の表面に対してプラズマ処理を行うステップと、
    処理チャンバーを冷却するステップと、
    半導体構造を取り出すステップと、を含むことを特徴とする
    請求項１１に記載の半導体構造の製造方法。
  13. 半導体構造であって、
    表面に凹溝を有する半導体基板と、
    部分的に前記半導体基板の表面の凹溝内に位置するビット線導電層と、
    前記凹溝内に充填され、第１保護層、不動態化処理された後の第１バリア層及び充填部を含むビット線プラグスペーサ層と、を含むことを特徴とする、半導体構造。
  14. 前記第１保護層は厚さが１ｎｍ～３ｎｍであることを特徴とする
    請求項１３に記載の半導体構造。
  15. 前記第１バリア層は厚さが２ｎｍ～８ｎｍであることを特徴とする
    請求項１３に記載の半導体構造。
  16. 前記第１保護層の材質は窒化ケイ素を含むことを特徴とする
    請求項１３に記載の半導体構造。
  17. 前記第１バリア層の材質は酸化ケイ素を含むことを特徴とする
    請求項１３に記載の半導体構造。
  18. 前記充填部の材質は窒化ケイ素を含むことを特徴とする
    請求項１３に記載の半導体構造。
  19. 不動態化処理された後の前記第１バリア層は、前記第１保護層に隣接する第１薄膜層及び前記第１保護層から離れる第２薄膜層という２層の薄膜構造を含み、前記充填部と前記第２薄膜層のエッチング選択比は前記充填部と前記第１薄膜層のエッチング選択比より大きいことを特徴とする
    請求項１３に記載の半導体構造。
  20. 前記第１薄膜層の材質は酸化ケイ素を含み、前記第２薄膜層の材質は酸窒化ケイ素を含むことを特徴とする
    請求項１９に記載の半導体構造。
JP2022539177A 2020-08-13 2021-06-16 ビット線構造の製造方法、半導体構造の製造方法及び半導体構造 Pending JP2023509403A (ja)

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