CN114078951A - 具有低k间隔件的半导体器件 - Google Patents

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朴钟国
李承美
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Abstract

提供一种具有低k间隔件的半导体器件。半导体器件包括：位线结构，其包括依次层叠在衬底上的位线接触插塞、位线和位线硬掩模；储存节点接触插塞，其与位线结构间隔开；共形间隔件，其位于位线与储存节点接触插塞之间并且包括低k材料；以及晶种内衬，其位于共形间隔件与位线之间并且比共形间隔件薄。

Description

具有低K间隔件的半导体器件
相关申请的交叉引用
本申请要求分别于2020年8月21日提交的申请号为10-2020-0105302和2021年1月29日提交的申请号为10-2021-0013422的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的各种实施例总体上涉及一种半导体器件，并且更具体地，涉及一种具有低k间隔件的半导体器件。
背景技术
在半导体器件中，可以在相邻的图案结构之间形成介电材料。随着半导体器件的集成度越来越高，图案结构之间的距离越来越小，这进而可能会提高显著寄生电容问题的发生。这是因为寄生电容的增大会使半导体器件的性能劣化。因此，解决寄生电容问题已成为需要解决的限制因素，以便进一步获得增强的半导体器件的集成度。
发明内容
本发明的实施例涉及一种能够使相邻图案结构之间的寄生电容减小的半导体器件。
根据本发明的一个实施例，一种半导体器件包括：位线结构，其包括依次层叠在衬底上的位线接触插塞、位线和位线硬掩模；储存节点接触插塞，其与位线结构间隔开；共形间隔件，其位于位线与储存节点接触插塞之间并且包括低k材料；以及晶种内衬，其位于共形间隔件与位线之间，其中晶种内衬比共形间隔件薄。
根据本发明的另一实施例，一种半导体器件包括：位线，其通过衬底上方的线形开口彼此间隔开；位线接触插塞，其分别位于位线下方；多个插塞隔离层，其将线形开口划分为多个接触开口；储存节点接触插塞，其分别填充接触开口；第一间隔件结构，其设置在储存节点接触插塞与位线之间，并且包括第一氮化硅、第一低k材料、氧化硅和第二低k材料的叠层；以及第二间隔件结构，其设置在位线接触插塞与储存节点接触插塞之间，并且包括第二氮化硅、第三低k材料和第三氮化硅的叠层，其中，第二氮化硅从第一氮化硅延伸，并且第三低k材料从第一低k材料延伸。
根据本发明的又一实施例，一种制造半导体器件的方法包括：在衬底上方形成多个位线结构，所述多个位线结构包括位线接触插塞以及在位线接触插塞上方的位线；在位线结构的侧壁上形成间隔件结构；以及在位线结构之间形成接触间隔件结构的储存节点接触插塞，其中，形成间隔件结构的步骤包括：在位线结构的侧壁上形成含氮的晶种内衬；以及在含氮的晶种内衬上共形地形成第一低k间隔件，所述第一低k间隔件具有比含氮的晶种内衬低的介电常数。
本发明的这些和其他优点以及特征将根据附图从以下详细描述中得到更好的理解。
附图说明
图1是示出根据本发明实施例的半导体器件的截面图。
图2A是沿图1的线A-A′截取的截面图。
图2B是沿图1的线A1-A1′截取的截面图。
图3A和图3B是示出根据本发明的其他实施例的半导体器件的截面图。
图4是示出根据本发明的另一实施例的半导体器件的截面图。
图5是示出根据本发明的另一实施例的半导体器件的平面图。
图6A是沿图5的线A-A′截取的截面图。
图6B是沿图5的线B-B′截取的截面图。
图6C示出了图6A中所示的第二间隔件结构215U的修改示例。
图7至图19是示出根据本发明的实施例的制造半导体器件的方法的截面图。
图20至图22是示出根据本发明的另一实施例的制造半导体器件的方法的截面图。
图23是示出根据本发明的另一实施例的半导体器件的截面图。
图24至图27是示出根据本发明的另一实施例的制造半导体器件的方法的截面图。
图28至图32是示出根据本发明的另一实施例的制造半导体器件的方法的截面图。
图33和图34是示出根据本发明的其他实施例的制造半导体器件的方法的截面图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围充分传达给本领域技术人员。贯穿本公开，在本发明的各个图和实施例中，相同的附图标记指代相同的部件。
附图不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征，比例可能已经被夸大。当第一层被称为“在第二层上”或“在衬底上”时，它不仅指第一层直接形成在第二层或衬底上的情况，而且指第三层存在于第一层与第二层或基材之间的情况。
图1是示出根据本发明的实施例的半导体器件的截面图。图2A是沿图1的线A-A′截取的截面图。图2B是沿图1的线A1-A1′截取的截面图。
参考图1、图2A和图2B，半导体器件100可以包括衬底101、图案结构105和形成在图案结构105的两个侧壁上的介电结构110。两个侧壁可以是相对的侧壁。
图案结构105可以形成在衬底101上方。图案结构105可以包括形成在衬底101上方的第一导电图案102。图案结构105还可以包括在第一导电图案102上方的第二导电图案103以及在第二导电图案103上方的硬掩模图案104。第一导电图案102可以直接接触衬底101。尽管未示出，但是第一导电图案102和衬底101可以通过绝缘材料或介电材料层断开电连接。第一导电图案102和第二导电图案103可以直接接触并且可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。硬掩模图案104可以直接形成在第二导电图案103上并且可以包括介电材料。
参考图1，第二导电图案103的长度L1可以比第一导电图案102的长度L2短。参考图2A和图2B，图案结构105可以在一个方向上延伸。在一个实施例中，第二导电图案103的长度L1可以比第一导电图案102的长度L2长。第二导电图案103可以在与第一导电图案102重叠的情况下延伸。
介电结构110可以包括下层级介电结构110L和上层级介电结构110U。上层级介电结构110U可以位于图案结构105的第二导电图案103和硬掩模图案104的两个侧壁上，但可以在一个方向上延伸更长，该方向更一般地被称为上层级介电结构110U的长度方向和图案结构105的长度方向。沿着图案结构105的长度方向，下层级介电结构110L可以位于图案结构105的第一导电图案102的两个侧壁上。下层级介电结构110L的长度L2可以短于上层级介电结构110U的长度L1。上层级介电结构110U可以位于比下层级介电结构110L更高的水平。下层级介电结构110L和上层级介电结构110U可以是一体的，从而意味着它们可以被不间断地形成为单个连续结构。下层级介电结构110L可以从上层级介电结构110U竖直地延续。下层级介电结构110L和上层级介电结构110U可以具有相同的结构。下层级介电结构110L和上层级介电结构110U可以由相同的一种材料或多种材料制成。在一个实施例中，下层级介电结构110L和上层级介电结构110U可以具有相同的结构或相同的材料。
介电结构110可以包括多层介电材料。介电结构110可以包括位于图案结构105的两个侧壁上的晶种内衬(seed liner)111。介电结构110还可以包括形成在晶种内衬111上的共形层112。晶种内衬111和共形层112的叠层可以位于第一导电图案102的两个侧壁上。晶种内衬111和共形层112的叠层可以位于第二导电图案103的两个侧壁上。下层级介电结构110L和上层级介电结构110U可以各自包括晶种内衬111和共形层112的叠层。
晶种内衬111可以用作用于沉积共形层112的晶种。晶种内衬111可以改善共形层112的台阶覆盖率。晶种内衬111可以具有约
Figure BDA0003221555010000041
或更小的厚度。晶种内衬111可以具有从约
Figure BDA0003221555010000042
到约
Figure BDA0003221555010000043
的厚度。
共形层112可以具有第一介电常数，并且晶种内衬111可以具有第二介电常数。第一介电常数的值可以比第二介电常数的值低。共形层112可以具有比晶种内衬111低的介电常数。例如，第二介电常数可以约为7.5，并且第一介电常数可以小于约7。例如，第一介电常数可以为约4.4或更小。在一个实施例中，共形层112可以包括低k材料，并且晶种内衬111可以具有比低k材料大的介电常数。共形层112的介电常数可以比氧化硅的介电常数低。例如，在一个实施例中，晶种内衬111可以包括氮化硅并且共形层112的介电常数可以比氧化硅的介电常数低。晶种内衬111可以比共形层112薄。因此，与晶种内衬111的厚度相比，共形层112在介电结构110中占据的厚度可以相对较大，并且由于晶种内衬111很薄，因此可以使介电结构110的总介电常数减小。
晶种内衬111和共形层112可以包括硅基材料。晶种内衬111和共形层112可以包括硅基介电材料。晶种内衬111可以不包含杂质，并且共形层112可以包含杂质。由于共形层112包含杂质，因此共形层112的介电常数可以低于晶种内衬111的介电常数。晶种内衬111可以包含无杂质的硅基材料，而共形层112可以包含含杂质的硅基材料。共形层112可以包含碳、硼或它们的组合作为杂质。含杂质的硅基材料可以包括含碳材料、含硼材料或含碳和硼的材料。例如，含杂质的硅基材料可以包括SiC(碳化硅)、SiCO(碳氧化硅)、SiCN(氮碳化硅)、SiOCN(氮碳氧化硅)、SiBN(氮化硼硅)或SiBCN(硅硼碳氮)。晶种内衬111可以包括氮化硅，而共形层112可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。晶种内衬111可以阻止杂质从共形层112扩散。
介电结构110可以包括NK(氮化物-低k)结构。在NK结构中，N可以对应于晶种内衬111，而K可以对应于共形层112。NK结构可以由晶种内衬111和共形层112的叠层形成。NK结构的示例可以包括氮化硅和低k材料的叠层。NK结构的另一个示例可以包括氮化硅和含杂质硅基材料的叠层。NK结构的示例可以包括Si3N4/SiCO的叠层。
图3A和图3B是示出根据本发明的其他实施例的半导体器件的截面图。
图3A的半导体器件100′和图3B的半导体器件100″可以分别类似于图1的半导体器件100。
图3A的半导体器件100′可以包括衬底101、在衬底101上方的图案结构105和在图案结构105的两侧的介电结构110′。
图案结构105可以包括形成在衬底101上方的第一导电图案102。图案结构105还可以包括在第一导电图案102上方的第二导电图案103和在第二导电图案103上方的硬掩模图案104。第一导电图案102可以与衬底101直接接触。第一导电图案102和衬底101可以通过绝缘材料或介电材料层电断开。第一导电图案102和第二导电图案103可以直接接触并且可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。硬掩模图案104可以直接形成在第二导电图案103上并且可以包括介电材料。图案结构105可以在一个方向上延伸更长，该方向将被称为长度方向。如图3A所示，第二导电图案103的长度L1可以短于第一导电图案102的长度L2。第二导电图案103可以在与第一导电图案102重叠的情况下延伸。在一个实施例中，第二导电图案103的长度L1可以比第一导电图案102的长度L2长，如图2A和图2B所示。
介电结构110′可以包括下层级介电结构110L′和上层级介电结构110U′。上层级介电结构110U′可以位于图案结构105的第二导电图案103和硬掩模图案104的两个侧壁上，但可以在其长度方向上延伸更长。下层级介电结构110L′可以位于图案结构105的第一导电图案102的两个侧壁上。下层级介电结构110L′沿着图案结构105的长度方向可以短于上层级介电结构110U′。上层级介电结构110U′可以位于比下层级介电结构110L′高的水平。下层级介电结构110L′和上层级介电结构110U′可以包括集成型的公共部分。集成型公共部分可以从下层级介电结构110L′往上层级介电结构110U′竖直地延续。下层级介电结构110L′和上层级介电结构110U′可以具有不同的结构或不同的材料。
介电结构110′可以包括多层介电材料。介电结构110′可以包括位于图案结构105的两个侧壁上的晶种内衬111。介电结构110′还可以包括形成在晶种内衬111上的共形层112。晶种内衬111和共形层112的叠层可以位于第一导电图案102的两个侧壁上。晶种内衬111和共形层112的叠层可以位于第二导电图案103的两个侧壁上。下层级介电结构110L′和上层级介电结构110U′可以共同包括晶种内衬111和共形层112的叠层。
晶种内衬111可以用作用于沉积共形层112的晶种。共形层112的台阶覆盖率可以通过晶种内衬111得到改善。晶种内衬111可以具有约
Figure BDA0003221555010000061
或更小的厚度。在一个实施例中，晶种内衬111可以具有约1至约
Figure BDA0003221555010000062
的厚度。晶种内衬111可以比共形层112薄。
共形层112可以具有第一介电常数，并且晶种内衬111可以具有第二介电常数。第一介电常数的值可以比第二介电常数的值低。共形层112可以具有比晶种内衬111低的介电常数。第一介电常数可以大约为4.4或更小，并且第二介电常数可以大约为7.5。共形层112可以包括低k材料。晶种内衬111可以具有比低k材料大的介电常数。晶种内衬111可以包括氮化硅，并且共形层112的介电常数可以比氮化硅的介电常数低。共形层112的介电常数可以比氧化硅的介电常数低。
晶种内衬111和共形层112可以包括硅基材料。晶种内衬111可以不包含杂质，而共形层112可以包含杂质。由于共形层112包含杂质，因此共形层112的介电常数可以比晶种内衬111的介电常数低。晶种内衬111可以包含无杂质的硅基材料，而共形层112可以包含含杂质的硅基材料。共形层112可以包括含碳材料、含硼材料或含碳和硼的材料。例如，共形层112可以包括碳、硼或它们的组合作为杂质。含杂质的硅基材料可以包括SiCO、SiCN、SiOCN、SiBN或SiBCN。晶种内衬111可以包括氮化硅，并且共形层112可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。
介电结构110′还可以包括第一间隔件113、第二间隔件114和第三间隔件115。第一间隔件113可以形成在共形层112上。晶种内衬111和共形层112可以位于第一间隔件113与第一导电图案102之间。第二间隔件114可以形成在共形层112上，并且第三间隔件115可以形成在第二间隔件114上。晶种内衬111和共形层112可以位于第二导电图案103与第二间隔件114之间，并且第二间隔件114可以位于共形层112与第三间隔件115之间。
下层级介电结构110L′可以包括晶种内衬111、共形层112和第一间隔件113的叠层。上层级介电结构110U′可以包括晶种内衬111、共形层112、第二间隔件114和第三间隔件115的叠层。第三间隔件115可以具有比第一间隔件113和第二间隔件114低的介电常数。根据本发明的另一个实施例，第三间隔件115可以具有比第二间隔件114高的介电常数。共形层112和第三间隔件115可以具有相同的介电常数。根据本发明的另一实施例，第三间隔件115可以具有比共形层112高的介电常数。第三间隔件115具有优异的抗刻蚀性。因此，第三间隔件115可以防止第二间隔件114的损失。共形层112和第三间隔件115可以由相同的材料形成。第一间隔件113和第二间隔件114可以由不同的材料形成。第一间隔件113可以包括氮化硅，而第二间隔件114可以包括氧化硅。第三间隔件115可以包含含杂质的硅基材料。第三间隔件115可以包含含碳材料、含硼材料或含碳和硼的材料。例如，第三间隔件115可以包含碳、硼或它们的组合作为杂质。含杂质的硅基材料可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。
下层级介电结构110L′可以包括NKN(氮化物-低k-氮化物)结构。NKN结构可以由晶种内衬111、共形层112和第一间隔件113的叠层形成。NKN结构的示例可以包括氮化硅、低k材料和氮化硅的叠层。NKN结构的另一个示例可以包括氮化硅、含杂质的硅基材料和氮化硅的叠层。NKN结构的示例可以包括Si3N4/SiCO/Si3N4的叠层。
上层级介电结构110U′可以包括NKOK(氮化物-低k-氧化物-低k)结构。NKOK结构可以由晶种内衬111、共形层112、第二间隔件114和第三间隔件115的叠层形成。NKOK结构的示例可以包括氮化硅、低k材料、氧化硅和低k材料的叠层。NKOK结构的另一示例可以包括氮化硅、含杂质的硅基材料、氧化硅、含杂质的硅基材料的叠层。NKOK结构的示例可以包括Si3N4/SiCO/SiO2/SiCO的叠层。
图3B的半导体器件100″可以包括衬底101、在衬底101上方的图案结构105和在图案结构105的两侧的介电结构110″。
图案结构105可以包括形成在衬底101上方的第一导电图案102。图案结构105还可以包括在第一导电图案102上方的第二导电图案103和在第二导电图案103上方的硬掩模图案104。第一导电图案102可以直接接触衬底101。第一导电图案102与衬底101可以通过绝缘材料或介电材料层电断开。第一导电图案102和第二导电图案103可以直接接触并且可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。硬掩模图案104可以直接形成在第二导电图案103上并且可以包括介电材料。图案结构105可以在一个方向上延伸。如图2A和图2B所示，第二导电图案103的长度L1可以比第一导电图案102的长度L2长。第二导电图案103可以在与第一导电图案102重叠的情况下延伸。
介电结构110″可以包括下层级介电结构110L′和上层级介电结构110U″。上层级介电结构110U″可以位于图案结构105的第二导电图案103和硬掩模图案104的两个侧壁上，但可以在图案结构105的长度方向上延伸更长。下层级介电结构110L′可以位于图案结构105的第一导电图案102的两个侧壁上。沿着图案结构105的长度方向，下层级介电结构110L′可以比上层级介电结构110U″短。上层级介电结构110U″可以位于比下层级介电结构110L′高的水平。下层级介电结构110L″和上层级介电结构110U″可以具有集成型的公共部分。集成型公共部分可以从上层级介电结构110U″延续到下层级介电结构110L′。下层级介电结构110L′和上层级介电结构110U″可以具有不同的结构或不同的材料。
介电结构110″可以包括多层介电材料。介电结构110″可以包括位于图案结构105的两个侧壁上的晶种内衬111。介电结构110″还可以包括形成在晶种内衬111上的共形层112。晶种内衬111和共形层112的叠层可以位于第一导电图案102的两个侧壁上。晶种内衬111和共形层112的叠层可以位于第二导电图案103的两个侧壁上。下层级介电结构110L′和上层级介电结构110U″中的每个都可以包括晶种内衬111和共形层112的叠层。
晶种内衬111可以用作用于沉积共形层112的晶种。共形层112的台阶覆盖率可以通过晶种内衬111改善。晶种内衬111可以具有大约
Figure BDA0003221555010000081
或更小的厚度。在一个实施例中，晶种内衬111可以具有约1至约
Figure BDA0003221555010000082
的厚度。晶种内衬111可以比共形层112薄。
共形层112可以具有第一介电常数，并且晶种内衬111可以具有第二介电常数。第一介电常数可以具有比第二介电常数低的值。共形层112可以具有比晶种内衬111低的介电常数。例如，第一介电常数可以为约3.9或更小，并且第二介电常数可以为约7.5。共形层112可以包括低k材料。晶种内衬111可以具有比低k材料高的介电常数。共形层112可以具有比氧化硅低的介电常数。晶种内衬111可以包括氮化硅。
晶种内衬111和共形层112可以包括硅基材料。晶种内衬111可以不包含杂质，而共形层112可以包含杂质。由于共形层112包含杂质，因此共形层112的介电常数可以比晶种内衬111的介电常数低。晶种内衬111可以包括无杂质的硅基材料，并且共形层112可以包括含杂质的硅基材料。共形层112可以包括含碳材料、含硼材料或含碳和硼的材料。例如，共形层112可以包括碳、硼或它们的组合作为杂质。含杂质的硅基材料可以包括SiCO、SiCN、SiOCN、SiBN或SiBCN。晶种内衬111可以包括氮化硅，而共形层112可以包括SiCO、SiCN、SiOCN、SiBN或SiBCN。
介电结构110″还可以包括第一间隔件113、第二间隔件114、第三间隔件115和第四间隔件116。第一间隔件113可以共形地形成在共形层112上。晶种内衬111和共形层112可以位于第一间隔件113与第一导电图案102之间。第二间隔件114可以形成在共形层112上，并且第三间隔件115可以形成在第二间隔件114上。第四间隔件116可以形成在第三间隔件115上。晶种内衬111和共形层112可以位于第二导电图案103与第二间隔件114之间，并且第二间隔件114可以位于共形层112与第三间隔件115之间。第三间隔件115可以位于第二间隔件114和第四间隔件116之间。
下层级介电结构110L′可以包括晶种内衬111、共形层112和第一间隔件113的叠层。上层级介电结构110U″可以包括晶种内衬111、共形层112、第二间隔件114、第三间隔件115和第四间隔件116的叠层。第三间隔件115可以具有比第一间隔件113、第二间隔件114和第四间隔件116低的介电常数。共形层112和第三间隔件115可以具有相同的介电常数。共形层112和第三间隔件115可以由相同的材料形成，而第一间隔件113和第二间隔件114可以由与共形层112和第三间隔件115的材料不同的材料形成。晶种内衬111、第一间隔件113和第四间隔件116可以包括氮化硅，并且第二间隔件114可以包括氧化硅。第三间隔件115可以包括含杂质的硅基材料。第三间隔件115可以包括含碳材料、含硼材料或含碳和硼的材料。例如，第三间隔件115可以包括碳、硼或它们的组合作为杂质。含杂质的硅基材料可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。
下层级介电结构110L′可以包括NKN(氮化物-低k-氮化物)结构。NKN结构可以由晶种内衬111、共形层112和第一间隔件113的叠层形成。NKN结构的示例可以包括氮化硅、低k材料和氮化硅的叠层。NKN结构的另一个示例可以包括氮化硅、含杂质的硅基材料和氮化硅的叠层。NKN结构的示例可以包括Si3N4/SiCO/Si3N4的叠层。
上层级介电结构110U″可以包括NKOKN(氮化物-低k-氧化物-低k-氮化物)结构。NKOKN结构可以包括晶种内衬111、共形层112、第二间隔件114、第三间隔件115和第四间隔件116。NKOKN结构的示例可以包括氮化硅、低k材料、氧化硅、低k材料和氮化硅的叠层。NKOKN结构的另一个示例可以包括氮化硅、含杂质的硅基材料、氧化硅、含杂质的硅基材料和氮化硅的叠层。NKOKN结构的示例可以包括Si3N4/SiCO/SiO2/SiCO/Si3N4的叠层。
图4是示出根据本发明的另一实施例的半导体器件100M的截面图。在图4中，出现在图1至图3B中的相同附图标记可以表示相同的构成元件。
图4所示的半导体器件100M可以类似于上述半导体器件100、100′和100″。半导体器件100M可以类似于图3A的半导体器件100′。在下文中，可以省略对图4的也出现在图1至图3B中的构成元件的详细描述。
参考图4，半导体器件100M可以包括衬底101、在衬底101上方的图案结构105、在图案结构105之间的插塞结构120、以及在图案结构105与插塞结构120之间的介电结构110′。
每个图案结构105可以包括形成在衬底101上方的第一导电图案102。图案结构105还可以包括在第一导电图案102上方的第二导电图案103和在第二导电图案103上方的硬掩模图案104。第一导电图案102可以与衬底101直接接触。第一导电图案102和衬底101可以通过绝缘材料或介电材料层电断开。第一导电图案102和第二导电图案103可以包括多晶硅、金属、金属氮化物、金属硅化物或它们的组合。硬掩模图案104可以直接形成在第二导电图案103上并且可以包括介电材料。例如，图案结构105可以在垂直于衬底101的顶表面的方向上层叠于衬底101上并在一个方向上延伸。
介电结构110′可以包括下层级介电结构110L′和上层级介电结构110U′。上层级介电结构110U′可以位于图案结构105的第二导电图案103和硬掩模图案104的两个侧壁上。上层级介电结构110U′可以在长度方向上延伸很长。下层级介电结构110L′可以位于图案结构105的第一导电图案102的两个侧壁上。沿着图案结构105的长度方向，下层级介电结构110L′可以比上层级介电结构110U′短。上层级介电结构110U′可以位于比下层级介电结构110L′高的水平。下层级介电结构110L′和上层级介电结构110U′可以包括集成型公共部分。集成型公共部分可以包括晶种内衬111和共形层112，并且可以从上层级介电结构110U′延续到下层级介电结构110L′。下层级介电结构110L′和上层级介电结构110U′可以包括不同的结构或不同的材料。
介电结构110′可以包括多层介电材料。介电结构110′可以包括位于图案结构105的两个侧壁上的晶种内衬111。介电结构110′还可以包括直接形成在晶种内衬111上的共形层112。晶种内衬111和共形层112的叠层可以位于第一导电图案102的两个侧壁上。晶种内衬111和共形层112的叠层可以位于第二导电图案103的两个侧壁上。下层级介电结构110L′和上层级介电结构110U′中的每个可以包括晶种内衬111和共形层112的叠层。
晶种内衬111可以用作用于沉积共形层112的晶种。共形层112的台阶覆盖率可以通过晶种内衬111得到改善。晶种内衬111可以具有约
Figure BDA0003221555010000101
或更小的厚度。晶种内衬111可以比共形层112薄。
共形层112可以具有第一介电常数，并且晶种内衬111可以具有第二介电常数。第一介电常数可以具有比第二介电常数低的值。共形层112可以具有比晶种内衬111低的介电常数。第一介电常数可以为约3.9或更小，并且第二介电常数可以为约7.5。共形层112可以包括低k材料。晶种内衬111可以具有比低k材料大的介电常数。共形层112可以具有比氧化硅低的介电常数。晶种内衬111可以包括氮化硅。
晶种内衬111和共形层112可以包括硅基材料。晶种内衬111可以不包含杂质，而共形层112可以包含杂质。由于共形层112包含杂质，因此共形层112的介电常数可以比晶种内衬111的介电常数低。晶种内衬111可以包括无杂质的硅基材料，并且共形层112可以包括含杂质的硅基材料。共形层112可以包括含碳材料、含硼材料或含碳和硼的材料。例如，共形层112可以包括碳、硼或它们的组合作为杂质。含杂质的硅基材料可以包括SiCO、SiCN、SiOCN、SiBN或SiBCN。晶种内衬111可以包括氮化硅，并且共形层112可以包括SiCO、SiCN、SiOCN、SiBN或SiBCN。
介电结构110′还可以包括第一间隔件113、第二间隔件114和第三间隔件115。第一间隔件113可以形成在共形层112上。晶种内衬111和共形层112可以位于第一间隔件113与第一导电图案102之间。第二间隔件114可以形成在共形层112上，并且第三间隔件115可以形成在第二间隔件114上。晶种内衬111和共形层112可以位于第二导电图案103与第二间隔件114之间，并且第二间隔件114可以设置在共形层112与第三间隔件115之间。
下层级介电结构110L′可以包括晶种内衬111、共形层112和第一间隔件113的叠层。上层级介电结构110U′可以包括晶种内衬111、共形层112、第二间隔件114和第三间隔件115的叠层。第一间隔件113可以比第二间隔件114和第三间隔件115厚。第二间隔件114可以比第三间隔件115厚。第三间隔件115可以具有比第一间隔件113和第二间隔件114低的介电常数。共形层112和第三间隔件115可以具有相同的介电常数。共形层112和第三间隔件115可以由相同的材料形成。第一间隔件113和第二间隔件114可以由不同的材料形成。第一间隔件113可以包括氮化硅，而第二间隔件114可以包括氧化硅。第三间隔件115可以包括含有杂质的硅基材料。第三间隔件115可以包括含碳材料、含硼材料或含碳和硼的材料。例如，第三间隔件115可以包括碳、硼或它们的组合作为杂质。含杂质的硅基材料可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。
下层级介电结构110L′可以包括NKN(氮化物-低k-氮化物)结构。NKN结构可以由晶种内衬111、共形层112和第一间隔件113的叠层形成。NKN结构的示例可以包括氮化硅、低k材料和氮化硅的叠层。NKN结构的另一个示例可以包括氮化硅、含杂质的硅基材料和氮化硅的叠层。NKN结构的示例可以包括Si3N4/SiCO/Si3N4的叠层。
上层级介电结构110U′可以包括NKOK(氮化物-低k-氧化物-低k)结构。NKOK结构可以由晶种内衬111、共形层112、第二间隔件114和第三间隔件115的叠层形成。NKOK结构的示例可以包括氮化硅、低k材料、氧化硅和低k材料的叠层。NKOK结构的另一示例可以包括氮化硅、含杂质的硅基材料、氧化硅、含杂质的硅基材料的叠层。NKOK结构的示例可以包括Si3N4/SiCO/SiO2/SiCO的叠层。
参考图4，半导体器件100M可以是存储单元的一部分。
在图案结构105中，第一导电图案102可以是位线接触插塞，并且第二导电图案103可以包括位线。插塞结构120可以包括储存节点接触插塞。
介电结构110′可以使第一导电图案102与插塞结构120之间的寄生电容减小。此外，介电结构110′可以使第二导电图案103与插塞结构120之间的寄生电容减小。
根据本发明的另一实施例，第一导电图案102和第二导电图案103可以是晶体管的栅电极。插塞结构120可以是耦接到晶体管的源极/漏极区的接触插塞。介电结构110′可以是栅极间隔件或接触间隔件。因此，介电结构110′可以使栅电极与接触插塞之间的寄生电容减小。
根据本发明的另一实施例，图案结构105可为线状金属线。因此，介电结构110′可以使相邻的金属线之间的寄生电容减小。
参考图3A至图4，共形层112和第二间隔件114的总厚度可以比晶种内衬111的厚度大。
图5是示出根据本发明的另一实施例的半导体器件200的平面图。图6A是沿图5的线A-A′截取的截面图。图6B是沿图5的线B-B′截取的截面图。
半导体器件200可以包括多个存储单元。每个存储单元可以包括单元晶体管，该单元晶体管包括掩埋字线207、位线213和存储元件230。
将详细描述半导体器件200。
隔离层202和有源区203可以形成在衬底201中。多个有源区203可以由隔离层202限定。衬底201可以是适合于半导体加工的材料。衬底201可以包括半导体衬底。衬底201可以由含硅材料形成。衬底201可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺杂碳的硅、它们的组合或者它们的多层。衬底201还可以包括其他半导体材料，诸如锗。衬底201可以包括III/V族半导体衬底，例如化合物半导体衬底，诸如GaAs(砷化镓)。衬底201可以包括绝缘体上硅(SOI)衬底。隔离层202可以通过浅沟槽隔离(STI)工艺形成。
栅极沟槽205可以形成在衬底201中。可以在栅极沟槽205的表面上共形地形成栅极介电层206。可以在栅极介电层206上形成掩埋字线207以部分填充栅极沟槽205。可以在掩埋字线207上方形成栅极覆盖层208以填充栅极沟槽205的其余部分。掩埋字线207的顶表面可以位于比衬底201的顶表面低的水平。掩埋字线207可以是低阻金属材料。在一个实施例中，在掩埋字线207中，可以依次叠层氮化钛和钨。根据本发明的另一个实施例，掩埋字线207可以单独由氮化钛(仅TiN)形成。掩埋字线207可以被称为掩埋栅电极。掩埋字线207可以在第一方向D1上延伸很长，该第一方向D1也被称为掩埋字线207的长度方向。
第一杂质区209和第二杂质区210可以形成在衬底201中。第一杂质区209和第二杂质区210可以通过栅极沟槽205彼此间隔开。第一杂质区209和第二杂质区210可以被称为源极/漏极区。第一杂质区209和第二杂质区210可以包含N型杂质，诸如砷(As)或磷(P)。因此，掩埋字线207以及第一杂质区209和第二杂质区210可以成为单元晶体管。单元晶体管可以通过掩埋字线207呈现出改进的短沟道效应。
位线接触插塞212可以形成在衬底201上方。位线接触插塞212可以耦接到第一杂质区209。位线接触插塞212可以位于位线接触孔211中。位线接触孔211可以穿透硬掩模层204以延伸到衬底201。硬掩模层204可以形成在衬底201上方。硬掩模层204可以包括介电材料。位线接触孔211可以使第一杂质区209暴露。位线接触插塞212的下表面可以比有源区203和隔离层202的上表面低。位线接触插塞212可以是由多晶硅或金属材料制成。位线接触插塞212的一部分可以具有比位线接触孔211的直径小的线宽。位线213可以形成在位线接触插塞212上方并且彼此可以直接接触。位线硬掩模214可以形成在位线213上并且彼此可以直接接触。位线接触插塞212、位线213和位线硬掩模214的叠层结构可以被称为位线结构。位线213可以具有在与掩埋字线207交叉的第二方向D2上延伸的线形。位线213的一部分可以耦接到位线接触插塞212。从A-A′方向的角度观察，位线213和位线接触插塞212可以具有相同的线宽。因此，位线213可以在覆盖位线接触插塞212的情况下在第二方向D2上延伸。位线213可以包括金属材料，诸如钨。位线硬掩模214可以包括介电材料。
第一间隔件结构215L可以形成在位线接触插塞212的侧壁上。第二间隔件结构215U可以形成在位线213的侧壁上。第一间隔件结构215L可以形成在位线接触插塞212的两个侧壁上。第二间隔件结构215U可以形成在位线213的两个侧壁上。位线接触孔211可以填充有位线接触插塞212和第一间隔件结构215L。位线接触孔211可以包括限定在位线接触插塞212两侧的间隙G。第一间隔件结构215L可以填充间隙G的内部。第二间隔件结构215U可以平行于位线213的两个侧壁延伸。
储存节点接触插塞221可以形成在相邻的位线结构之间。储存节点接触插塞221可以耦接到第二杂质区210。储存节点接触插塞221可以包括下插塞222和上插塞224。储存节点接触插塞221还可以包括位于下插塞222与上插塞224之间的欧姆接触层223。欧姆接触层223可以包括金属硅化物。例如，下插塞222可以包括含硅材料，诸如多晶硅。例如，上插塞224可以包括含金属的材料，诸如金属氮化物、金属材料或它们的组合。
从平行于位线结构的方向观察，可以在相邻的储存节点接触插塞221之间形成插塞隔离层225。插塞隔离层225可以形成在相邻的位线结构之间。相邻的储存节点接触插塞221可以被插塞隔离层225隔离。在相邻的位线结构之间，可以交替地设置多个插塞隔离层225和多个储存节点接触插塞221。
存储元件230可以形成在上插塞224上方。存储元件230可以包括具有储存节点的电容器。储存节点可以包括柱状储存节点。还可以在储存节点上方形成介电层和板式节点。在另一个实施例中，储存节点可以包括圆柱/圆筒形状的储存节点。
下面详细描述第一间隔件结构215L和第二间隔件结构215U。
第一间隔件结构215L可以包括晶种内衬216、共形间隔件217和间隙填充间隔件218。第二间隔件结构215U可以包括晶种内衬216、共形间隔件217、保护间隔件219、以及低k间隔件220。第一间隔件结构215L的晶种内衬216和第二间隔件结构215U的晶种内衬216可以是相同的材料。第一间隔件结构215L的晶种内衬216可以延伸以覆盖位线接触插塞212的侧壁，同时覆盖位线213的侧壁。晶种内衬216可以直接接触位线213和位线接触插塞212。第一间隔件结构215L的共形间隔件217和第二间隔件结构215U的共形间隔件217可以是相同的材料。共形间隔件217可以延伸覆盖位线接触插塞212的侧壁、同时覆盖位线213的侧壁，而晶种内衬216介于它们之间。间隙填充间隔件218可以位于位线接触插塞212的侧壁上并且可以填充间隙G。保护间隔件219可以位于位线213的侧壁上并且可以不位于位线接触插塞212的侧壁上。低k间隔件220可以位于保护间隔件219与储存节点接触插塞221之间。
共形间隔件217和低k间隔件220可以由相同的材料形成。共形间隔件217和低k间隔件220可以具有约4.4或更小的介电常数。共形间隔件217和低k间隔件220可以具有比晶种内衬216低的介电常数。共形间隔件217和低k间隔件220可以具有比保护间隔件219高的介电常数或低的介电常数。共形间隔件217和低k间隔件220可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。共形间隔件217和低k间隔件220可以具有比氮化硅高的介电常数，但是可以包括不同的低k材料。
晶种内衬216可以包括氮化硅并且可以具有约
Figure BDA0003221555010000141
或更小的厚度。在一个实施例中，晶种内衬216可以具有约1至约
Figure BDA0003221555010000142
的厚度。换言之，晶种内衬216可以包括超薄氮化硅，从而意味着晶种内衬216由氮化硅制成并且具有约1至约
Figure BDA0003221555010000143
的厚度。晶种内衬216可以比共形间隔件217薄。例如，共形间隔件217可以是晶种内衬216的两倍厚。晶种内衬216可以比保护间隔件219和低k间隔件220薄。根据本发明的另一实施例，共形间隔件217和保护间隔件219的总厚度可以比晶种内衬216的厚度大。
晶种内衬216可以用作用于均匀沉积共形间隔件217的晶种。共形间隔件217和晶种内衬216可以彼此直接接触。保护间隔件219可以用于保护共形间隔件217。晶种内衬216也可以被称为表面内衬。由于晶种内衬216是薄的，由晶种内衬216在第二间隔件结构215U中所占的体积可以被最小化，以及因此，可以进一步使位线213与储存节点接触插塞221之间的寄生电容减小。
如上所述，晶种内衬216、共形间隔件217和间隙填充间隔件218可以位于位线接触插塞212与储存节点接触插塞221之间。晶种内衬216、共形间隔件217、保护间隔件219和低k间隔件220可以位于位线213与储存节点接触插塞221之间。
晶种内衬216和间隙填充间隔件218可以包括氮化硅，并且共形间隔件217和低k间隔件220可以包括低k材料。保护间隔件219可以包括氧化硅。因此，第二间隔件结构215U可以具有NKOK结构并且可以沿着C-C′线设置在位线213与储存节点接触插塞221之间，并且具有NKN结构的第一间隔件结构215L可以沿D-D′线设置在位线接触插塞212与储存节点接触插塞221之间。
根据本发明的另一实施例，保护间隔件219可以用气隙代替。在这种情况下，具有NKAK(氮化物-低k-气隙-低k)结构的第二间隔件结构215U可以沿着C-C′线设置在位线213与储存节点接触插塞221之间。具有NKN结构的第一间隔件结构215L可以沿着线D-D′设置在位线接触插塞212与储存节点接触插塞221之间。
位线213与储存节点接触插塞221之间的寄生电容可以通过共形间隔件217和低k间隔件220来减小。共形间隔件217的台阶覆盖率可以通过晶种内衬216来改善。保护间隔件219可以防止共形间隔件217的损失/减损。
插塞隔离层225可以包括氮化硅或低k材料。当插塞隔离层225包括低k材料时，可以减小其间介设有插塞隔离层225的相邻的储存节点接触插塞221之间的寄生电容。插塞隔离层225可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。共形间隔件217、低k间隔件220和插塞隔离层225可以包括低k材料。插塞隔离层225的低k材料可以与共形间隔件217和低k间隔件220的低k材料不同。例如，共形间隔件217和低k间隔件220可以包括含碳低k材料，而插塞隔离层225可以包括含硼低k材料。共形间隔件217和低k间隔件220可以包括SiC、SiCO、SiCN或SiOCN，并且插塞隔离层225可以包括SiBN或SiBCN。
参考图5至图6B，由于共形间隔件217形成在薄晶种内衬216上，因此共形间隔件217的台阶覆盖率可以得到改善。由于在第一间隔件结构215L和第二间隔件结构215U中晶种内衬216占据的厚度被减小，因此可以抑制寄生电容的增加。通过在位线接触插塞212与储存节点接触插塞221之间形成共形间隔件217，可以使位线接触插塞212与储存节点接触插塞221之间的寄生电容减小。通过在位线213与储存节点接触插塞221之间形成共形间隔件217和低k间隔件220，可以使位线213和储存节点接触插塞221之间的寄生电容减小。
如上所述，由于寄生电容通过包括诸如共形间隔件217和低k间隔件220的低k材料的第一间隔件结构215L和第二间隔件结构215U来减小，因此存储单元的感测裕度可以得到改善。
根据本发明的另一个实施例，如图6C所示，保护间隔件219可以用气隙代替。
图6C是示出图6A中所示的第二间隔件结构215U的修改示例的截面图。第二间隔件结构215U可以包括晶种内衬216、共形间隔件217、气隙AG和低k间隔件220。气隙AG可以通过去除图6A所示的保护间隔件219而形成，并且气隙AG的上部可以用气隙覆盖层AGC覆盖。在这种情况下，具有NKAK(氮化物-低k-气隙-低k)结构的第二间隔件结构215U可以沿线C-C′设置在位线213与储存节点接触插塞221之间。另外，具有NKN结构的第一间隔件结构215L可以沿线D-D′设置在位线接触插塞212与储存节点接触插塞221之间。与NKOK结构相比，NKAK结构可以具有更高的减小寄生电容的效果。
图7至图19是示出根据本发明的实施例的制造半导体器件200的方法的截面图。无花果。图7至图19是示出沿图5的线A-A′和B-B′截取的制造方法的截面图。
参考图7，可以在衬底11中形成隔离层12。可通过隔离层12限定多个有源区13。隔离层12可以通过STI工艺形成。STI工艺可以如下执行。可以刻蚀衬底11以形成隔离沟槽。隔离沟槽可以填充有介电材料。结果，可以形成隔离层12。隔离层12可以包括介电材料，例如氧化硅、氮化硅或它们的组合。可以执行化学气相沉积(CVD)或其他沉积工艺以用介电材料填充隔离沟槽。可以另外使用诸如化学机械抛光(CMP)的平坦化工艺。
随后，可以在衬底11中形成掩埋字线结构。掩埋字线结构可以包括栅极沟槽15、共形地覆盖栅极沟槽15的底部和侧壁的栅极介电层16、部分地填充栅极介电层16上方的栅极沟槽15的掩埋字线17、以及形成在掩埋字线17上方的栅极覆盖层18。
形成掩埋字线结构的方法如下。
首先，可以在衬底11中形成栅极沟槽15。栅极沟槽15可以具有与有源区13和隔离层12交叉的线形。栅极沟槽15可以通过在衬底11上形成掩模图案并使用该掩模图案作为刻蚀掩模的刻蚀工艺形成。为了形成栅极沟槽15，硬掩模层14可以用作刻蚀阻挡层。硬掩模层14可以具有通过掩模图案来图案化的形状。硬掩模层14可以包括氧化硅。例如，硬掩模层14可以包括正硅酸四乙酯(TEOS)。栅极沟槽15的底表面可以位于比隔离层12的底表面高的水平。
可以使隔离层12的一部分凹陷以突出栅极沟槽15下方的有源区13。例如，在图5的B-B′方向上，栅极沟槽15下方的隔离层12可以被选择性地凹陷。因此，鳍区可以形成在栅极沟槽15下方。鳍区可以是沟道区的一部分。
随后，可以在栅极沟槽15的底表面和侧壁上形成栅极介电层16。在形成栅极介电层16之前，可以修复对栅极沟槽15的表面的刻蚀损伤。例如，在通过热氧化工艺形成牺牲氧化物之后，可以去除牺牲氧化物。
栅极介电层16可以通过热氧化工艺形成。例如，可以通过使栅极沟槽15的底部和侧壁氧化来形成栅极介电层16。
根据本发明的另一实施例，栅极介电层16可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的沉积方法形成。栅极介电层16可以包括高k材料、氧化物、氮化物、氮氧化物或它们的组合。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化铪硅、氧氮化铪硅或它们的组合。根据本发明的另一实施例，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化锆硅、氧氮化锆硅、氧化铝及它们的组合。
根据本发明的另一实施例，可以通过沉积内衬多晶硅层并然后使内衬多晶硅层彻底地氧化来形成栅极介电层16。
根据本发明的又一实施例，栅极介电层16可以通过形成内衬氮化硅层以及使内衬氮化硅层彻底地氧化来形成。
随后，可以在栅极介电层16上形成掩埋字线17。为了形成掩埋字线17，可以在形成导电层以填充栅极沟槽15之后执行凹陷工艺。回蚀工艺可以作为凹陷工艺被执行，或者可以顺序地执行化学机械抛光(CMP)工艺和回蚀工艺。掩埋字线17可以具有部分地填充栅极沟槽15的凹陷形状。换言之，掩埋字线17的上表面可以位于比有源区13的上表面低的水平。掩埋字线17可以包括金属、金属氮化物或它们的组合。例如，掩埋字线17可以由氮化钛(TiN)、钨(W)、或氮化钛和钨的叠层(TiN/W)形成。氮化钛/钨(TiN/W)叠层可以具有在共形地形成氮化钛之后用钨部分地填充栅极沟槽15的结构。掩埋字线17可以包括单独的氮化钛，并且这可以被称为具有“仅TiN”结构的掩埋字线17。掩埋字线17可以包括氮化钛/钨(TiN/W)叠层和多晶硅层的双栅结构。
随后，可以在掩埋字线17上形成栅极覆盖层18。栅极覆盖层18可以包括介电材料。栅极沟槽15的其余部分可以用掩埋字线17上方的栅极覆盖层18填充。栅极覆盖层18可以包括氮化硅。根据本发明的另一实施例，栅极覆盖层18可以包括氧化硅。根据本发明的又一实施例，栅极覆盖层18可以具有NON(氮化物-氧化物-氮化物)结构。栅极覆盖层18的上表面可以与硬掩模层14的上表面位于同一水平面上。为此，当形成栅极覆盖层18时，可以执行CMP工艺。
在形成栅极覆盖层18之后，可以形成杂质区19和20。杂质区19和20可以通过掺杂工艺(诸如，例如注入工艺)形成。杂质区19和20可以包括第一杂质区19和第二杂质区20。第一杂质区19和第二杂质区20可以掺杂有相同导电类型的杂质。第一杂质区19和第二杂质区20可以具有相同的深度。根据本发明的另一实施例，第一杂质区19可以比第二杂质区20深。第一杂质区19和第二杂质区20可以被称为源极/漏极区。第一杂质区19可以是耦接到位线接触插塞的区域，而第二杂质区20可以是耦接到储存节点接触插塞的区域。第一杂质区19和第二杂质区20可以位于不同的有源区13中。另外，第一杂质区19和第二杂质区20可以通过栅极沟槽15彼此隔开以位于每个有源区13中。
存储单元的单元晶体管可以由掩埋字线17以及第一杂质区19和第二杂质区20形成。
参考图8，可以形成位线接触孔21。可以通过使用接触掩模对硬掩模层14进行刻蚀来形成位线接触孔21。从平面图的角度观察，位线接触孔21可以具有圆形形状或椭圆形形状。衬底11的一部分可以被位线接触孔21暴露。位线接触孔21的直径可以由预定线宽控制。位线接触孔21可以具有使有源区13的一部分暴露的形状。例如，第一杂质区19可以被位线接触孔21暴露。位线接触孔21可以具有比有源区13的短轴的宽度大的直径。因此，在用于形成位线接触孔21的刻蚀工艺中，可以对第一杂质区19、隔离层12和栅极覆盖层18的一部分进行刻蚀。换言之，可以使位线接触孔21下方的隔离层12、栅极覆盖层18和第一杂质区19凹陷到预定深度。因此，位线接触孔21的底部可以延伸到衬底11的内部。随着位线接触孔21的延伸，第一杂质区19的表面可以被凹陷，并且第一杂质区19的表面可以位于比有源区13的上表面低的水平，如第二杂质区20的上表面所指示的。
参考图9，可以形成预插塞22A。预插塞22A可以通过选择性外延生长(SEG)工艺形成。例如，预插塞22A可以包括SEG硅磷(SiP)。这样，可以通过选择性外延生长工艺形成没有空隙的预插塞22A。根据本发明的另一实施例，预插塞22A可以通过沉积多晶硅层、随后进行化学机械抛光(CMP)工艺来形成。预插塞22A可以填充位线接触孔21。预插塞22A的上表面可以位于与硬掩模层14的上表面相同的水平上。
参考图10，可以层叠位线导电层23A和位线硬掩模层24A。位线导电层23A和位线硬掩模层24A可以顺序地层叠在预插塞22A和硬掩模层14上方。位线导电层23A可以包括含金属材料。位线导电层23A可以包括金属、金属氮化物、金属硅化物或它们的组合。根据本发明的实施例，位线导电层23A可以包括钨(W)。根据本发明的另一实施例，位线导电层23A可以包括氮化钛和钨的叠层(TiN/W)。在此，氮化钛可以用作阻挡层。位线硬掩模层24A可以由相对于位线导电层23A和预插塞22A具有刻蚀选择性的介电材料形成。位线硬掩模层24A可以包括氧化硅或氮化硅。根据本发明的实施例，位线硬掩模层24A可以由氮化硅形成。
参考图11，可以形成位线23和位线接触插塞22。位线23和位线接触插塞22可以通过位线掩模层使用刻蚀工艺形成。
可以通过使用位线掩模层作为刻蚀阻挡层来对位线硬掩模层24A和位线导电层23A进行刻蚀。因此，可以形成位线23和位线硬掩模24。可以通过刻蚀位线导电层23A来形成位线23。可以通过刻蚀位线硬掩模层24A来形成位线硬掩模24。
随后，可以以与位线23的线宽相同的线宽对预插塞22A进行刻蚀。因此，可以形成位线接触插塞22。位线接触插塞22可以形成在第一杂质区19上方。位线接触插塞22可以将第一杂质区19和位线23彼此耦接。位线接触插塞22可以形成在位线接触孔21中。位线接触插塞22的线宽可以比位线接触孔21的直径小。因此，可以在位线接触插塞22的两侧上限定间隙25。
如上所述，随着位线接触插塞22的形成，间隙25可以形成在位线接触孔21中。这是因为位线接触插塞22通过被刻蚀成比位线接触孔21的直径要小而形成。间隙25可以不具有包围位线接触插塞22的包围形状，而是可以独立地形成在位线接触插塞22的两个侧壁上。结果，一个位线接触插塞22和一对间隙25可以位于位线接触孔21中，并且这对间隙G可以被位线接触插塞22隔开。间隙25的底表面可以延伸到隔离层12的内部。间隙25的下表面可以位于比第一杂质区19的凹陷上表面低的水平。
其中位线接触插塞22、位线23和位线硬掩模24以提到的顺序被层叠的结构可以被称为位线结构。从俯视角度观察，位线结构可以是在一个方向上延伸很长的线形图案结构。
参考图12，可以顺序地形成晶种层26A和共形层27A。晶种层26A可以覆盖位线接触插塞22的两个侧壁和位线23的两个侧壁。晶种层26A可以覆盖位线硬掩模24的两个侧壁和上表面。晶种层26A可以提供共形层27A的均匀沉积，从而改善共形层27A的台阶覆盖率。晶种层26A可以包括能够抑制位线23的氧化的钝化材料。晶种层26A可以包括介电材料。根据本发明的实施例，例如，晶种层26A可以包括氮化硅。晶种层26A可以包括薄氮化硅，并且薄氮化硅可以被形成为具有约
Figure BDA0003221555010000201
或更小的厚度，例如从约1至约
Figure BDA0003221555010000202
的厚度。这样，通过将薄氮化硅应用为晶种层26A，可以使位线23与随后的储存节点接触插塞之间的寄生电容减小。
共形层27A可以具有比晶种层26A低的介电常数。共形层27A可以包括低k材料，并且共形层27A可以具有比氮化硅和氧化硅的介电常数低的介电常数。共形层27A可以具有约3.5或更小的介电常数。共形层27A可以包括硅基材料。共形层27A可以包括选自碳和硼中的至少一种化学物质。共形层27A可以包括含碳的硅基材料、含硼的硅基材料或含碳和硼的硅基材料。共形层27A可以包括掺杂碳的硅基材料或掺杂硼的硅基材料。共形层27A可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。
共形层27A可以例如通过原子层沉积(ALD)形成。例如，共形层27A可以由SiBN ALD或SiCO ALD形成。SiBN ALD可以包括“SiH2Cl2(或SiH4)/吹洗/BCl3/吹吸/NH3/吹洗”的单位循环。SiCO ALD可以包括“SiH2Cl2(或SiH4)/吹洗/C2H4(或CH4)/吹洗/O3/吹洗”的单位循环。SiH2Cl2和SiH4是硅源气体，而BCl3是硼源气体。NH3是氮源气体，而O3是氧源气体。硅源气体、硼源气体、氮源气体和氧源气体可以包括除上述源材料外的其他源材料。
参考图13和图14，可以形成间隙填充间隔件28。间隙填充间隔件28可以形成在共形层27A上。共形层27A可以具有比间隙填充间隔件28低的介电常数。间隙填充间隔件28和晶种层26A可以由相同的材料形成，但是间隙填充间隔件28可以比晶种层26A厚。间隙填充间隔件28可以包括氮化硅。
可以使间隙填充间隔件28凹陷以填充间隙25。例如，为了形成间隙填充间隔件28，可以在位线结构与共形层27A上沉积间隙填充材料28A以填充间隙25，并然后可以通过回蚀工艺使间隙填充材料28A凹陷。间隙填充间隔件28的上表面可以位于比位线接触插塞22的上表面低的水平。根据本发明的另一个实施例，间隙填充间隔件28的上表面和位线接触插塞22的上表面可以位于相同的水平上。间隙填充材料28A可以包括氮化硅。
间隙25可以填充有晶种层26A、共形层27A和间隙填充间隔件28。间隙填充间隔件28可以被称为介电插塞或插塞间隔件。根据本发明的另一实施例，间隙填充间隔件28可以由氧化硅或低k材料形成。
在形成间隙填充间隔件28之后，可以在相邻的位线23之间限定出一线形开口LO。
参考图15和图16，可以在间隙填充间隔件28上形成保护间隔件29。保护间隔件29可以具有沿着位线结构的两个侧壁延伸很长的线形。保护间隔件29可以直接接触间隙填充间隔件28的上表面。保护间隔件29可以直接接触共形层27A。保护间隔件29可以具有比间隙填充间隔件28和晶种层26A低的介电常数，并且保护间隔件29可以具有比共形层27A小或大的介电常数。保护间隔件29可以比共形层27A厚。保护间隔件29可以包括氧化硅。保护间隔件29可以相对于共形层27A具有刻蚀选择性。
为了形成保护间隔件29，在将保护材料29A沉积在间隙填充间隔件28和位线结构上之后，可以执行回蚀工艺。保护材料29A可以包括氧化硅。保护间隔件29的底表面可以位于比位线23的下表面低的水平处。保护间隔件29的上表面可以位于比位线硬掩模24的上表面高的水平处。保护间隔件29和共形层27A的总厚度可以大于晶种层26A的厚度。
保护间隔件29可以防止位线23的两个侧壁上的共形层27A在后续工艺过程中被损坏。
参考图17，可以在保护间隔件29上共形地形成低k间隔件层30A。低k间隔件层30A可以具有比晶种层26A低的介电常数。低k间隔件层30A的介电常数可以与共形层27A的介电常数相同。低k间隔件层30A和共形层27A可以由相同的材料形成。低k间隔件层30A可以包括低k材料，并且低k间隔件层30A可以具有比氮化硅低的介电常数。低k间隔件层30A可以具有约4.4或更小的介电常数。低k间隔件层30A可以包括硅基材料。低k间隔件层30A可以包括选自碳和硼中的至少一种化学物质。低k间隔件层30A可以包括掺杂碳的硅基材料或掺杂硼的硅基材料。低k间隔件层30A可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。
低k间隔件层30A可以例如通过原子层沉积(ALD)形成。由于保护间隔件29和低k间隔件层30A顺序地形成在具有改善的台阶覆盖率的共形层27A之上，因此低k间隔件层30A的台阶覆盖率也可以得到改善。根据本发明的另一实施例，低k间隔件层30A可能具有比共形层27A差的台阶覆盖率。
参考图18，可以在低k间隔件层30A上形成多个插塞隔离层31。插塞隔离层31可以将位线结构之间的线形开口LO分开成多个接触开口CO。参考图5，在A-A′方向上，插塞隔离层31可以在掩埋字线17上方分别与掩埋字线17竖直重叠。插塞隔离层31可以包括氮化硅或低k材料。根据本发明的另一实施例，插塞隔离层31可以包括含硼的低k材料，而共形层27A和低k间隔件层30A可以包括含碳的低k材料。根据本发明的另一实施例，在形成插塞隔离层31时，可能会消耗位线硬掩模24的一部分。为了形成插塞隔离层31，可以在低k间隔件层30A上形成牺牲材料，诸如填充在位线结构之间的氧化物，并且可以用插塞隔离层31代替牺牲材料的一部分。随后，通过去除剩余的牺牲材料，可以在插塞隔离层31之间形成多个接触开口CO。
参考图5，从俯视图观察，在位线23延伸的方向上，接触开口CO和插塞隔离层31可以交替地形成在相邻的位线23之间。相邻的接触开口CO可以通过位线结构和插塞隔离层31以隔离的形状布置。从俯视图的角度观察，接触开口CO可以具有矩形孔形状。
可以对下部材料进行刻蚀以与接触开口CO自对准。因此，可以在位线结构之间形成使有源区13的一部分暴露的多个凹陷区32。可以使用各向异性刻蚀或者各向异性刻蚀与各向同性刻蚀的组合来形成凹陷区32。例如，在通过位线结构之间的接触开口CO暴露的结构中，低k间隔件层30A、共形层27A和晶种层26A可以被顺序地各向异性地刻蚀。然后，可以对之后暴露的有源区13的部分进行各向同性地刻蚀。根据本发明的另一实施例，硬掩模层14也可以被各向同性地刻蚀。有源区13和间隙填充间隔件28的部分可以被凹陷区32暴露。
凹陷区32可以延伸到衬底11中。在形成凹陷区32时，可以使隔离层12、栅极覆盖层18和第二杂质区20凹陷到预定深度。凹陷区32的底表面可以位于比位线接触插塞22的上表面低的水平处。凹陷区32的底表面可以位于比位线接触插塞22的底表面高的水平处。接触开口CO和凹陷区32可以彼此耦接。接触开口CO和凹陷区32的竖直结构可以被称为“储存节点接触孔”。
通过执行用于形成凹陷区32的刻蚀工艺，可以在位线结构的侧壁上形成介电结构(或间隔件结构)。介电结构可以包括具有不同介电常数的材料。
介电结构可以包括晶种内衬26、共形间隔件27、保护间隔件29和低k间隔件30。晶种内衬26可以直接接触位线接触插塞22的侧壁和位线23的侧壁。共形间隔件27可以覆盖晶种内衬26。保护间隔件29可以覆盖共形间隔件27，并且低k间隔件30可以覆盖保护间隔件29。晶种内衬26可以位于共形间隔件27与位线接触插塞22之间，并且晶种内衬26可以延伸以位于共形间隔件27与位线23之间。共形间隔件27可以位于保护间隔件29与晶种内衬26之间，并且共形间隔件27可以延伸以位于间隙填充间隔件28与晶种内衬26之间。保护间隔件29可以位于低k间隔件30与共形间隔件27之间，并且保护间隔件29的底表面可以接触间隙填充间隔件28的上表面。低k间隔件30的底表面可以接触间隙填充间隔件28的上表面。
晶种内衬26、共形间隔件27、保护间隔件29和低k间隔件30可以顺序地层叠在位线23的侧壁上。晶种内衬26、共形间隔件27和间隙填充间隔件28可以层叠在位线接触插塞22的侧壁上。间隙填充间隔件28的侧壁和底表面可以被晶种内衬26和共形间隔件27的叠层覆盖。
参考图19，可以形成储存节点接触插塞33。储存节点接触插塞33可以填充接触开口CO和凹陷区32。储存节点接触插塞33可以接触第二杂质区20。储存节点接触插塞33可以与位线结构相邻。从俯视图的角度观察，多个储存节点接触插塞33可以位于多个位线结构之间。在平行于位线23的方向上，多个储存节点接触插塞33和多个插塞隔离层31可以交替地位于相邻的位线23之间。
在储存节点接触插塞33中，下插塞33L、欧姆接触层33M和上插塞33U可以被顺序地层叠。
下插塞33L可以包括含硅材料。下插塞33L可以包括多晶硅。多晶硅可以掺杂有杂质。下插塞33L可以耦接到第二杂质区20。下插塞33L的上表面可以高于位线23的上表面。下插塞33L可以通过沉积多晶硅以填充接触开口CO和凹陷区32、然后顺序地进行平坦化工艺和回蚀工艺来形成。
欧姆接触层33M可以形成在下插塞33L上。欧姆接触层33M可以包括金属硅化物。欧姆接触层33M可以通过沉积可硅化金属层、然后执行退火工艺来形成。因此，硅化可能发生在可硅化金属层和下插塞33L彼此接触的界面处，从而形成金属硅化物层。欧姆接触层33M可以例如包括硅化钴。根据本发明的实施例，欧姆接触层33M可以包括“CoSi2相”的硅化钴。
当CoSi2相的硅化钴被形成为欧姆接触层33M时，可以形成低电阻的硅化钴以及同时改善接触电阻。
上插塞33U可以形成在欧姆接触层33M之上。上插塞33U可以通过对金属材料进行间隙填充和平坦化来形成。可以在填充欧姆接触层33M上方的接触开口CO的同时形成上插塞33U。上插塞33U可以包括含金属层。上插塞33U可以包括含钨的材料。上插塞33U可以包括钨层或钨化合物。
根据本发明的另一实施例，上插塞33U的上部可以延伸以与位线硬掩模24的上表面重叠。例如，为了形成上插塞33U，金属材料可以沉积在欧姆接触层33M上，以及然后可以去除金属材料。
由于下插塞33L包含多晶硅，并且欧姆接触层33M和上插塞33U包含金属材料，因此储存节点接触插塞33可以被称为混合插塞或半金属插塞。
如上所述，晶种内衬26、共形间隔件27和间隙填充间隔件28可以位于位线接触插塞22与下插塞33L之间。晶种内衬26、共形间隔件27、保护间隔件29和低k间隔件30可以位于位线23与下插塞33L之间。
晶种内衬26和间隙填充间隔件28可以包括氮化硅，并且共形间隔件27和低k间隔件30可以包括低k材料。保护间隔件29可以包括氧化硅。因此，NKOK结构的介电结构可以设置在位线23与下插塞33L之间，并且NKN结构的介电结构可以设置在位线接触插塞22与下插塞33L之间。根据本发明的另一实施例，参考图6C，保护间隔件29可以用气隙代替。在这种情况下，NKAK(氮化物-低k-气隙-低k)结构可以设置在位线23与储存节点接触插塞33之间。为了形成气隙AG，保护间隔件29可以被选择性地去除，并且可以在气隙AG上方形成气隙覆盖层AGC。
通过共形间隔件27和低k间隔件30可减小在位线23与下插塞33L之间的寄生电容。共形间隔件27的台阶覆盖率可以通过晶种内衬26提高。保护间隔件29可以防止共形间隔件27的损失。
如上所述，由于寄生电容减小，因此可以提高存储单元的感测裕度。
随后，可以在上插塞33U上方形成存储元件(参见图6A中的“230”)。根据本发明的另一实施例，还可以在上插塞33U与存储元件之间形成接合焊盘(landing pad)。
根据本发明的另一个实施例，如图6C所示，在形成上插塞33U之后，可以去除保护间隔件29以形成气隙AG。随后，可以在气隙AG上方形成气隙覆盖层AGC。
图20至图22是示出根据本发明的另一实施例的用于制造半导体器件的方法的截面图。在图20至图22中，也出现在图7至图19中的相同的附图标记可以表示相同的构成元件，并且这里可以省略对它们的详细描述。
参考图20，在通过执行以上参考图7至图17描述的工艺而在衬底11上方形成位线接触插塞22和位线23之后，可以形成晶种层26A、共形层27A、间隙填充间隔件28、保护间隔件29和低k间隔件层30A。
随后，可以在低k间隔件层30A上形成保护内衬层41A。保护内衬层41A可以由与晶种层26A的材料相同的材料形成。保护内衬层41A可以比共形层27A和低k间隔件层30A薄。低k间隔件层30A可以具有比保护内衬层41A低的介电常数。保护内衬层41A可以相对于低k间隔件层30A具有刻蚀选择性。保护内衬层41A可以包括氮化硅。保护内衬层41A可以具有约
Figure BDA0003221555010000241
或更小的厚度，例如从约1至约
Figure BDA0003221555010000242
的厚度，并且可以包括超薄氮化硅。
参考图21，接触开口CO和插塞隔离层31可以以与参考图18描述的方式类似的方式交替地形成。随后，可以形成凹陷区32。
通过执行用于形成凹陷区32的刻蚀工艺，可以在位线结构的侧壁上形成介电结构(或间隔件结构)。介电结构可以包括具有不同介电常数的材料。
介电结构可以包括晶种内衬26、共形间隔件27、保护间隔件29、低k间隔件30和保护内衬41。晶种内衬26可以直接接触位线接触插塞22的侧壁和位线23的侧壁。共形间隔件27可以覆盖晶种内衬26。保护间隔件29可以覆盖共形间隔件27，并且低k间隔件30可以覆盖保护间隔件29。保护内衬41可以覆盖低k间隔件30。晶种内衬26可以位于共形间隔件27与位线接触插塞22之间，并且晶种内衬26可以延伸以位于共形间隔件27与位线23之间。共形间隔件27可以位于保护间隔件29与晶种内衬26之间，并且共形间隔件27可以延伸以位于间隙填充间隔件28与晶种内衬26之间。保护间隔件29可以位于低k间隔件30与共形间隔件27之间，并且保护间隔件29的底表面可以接触间隙填充间隔件28的上表面。低k间隔件30的底表面可以接触间隙填充间隔件28的上表面。
晶种内衬26、共形间隔件27、保护间隔件29、低k间隔件30和保护内衬41可以被顺序地层叠在位线23的侧壁上。晶种内衬26、共形间隔件27和间隙填充间隔件28可以被层叠在位线接触插塞22的侧壁上。间隙填充间隔件28的侧壁和底表面可以被晶种内衬26与共形间隔件27的叠层覆盖。
参考图22，储存节点接触插塞33可以以与参考图19所描述的方式类似的方式形成。
如上所述，晶种内衬26、共形间隔件27和间隙填充间隔件28可以位于位线接触插塞22与下插塞33L之间。晶种内衬26、共形间隔件27、保护间隔件29、低k间隔件30和保护内衬41可以位于位线23与下插塞33L之间。
晶种内衬26、间隙填充间隔件28和保护内衬41可以包含氮化硅，并且共形间隔件27和低k间隔件30可以包含低k材料。保护间隔件29可以包括氧化硅。因此，NKOKN结构的介电结构可以设置在位线23与下插塞33L之间，并且NKN结构的介电结构可以设置在位线接触插塞22与下插塞33L之间。
根据本发明的另一实施例，可以去除保护间隔件29以形成气隙。在这种情况下，NKAKN(氮化物-低k-气隙-低k-氮化物)结构可以设置在位线23与储存节点接触插塞33之间，并且NKN结构可以设置在位线接触插塞22与储存节点接触插塞33之间。
根据本发明的另一实施例，可以省略低k间隔件30。在这种情况下，NKON(氮化物-低k-氧化物-氮化物)结构可以设置在位线23与储存节点接触插塞33之间，并且NKN结构可以设置在位线接触插塞22与储存节点接触插塞33之间。另外，当省略低k间隔件30并且保护间隔件29被气隙代替时，NKAN(氮化物-低k-气隙-氮化物)可以设置在位线23与储存节点接触插塞33之间，并且NKN结构可以设置在位线接触插塞22与储存节点接触插塞33之间。
图23是示出根据本发明的另一实施例的半导体器件300的截面图。在图23中，也出现在图5至图6B中的相同的附图标记可以表示相同的构成元件，并且可以省略对它们的详细描述。
参考图23，半导体器件300可以包括多个存储单元。每个存储单元可以包括单元晶体管，该单元晶体管包括掩埋字线207、位线213和存储元件230。除了第二间隔件结构215UA之外的其他构成元件可以与图5至图6B的构成元件相同。第一间隔件结构215L可以形成在位线接触插塞212与储存节点接触插塞221A之间。第二间隔件结构215UA可以形成在位线213与储存节点接触插塞221A之间。第一间隔件结构215L可以包括晶种内衬216、共形间隔件217和间隙填充间隔件218。第二间隔件结构215UA可以包括晶种内衬216、共形间隔件217、保护间隔件219′和低k间隔件220。共形间隔件217和低k间隔件220可以具有比晶种内衬216低的介电常数。共形间隔件217和低k间隔件220可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。共形间隔件217和低k间隔件220可以具有比氮化硅低的介电常数，但是它们可以包括不同的低k材料。保护间隔件219′可以包括氧化硅。保护间隔件219′的介电常数可以低于或高于共形间隔件217和低k间隔件220的介电常数，并且晶种内衬216可以具有比保护间隔件219′高的介电常数。
晶种内衬216可以具有约
Figure BDA0003221555010000261
或更小的厚度。在一个实施例中，晶种内衬216可以具有约1至约
Figure BDA0003221555010000262
的厚度。晶种内衬216可以用作用于均匀沉积共形间隔件217的晶种。共形间隔件217和晶种内衬216可以彼此直接接触。根据本发明的另一个实施例，共形间隔件217和保护间隔件219′的总厚度可以大于晶种内衬216的厚度。
第二间隔件结构215UA可以具有NKOK结构并且可以设置在位线213与储存节点接触插塞221A之间。NKN结构的第一间隔件结构215L可以设置在位线接触插塞212与储存节点接触插塞221A之间。
半导体器件300的储存节点接触插塞221A可以形成在相邻的位线结构之间。储存节点接触插塞221A可以耦接到第二杂质区210。储存节点接触插塞221A可以包括下插塞222和上插塞224A。储存节点接触插塞221A还可以包括在下插塞222与上插塞224A之间的欧姆接触层223。欧姆接触层223可以包括金属硅化物。例如，下插塞222可以包括多晶硅，并且上插塞224A可以包括金属氮化物、金属材料或者它们的组合。
上插塞224A可以包括头部224H。上插塞224A的头部224H可以位于比保护间隔件219′的上表面高的水平处。在一个实施例中，上插塞224A的头部224H可以与保护间隔件219′的上表面部分地重叠。
头部224H可以是接合焊盘，并且存储元件230可以形成在上插塞224A的头部224H上。存储元件230可以包括具有储存节点的电容器。在上插塞224A与存储元件230之间的接合表面积可以由于头部224H而增大。
根据本发明的另一个实施例，保护间隔件219′可以用气隙代替。在这种情况下，具有NKAK(氮化物-低k-气隙-低k)结构的第二间隔件结构215UA可以设置在位线213与储存节点接触插塞221A之间，并且具有NKN结构的第一间隔件结构215L可以设置在位线接触插塞212与储存节点接触插塞221A之间。
在下文中，将参考图24至图27描述用于制造图23所示的半导体器件300的方法的示例。
图24至图27是示出根据本发明的另一实施例的制造半导体器件的方法的截面图。在无花果。在图24至图27中，也出现在图7至图19中的相同附图标记可以表示相同的构成元件，并且下面可以省略对其的详细描述。
在通过执行参考图7至图15描述的工艺而在衬底11上形成位线接触插塞22和位线23之后，可以形成晶种层26A、共形层27A和间隙填充间隔件28。随后，保护材料29A可以被沉积在间隙填充间隔件28上方。
参考图24，可以通过刻蚀保护材料29A来形成保护间隔件29B。保护间隔件29B的底表面可以位于比位线23的底表面低的水平处。保护间隔件29B的上表面可以位于比位线硬掩模24的上表面低的水平。
保护间隔件29B可以防止位线23的两个侧壁上的共形层27A在后续工艺中被损坏。
参考图25，可以在图24的包括保护间隔件29B的结构的暴露表面上形成低k间隔件层30B。低k间隔件层30B可以具有比晶种层26A低的介电常数。低k间隔件层30B的介电常数可以与共形层27A的介电常数相同。低k间隔件层30B和共形层27A可以是相同的材料。低k间隔件层30B可以包括低k材料，并且低k间隔件层30B可以具有比氮化硅低的介电常数。低k间隔件层30B可以具有约4.4或更小的介电常数。低k间隔件层30B可以包括硅基材料。低k间隔件层30B可以包括选自碳和硼中的至少一种化学物质。低k间隔件层30B可以包括掺杂碳的硅基材料或掺杂硼的硅基材料。低k间隔件层30B可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。
低k间隔件层30B可以例如通过原子层沉积(ALD)形成。由于保护间隔件29B和低k间隔件层30B顺序地形成在具有改善的台阶覆盖率的共形层27A上，因此低k间隔件层30B的台阶覆盖率也可以得到改善。根据本发明的另一实施例，低k间隔件层30B可以具有比共形层27A差的台阶覆盖率。
如上所述，由于低k间隔件层30B形成在高度降低的保护间隔件29B上，因此可以防止保护间隔件29B暴露于后续工艺。
参考图26，可以在低k间隔件层30B上形成多个插塞隔离层31。插塞隔离层31可以将位线结构之间的每个线形开口LO分隔成多个接触开口CO。如图5所示，插塞隔离层31可以在A-A′方向上在掩埋字线17上方与掩埋字线17竖直重叠。插塞隔离层31可以包括氮化硅。根据本发明的另一实施例，在形成插塞隔离层31的同时，可能会消耗位线硬掩模24的一部分。
从俯视图的角度观察，接触开口CO和插塞隔离层31可以在位线23延伸的方向上交替地形成在相邻的位线23之间。相邻的接触开口CO可以布置成被位线结构和插塞隔离层31隔离的形状。从俯视图的角度观察，接触开口CO可以具有矩形孔形状。
可以对下部材料进行刻蚀以与接触开口CO自对准。因此，可以在位线结构之间形成使有源区13的一部分暴露的多个凹陷区32。可以使用各向异性刻蚀工艺或者各向异性刻蚀工艺与各向同性刻蚀工艺的组合来形成凹陷区32。例如，在通过位于位线结构之间的接触开口CO暴露的结构中，低k间隔件层30B、共形层27A和晶种层26A可以被顺序地各向异性刻蚀。然后，可以对之后暴露的有源区13部分各向同性地刻蚀。根据本发明的另一实施例，硬掩模层14也可以被各向同性地刻蚀。部分的有源区13和间隙填充间隔件28可以被凹陷区32暴露。
凹陷区32可以延伸到衬底11中。在形成凹陷区32的同时，可以使隔离层12、栅极覆盖层18和第二杂质区20凹陷到预定深度。凹陷区32的底表面可以位于比位线接触插塞22的上表面低的水平。凹陷区32的底表面可以位于比位线接触插塞22的底表面高的水平处。接触开口CO和凹陷区32可以彼此耦接。接触开口CO和凹陷区32的竖直结构可以被称为“储存节点接触孔”。
通过执行刻蚀工艺以形成凹陷区32，可以在位线结构的侧壁上形成介电结构(或间隔件结构)。介电结构可以包括具有不同介电常数的材料。
介电结构可以包括晶种内衬26、共形间隔件27、保护间隔件29′和低k间隔件30′。晶种内衬26可以直接接触位线接触插塞22和位线23的侧壁。共形间隔件27可以覆盖晶种内衬26。保护间隔件29′可以覆盖共形间隔件27，并且低k间隔件30′可以覆盖保护间隔件29′。晶种内衬26可以位于共形间隔件27与位线接触插塞22之间，并且晶种内衬26可以延伸以位于共形间隔件27与位线23之间。共形间隔件27可以位于保护间隔件29′与晶种内衬26之间，并且共形间隔件27可以延伸以位于间隙填充间隔件28与晶种内衬26之间。保护间隔件29′可以位于低k间隔件30′与共形间隔件27之间，并且保护间隔件29′的底表面可以接触间隙填充间隔件28的上表面。低k间隔件30′的底表面可以接触间隙填充间隔件28的上表面。保护间隔件29′的上表面可以被低k间隔件30′覆盖。
晶种内衬26、共形间隔件27、保护间隔件29′和低k间隔件30′可以被顺序地层叠在位线23的侧壁上。晶种内衬26、共形间隔件27、间隙填充间隔件28可以层叠在位线接触插塞22的侧壁上。间隙填充间隔件28的侧壁和底表面可以被晶种内衬26和共形间隔件27的叠层覆盖。
参考图27，可以形成储存节点接触插塞33。储存节点接触插塞33可以填充接触开口CO和凹陷区32。储存节点接触插塞33可以接触第二杂质区20。储存节点接触插塞33可以与位线结构相邻。从俯视图的角度观察，多个储存节点接触插塞33可以位于多个位线结构之间。在平行于位线23的方向上，多个储存节点接触插塞33和多个插塞隔离层31可以交替地位于相邻的位线23之间。
在储存节点接触插塞33中，下插塞33L、欧姆接触层33M和上插塞33U可以被顺序地层叠。上插塞33U可以包括与保护间隔件29′的上表面部分地重叠的头部33H。
如上所述，晶种内衬26、共形间隔件27和间隙填充间隔件28可以位于位线接触插塞22与下插塞33L之间。晶种内衬26、共形间隔件27、保护间隔件29′和低k间隔件30′可以位于位线23和下插塞33L之间。
晶种内衬26和间隙填充间隔件28可以包括氮化硅，并且共形间隔件27和低k间隔件30′可以包括低k材料。保护间隔件29′可以包括氧化硅。因此，NKOK结构的介电结构可以设置在位线23与下插塞33L之间，并且NKN结构的介电结构可以设置在位线接触插塞22与下插塞33L之间。根据本发明的另一实施例，保护间隔件29′可以用气隙代替。在这种情况下，NKAK(氮化物-低k-气隙-低k)结构可以设置在位线23与储存节点接触插塞33之间。
位线23与下插塞33L之间的寄生电容可以通过共形间隔件27和低k间隔件30′来减小。共形间隔件27的台阶覆盖率可以通过晶种内衬26来改善。保护间隔件29′可以防止共形间隔件27的损失。
由于低k间隔件30′完全覆盖保护间隔件29′，因此可以防止储存节点接触插塞33与位线23之间的短路或桥接。
图28至图32是示出根据本发明的另一实施例的制造半导体器件的方法的截面图。在无花果。在图28至图32中，也出现在图7至图27中的相同的附图标记可以表示相同的构成元件，并且下面可以省略对其的详细描述。
在通过执行以上参考图7至图15描述的工艺而在衬底11上形成位线接触插塞22和位线23之后，可以形成晶种层26A、共形层27A和间隙填充间隔件28。随后，保护材料29A可以被沉积在间隙填充间隔件28上。
参考图28，可以通过刻蚀保护材料29A来形成保护间隔件29B。保护间隔件29B的底表面可以位于比位线23的底表面低的水平处。保护间隔件29B的上表面可以位于比位线硬掩模24的上表面低的水平处。
保护间隔件29B可以防止位线23的两个侧壁上的共形层27A在后续工艺过程中被损坏。
随后，可以在高度降低的保护间隔件29B上形成附加的牺牲保护材料29C。附加的牺牲保护材料29C可以相对于保护间隔件29B具有刻蚀选择性。附加的牺牲保护材料29C可以包括氮化钛。
随后，通过选择性地刻蚀附加的牺牲保护材料29C，可以使保护间隔件29B的上部暴露。附加的牺牲保护材料29C的上表面可以位于比保护间隔件29B的上表面低的水平处。
根据本发明的另一个实施例，在附加的牺牲保护材料29C被沉积在图15的保护材料29A上之后，可以通过顺序刻蚀附加的牺牲保护材料29C和保护材料29A来形成具有降低高度的保护间隔件29B。随后，可以进一步刻蚀附加的牺牲保护材料29C以使保护间隔件29B的上部暴露。
参考图29，通过选择性地去除暴露的保护间隔件29B的上部，可以形成具有较低高度的保护间隔件29B′。
保护间隔件29B′的上表面可以位于比保护间隔件29B的上表面低的水平处。
如上所述，具有较低高度的保护间隔件29B′可以免受后续工艺的影响。
参考图30，可以去除附加的牺牲保护材料29C。随后，可以在保护间隔件29B′上形成低k间隔件层30B。低k间隔件层30B可以具有比晶种层26A低的介电常数。低k间隔件层30B的介电常数可以与共形层27A的介电常数相同。低k间隔件层30B和共形层27A可以是相同的材料。低k间隔件层30B可以包括低k材料，并且低k间隔件层30B可以具有比氮化硅低的介电常数。低k间隔件层30B可以具有约4.4或更小的介电常数。低k间隔件层30B可以包括硅基材料。低k间隔件层30B可以包括选自碳和硼中的至少一种化学物质。低k间隔件层30B可以包括掺杂碳的硅基材料或掺杂硼的硅基材料。低k间隔件层30B可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。
低k间隔件层30B可以例如通过原子层沉积(ALD)工艺形成。由于保护间隔件29B′和低k间隔件层30B被顺序地形成在台阶覆盖率得到改善的共形层27A上，因此低k间隔件层30B的台阶覆盖率也可以得到改善。根据本发明的另一实施例，低k间隔件层30B可以具有比共形层27A差的台阶覆盖率。
如上所述，由于低k间隔件层30B形成在具有较低高度的保护间隔件29B′上，因此可以进一步防止保护间隔件29B′在后续工艺期间被暴露。
参考图31，可以在低k间隔件层30B上形成多个插塞隔离层31。插塞隔离层31可以将位线结构之间的每个线型开口LO分隔成多个接触开口CO。如图5所示，插塞隔离层31可以在A-A′方向上在掩埋字线17上方与掩埋字线17竖直重叠。插塞隔离层31可以包括氮化硅。根据本发明的另一实施例，在形成插塞隔离层31的同时，可能会消耗位线硬掩模24的一部分。
从俯视图的角度观察，接触开口CO和插塞隔离层31可以在位线23延伸的方向上交替地形成在相邻的位线23之间。相邻的接触开口CO可以通过位线结构和插塞隔离层31以隔离的形状布置。从俯视图的角度观察，接触开口CO可以具有矩形孔形状。
可以对下部材料进行刻蚀以与接触开口CO自对准。结果，可以形成使位线结构之间的有源区13的一部分暴露的多个凹陷区32。可以使用各向异性刻蚀工艺或者各向异性刻蚀工艺与各向同性刻蚀工艺的组合来形成凹陷区32。例如，在通过位于位线结构之间的接触开口CO暴露的结构中，低k间隔件层30B、共形层27A和晶种层26A可以被顺序地各向异性刻蚀，然后可以对之后暴露的有源区13部分进行各向同性地刻蚀。根据本发明的另一实施例，硬掩模层14也可以被各向同性地刻蚀。有源区13和间隙填充间隔件28的部分可以被凹陷区32暴露。
凹陷区32可以延伸到衬底11中。在形成凹陷区32的同时，可以使隔离层12、栅极覆盖层18和第二杂质区20凹陷到预定深度。凹陷区32的底表面可以位于比位线接触插塞22的上表面低的水平处。凹陷区32的底表面可以位于比位线接触插塞22的底表面高的水平处。接触开口CO和凹陷区32可以彼此耦接。接触开口CO和凹陷区32的竖直结构可以被称为“储存节点接触孔”。
可以通过执行刻蚀工艺以形成凹陷区32而在位线结构的侧壁上形成介电结构(或间隔件结构)。介电结构可以包括具有不同介电常数的材料。
介电结构可以包括晶种内衬26、共形间隔件27、保护间隔件29″和低k间隔件30′。晶种内衬26可以直接接触位线接触插塞22和位线23的侧壁。共形间隔件27可以覆盖晶种内衬26。保护间隔件29″可以覆盖共形间隔件27，并且低-k间隔件30′可以覆盖保护间隔件29″。晶种内衬26可以位于共形间隔件27与位线接触插塞22之间。此外，晶种内衬26可以延伸以位于共形间隔件27与位线23之间。共形间隔件27可以位于保护间隔件29″与晶种内衬26之间，并且共形间隔件27可以延伸以位于间隙填充间隔件28与晶种内衬26之间。保护间隔件29″可以位于低k间隔件30′与共形间隔件27之间，并且保护间隔件29″的底表面可以接触间隙填充间隔件28的上表面。低k间隔件30′的底表面可以接触间隙填充间隔件28的上表面。保护间隔件29″的上表面可以被低k间隔件30′覆盖。
晶种内衬26、共形间隔件27、保护间隔件29″和低k间隔件30′可以被顺序地层叠在位线23的侧壁上。晶种内衬26、共形间隔件27和间隙填充间隔件28可以层叠在位线接触插塞22的侧壁上。间隙填充间隔件28的侧壁和底表面可以被晶种内衬26与共形间隔件27的叠层覆盖。
参考图32，可以形成储存节点接触插塞33。储存节点接触插塞33可以填充接触开口CO和凹陷区32。储存节点接触插塞33可以接触第二杂质区20。储存节点接触插塞33可以与位线结构相邻。从俯视图的角度观察，多个储存节点接触插塞33可以位于多个位线结构之间。在平行于位线23的方向上，多个储存节点接触插塞33和多个插塞隔离层31可以交替地位于相邻的位线23之间。
在储存节点接触插塞33中，下插塞33L、欧姆接触层33M和上插塞33U可以被顺序层叠。
如上所述，晶种内衬26、共形间隔件27和间隙填充间隔件28可以位于位线接触插塞22与下插塞33L之间。晶种内衬26、共形间隔件27、保护间隔件29″和低k间隔件30′可以位于位线23与下插塞33L之间。
晶种内衬26和间隙填充间隔件28可以包括氮化硅，并且共形间隔件27和低k间隔件30′可以包括低k材料。保护间隔件29″可以包括氧化硅。因此，介电结构可以具有NKOK结构并且可以设置在位线23与下插塞33L之间，并且具有NKN结构的介电结构可以设置在位线接触插塞22与下插塞33L之间。
根据本发明的另一个实施例，保护间隔件29″可以用气隙代替。在这种情况下，NKAK(氮化物-低k-气隙-低k)结构可以设置在位线23与下插塞33L之间。
根据本发明的另一个实施例，可以在低k间隔件30′上进一步形成氮化硅内衬，因此，可以提供NKOKN(氮化物-低k-氧化物-低k-氮化物)结构。NKOKN结构可以通过用气隙代替保护间隔件29″而被转变为NKAKN结构。
在位线23与下插塞33L之间的寄生电容可以通过共形间隔件27和低k间隔件30′来减小。共形间隔件27的台阶覆盖率可以通过晶种内衬26来改善。保护间隔件29″可以防止共形间隔件27的损失。
由于低k间隔件30′完全覆盖保护间隔件29″，因此可以防止储存节点接触插塞33与位线23之间的短路或桥接。
图33是示出根据本发明的另一实施例的半导体器件400的视图。在图33中，也出现在图5至图6B中的相同的附图标记可以表示相同的构成元件，并且下面可以省略对其的详细描述。
参考图33，半导体器件400可以包括多个存储单元。每个存储单元可以包括单元晶体管，该单元晶体管包括掩埋字线207、位线213和存储元件230。除了储存节点接触插塞221B之外的其他构成元件可以与图5至图6B的构成元件相同。第一间隔件结构215L可以形成在位线接触插塞212与储存节点接触插塞221B之间。第二间隔件结构215UB可以形成在位线213与储存节点接触插塞221B之间。第一间隔件结构215L可以包括晶种内衬216、共形间隔件217和间隙填充间隔件218。第二间隔件结构215UB可以包括晶种内衬216、共形间隔件217、保护间隔件219和低k间隔件220。共形间隔件217和低k间隔件220可以具有比晶种内衬216低的介电常数。共形间隔件217和低k间隔件220可以包括SiC、SiCO、SiCN、SiOCN、SiBN、或SiBCN。共形间隔件217和低k间隔件220可以具有比氮化硅低的介电常数，并且它们可以包括不同的低k材料。保护间隔件219可以包括氧化硅。
晶种内衬216可以具有约
Figure BDA0003221555010000331
或更小的厚度。在一个实施例中，晶种内衬216可以具有约1至约
Figure BDA0003221555010000332
的厚度。晶种内衬216可以用作用于均匀沉积共形间隔件217的晶种。共形间隔件217和晶种内衬216可以彼此直接接触。共形间隔件217和保护间隔件219的总厚度可以大于晶种内衬216的厚度。
第二间隔件结构215UB可以具有NKOK结构并且可以设置在位线213与储存节点接触插塞221B之间，并且具有NKN结构的第一间隔件结构215L可以设置在位线接触插塞212与储存节点接触插塞221B之间。
根据本发明的另一个实施例，如图6C所示，保护间隔件219可以用气隙代替。在这种情况下，具有NKAK(氮化物-低k-气隙-低k)结构的第二间隔件结构215UB可以设置在位线213与储存节点接触插塞221B之间，并且具有NKN结构的第一间隔件结构215L可以设置在位线接触插塞212与储存节点接触插塞221B之间。
半导体器件400的储存节点接触插塞221B可以形成在相邻的位线结构之间。储存节点接触插塞221B可以耦接到第二杂质区210。储存节点接触插塞221B可以包括下插塞222和上插塞224B。储存节点接触插塞221B还可以包括在下插塞222与上插塞224B之间的欧姆接触层223。欧姆接触层223可以包括含金属材料，诸如，例如金属硅化物。下插塞222可以包括含硅材料，诸如，例如多晶硅。上插塞224B可以包括含金属材料，诸如，例如金属氮化物、金属材料或它们的组合。
上插塞224B可以包括延伸部分224E，该延伸部分224E延伸以与位线硬掩模214的上表面重叠。延伸部分224E可以是接合焊盘，并且存储元件230可以形成在上插塞224B的延伸部分224E上。存储元件230可以包括具有储存节点的电容器。
图34是示出根据本发明的另一实施例的半导体器件500的视图。在图34中，也出现在图5至图6C和图33中的相同的附图标记可以表示相同的构成元件。可以省略相同元件的详细描述。
现在参考图34，半导体器件500可以包括多个存储单元。每个存储单元可以包括单元晶体管，该单元晶体管包括掩埋字线207(参见图6B)、位线213和存储元件230。除了气隙AG和气隙覆盖层AGC之外的其他构成元件可以与图33中的构成元件相同。第一间隔件结构215L可以形成在位线接触插塞212与储存节点接触插塞221B之间。第二间隔件结构215UC可以形成在位线213与储存节点接触插塞221B之间。第一间隔件结构215L可以包括晶种内衬216、共形间隔件217和间隙填充间隔件218。第二间隔件结构215UC可以包括晶种内衬216、共形间隔件217、气隙AG、气隙覆盖层AGC和低k间隔件220。共形间隔件217和低k间隔件220可以具有比晶种内衬216低的介电常数。共形间隔件217和低k间隔件220可以包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。共形间隔件217和低k间隔件220可以具有比氮化硅低的介电常数，并且它们可以包括不同的低k材料。保护间隔件219可以包括氧化硅。
晶种内衬216可以具有约
Figure BDA0003221555010000341
或更小的厚度。在一个实施例中，晶种内衬216可以具有约1至约
Figure BDA0003221555010000342
的厚度。晶种内衬216可以用作用于均匀沉积共形间隔件217的晶种。共形间隔件217和晶种内衬216可以彼此直接接触。
具有NKAK结构的第二间隔件结构215UC可以设置在位线213与储存节点接触插塞221B之间。NKN结构的第一间隔件结构215L可以设置在位线接触插塞212与储存节点接触插塞221B之间。气隙AG的上侧可以被气隙覆盖层AGC密封。气隙覆盖层AGC可以包括氮化硅、氧化硅、碳氧化硅或它们的组合。气隙AG可以平行于位线213的两个侧壁。可以形成一对气隙AG。
半导体器件500的储存节点接触插塞221B可以形成在相邻的位线结构之间。储存节点接触插塞221B可以耦接到第二杂质区210。储存节点接触插塞221B可以包括通过欧姆接触层223分开的下插塞222和上插塞224B，该欧姆接触层223形成在下插塞222与上插塞224B之间。欧姆接触层223可以包括金属硅化物。例如，下插塞222可以包括多晶硅，并且上插塞224B可以包括金属氮化物、金属材料或者它们的组合。
上插塞224B可以包括延伸部分224E，该延伸部分224E延伸以与位线硬掩模214的上表面重叠。延伸部分224E可以是接合焊盘，并且存储元件230可以形成在上插塞224B的延伸部分224E上。存储元件230可以包括具有储存节点的电容器。
一对气隙AG可以被气隙覆盖层AGC完全覆盖。根据本发明的另一实施例，一对气隙AG中的一个气隙AG可以被气隙覆盖层AGC完全覆盖，而另一个气隙AG可以被上插塞224B的延伸部分224E部分地覆盖。
根据本发明的实施例，由于低k材料通过使用薄晶种内衬来沉积，因此可以提高低k材料的台阶覆盖率。
根据本发明的实施例，寄生电容的增大可以通过使在间隔件结构中占据的氮化硅的厚度减小来抑制。
根据本发明的实施例，可以通过在位线接触插塞与储存节点接触插塞之间形成低k材料来使位线接触插塞与储存节点接触插塞之间的寄生电容减小。
根据本发明的实施例，可以通过在位线与储存节点接触插塞之间形成低k材料来使位线与储存节点接触插塞之间的寄生电容减小。
虽然本发明已经针对特定实施例进行了描述，但对于本领域技术人员来说显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (45)

1.一种半导体器件，包括：
位线结构，其包括依次层叠在衬底上的位线接触插塞、位线和位线硬掩模；
储存节点接触插塞，其与所述位线结构间隔开；
共形间隔件，其位于所述位线与所述储存节点接触插塞之间并且包括低k材料；以及
晶种内衬，其位于所述共形间隔件与所述位线之间，
其中，所述晶种内衬比所述共形间隔件薄。
2.如权利要求1所述的半导体器件，其中，所述共形间隔件和所述晶种内衬彼此直接接触。
3.如权利要求1所述的半导体器件，其中，所述共形间隔件具有比所述晶种内衬低的介电常数。
4.如权利要求1所述的半导体器件，其中，所述共形间隔件包括含杂质的硅基介电材料，所述含杂质的硅基介电材料包括碳或硼中的至少一种的杂质。
5.如权利要求1所述的半导体器件，其中，所述共形间隔件包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN中的至少一种。
6.如权利要求1所述的半导体器件，其中，所述晶种内衬包括氮化硅。
7.如权利要求1所述的半导体器件，其中，所述晶种内衬具有约
Figure FDA0003221554000000011
至约
Figure FDA0003221554000000012
的厚度。
8.如权利要求1所述的半导体器件，其中，所述晶种内衬直接接触所述位线和所述位线接触插塞。
9.如权利要求1所述的半导体器件，其中，所述晶种内衬和所述共形间隔件中的每个都延伸，以位于所述位线接触插塞与所述储存节点接触插塞之间。
10.如权利要求9所述的半导体器件，还包括：
间隙填充间隔件，其位于所述位线接触插塞与所述储存节点接触插塞之间；以及
其中，所述晶种内衬和所述共形间隔件覆盖所述间隙填充间隔件的侧壁和底表面。
11.如权利要求10所述的半导体器件，其中，所述晶种内衬和所述间隙填充间隔件包括氮化硅，以及
所述共形间隔件具有比氮化硅低的介电常数。
12.如权利要求1所述的半导体器件，其中，所述晶种内衬和所述共形间隔件具有接触所述位线的两个侧壁的线形形状。
13.如权利要求1所述的半导体器件，还包括：
保护间隔件，其位于所述共形间隔件与所述储存节点接触插塞之间，所述保护间隔件与所述共形间隔件接触；以及
低k间隔件，其位于所述保护间隔件与所述储存节点接触插塞之间，
其中，所述低k间隔件比所述保护间隔件薄。
14.如权利要求13所述的半导体器件，其中，所述低k间隔件和所述保护间隔件包括不同的材料。
15.如权利要求13所述的半导体器件，其中，所述共形间隔件和所述低k间隔件包括相同的材料。
16.如权利要求13所述的半导体器件，其中，所述保护间隔件包括氧化硅，以及
所述低k间隔件包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN中的至少一种。
17.如权利要求13所述的半导体器件，其中，所述保护间隔件的上表面位于比所述位线结构的上表面低的水平处，以及
所述低k间隔件完全覆盖所述保护间隔件。
18.如权利要求13所述的半导体器件，其中，所述共形间隔件和所述保护间隔件的总厚度大于所述晶种内衬的厚度。
19.如权利要求13所述的半导体器件，还包括：
保护内衬，其位于所述低k间隔件与所述储存节点接触插塞之间并且接触所述低k间隔件。
20.如权利要求19所述的半导体器件，其中，所述低k间隔件具有比所述保护内衬低的介电常数。
21.如权利要求19所述的半导体器件，其中，所述保护内衬包括氮化硅。
22.如权利要求1所述的半导体器件，还包括：
低k间隔件，其位于所述共形间隔件与所述储存节点接触插塞之间；以及
气隙，其在所述共形间隔件与所述低k间隔件之间。
23.如权利要求22所述的半导体器件，还包括：
保护内衬，其位于所述低k间隔件与所述储存节点接触插塞之间并且接触所述低k间隔件。
24.一种半导体器件，包括：
位线，其在衬底上方通过线形开口彼此间隔开；
位线接触插塞，其分别位于所述位线下方；
多个插塞隔离层，其将所述线形开口划分为多个接触开口；
储存节点接触插塞，其分别填充所述多个接触开口；
第一间隔件结构，其设置在所述储存节点接触插塞与所述位线之间，并且包括第一氮化硅、第一低k材料、氧化硅和第二低k材料的叠层；以及
第二间隔件结构，其设置在所述位线接触插塞与所述储存节点接触插塞之间，并且包括第二氮化硅、第三低k材料和第三氮化硅的叠层，
其中，所述第二氮化硅从所述第一氮化硅延伸，并且所述第三低k材料从所述第一低k材料延伸。
25.如权利要求24的半导体器件，其中，所述第一氮化硅位于所述位线与所述第一低k材料之间，以及
所述第一氮化硅比所述第一低k材料薄。
26.如权利要求24所述的半导体器件，其中，所述第一低k材料、所述第二低k材料和所述第三低k材料具有比所述第一氮化硅和所述第二氮化硅低的介电常数。
27.如权利要求24所述的半导体器件，其中，所述第一低k材料、所述第二低k材料和所述第三低k材料包括相同的材料。
28.如权利要求24所述的半导体器件，其中，所述第一低k材料、所述第二低k材料和所述第三低k材料包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN中的至少一种。
29.如权利要求24所述的半导体器件，其中，所述第一间隔件结构还包括在所述第二低k材料上方的附加氮化硅，
其中，所述附加氮化硅位于所述第二低k材料与所述储存节点接触插塞之间。
30.如权利要求24所述的半导体器件，其中，所述插塞隔离层具有与所述第一低k材料、所述第二低k材料和所述第三低k材料中的至少一种相同的材料。
31.如权利要求24所述的半导体器件，其中，所述插塞隔离层包括含硼的低k材料，以及
所述第一低k材料、所述第二低k材料和所述第三低k材料包括含碳的低k材料。
32.如权利要求24所述的半导体器件，其中，所述第一低k材料和氧化硅的总厚度被形成为大于所述第一氮化硅的厚度。
33.如权利要求24所述的半导体器件，其中，所述第一氮化硅被形成为具有约
Figure FDA0003221554000000041
至约
Figure FDA0003221554000000042
的厚度。
34.一种制造半导体器件的方法，包括：
在衬底上方形成多个位线结构，所述位线结构包括位线接触插塞以及在所述位线接触插塞上方的位线；
在所述位线结构的侧壁上形成间隔件结构；以及
在所述位线结构之间形成接触所述间隔件结构的储存节点接触插塞，
其中，形成所述间隔件结构的步骤包括：
在所述位线结构的侧壁上形成含氮的晶种内衬；以及
在所述含氮的晶种内衬上共形地形成第一低k间隔件，所述第一低k间隔件具有比所述含氮的晶种内衬低的介电常数。
35.如权利要求34所述的方法，其中，所述含氮的晶种内衬比所述第一低k间隔件薄。
36.如权利要求34所述的方法，其中，形成所述间隔件结构的步骤还包括：
在所述第一低k间隔件上形成与所述位线接触插塞相邻的间隙填充间隔件；
在所述间隙填充间隔件和所述第一低k间隔件上形成与所述位线结构的侧壁平行的保护间隔件；以及
在所述保护间隔件上形成第二低k间隔件。
37.如权利要求36所述的方法，其中，形成所述间隔件结构的步骤还包括在所述第二低k间隔件上形成含氮的内衬。
38.如权利要求36所述的方法，其中，所述保护间隔件包括氧化硅，以及
所述间隙填充间隔件包括氮化硅。
39.如权利要求36所述的方法，其中，所述第二低k间隔件具有比所述含氮的晶种内衬低的介电常数。
40.如权利要求36所述的方法，其中，所述第一低k间隔件和所述第二低k间隔件包括相同的材料。
41.如权利要求36所述的方法，其中，所述保护间隔件和所述第一低k间隔件的总厚度大于所述含氮的内衬的厚度。
42.如权利要求34所述的方法，其中，所述含氮的内衬形成为具有约
Figure FDA0003221554000000051
至约
Figure FDA0003221554000000052
的厚度。
43.如权利要求34所述的方法，其中，所述含氮的晶种内衬包括氮化硅，以及
所述第一低k间隔件包括SiC、SiCO、SiCN、SiOCN、SiBN或SiBCN。
44.如权利要求34所述的方法，其中，形成所述储存节点接触插塞的步骤包括：
在所述位线结构之间形成包括多个接触开口的插塞隔离层，所述多个接触开口使所述衬底的表面暴露；以及
用导电材料填充所述接触开口以形成所述储存节点接触插塞。
45.如权利要求44所述的方法，其中，所述插塞隔离层的介电常数等于所述第一低k间隔件的介电常数。
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