CN106504985A - 半导体结构及其制造方法 - Google Patents

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Abstract

一种用于制造半导体结构的方法，包括：准备半导体衬底，半导体衬底包括存储单元区域和外围电路区域；在存储单元区域中的半导体衬底中形成掩埋字线；在存储单元区域中的半导体衬底之上形成位线结构；在外围电路区域和存储单元区域中形成电介质层；在存储单元区域中的电介质层中形成第一开口；在第一开口中填充硅填充物；在外围电路区域中的电介质层中形成第二开口；在第二开口的侧壁之上形成侧壁间隔物；凹进硅填充物以形成硅插塞，其中，硅插塞填充第一开口的下部；以及在硅插塞的顶表面之上形成第一金属硅化物，以及同时地在第二开口的下部形成第二金属硅化物。

Description

半导体结构及其制造方法
相关申请的交叉引用
本申请要求2015年9月4日在韩国知识产权局提交的申请号为10-2015-0125570的韩国专利申请的优先权，其内容通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种半导体结构，更具体而言涉及一种包含金属硅化物的半导体结构及其制造方法。
背景技术
在制造半导体结构时，形成金属硅化物来抑制泄漏电流和接触电阻。此外，接触面积随着半导体器件的微型化而减小。
因此，有必要充分地保证用于形成金属硅化物的面积，以进一步降低接触电阻。
发明内容
各个实施例针对一种即使开口被微型化也能够充分保证金属硅化物的面积的半导体结构及其制造方法。
此外，各个实施例针对一种能够在具有不同高宽比的开口中同时地形成金属硅化物的半导体结构及其制造方法。
另外，各个实施例针对一种能够在存储单元区域和外围区域中同时地形成金属硅化物的半导体结构及其制造方法。
在一个实施例中，一种用于制造半导体结构的方法可以包括：准备衬底，衬底包括第一掺杂区域和第二掺杂区域；形成暴露出第一掺杂区域的第一开口；在第一开口的下部中形成硅区域；形成暴露出第二掺杂区域的第二开口；在第二开口中形成侧壁间隔物；在硅区域之上形成第一金属-硅区域；以及在第二掺杂区域之上形成第二金属-硅区域。在第一开口的下部中形成硅区域可以包括：在第一开口中形成硅填充物；以及凹进硅填充物以形成硅区域。所述方法还可以包括：在第一金属-硅区域之上形成第一金属区域，且同时地在第二金属-硅区域之上形成第二金属区域。第一开口具有比第二开口大的高宽比。第一开口与第二开口具有相同的高度，而第一开口具有比第二开口小的宽度。形成第一金属-硅区域和第二金属-硅区域可以包括：在硅区域和第二掺杂区域之上形成金属层；通过使硅区域与金属层反应来形成第一金属-硅区域；通过使第二掺杂区域与金属层反应来形成第二金属-硅区域；以及去除未反应的金属层。所述方法还可以包括：在形成第一金属硅区域和第二金属-硅区域之前，在硅区域之上形成第一界面掺杂区域；以及在第二掺杂区域之上形成第二界面掺杂区域。硅区域包括用第一掺杂剂掺杂的多晶硅层，以及形成第一界面掺杂区域可以包括：用第二掺杂剂对硅区域的上部进行掺杂，其中，硅区域的上部的掺杂浓度高于硅区域的下部；以及执行热处理，以激活硅区域的上部中的第二掺杂剂来形成第一界面掺杂区域。通过掺杂第三掺杂剂来形成第二掺杂区域，以及形成第二界面掺杂区域可以包括：用第四掺杂剂来对第二掺杂区域的上部进行掺杂，其中，第二界面掺杂区域具有比第二掺杂区域高的掺杂浓度；以及执行热处理，以激活第二界面掺杂区域中的第四掺杂剂。第一掺杂区域可以包括第一晶体管的源极/漏极区域，而第二掺杂区域可以包括第二晶体管的源极/漏极区域。
在一个实施例中，一种用于制造半导体结构的方法可以包括：准备半导体衬底，半导体衬底包括存储单元区域和外围电路区域；在存储单元区域中的半导体衬底中形成掩埋字线；在存储单元区域中的半导体衬底之上形成位线结构；在外围电路区域中的半导体衬底之上以及存储单元区域中的位线结构之上形成电介质层；在存储单元区域中的电介质层中形成第一开口；在第一开口中填充硅填充物；在外围电路区域中的电介质层中形成第二开口；在第二开口的侧壁之上形成侧壁间隔物；凹进硅填充物以形成硅插塞，其中，硅插塞填充第一开口的下部；以及在硅插塞的顶表面之上形成第一金属硅化物，且同时地在第二开口的下部中形成第二金属硅化物。所述方法还可以包括：同时地形成第一金属插塞和第二金属插塞，第一金属插塞填充第一开口且设置在第一金属硅化物之上，第二金属插塞填充第二开口且设置在第二金属硅化物之上。所述方法还可以包括：在形成第一金属硅化物和第二金属硅化物之前，将第一掺杂剂掺杂到硅插塞的顶表面中以形成第一界面掺杂区域。所述方法还可以包括：在形成第一金属硅化物和第二金属硅化物之前，将第二掺杂剂掺杂到通过第二开口而暴露出的半导体衬底中，以形成第二界面掺杂区域。形成第二开口和形成侧壁间隔物可以包括：对包括硅填充物的存储单元区域进行掩蔽；通过刻蚀外围电路区域中的电介质层来形成第二开口；形成间隔物层以覆盖第二开口的侧壁和底表面；以及回刻蚀间隔物层，以在第二开口的侧壁之上形成侧壁间隔物。形成硅插塞可以包括：对包括第二开口的外围电路区域进行掩蔽；回刻蚀硅填充物而形成硅插塞；用掺杂剂对硅插塞的顶表面进行掺杂；以及执行热处理以激活所述掺杂剂。在外围电路区域中的半导体衬底之上以及存储单元区域中的位线之上形成电介质层可以包括：在存储单元区域中的位线之上以及外围电路区域中的半导体衬底之上形成层间电介质层；平坦化层间电介质层，使得暴露出位线结构的顶表面；通过部分地刻蚀层间电介质层的一部分来形成插塞隔离部分；在插塞隔离部分中形成插塞隔离层；以及从存储单元区域去除剩余的层间电介质层，层间电介质层保留在外围电路区域中，而插塞隔离层形成在存储单元区域中。所述方法还可以包括：通过使用与位线结构相同的材料来在外围电路区域中形成栅结构，与形成位线结构基本上同时地形成栅结构。所述方法还可以包括：在位线结构的侧壁之上形成第一间隔物元件；以及在栅结构的侧壁之上形成第二间隔物元件。所述方法还可以包括：通过去除第一间隔物元件的一部分来形成空气间隙；以及覆盖空气间隙。
在一个实施例中，一种半导体结构可以包括：半导体衬底，包括第一掺杂区域和第二掺杂区域；第一电介质层，具有暴露出第一掺杂区域的第一开口；第二电介质层，具有暴露出第二掺杂区域的第二开口；填充第一开口的第一接触结构，其中第一接触结构包括硅区域和第一金属-硅区域，其中硅区域与第一掺杂区域接触，其中第一金属-硅区域形成在硅区域之上；填充第二开口的第二接触结构，其中第二接触结构包括第二金属-硅区域，其中第二金属-硅区域与第二掺杂区域接触；以及侧壁间隔物，形成在第二接触结构与第二开口的侧壁之间。第一接触结构和第二接触结构还可以分别包括在第一金属-硅区域之上的第一金属区域和在第二金属-硅区域之上的第二金属区域。硅区域可以包括掺杂的多晶硅。第一金属-硅区域和第二金属-硅区域中的每个可以包括金属硅化物。侧壁间隔物可以包括电介质材料。第一电介质层与第二电介质层是彼此不同的材料。第一开口具有比第二开口大的高宽比。第一开口与第二开口具有相同的高度，而第一开口具有比第二开口小的宽度。第一掺杂区域是的第一晶体管的一部分，而第二掺杂区域是第二晶体管的一部分。第一接触结构还可以包括位于硅区域与第一金属-硅区域之间的第一界面掺杂区域。第一界面掺杂区域可以包括第二掺杂剂，且第一界面掺杂区域具有比硅区域高的掺杂浓度。第二接触结构还可以包括形成在第二掺杂区域与第二金属-硅区域之间的第二界面掺杂区域。
在一个实施例中，一种半导体结构可以包括：半导体衬底，包括存储单元区域和外围电路区域，其中存储单元区域包括掩埋字线和第一掺杂区域，其中外围电路区域包括平面栅结构和第二掺杂区域；第一电介质层，形成在存储单元区域中的半导体衬底之上且具有第一开口，其中第一开口暴露出第一掺杂区域；形成在第一开口中的第一接触结构，其中第一接触结构包括硅插塞、第一金属硅化物以及第一金属插塞，其中硅插塞与第一掺杂区域接触，其中第一金属硅化物形成在硅插塞之上，其中第一金属插塞在第一金属硅化物之上；第二电介质层，形成在外围电路区域中的半导体衬底之上且具有第二开口，其中第二开口暴露出第二掺杂区域且具有比第一开口小的高宽比；形成在第二开口中的第二接触结构，第二接触结构包括第二金属硅化物和第二金属插塞，其中第二金属硅化物与第二掺杂区域接触，其中第二金属插塞形成在第二金属硅化物之上；以及侧壁间隔物，形成在第二接触结构与第二开口的侧壁之间。半导体结构还可以包括：形成在存储单元区域中的位线结构；间隔物元件，设置在位线结构的侧壁之上且形成在存储单元区域中；以及存储元件，形成在存储单元区域中，间隔物元件设置在位线结构与第一接触结构之间，存储元件电耦接到第一接触结构。间隔物元件可以包括空气间隙。半导体结构还可以包括设置在硅插塞与第一金属硅化物之间的第一界面掺杂区域。半导体结构还可以包括设置在第二掺杂区域与第二金属硅化物之间的第二界面掺杂区域。
根据实施例，通过在无间隔物的开口中形成金属硅化物，可以充分保证用来形成金属硅化物的面积。
而且，根据实施例，可以同时地在低的高宽比开口中和高的高宽比的开口中形成金属硅化物。
附图说明
图1是说明根据第一实施例的半导体结构的视图。
图2A至图2N是帮助解释用于形成根据第一实施例的半导体结构的方法的视图。
图3是说明根据第二实施例的半导体结构的视图。
图4A至图4H是用于形成根据第二实施例的半导体结构的方法的代表。
图5A和图5B是说明根据第三实施例及其变型的半导体结构的视图。
图6A和图6B是说明根据第四实施例及其变型的半导体结构的视图。
图7A是说明根据第五实施例的半导体结构的视图。
图7B是沿着图7A的A-A’线和B-B’线截取的截面图。
图7C是沿着图7A的C-C’线截取的截面图。
图7D是比较单元接触结构C21与外围接触结构C22的视图。
图8A至图8M说明用于形成根据第五实施例的半导体结构的方法。
图9A至图9D说明用于形成根据第五实施例的变型的半导体结构的方法。
具体实施方式
下面将参照附图更详细地描述各个实施例。然而，本发明而可以采用不同的形式来实施，而不应理解为限于本文中所阐述的实施例。确切地说，提供这些实施例使得本公开彻底且完整，且将会把本发明的范围充分传达给本领域的技术人员。遍及本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。
附图并非按比例绘制且在一些情况下，已经放大了比例，以便清楚地示出实施例的特征。当称第一层在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层上或衬底上的情况，还指在第一层与第二层或衬底之间存在第三层的情况。
图1是说明根据第一实施例的半导体结构的视图。
参见图1，根据第一实施例的半导体结构100可以包括第一接触结构C1和第二接触结构C2。第一接触结构C1与第二接触结构C2可以具有不同的高宽比。高宽比是指给定图案的高度相对于宽度的比。给定图案可以是孔图案或柱图案。例如，第一接触结构C1与第二接触结构C2可以具有彼此相同的高度和彼此不同的宽度。
第一接触结构C1和第二接触结构C2可以形成在半导体衬底101上。半导体衬底101可以包括第一掺杂区域102和第二掺杂区域103。第一掺杂区域102可以形成在第一区域R1中，而第二掺杂区域103可以形成在第二区域R2中。第一区域R1与第二区域R2可以由隔离层104隔离。
可以在第二掺杂区域103中额外地形成第三掺杂区域105。第一掺杂区域102与第二掺杂区域103可以用相同的掺杂剂或不同的掺杂剂来掺杂。第三掺杂区域105与第二掺杂区域103可以用相同的掺杂剂或不同的掺杂剂来掺杂。第三掺杂区域105可以被掺杂为具有比第二掺杂区域103高的浓度。第三掺杂区域105可以称为界面掺杂区域。第二接触结构C2的接触电阻可以通过第三掺杂区域105而改善。
第一电介质层106A和第二电介质层107A可以形成在半导体衬底101上。第一电介质层106A可以形成在第一区域R1中，而第二电介质层107A可以形成在第二区域R2中。第一电介质层106A与第二电介质层107A可以是相同的材料或不同的材料。
第一电介质层106A可以具有暴露出第一掺杂区域102的一部分的第一开口106。第二电介质层107A可以具有暴露出第二掺杂区域103的一部分的第二开口107。第一开口106可以具有比第二开口107大的高宽比。在本实施例中，第二开口107与第一开口106可以具有相同的高度和不同的宽度。例如，第二开口107可以具有比第一开口106大的宽度。
第一接触结构C1可以形成在第一开口106中。第二接触结构C2可以形成在第二开口107中。第二接触结构C2可以包括侧壁间隔物108。第一接触结构C1不包括间隔物。即，第一接触结构C1可以是无间隔物结构，而第二接触结构C2可以是间隔物嵌入结构。侧壁间隔物108可以位于第二开口107的侧壁上。
第一接触结构C1可以包括硅区域109、第一金属-硅区域110以及第一金属区域111。第二接触结构C2可以包括侧壁间隔物108、第二金属-硅区域112以及第二金属区域113。第一接触结构C1可以耦接到第一掺杂区域102。第二接触结构C2可以耦接到第二掺杂区域103。第二接触结构C2的接触电阻通过第三掺杂区域105而改善。硅区域109可以包括多晶硅尤其是掺杂的多晶硅。第一金属-硅区域110和第二金属-硅区域112可以包括诸如硅化钴的金属硅化物。第一金属区域111和第二金属区域113可以包括诸如钨的金属。
第一阻障物114可以形成在第一金属-硅区域110与第一金属区域111之间。第二阻障物115可以形成在第二金属-硅区域112与第二金属区域113之间。第一阻障物114和第二阻障物115可以包括金属性材料以降低第一接触结构C1和第二接触结构C2的电阻。第一阻障物114和第二阻障物115可以包括钛、氮化钛或其组合物。
半导体结构100可以包括多个晶体管。例如，第一晶体管可以形成在第一区域R1中，而第二晶体管可以形成在第二区域R2中。第一掺杂区域102可以是第一晶体管的一部分。第二掺杂区域103可以是第二晶体管的一部分。第一晶体管与第二晶体管可以被形成为由隔离层104隔离。
图2A至2N说明形成根据第一实施例的半导体结构的方法。
如图2A中所示，准备衬底11。衬底11可以包括第一区域R1和第二区域R2。将在第一区域R1和第二区域R2中形成的结构可以彼此对称或不对称。例如，将在第一区域R1和第二区域R2中形成的结构可以彼此相同。在另一个实施例中，将在第一区域R1和第二区域R2中形成的结构可以彼此不同。在另一个实施例中，第一区域R1可以是形成有高密度结构的区域，而第二区域R2可以是形成有低密度结构的区域。
例如，可以在具有高密度的第一区域R1中形成彼此密集地间隔开的多个结构。可以在具有低密度的第二区域R2中形成相比于第一区域R1的所述多个结构彼此稀疏地间隔开的多个结构。要在第一区域R1中形成的结构可以具有比要在第二区域R2中形成的结构小的宽度。在第一区域R1中，可以形成第一晶体管。在第二区域R2中，可以形成第二晶体管。第一区域R1可以包括存储单元，而第二区域R2可以包括外围电路。
衬底11可以包括适用于半导体处理的材料。衬底11可以包括半导体衬底。例如，衬底11可以包括硅衬底、硅锗(SiGe)衬底或SOI(绝缘体上硅)衬底。此外，衬底11可以包括电介质材料或导电材料。例如，衬底11可以包括氧化硅、氮化硅、多晶硅、金属性材料或它们的组合。衬底11可以包括形成在半导体衬底上的电介质材料。
可以在第一区域R1中形成第一掺杂区域12。第一掺杂区域12可以形成在衬底11中。第一掺杂区域12可以是晶体管的一部分。换言之，第一掺杂区域12可以被称为源极/漏极区域。第一掺杂区域12可以用掺杂剂来掺杂。可以通过诸如注入和等离子掺杂(PLAD)的掺杂技术来形成第一掺杂区域12。第一掺杂区域12可以用N型掺杂剂或P型掺杂剂来掺杂。
可以在第二区域R2中形成第二掺杂区域13。可以在衬底11中形成第二掺杂区域13。第二掺杂区域13可以是晶体管的一部分。换言之，第二掺杂区域13可以被称为源极/漏极区域。第二掺杂区域13可以用掺杂剂来掺杂。可以通过诸如注入和等离子掺杂(PLAD)的掺杂技术来形成第二掺杂区域13。第二掺杂区域13可以用N型掺杂剂或P型掺杂剂来掺杂。
第一掺杂区域12和第二掺杂区域13可以被形成为具有低浓度或高浓度。在另一个实施例中，第一掺杂区域12和第二掺杂区域13每个可以具有低浓度部分和高浓度部分。低浓度部分可以称为LDD。
可以通过隔离层14来将第一区域R1与第二区域R2彼此隔离。隔离层14可以是STI(浅沟槽隔离)区域。隔离层14可以包括氧化硅、氮化硅或它们的组合。
可以在衬底11上形成电介质层15和16。电介质层15和16可以包括氧化硅、氮化硅、低k材料或它们的组合。例如，电介质层15和16可以包括SiO2、TEOS、PSG、BPSG、BSG或SOD。电介质层15和16中的每种可以是单层或多层。可以经由化学气相沉积(CVD)或其它合适的技术来形成电介质层15和16。
在本实施例中，可以在第一区域R1中形成第一电介质层15，以及可以在第二区域R2中形成第二电介质层16。第一电介质层15与第二电介质层16可以是相同的材料或不同的材料。例如，第一电介质层15可以是氮化硅，而第二电介质层16可以是氧化硅。在另一个实施例中，第一电介质层15和第二电介质层16中的每种可以是氧化硅或氮化硅。第一电介质层15可以是多层，而第二电介质层16可以是单层。第一电介质层15可以被形成为垂直层叠的多层、水平层叠的多层或它们的组合。
接下来，可以在第一电介质层15中形成第一开口17。例如，可以刻蚀第一电介质层15的一部分以形成第一开口17。第一开口17可以具有第一高宽比AR1。第一开口17可以暴露出衬底11的第一表面S1。当从顶部俯视时，第一开口17可以具有圆形形状、椭圆形形状或矩形形状。当在第一区域R1中形成第一开口17时，可以对第二电介质层16进行掩蔽(未示出)。通过第一开口17而暴露出的第一表面S1可以是第一掺杂区域12的顶表面。在另一个实施例中，可以进一步凹进第一表面S1。
如图2B中所示，可以形成填充第一开口17的填充物19。填充物19可以将第一开口17完全间隙填充(gapfill)。填充物19可以由导电材料形成。例如，填充物19可以包括多晶硅。填充物19可以包括掺杂有掺杂剂的掺杂多晶硅。填充物19可以掺杂有磷、砷或硼。
形成填充物19的例子如下。首先，在第二电介质层16上形成保护层18。保护层18可以覆盖第二区域R2而暴露出第一区域R1。保护层18可以包括氮化硅。接着，用多晶硅层19A填充第一开口17。作为多晶硅层19A，可以顺序地形成种子层、掺杂多晶硅和未掺杂多晶硅。多晶硅层19A可以暴露于后续的热工艺。
然后，可以执行平坦化工艺，诸如CMP(化学机械抛光)。可以执行针对多晶硅层19A的CMP工艺，直到暴露出保护层18的表面。结果，可以去除第一区域R1与第二区域R2之间的台阶。填充物19与保护层18可以彼此共平面。填充物19可以包括填充第一开口17的填充物部分19F和在填充物部分19F上的平坦部分19P。平坦部分19P可以覆盖填充物部分19F和第一电介质层15。平坦部分19P不延伸到第二区域R2。在另一个实施例中，填充物19可以仅包括填充物部分19F而无平坦部分19P。以此方式，通过使用多晶硅层19A，可以无空隙地将第一开口17间隙填充。在另一个实施例中，可以在不形成保护层18的情况下执行针对多晶硅层19A的间隙填充工艺和CMP工艺。
如图2C中所示，可以形成第二开口21。可以在第二电介质层16中形成第二开口21。例如，为了形成第二开口21，可以通过利用第一掩模层20的刻蚀工艺来刻蚀保护层18和第二电介质层16。第二开口21可以具有第二高宽比AR2。第一高宽比AR1与第二高宽比AR2可以彼此相同或不同。
例如，第一开口17与第二开口21可以具有相同的高度和不同的宽度。第二开口21可以具有比第一开口17大的宽度。根据这个事实，第一高宽比AR1可以比第二高宽比AR2大。第二开口21可以暴露出衬底11的第二表面S2。当从顶部俯视时，第二开口21可以具有圆形形状、椭圆形形状或矩形形状。
在第二区域R2中形成第二开口21时，可以通过第一掩模层20来保护第一区域R1。通过第二开口21而暴露出的第二表面S2可以是第二掺杂区域13的顶表面。在另一个实施例中，可以进一步凹进第二表面S2。第一掩模层20可以包括光刻胶(photoresist)图案。在另一个实施例中，第一掩模层20可以是诸如SOC(旋涂碳)、TEOS和非晶碳的硬掩模材料。
如图2D中所示，可以去除第一掩模层20。然后，可以形成间隔物层22A。间隔物层22A可以由相对于第二电介质层16具有刻蚀选择性的材料形成。例如，在第二电介质层16由氧化硅形成的情况下，间隔物层22A可以由氮化硅形成。当第二电介质层16由氮化硅形成时，间隔物层22A可以由氧化硅形成。间隔物层22A可以防止第二开口21的上侧壁弯曲、曲折或扭曲。在另一个实施例中，间隔物层22A还可以形成在第一区域R1中。
如图2E中所示，可以在第二开口21中形成侧壁间隔物22。为了形成侧壁间隔物22，可以执行回刻蚀工艺。在回刻蚀工艺中，可以从第一区域R1完全去除间隔物层22A。因此，侧壁间隔物22可以暴露出第二开口21的底表面且可以仅形成在第二开口21的侧壁上。在用于形成侧壁间隔物22的刻蚀工艺期间，可以将第二掺杂区域13的第二表面S2凹进到预定深度。
侧壁间隔物22可以具有至少的厚度。通过此事实，可以在没有弯曲的情况下稳固地形成侧壁间隔物22。在侧壁间隔物22的厚度薄于的厚度的情况下，侧壁间隔物22可能会丢失，且在第二开口21的上侧壁中可能发生弯曲。弯曲可以导致相邻的第二开口21之间桥接。
第二开口21可以具有比第二高宽比AR2大的经校正的第二高宽比AR2’。高宽比的改变归因于侧壁间隔物22。
如图2F中所示，可以形成阻挡层23A。阻挡层23A可以完全地填充侧壁间隔物22上的第二开口21。阻挡层23A还可以形成在第一区域R1中。即，阻挡层23A的一部分可以覆盖填充物19。阻挡层23A可以由含碳的材料形成。阻挡层23A可以通过旋转涂覆来形成。由于此事实，可以在第二开口21中无空隙地填充阻挡层23A。阻挡层23A可以包括SOC(旋涂碳)。
可以在阻挡层23A上形成第二掩模层24。第二掩模层24可以暴露出第一区域R1而覆盖第二区域R2。第二掩模层24可以包括光刻胶图案。第二掩模层24还可以称为“第一区域开口掩模”。
通过使用第二掩模层24作为刻蚀阻障物，从第一区域R1去除阻挡层23A。因此，可以在第二区域R2中形成阻挡图案23。阻挡图案23可以填充形成有侧壁间隔物22的第二开口21。
如图2G中所示，可以去除第二掩模层24。然后，可以凹进填充物19，使得填充物19的顶表面位于比第一电介质层15的顶表面低的水平处。因此，可以在第一开口17中形成硅区域25。为了凹进填充物19，可以执行回刻蚀工艺。同时，在回刻蚀工艺期间，可以通过阻挡图案23来保护第二区域R2。由于填充物19包括多晶硅，因此硅区域25可以是多晶硅区域。硅区域25还可以称为“多晶硅插塞”。
由于硅区域25的存在，第一开口17具有凹进部分17R。凹进部分17R可以具有经校正的第一高宽比AR1’。经校正的第一高宽比AR1’可以比初始的第一高宽比AR1小。
如图2H中所示，可以去除阻挡图案23。可以通过利用氧等离子体的剥离工艺来去除阻挡图案23。
通过上述的一系列工艺，可以在第一区域R1中形成硅区域25，且可以在第二区域R2中形成侧壁间隔物22。即，可以在第一开口17中部分地填充硅区域25，且可以在第二开口21的侧壁上形成侧壁间隔物22。结果，第一开口17可以部分地被没有侧壁间隔物的硅区域25(即，无间隔物结构)填充。在第一开口17中不存在侧壁间隔物，且在第二开口21中存在侧壁间隔物22。这称为不对称的开口结构。
第一开口17可以具有比第一高宽比AR1小的经校正的第一高宽比AR1’。第一高宽比的减小归因于硅区域25。第二开口21可以具有比第二高宽比AR2大的经校正的第二高宽比AR2’。第二高宽比的改变归因于侧壁间隔物22。经校正的第一高宽比AR1’与原始的第一高宽比AR1之间的改变可以比经校正的第二高宽比AR2’与原始的第二高宽比AR2之间的改变大。因此，经校正的第一高宽比AR1’可以比经校正的第二高宽比AR2’小。
如图2I所示，可以在第二区域R2中形成第三掺杂区域29。可以在第二掺杂区域13中形成第三掺杂区域29。可以形成第三掺杂区域29以减小接触电阻。第三掺杂区域29可以称为界面掺杂区域。第三掺杂区域29可以用掺杂剂来掺杂。可以通过诸如注入和等离子掺杂(PLAD)的掺杂技术来形成第三掺杂区域29。第三掺杂区域29可以用N型掺杂剂或P型掺杂剂来掺杂。第二掺杂区域13与第三掺杂区域29可以用相同的掺杂剂或不同的掺杂剂来掺杂。
为了形成第三掺杂区域29，可以执行利用第三掩模层27的掺杂工艺28。第三掩模层27可以覆盖第一区域R1。第三掩模层27可以选择性地暴露出第二开口21而覆盖第二区域R2的其它部分。
如图2J中所示，可以去除第三掩模层27。然后，可以形成金属层30A。可以在包括硅区域25和侧壁间隔物22的整个表面上形成金属层30A。可以将金属层30A形成为均匀的厚度而不填充第一开口17和第二开口21。金属层30A可以是可硅化的材料。例如，金属层30A中包含的金属可以与硅区域25反应。另外，金属层30A中包含的金属可以与衬底11(即，第三掺杂区域29)反应。在本实施例中，金属层30A可以包括钴。可以通过诸如ALD(原子层沉积)和CVD(化学气相沉积)的沉积方法来形成金属层30A。
在形成金属层30A之前，暴露出硅区域25和第三掺杂区域29的表面。第三掺杂区域29的表面可以包括硅(衬底11的一部分)。与此类似，硅区域25也可以包括硅。因此，金属层30A的一部分可以形成在包含硅的表面上，而金属层30A的其他部分可以形成在第一电介质层15、保护层18和侧壁间隔物22上。在另一个实施例中，金属层30A可以包括诸如钛和镍而非钴的金属。
如图2K中所示，可以执行热工艺。通过热工艺，可以形成金属-硅区域31和32。可以分别在第一开口17和第二开口21中同时地形成金属-硅区域31和32。例如，金属-硅区域31和32可以是金属硅化物。金属-硅区域31和32可以包括硅化钴。
金属-硅区域31和32可以包括第一金属硅区域31和第二金属硅区域32。第一金属硅区域31可以形成在第一开口17中。第二金属硅区域32可以形成在第二开口21中。第一金属硅区域31可以形成在硅区域25上。第二金属硅区域32可以形成在第二开口21的底表面(即第三掺杂区域29)上。第一金属硅区域31可以通过硅区域25的硅与金属层30A的金属之间的反应来形成。第二金属硅区域32可以通过金属层30A的金属与第三掺杂区域29的硅之间的反应来形成。在热工艺之后，未反应的金属层30可以保留下来。
第一金属-硅区域31和第二金属-硅区域32不限于硅化钴。例如，通过使用能与硅反应形成硅化物的另一种金属(例如，诸如钛和镍)，可以形成金属-硅区域。当第一金属-硅区域31、第二金属-硅区域32或者两者包括硅化钴时，可以显著地减少泄漏电流，因为硅化钴具有低电阻。
如图2L中所示，可以选择性地去除未反应的金属层30。硅区域25和第一金属-硅区域31可以保留在第一开口17中。第二金属-硅区域32和侧壁间隔物22可以保留在第二开口21中。第二金属硅区域32可以与第三掺杂区域29接触。第一金属-硅区域31可以与硅区域25接触。
如图2M中所示，可以在第一开口17和第二开口21中填充导电层。导电层可以是具有比硅区域25低的电阻的材料。例如，导电层可以是金属性材料。可以顺序地形成第一金属性层33和第二金属性层34以作为导电层。第一金属性层33可以包括Ti、TiN或Ti/TiN。第二金属性层34可以包括钨。
由于在第一开口17中不存在侧壁间隔物，因此可以充分地间隙填充第一金属性层33和第二金属性层34。由于这个事实，通过增加金属基材料的体积，可以降低电阻。作为对比示例，假设在第一开口17中存在侧壁间隔物，则要形成第一金属性层33和第二金属性层34的空间会不充足，或者第一金属性层33和第二金属性层34不能形成。在一些情况下，第一金属性层33和第二金属性层34不能延伸到第一开口17的底部或第二开口21的底部。这可以导致第一金属性层33与第一掺杂区域12之间的断开以及第二金属性层34与第二掺杂区域13之间的断开，导致半导体器件的故障。
如图2N中所示，可以通过CMP以使得第一金属性层33和第二金属性层34仅保留在第一开口17和第二开口21中的方式来平坦化第一金属性层33和第二金属性层34。结果，可以在第一开口17中形成第一阻障物33A和第一金属区域34A。可以在第二开口21中形成第二阻障物33B和第二金属区域34B。由于第一金属区域34A和第二金属区域34B是金属基材料，因此它们也可以称为“金属插塞”。第一阻障物33A和第二阻障物33B可以同时地形成，且第一金属区域34A和第二金属区域34B也可以同时地形成。在CMP工艺期间，保护层18可以被去除。
根据以上描述，可以在第一区域R1中形成第一接触结构C1，以及可以在第二区域R2中形成第二接触结构C2。第一接触结构C1可以包括硅区域25、第一金属-硅区域31、第一阻障物33A以及第一金属区域34A。第二接触结构C2可以包括第二金属-硅区域32、第二阻障物33B以及第二金属区域34B。第一接触结构C1和第二接触结构C2可以分别包括第一金属-硅区域31和第二-金属硅区域32。第一接触结构C1和第二接触结构C2二者都可以包括金属性材料，即，第一阻障物33A、第二阻障物33B、第一金属区域34A以及第二金属区域34B。第二金属区域34B与第二金属-硅区域32可以包括不同的金属。第一金属区域34A与第一金属-硅区域31可以包括不同的金属。换言之，第一金属区域34A和第二金属区域34B可以包括钨，而第一金属-硅区域31和第二金属-硅区域32可以包括钴。
第一接触结构C1与第二接触结构C2可以在结构上彼此不对称。例如，第一接触结构C1与第二接触结构C2可以由于侧壁间隔物22和硅区域25而变成彼此不对称。第一接触结构C1可以是无间隔物结构，而第二接触结构C2可以是嵌入有侧壁间隔物22的间隔物嵌入结构。第一接触结构C1包括硅区域25和第一金属区域34A，而第二接触结构C2仅包括第二金属区域34B。包括硅区域25(其为硅基材料)以及第一金属区域34A(其为金属基材料)的第一接触结构C1也可以称为半金属插塞(SMP)或混合插塞。第二接触结构C2仅包括金属插塞。
图3是说明根据第二实施例的半导体结构的视图。参见图3，根据第二实施例的半导体结构200可以包括第一接触结构C11和第二接触结构C12。第一接触结构C11和第二接触结构C12可以具有彼此不同的高宽比。在第二实施例中，第一接触结构C11还可以包括界面掺杂区域116。其它的结构可以与图1相同或相似。
根据第二实施例的第一接触结构C11(其为无间隔物结构)可以包括硅区域109、界面掺杂区域116、第一金属-硅区域110以及第一金属区域111。界面掺杂区域116改善硅区域109与第一金属-硅区域110之间的接触电阻。界面掺杂区域116与硅区域109可以是相同的材料。界面掺杂区域116可以具有比掺杂到硅区域109内的掺杂剂高的浓度。界面掺杂区域116与硅区域109可以掺杂有相同的掺杂剂。界面掺杂区域116可以包括多晶硅尤其是掺杂的多晶硅。硅区域109也可以包括掺杂的多晶硅。
图4A至图4H示出形成根据第二实施例的半导体结构的方法。除了根据第二实施例的半导体结构可以包括界面掺杂区域26之外，该半导体结构可以与第一实施例相同或类似。例如，硅区域25可以通过图2A至图2G中所示的方法来形成。
接着，如图4A中所示，可以将掺杂剂掺杂到硅区域25内。可以通过诸如离子注入和等离子掺杂(PLAD)的掺杂工艺26B来掺杂掺杂剂。例如，可以执行至少两次注入。可以通过利用离子注入掩模层26A和阻挡图案23作为阻挡层来执行掺杂工艺26B。离子注入掩模层26A可以选择性地暴露出第一开口17而覆盖其它区域。因此，由于有离子注入掩模层26A和阻挡图案23，掺杂剂未掺杂到第二区域R2内。
在掺杂工艺26B中，硅区域25的顶部部分可以转变为界面掺杂区域26。通过界面掺杂区域26可以减小界面电阻。即，可以减小硅区域25与第一金属区域34A(见图4H)之间的界面电阻。界面掺杂区域26与硅区域25可以用相同的掺杂剂来掺杂。界面掺杂区域26可以被掺杂为比硅区域25高的浓度，使得可以进一步改善界面电阻。
如图4B中所示，可以去除离子注入掩模层26A和阻挡图案23。可以通过利用氧等离子体的剥离工艺来去除离子注入掩模层26A。也可以通过氧等离子体来去除阻挡图案23。
为了激活注入到界面掺杂区域26中的掺杂剂，可以执行热工艺。可以通过快速热退火(RTA)来在500℃至1100℃的温度下执行热工艺。
通过上述一系列的工艺，可以在第一区域R1中形成硅区域25和界面掺杂区域26，以及可以在第二区域R2中形成侧壁间隔物22。即，在第一开口17中可以部分地填充硅区域25和界面掺杂区域26，以及可以在第二开口21的侧壁上形成侧壁间隔物22。结果，可以用硅区域25来部分地填充第一开口17而没有侧壁间隔物，即，为无间隔物结构。在第一开口17中不存在侧壁间隔物，而在第二开口21中存在侧壁间隔物22。这称为不对称开口结构。
第一开口17可以具有比第一高宽比AR1小的经校正的第一高宽比AR1’。第一高宽比的减小归因于硅区域25和界面掺杂区域26。第二开口21可以具有比第二高宽比AR2大的经校正的第二高宽比AR2’。第二高宽比的改变归因于侧壁间隔物22。经校正的第一高宽比AR1’与原始的第一高宽比AR1之间的改变可以比经校正的第二高宽比AR2’与原始的第二高宽比AR2之间的改变大。因此，经校正的第一高宽比AR1’可以比经校正的第二高宽比AR2’小。
如图4C中所示，可以在第二区域R2中形成第三掺杂区域29。可以在第二掺杂区域13中形成第三掺杂区域29。可以形成第三掺杂区域29以减小接触电阻。第三掺杂区域29可以称为界面掺杂区域。第三掺杂区域29可以用掺杂剂来掺杂。可以通过诸如注入和等离子掺杂(PLAD)的掺杂技术来形成第三掺杂区域29。第三掺杂区域29可以用N型掺杂剂或P型掺杂剂来掺杂。第二掺杂区域13与第三掺杂区域29可以用相同的掺杂剂或不同的掺杂剂来掺杂。
为了形成第三掺杂区域29，可以执行利用第三掩模层27的掺杂工艺28。第三掩模层27可以覆盖第一区域R1。第三掩模层27可以选择性地暴露出第二开口21而覆盖第二区域R2的其它部分。
如图4D中所示，可以去除第三掩模层27。然后，可以形成金属层30A。可以在包括硅区域25和侧壁间隔物22的整个表面上形成金属层30A。可以共形地形成金属层30A而不填充第一开口17和第二开口21。即，金属层30A形成为均匀的厚度。金属层30A可以是可硅化的材料。例如，金属层30A中包含的金属可以与界面掺杂区域26反应。另外，金属层30A中包含的金属可以与衬底11(即，第三掺杂区域29)反应。在本实施例中，金属层30A可以包括钴。可以通过诸如ALD和CVD的沉积方法来形成金属层30A。
在形成金属层30A之前，暴露出界面掺杂区域26和第三掺杂区域29。第三掺杂区域29的表面可以是衬底11的一部分，因而包括硅。类似地，界面掺杂区域26也可以包括硅。因此，金属层30A的一部分可以形成在包含硅的表面上，而金属层30A的其它部分可以形成在第一电介质层15、保护层18和侧壁间隔物22上。在另一个实施例中，金属层30A可以包括诸如钛和镍而非钴的金属。
如图4E中所示，可以执行热工艺。通过热工艺，可以形成金属-硅区域31和32。可以分别在第一开口17和第二开口21中同时地形成金属-硅区域31和32。例如，金属-硅区域31和32可以是金属硅化物。金属-硅区域31和32可以包括硅化钴。
金属-硅区域31和32可以包括第一金属-硅区域31和第二金属-硅区域32。第一金属-硅区域31可以形成在第一开口17中。第二金属-硅区域32可以形成在第二开口21中。第一金属-硅区域31可以形成在界面掺杂区域26上。第二金属-硅区域32可以形成在第二开口21的底表面(即，第三掺杂区域29)上。可以通过界面掺杂区域26的硅与金属层30A的金属之间的反应来形成第一金属-硅区域31。可以通过金属层30A的金属与第三掺杂区域29的硅之间的反应来形成第二金属-硅区域32。
在热工艺之后，未反应的金属层30可以保留下来。第一金属-硅区域31和第二金属-硅区域32不限于硅化钴。例如，通过使用能与硅反应形成硅化物的另一种金属(例如，诸如钛和镍)，可以形成金属-硅区域。由于可以包括硅化钴的第一金属-硅区域31和第二金属-硅区域32，于是可以抑制泄漏电流且可以降低电阻。
如图4F中所示，可以选择性地去除未反应的金属层30。因此，硅区域25、界面掺杂区域26和第一金属-硅区域31可以保留在第一开口17中。第二金属-硅区域32和侧壁间隔物22可以保留在第二开口21中。第二金属-硅区域32可以与第三掺杂区域29接触。第一金属-硅区域31可以与界面掺杂区域26接触。
如图4G中所示，可以在第一开口17和第二开口21中填充导电层。导电层可以具有比硅区域25和界面掺杂区域26低的电阻。例如，导电层可以是金属性材料。可以顺序地形成第一金属性层33和第二金属性层34以作为导电层。第一金属性层33可以包括Ti、TiN或Ti/TiN。第二金属性层34可以包括钨。
由于在第一开口17中未形成侧壁间隔物，因此相比于形成了侧壁间隔物的情况，通过第一开口17所限定的开口可以较宽。因此，容易完全地间隙填充开口以形成第一金属性层33与第二金属性层34的层叠。由于这个事实，通过增加金属基材料的体积，可以降低电阻。作为对比示例，在第一开口17中存在侧壁间隔物的情况下，通过第一开口17而限定的开口较窄。因此，难以在窄的开口中完全填充第一金属性层33和第二金属性层34，而导致空隙或缝隙。
如图4H中所示，可以通过使得第一金属性层33和第二金属性层34仅保留在第一开口17和第二开口21中的方式来平坦化第一金属性层33和第二金属性层34。结果，可以在第一开口17中形成第一阻障物33A和第一金属区域34A。可以在第二开口21中形成第二阻障物33B和第二金属区域34B。由于第一金属区域34A和第二金属区域34B是金属基材料，因此它们可以称为“金属插塞”。可以同时地形成第一阻障物33A和第二阻障物33B，以及也可以同时地形成第一金属区域34A和第二金属区域34B。在CMP工艺期间，可以去除保护层18。
根据以上描述，可以在第一区域R1中形成第一接触结构C11，以及可以在第二区域R2中形成第二接触结构C12。第一接触结构C11可以包括硅区域25、界面掺杂区域26、第一金属-硅区域31、第一阻障物33A以及第一金属区域34A。第二接触结构C12可以包括第二金属-硅区域32、第二阻障物33B以及第二金属区域34B。第一接触结构C11和第二接触结构C12可以分别包括第一金属-硅区域31和第二金属-硅区域32。第一接触结构C11和第二接触结构C12二者都可以包括金属性材料，即第一阻障物33A、第二阻障物33B、第一金属区域34A以及第二金属区域34B。
第一接触结构C11与第二接触结构C12可以在结构上彼此不对称。例如，第一接触结构C11与第二接触结构C12可以由于侧壁间隔物22和硅区域25的差异而变成彼此不对称。第一接触结构C11可以是无间隔物结构，而第二接触结构C12可以是嵌入有侧壁间隔物22的间隔物嵌入结构。第一接触结构C11包括硅区域25和第一金属区域34A，而第二接触结构C12仅包括第二金属区域34B。包括硅区域25(其为硅基)和第一金属区域34A(其为金属基)的第一接触结构C11可以称为半金属插塞(SMP)或混合插塞。第二接触结构C12仅包括金属插塞。
根据上述的第一实施例和第二实施例，第一接触结构C1和C11与第二接触结构C2和C12彼此在结构上不对称，且可以同时地形成第一金属硅区域31和第二金属硅区域32。尤其地，由于在第一开口17中未形成侧壁间隔物，因此可以保证宽的面积来用于形成第一金属-硅区域31。结果，可以改善欧姆接触特性。由于在第二开口21中形成了侧壁间隔物22，因此可以基本上防止第二开口21的顶侧壁上的弯曲轮廓。
图5A是说明根据第三实施例的半导体结构的视图。图5B是说明根据第三实施例的变型的半导体结构的视图。
参见图5A，根据第三实施例的半导体结构300可以包括第一晶体管Tr1、第二晶体管Tr2、耦接到第一晶体管Tr1的第一接触结构C1以及耦接到第二晶体管Tr2的第二接触结构C2。
第一晶体管Tr1可以包括第一平面栅结构G1和一对第一掺杂区域302。所述一对第一掺杂区域302可以分别位于衬底301中且在第一平面栅结构G1的两侧。第一接触结构C1可以分别耦接到一对第一掺杂区域302。第一平面栅结构G1可以包括第一栅电介质层321A、第一栅电极322A以及第一栅覆盖层323A。第一栅间隔物324A可以形成在第一平面栅结构G1的两个侧壁上。所述一对第一掺杂区域302可以是第一晶体管Tr1的源极区域和漏极区域。
第二晶体管Tr2可以包括第二平面栅结构G2和一对第二掺杂区域303。所述一对第二掺杂区域303可以分别位于衬底301中且在第二平面栅结构G2的两侧。第二接触结构C2可以分别耦接到一对第二掺杂区域303。第二平面栅结构G2可以包括第二栅电介质层321B、第二栅电极322B以及第二栅覆盖层323B。第二栅间隔物324B可以形成在第二平面栅结构G2的两个侧壁上。所述一对第二掺杂区域303可以是第二晶体管Tr2的源极区域和漏极区域。第三掺杂区域305可以形成在第二掺杂区域303中。第三掺杂区域305与第二接触结构C2可以彼此接触。
第一晶体管Tr1与第二晶体管Tr2可以被隔离层304隔离。第一晶体管Tr1与第二晶体管Tr2可以是相同的类型或不同的类型。例如，第一晶体管Tr1和第二晶体管Tr2二者都可以是NMOSFET或PMOSFET。另外，第一晶体管Tr1和第二晶体管Tr2中的任何一种晶体管可以是NMOSFET，而另一种晶体管可以是PMOSFET。在后一情况下，第一掺杂区域302与第二掺杂区域303可以用不同的掺杂剂来掺杂。
第一接触结构C1可以与根据第一实施例的第一接触结构C1相同。例如，每个第一接触结构C1可以形成在第一开口306中而没有间隔物。第一开口306可以形成在第一电介质层306A中且暴露出第一掺杂区域302的一部分。每个第一接触结构C1可以包括硅区域309、第一金属-硅区域310、第一阻障物314以及第一金属区域311。
第二接触结构C2可以与根据第一实施例的第二接触结构C2相同。例如，每个第二接触结构C2可以形成在包括侧壁间隔物308的第二开口307中。第二开口307可以形成在第二电介质层307A中且暴露出第三掺杂区域305的一部分。每个第二接触结构C2可以包括第二金属-硅区域312、第二阻障物315以及第二金属区域313。
参见图5B，根据第三实施例的变型的半导体结构300M可以包括第一晶体管Tr1、第二晶体管Tr2、耦接到第一晶体管Tr1的第一接触结构C11以及耦接到第二晶体管Tr2的第二接触结构C12。第二接触结构C12可以与图5A的第二接触结构C2相同。第一接触结构C11可以与图5A的第一接触结构C1相似。
例如，每个第一接触结构C11可以形成第一开口306中而没有间隔物。每个第一接触结构C11可以包括硅区域309、第一金属-硅区域310、第一阻障物314以及第一金属区域311。每个第一接触结构C11还可以包括介于硅区域309与第一金属-硅区域310之间的界面掺杂区域316。
图6A是说明根据第四实施例的半导体结构的视图。图6B是说明根据第四实施例的变型的半导体结构的视图。
参见图6A，根据第四实施例的半导体结构400可以包括第一晶体管Tr1、第二晶体管Tr2、耦接到第一晶体管Tr1的第一接触结构C1以及耦接到第二晶体管Tr2的第二接触结构C2。
第一晶体管Tr1可以包括掩埋栅结构BG和一对第一掺杂区域402。所述一对第一掺杂区域402可以分别位于衬底401中且在掩埋栅结构BG的两侧。第一接触结构C1可以分别耦接到一对第一掺杂区域402。掩埋栅结构BG可以包括第一栅电介质层421A、第一栅电极422A以及第一栅覆盖层423A。掩埋栅结构BG可以形成在栅沟槽420中。所述一对第一掺杂区域402可以是第一晶体管Tr1的源极区域和漏极区域。
第二晶体管Tr2可以包括平面栅结构PG和一对第二掺杂区域403。所述一对第二掺杂区域403可以分别位于衬底401中且在平面栅结构PG的两侧。第二接触结构C2可以分别耦接到一对第二掺杂区域403。平面栅结构PG可以包括第二栅电介质层421B、第二栅电极422B以及第二栅覆盖层423B。栅间隔物424B可以形成在平面栅结构PG的两个侧壁上。所述一对第二掺杂区域403可以是第二晶体管Tr2的源极区域和漏极区域。第三掺杂区域405可以形成在第二掺杂区域403中。第三掺杂区域405与第二接触结构C2可以彼此接触。
第一晶体管Tr1与第二晶体管Tr2可以被隔离层404隔离。第一晶体管Tr1与第二晶体管Tr2可以是相同的类型或不同的类型。例如，第一晶体管Tr1和第二晶体管Tr2二者都可以是NMOSFET或PMOSFET。另外，第一晶体管Tr1和第二晶体管Tr2中的任何一种晶体管可以是NMOSFET，而另一种晶体管可以是PMOSFET。当晶体管Tr1与晶体管Tr2具有彼此不同的极性时，第一掺杂区域402与第二掺杂区域403可以掺杂不同的掺杂剂。
第一接触结构C1可以与根据第一实施例的第一接触结构C1相同。例如，每个第一接触结构C1可以形成在第一开口406中而没有间隔物。第一开口406可以形成在第一电介质层406A中且暴露出第一掺杂区域402的一部分。每个第一接触结构C1可以包括硅区域409、第一金属-硅区域410、第一阻障物414以及第一金属区域411。
第二接触结构C2可以与根据第一实施例的第二接触结构C2相同。例如，每个第二接触结构C2可以形成在包括侧壁间隔物408的第二开口407中。第二开口407可以形成在第二电介质层407A中且暴露出第三掺杂区域405的一部分。每个第二接触结构C2可以包括第二金属-硅区域412、第二阻障物415以及第二金属区域413。
参见图6B，根据第四实施例的变型的半导体结构400M可以包括第一晶体管Tr1、第二晶体管Tr2、耦接到第一晶体管Tr1的第一接触结构C11以及耦接到第二晶体管Tr2的第二接触结构C12。第二接触结构C12可以与图6A的第二接触结构C2相同。第一接触结构C11可以与图6A的第一接触结构C1相似。例如，每个第一接触结构C11可以形成在第一开口406中而没有间隔物。每个第一接触结构C11可以包括硅区域409、第一金属-硅区域410、第一阻障物414以及第一金属区域411。每个第一接触结构C11还可以包括介于硅区域409与第一金属-硅区域410之间的界面掺杂区域416。
第四实施例及其变型可以应用于CMOS。例如，可以在第一区域中形成包括掩埋栅结构的第一晶体管，以及可以在第二区域中形成CMOS。换言之，CMOS包括NMOS和PMOS，而NMOS和PMOS每个包括平面栅结构和第二接触结构。
图7A是说明根据第五实施例的半导体结构的视图。在第五实施例中，接触插塞应用在具有存储单元的半导体器件(诸如DRAM)中。图7B是沿着图7A的A-A’线和B-B’线截取的截面图。图7C是沿着图7A的C-C’线截取的截面图。图7D是比较单元接触结构C21与外围接触结构C22的视图。
半导体结构500可以包括存储单元区域R10和外围电路区域R20。多个存储单元可以形成在存储单元区域R10中。每个存储单元可以包括掩埋字线602、位线509C以及存储元件528。配置外围电路的晶体管(在下文中简单称为“外围晶体管”)可以形成在外围电路区域R20中。外围晶体管可以包括平面栅结构PG。下文将详细描述半导体结构500。
隔离层502形成在衬底501中。通过隔离层502可以在存储单元区域R10中限定出多个有源区域503。通过隔离层502可以在外围电路区域R20中限定出有源区域503P。
栅沟槽600形成在存储单元区域R10中。第一栅电介质层601形成在每个栅沟槽600的表面上。掩埋字线602形成在第一栅电介质层601上以部分地填充栅沟槽600。密封层603形成在掩埋字线602上。密封层603可以延伸达到与衬底501的上表面相同的水平。掩埋字线602的上表面可以位于比衬底501的上表面低的水平处。
一对第一掺杂区域504A和504B可以形成在每个有源区域503中。第一掺杂区域504A与504B可以被栅沟槽600彼此分隔开。第一掺杂区域504A和504B可以称为源极区域和漏极区域。掩埋字线602以及第一掺杂区域504A和504B可以成为掩埋栅型晶体管。掩埋栅型晶体管可以通过掩埋字线602来改善短沟道效应。
一对第二掺杂区域504可以形成在有源区域503P中。第二掺杂区域504可以分别包括低浓度源极/漏极区域和高浓度源极/漏极区域。第三掺杂区域504P可以形成在第二掺杂区域504中。平面栅结构PG可以形成在一对第二掺杂区域504之间的有源区域503P上。平面栅结构PG可以包括第二栅电介质层507P、硅电极508P、金属电极509P以及栅覆盖层510P。
位线接触插塞508C形成在存储单元区域R10中的衬底501上。每个位线接触插塞508C可以耦接到任何一个第一掺杂区域504A。每个位线接触插塞508C位于第一开口506中。第一开口506形成在硬掩模层505中。硬掩模层505形成在衬底501上。第一开口506是暴露出第一掺杂区域504A的接触孔。位线接触插塞508C的底表面可以位于比衬底501的顶表面501S低的水平处。位线接触插塞508C可以由多晶硅或金属性材料形成。位线接触插塞508C的的一部分可以具有比第一开口506的直径小的线宽。因此，在位线接触插塞508C的两侧形成间隙G。间隙G独立地形成在位线接触插塞508C的两侧。结果，一个位线接触插塞508C和一对间隙G位于每个第一开口506中。所述一对间隙G由位线接触插塞508C彼此分隔开。间隙G可以位于位线接触插塞508C与硅插塞520之间。
位线结构BL形成在位线接触插塞508C上。位线结构BL包括位线509C和在位线509C上的位线覆盖层510C。位线结构BL具有在与掩埋字线602交叉的方向上延伸的线形。位线509C的一部分与位线接触插塞508C耦接。当从沿着A-A’线截取的截面观察时，位线509C与位线接触插塞508C可以具有相同的线宽。因此，位线509C可以在覆盖位线接触插塞508C的同时沿任何一个方向延伸。位线509C可以包括金属性材料。位线覆盖层510C可以包括电介质材料。位线结构BL和平面栅结构PG可以利用相同的材料来同时地形成。
单元接触结构C21可以形成在相邻的位线结构BL之间。单元接触结构C21形成在第二开口701中。单元接触结构C21可以耦接到一对第一掺杂区域504B中的一个。单元接触结构C21可以包括硅插塞520和第一金属插塞524。第一金属插塞524可以与位线509C相邻。硅插塞520可以与位线接触插塞508C相邻。
插塞隔离层531C可以形成在相邻的单元接触结构C21之间。插塞隔离层531C可以形成在相邻的位线结构BL之间并且提供第二开口701。
单元接触结构C21可以包括硅插塞520、界面掺杂区域521、第一金属硅化物522、第一阻障物523以及第一金属插塞524。硅插塞520可以包括掺杂的多晶硅，而第一金属插塞524可以包括钨。第一金属硅化物522形成在硅插塞520与第一金属插塞524之间。第一金属硅化物522是欧姆接触层。接触电阻通过第一金属硅化物522而降低。通过界面掺杂区域521可以进一步改善接触电阻。界面掺杂区域521可以具有比掺杂到硅插塞520中的掺杂剂高的浓度。在另一个实施例中，可以省略界面掺杂区域521。
外围接触结构C22可以形成在外围电路区域R20中。每个外围接触结构C22可以填充层间电介质层531中的第三开口702。外围接触结构C22可以包括第二金属硅化物525、第二阻障物526以及第二金属插塞527。第二阻障物526可以与第一阻障物523同时地形成。第二金属插塞527可以与第一金属插塞524同时地形成。第二金属硅化物525可以与第一金属硅化物522同时地形成。金属线529可以形成在外围接触结构C22上。第三开口702可以包括侧壁间隔物530。第二金属硅化物525可以耦接到第三掺杂区域504P。在此结构中，可以改善外围接触结构C22的接触电阻。
存储元件528可以形成在单元接触结构C21上。存储元件528可以包括具有储存节点的电容器。储存节点可以包括柱型。尽管未示出，但是可以在储存节点上额外地形成电介质层和平板节点。储存节点可以包括筒型或柱型。在另一个实施例中，用各种方式实现的存储元件可以耦接到单元接触结构C21。在存储元件528包括储存节点的情况下，单元接触结构C21可以称为储存节点接触插塞。
第一间隔物元件515可以形成在位线结构BL的侧壁上。第二间隔物元件519可以形成在平面栅结构PG的侧壁上。第一间隔物元件515可以包括第一间隔物511、第二间隔物512、第三间隔物513以及第四间隔物514。第二间隔物元件519可以包括第五间隔物516、第六间隔物517以及第七间隔物518。第二间隔物512可以填充在位线接触插塞508C的两侧的间隙G中。
如图7D中所示，单元接触结构C21可以被形成为高密度阵列。外围接触结构C22可以被形成为具有低密度。单元接触结构C21与外围接触结构C22可以在结构上彼此相同或彼此不同。例如，单元接触结构C21与外围接触结构C22可以具有相同的高度和不同的宽度。外围接触结构C22可以具有比单元接触结构C21大的宽度。
根据上面的描述，单元接触结构C21形成在第二开口701中且具有形成在存储单元区域R10中的无间隔物结构。外围接触结构C22形成在第三开口702中且包括形成在外围电路区域R20中的侧壁间隔物530。
图8A至8M示出用于形成根据第五实施例的半导体结构的方法。
在以下的描述中，在DRAM中，除了形成有存储单元的存储单元区域之外，还可以设置用于控制数据往存储单元的输入和数据从存储单元输出的外围电路区域。当在存储单元区域和外围电路区域中形成多个元件时，可以同时地形成一些元件。
如图8A中所示，在衬底41中形成隔离层42。衬底41可以包括存储单元区域R10和外围电路区域R20。可以经由STI工艺来形成隔离层42。在存储单元区域R10中通过隔离层42限定出有源区域43。有源区域43可以是具有短轴和长轴的岛型。多个有源区域43被隔离层42隔离。隔离层42可以包括氮化硅、氧化硅或它们的组合。存储单元区域R10与外围电路区域R20可以被隔离层42彼此隔离。
形成在存储单元区域R10中的隔离层42与形成在外围电路区域R20中的隔离层42可以具有不同的宽度。例如，形成在外围电路区域R20中的隔离层42的宽度可以更大。形成在存储单元区域R10中的有源区域43与形成在外围电路区域R20中的有源区域43P可以具有不同的尺寸。例如，形成在外围电路区域R20中的有源区域43P可以更大。形成在存储单元区域R10中的有源区域43可以被形成为具有高密度。形成在外围电路区域R20中的有源区域43P可以被形成为具有比存储单元区域R10低的密度。
尽管未示出，但是如图7C所示，可以在存储单元区域R10中形成掩埋栅型晶体管，每个掩埋栅型晶体管包括第一栅电介质层(见图7C的附图标记601)、掩埋字线(见图7C的附图标记602)以及密封层(见图7C的附图标记603)。
接着，可以在存储单元区域R10的有源区域43中形成多个第一掺杂区域44A和44B。第一掺杂区域44A和44B对应于源极区域和漏极区域。任何一个第一掺杂区域44A是要与位线耦接的部分，而另一第一掺杂区域44B是要与存储元件耦接的部分。
然后，可以形成硬掩模层45。硬掩模层45可以包括氧化硅。硬掩模层45可以包括TEOS。硬掩模层45可以是在形成栅沟槽和掩埋字线的工艺中已用作刻蚀阻障物的材料。
可以从外围电路区域R20选择性地去除硬掩模层45。因此，可以暴露出外围电路区域R20中的衬底41的表面。为了选择性地去除硬掩模层45，可以将存储单元区域R10掩蔽。在存储单元区域R10中硬掩模层45可以保留。
可以在外围电路区域R20中的衬底41上形成第二栅电介质层46。可以经由热氧化来形成第二栅电介质层46。在另一个实施例中，可以经由化学气相沉积(CVD)或原子层沉积(ALD)来形成第二栅电介质层46。第二栅电介质层46可以包括高k材料、氧化物、氮化物、氮氧化物或它们的组合。高k材料可以是具有比氧化物和氮化物的介电常数高的介电常数的电介质材料。例如，高k材料可以是诸如氧化铪和氧化铝的金属氧化物。在高k材料被应用作为第二栅电介质层46的情况下，可以在高k材料之下额外地形成界面层。
可以在存储单元区域R10中形成第一接触孔47。为了形成第一接触孔47，可以使用接触掩模(未示出)来刻蚀硬掩模层45。当从顶部俯视时，第一接触孔47可以具有圆形形状或椭圆形形状。第一接触孔47暴露出衬底41的一部分。第一接触孔47可以具有控制为具有预定线宽的直径。每个第一接触孔47可以是暴露出有源区域43的的一部分的类型。例如，第一接触孔47暴露出第一掺杂区域44A。每个第一接触孔47具有比有源区域43的短轴的宽度大的直径。因此，在用于形成第一接触孔47的刻蚀工艺中，可以刻蚀第一掺杂区域44A的一部分和隔离层42的一部分。即，可以在第一接触孔47中将第一掺杂区域44A和隔离层42凹进到预定的深度。根据这个事实，可以将第一接触孔47在其底部处扩大。
形成预插塞47A。形成预插塞47A的方法如下。首先，在包括第一接触孔47的衬底41的整个表面上形成填充第一接触孔47的第一导电层47B。可以在存储单元区域R10和外围电路区域R20二者中都形成第一导电层47B。接着，可以在存储单元区域R10中选择性地刻蚀第一导电层47B。例如，可以以使得暴露出硬掩膜层45的方式来刻蚀第一导电层47B。结果，形成填充第一接触孔47的预插塞47A。预插塞47A的表面可以与硬掩模层42共平面。在另一个实施例中，预插塞47A可以具有位于比硬掩模层42的上表面低的水平处的上表面。随后，用诸如注入的掺杂工艺掺杂预插塞47A。在本实施例中，预插塞47A可以包括多晶硅。在另一个实施例中，预插塞47A可以由含金属的材料形成。可以在存储单元区域R10中形成预插塞47A，以及第一导电层47B可以保留在外围电路区域R20中的第二栅电介质层46上。
如图8B中所示，可以层叠第二导电层48和覆盖层49。可以在预插塞47A、第一导电层47B和硬掩模层45上顺序地层叠第二导电层48和覆盖层49。可以在存储单元区域R10和外围电路区域R20中同时地形成第二导电层48和覆盖层49。第二导电层48包括含金属的材料。第二导电层48可以包括金属、金属氮化物、金属硅化物或它们的组合。在本实施例中，第二导电层48可以包括钨(W)。在另一个实施例中，第二导电层48可以包括氮化钛与钨的层叠(TiN/W)。氮化钛可以发挥阻障物的作用。覆盖层49可以由相对于第二导电层48和预插塞47A具有刻蚀选择性的电介质材料形成。覆盖层49可以包括氧化硅或氮化硅。在本实施例中，覆盖层49由氮化硅形成。
如图8C中所示，在存储单元区域R10中形成位线结构BL和位线接触插塞47C。可以在外围电路区域R20中形成平面栅结构PG。位线结构BL、位线接触插塞47C以及平面栅结构PG可以同时地形成。可以通过利用位线掩模的刻蚀工艺来形成位线结构BL和位线接触插塞47C。可以通过利用栅掩模的刻蚀工艺来形成平面栅结构PG。位线掩模与栅掩模可以同时形成。
通过利用位线掩模作为刻蚀阻障物刻蚀覆盖层49和第二导电层48。结果，形成了包括位线48C和位线覆盖层49C的位线结构BL。可以通过刻蚀第二导电层48来形成位线48C。通过刻蚀覆盖层49来形成位线覆盖层49C。
将预插塞47A刻蚀为具有与位线48C相同的线宽。结果，形成了位线接触插塞47C。位线接触插塞47C形成在第一掺杂区域44A上。位线接触插塞47C将第一掺杂区域44A与位线48C耦接。位线接触插塞47C形成在第一接触孔47中。位线接触插塞47C的线宽小于第一接触孔47的直径。因此，在位线接触插塞47C的两侧形成间隙G。
如上所述，当在形成位线接触孔47C时，在第一接触孔47中形成间隙G。这是因为位线接触插塞47C具有比第一接触孔47的直径小的线宽。间隙G不具有环绕位线接触插塞47C的环绕形状，而是独立地形成在位线接触插塞47C的两侧。结果，一个位线接触插塞47C和一对间隙G位于每个第一接触孔47中，且所述一对间隙G被位线接触插塞47C彼此分隔开。
在形成位线结构BL和位线接触插塞47C时，可以在外围电路区域R20中同时地形成平面栅结构PG。平面栅结构PG可以包括第二栅电介质层46P、硅电极47P、金属电极48P以及栅覆盖层49P。通过刻蚀第一导电层47B来形成硅电极47P，以及通过刻蚀第二导电层48来形成金属电极48P。通过刻蚀覆盖层49来形成栅覆盖层49P。在刻蚀第一导电层47B之后，可以刻蚀第二栅电介质层46。因此，图案化的第二栅电介质层46P可以位于硅电极47P之下。
可以在外围电路区域R20中的衬底41中形成第二掺杂区域44P。第二掺杂区域44P可以用低浓度的掺杂剂、高浓度的掺杂剂或它们的组合来掺杂。为了形成第二掺杂区域44P，可以将存储单元区域R10掩蔽。
如图8D中所示，可以形成第一间隔物元件54和第二间隔物元件58。第一间隔物元件54可以形成在存储单元区域R10中，而第二间隔物元件58可以形成在外围电路区域R20中。第一间隔物元件54可以位于位线接触插塞47C和位线结构BL的侧壁上。第二间隔物元件58可以形成在平面栅结构PG的侧壁上。
可以由多个间隔物来构造第一间隔物元件54。例如，第一间隔物元件54可以包括第一间隔物50、第二间隔物51、第三间隔物52以及第四间隔物53。第一间隔物50可以覆盖位线结构BL和位线接触插塞47C的侧壁且覆盖间隙G的表面。第二间隔物51可以填充位线接触插塞47C的两侧的间隙G。第三间隔物52可以位于位线结构BL的两个侧壁上。第四间隔物53可以覆盖第三间隔物52以及位于硬掩模层45的顶部上。
第三间隔物52和第四间隔物53可以不填充间隙G。第一间隔物50、第二间隔物51以及第四间隔物53可以包括氮化硅，而第三间隔物52可以包括氧化硅。第二间隔物51可以称为氮化硅插塞。
可以用多个间隔物来构建第二间隔物元件58。例如，第二间隔物元件58可以包括第五间隔物55、第六间隔物56和第七间隔物57。第五间隔物55可以仅形成在平面栅结构PG的侧壁上。第六间隔物56和第七间隔物57可以形成在平面栅结构PG的侧壁上以及覆盖衬底41的顶表面。第五间隔物55和第七间隔物57可以包括氮化硅，而第六间隔物56可以包括氧化硅。
第一间隔物元件54和第二间隔物元件58可以包括同时地形成的间隔物。在另一个实施例中，第一间隔物元件54和第二间隔物元件58可以在不同的工艺中形成。在另一个实施例中，第三间隔物52可以称为牺牲间隔物。在后续的工艺中，可以通过去除第三间隔物52而形成空气间隙。
接着，形成层间电介质层60。层间电介质层60间隙填充在位线结构BL之间。层间电介质层60包括氧化硅。层间电介质层60可以包括旋涂电介质(SOD)。随后，可以平坦化层间电介质层60，使得暴露出位线结构BL的顶部。结果，在位线结构BL之间形成层间电介质层60。层间电介质层60可以平行于位线结构BL。层间电介质层60还可以形成在外围电路区域R20中。层间电介质层60可以形成在衬底41之上和平面栅结构PG的两侧。
如图8E中所示，可以形成第二接触孔61。第二接触孔61可以形成在存储单元区域R10中。为了形成第二接触孔61，可以从存储单元区域R10去除层间电介质层60。为了形成第二接触孔61，可以采用大马士革工艺(damascene process)。例如，可以通过部分地刻蚀层间电介质层60在存储单元区域R10中的部分来形成插塞隔离部分。因此，剩余的层间电介质层60可以包括插塞隔离部分。插塞隔离部分形成在位线结构BL之间。在插塞隔离部分中填充插塞隔离层(见图7C的附图标记531C)。然后，通过去除剩余的层间电介质层60，可以形成第二接触孔61。可以通过形成氮化硅然后平坦化氮化硅来形成插塞隔离层。为了从存储单元区域R10去除剩余的层间电介质层60，可以采用浸出工艺(dip-out process)。
当从顶部俯视时，第二接触孔61可以具有矩形形状。层间电介质层60P可以保留在外围电路区域R20中。每个第二接触孔61的尺寸可以由第一间隔物元件54、插塞隔离层和位线结构BL来确定。由于第四间隔物53、插塞隔离层和位线覆盖层49C包括氮化硅，因此第二接触孔61可以包括氮化硅基电介质材料。
接着，扩大第二接触孔61的底部部分。为此，对第四间隔物53进行回刻蚀。然后，刻蚀硬掩模层45以与第四间隔物53自对准。因此，在第二接触孔61的底部暴露出第一掺杂区域44B。随后，可以将第一掺杂区域44B的一部分和隔离层42的一部分凹进到预定的深度。
上述形成的每个第二接触孔61可以是与第一实施例和第二实施例的第一开口相对应的组成部分。第二接触孔61可以具有第一高宽比AR1。
如图8F中所示，可以形成填充物63以填充第二接触孔61。填充物63可以完全地间隙填充第二接触孔61。填充物63可以由导电材料形成。例如，填充物63可以包括多晶硅。填充物63可以包括用掺杂剂掺杂的掺杂多晶硅。填充物63可以用磷、砷或硼来掺杂。
形成填充物63的例子如下。首先，在层间电介质层60P上形成保护层62。保护层62可以覆盖外围电路区域R20而暴露出存储单元区域R10。保护层62可以包括氮化硅。接着，在第二接触孔61中填充多晶硅层。可以使多晶硅层经历用于激活注入到第一掺杂区域44B内的掺杂剂的热工艺。然后，可以执行诸如化学机械抛光(CMP)的平坦化工艺。可以对多晶硅层执行CMP工艺直到暴露出保护层62的表面为止。结果，可以形成填充物63。填充物63和保护层62可以彼此共平面。可以额外地去除填充物63使其仅位于第二接触孔61中。换言之，通过如第一实施例中那样去除平坦部分，可以将填充物63形成为仅具有填充物部分。以此方式，通过使用多晶硅层，可以无空隙地间隙填充第二接触孔61。在另一个实施例中，为了形成填充物63，可以在不形成保护层62的情况下，对多晶硅层执行间隙填充工艺和CMP工艺。
如图8G中所示，可以在外围电路区域R20中形成第三接触孔64。可以在层间电介质层60P中形成第三接触孔64。例如，为了形成第三接触孔64，可以刻蚀保护层62和层间电介质层60P。第三接触孔64可以具有第二高宽比AR2。
第一高宽比AR1与第二高宽比AR2可以彼此相同或彼此不同。例如，第二接触孔61与第三接触孔64可以具有不同的宽度。第三接触孔64可以具有比第二接触孔61大的宽度。第三接触孔64可以暴露出衬底41的第二掺杂区域44P。当从顶部俯视时，第三接触孔64可以具有圆形形状、椭圆形形状或矩形形状。当在外围电路区域R20中形成第三接触孔64时，可以通过掩模层65来保护存储单元区域R10。为了便于解释，掩模层65将称为第一掩模层65。在另一个实施例中，可以凹进第二掺杂区域44P的表面。第一掩模层65可以包括光刻胶图案。在另一个实施例中，第一掩模层65可以是诸如SOC(旋涂碳)、TEOS和非晶碳的硬掩模材料。
如图8H中所示，可以去除第一掩模层65。可以在第三接触孔64中形成侧壁间隔物66。侧壁间隔物66可以具有相对于层间电介质层60P的刻蚀选择性。例如，当层间电介质层60P由氧化硅形成时，侧壁间隔物66可以由氮化硅形成。例如，当层间电介质层60P由氮化硅形成时，侧壁间隔物66可以由氧化硅形成。侧壁间隔物66是用于防止在第三接触孔64的上侧壁发生弯曲的材料。在存储单元区域R10中不形成侧壁间隔物66。侧壁间隔物66可以暴露出第三接触孔64的底表面，且仅形成在第三接触孔64的侧壁上。在用于形成侧壁间隔物66的刻蚀工艺期间，衬底41的第二掺杂区域44P可以被凹进到预定的深度。
侧壁间隔物66可以具有至少的厚度。因此，可以在没有弯曲的情况下稳固地形成侧壁间隔物66。当侧壁间隔物66的厚度薄于时，侧壁间隔物66可能丢失且在第三接触孔64的上侧壁中可能发生弯曲。如果发生弯曲，则在相邻的第三接触孔64之间可能会发生桥接。
第三接触孔64可以因为侧壁间隔物66而具有经校正的第二高宽比AR2’。经校正的第二高宽比AR2’可以比初始的第二高宽比AR2大。
如图8I中所示，可以形成阻挡图案67。阻挡图案67可以完全填充第三接触孔64和侧壁间隔物66上。另外，可以从存储单元区域R10去除阻挡图案67，使得它仅形成在外围电路区域R20中。阻挡图案67可以由含碳的材料形成。阻挡图案67可以通过旋转涂覆形成。因此，可以将阻挡图案67无空隙地填充在第三接触孔64中。阻挡图案67可以包括SOC(旋涂碳)。
然后，可以凹进填充物63，使得它的上表面位于比位线结构BL的顶表面低的水平处。根据此事实，可以在第二接触孔61中形成硅区域(即，硅插塞63C)。为了凹进填充物63，可以执行回刻蚀工艺。同时，在回刻蚀工艺期间，可以通过阻挡图案67来保护外围电路区域R20。由于填充物63包括多晶硅，因此硅插塞63C可以称为“多晶硅插塞”。
第二接触孔61可以因为硅插塞63C而具有经校正的第一高宽比AR1’。经校正的第一高宽比AR1’可以比初始的第一高宽比AR1小。
如图8J中所示，在硅插塞63C的顶部注入掺杂剂。结果，可以形成界面掺杂区域68。界面掺杂区域68可以具有比硅插塞63C高的掺杂浓度。界面掺杂区域68与硅插塞63C可以用相同的掺杂剂来掺杂。接着，可以执行用于将掺杂到界面掺杂区域68内的掺杂剂激活的热处理。
如图8K中所示，可以去除阻挡图案67。可以通过利用氧等离子体的剥离工艺来去除阻挡图案67。
通过上述的一系列工艺，可以在存储单元区域R10中形成硅插塞63C，以及可以在外围电路区域R20中形成侧壁间隔物66。即，可以在第二接触孔61中部分地填充硅插塞63C，以及可以在第三接触孔64的侧壁上形成侧壁间隔物66。结果，第二接触孔61可以不包括侧壁间隔物,即，为无间隔物结构。在第二接触孔61中不存在侧壁间隔物，而在第三接触孔64中存在侧壁间隔物66。
第二接触孔61可以因为硅插塞63C而具有比第一高宽比AR1小的经校正的第一高宽比AR1’。第三接触孔64可以因为侧壁间隔物66而具有比第二高宽比AR2大的经校正的第二高宽比AR2’。经校正的第一高宽比AR1’与原始的第一高宽比AR1之间的差可以大于经校正的第二高宽比AR2’与原始的第二高宽比AR2之间的差。经校正的第一高宽比AR1’可以小于经校正的第二高宽比AR2’。
可以形成第三掺杂区域69。第三掺杂区域69可以称为额外掺杂区域或界面掺杂区域。通过第三掺杂区域69可以改善接触电阻。第三掺杂区域69可以形成在第二掺杂区域44P中。第三掺杂区域69可以形成在外围电路区域R20中。可以通过诸如注入和等离子掺杂(PLAD)的掺杂技术来形成第三掺杂区域69。第三掺杂区域69可以用N型掺杂剂或P型掺杂剂来掺杂。第二掺杂区域44P与第三掺杂区域69可以用相同的掺杂剂或不同的掺杂剂来掺杂。
接着，通过沉积金属层并执行热工艺，可以形成第一金属硅化物70C和第二金属硅化物70P。第一金属硅化物70C可以形成在第二接触孔61中，且同时地，第二金属硅化物70P可以形成在第三接触孔64中。第一金属硅化物70C和第二金属硅化物70P可以包括硅化钴。
第一金属硅化物70C可以形成在界面掺杂区域68上。第二金属硅化物70P可以形成在第三掺杂区域69上。可以通过界面掺杂区域68的硅与金属层的金属之间的反应来形成第一金属硅化物70C。可以通过金属层的金属与第三掺杂区域69的硅之间的反应来形成第二金属硅化物70P。
在热工艺之后，可以去除未反应的金属层。
第一金属硅化物70C和第二金属硅化物70P不限于硅化钴。例如，通过利用能与硅反应形成硅化物的另一种金属(诸如钛和镍)，可以形成金属硅化物。在同时地形成第一金属硅化物70C与第二金属硅化物70P的情况下，可以形成具有小量泄漏电流和低电阻的硅化钴。
如图8L中所示，可以在第二接触孔61和第三接触孔64中填充导电层。导电层可以是具有比硅插塞63C低的电阻的材料。例如，导电层可以是金属性材料。在填充导电层之后，可以执行CMP工艺。可以在第二接触孔61中形成第一阻障物71C和第一金属插塞72C。可以在第三接触孔64中形成第二阻障物71P和第二金属插塞72P。可以同时地形成第一阻障物71C与第二阻障物71P，且也可以同时地形成第一金属插塞72C与第二金属插塞72P。在用于形成第一金属插塞72C和第二金属插塞72P的CMP工艺中，可以去除保护层62。
根据上面的描述，可以在存储单元区域R10中形成单元接触结构，以及可以在外围电路区域R20中形成外围接触结构。每个单元接触结构可以包括硅插塞63C、界面掺杂区域68、第一金属硅化物70C、第一阻障物71C以及第一金属插塞72C。每个外围接触结构可以包括第二金属硅化物70P、第二阻障物71P以及第二金属插塞72P。
单元接触结构与外围接触结构可以在结构上彼此不对称。例如，单元接触结构与外围接触结构可以因侧壁间隔物66和硅插塞63C而成为不对称的结构。单元接触结构可以是无间隔物结构，而外围接触结构可以是其中嵌入有侧壁间隔物66的间隔物嵌入结构。单元接触结构包括硅插塞63C和第一金属插塞72C，而外围接触结构仅包括第二金属插塞72P。
如图8M中所示，可以在第一金属插塞72C上形成存储元件73。存储元件73可以包括电容器。可以在第二金属插塞72P上形成金属线74。
图9A至9D示出用于形成根据第五实施例的变型的半导体结构的方法。可以通过图8A至8K中示出的方法来形成第一金属硅化物70C和第二金属硅化物70P。
接着，如图9A中所示，形成第一阻障物71C和第一金属插塞72C。第一金属插塞72C可以包括延伸到位线结构的顶部的延伸部分。即，第一金属插塞72C可以与位线结构部分地重叠。在用于形成第一金属插塞72C的刻蚀工艺中，可以刻蚀第一间隔物元件54的一部分。结果，可以暴露出第三间隔物52。
在形成第一阻障物71C和第一金属插塞72C时，同时地可以在外围电路区域R20中形成第二阻障物71P和金属线74。可以在不使用金属插塞的情况下直接地形成金属线74。当从顶部俯视时，金属线74可以是线形，而第一金属插塞72C可以是点形。
如图9B中所示，可以去除第三间隔物52。结果，可以形成空气间隙75。空气间隙75可以是与位线结构的两个侧壁平行的线形。可以在第一间隔物50与第三间隔物53之间形成空气间隙75。
如图9C中所示，可以形成空气覆盖层76。空气间隙75可以通过空气覆盖层76来密封。可以平坦化空气覆盖层76，使得暴露出第一金属插塞72C的表面。
如图9D中所示，可以在第一金属插塞72C上形成存储元件73。
根据上述实施例的半导体结构可以应用于DRAM(动态随机存取存储器)，且还可以应用于诸如SRAM(静态随机存取存储器)、闪存、FeRAM(铁电随机存取存储器)、MRAM(磁随机存取存储器)以及PRAM(相变随机存取存储器)的存储器。
尽管已经出于说明的目的而描述了各个实施例，但是对于本领域技术人员而言将明显的是，可以在不脱离所附权利要求所限定的本发明的精神和范围的情况下作出各种改变和修改。

Claims (20)

1.一种用于制造半导体结构的方法，包括：
准备衬底，衬底包括第一掺杂区域和第二掺杂区域；
形成暴露出第一掺杂区域的第一开口；
在第一开口的下部中形成硅区域；
形成暴露出第二掺杂区域的第二开口；
在第二开口中形成侧壁间隔物；
在硅区域之上形成第一金属-硅区域；以及
在第二掺杂区域之上形成第二金属-硅区域。
2.根据权利要求1所述的方法，其中，在第一开口的下部中形成硅区域包括：
在第一开口中形成硅填充物；以及
凹进硅填充物以形成硅区域。
3.根据权利要求1所述的方法，还包括：
在第一金属-硅区域之上形成第一金属区域，且同时地在第二金属-硅区域之上形成第二金属区域。
4.根据权利要求1所述的方法，其中，第一开口具有比第二开口大的高宽比。
5.根据权利要求1所述的方法，其中，第一开口与第二开口具有相同的高度，以及
其中，第一开口具有比第二开口小的宽度。
6.根据权利要求1所述的方法，其中，形成第一金属-硅区域和第二金属-硅区域包括：
在硅区域和第二掺杂区域之上形成金属层；
通过使硅区域与金属层反应来形成第一金属-硅区域；
通过使第二掺杂区域与金属层反应来形成第二金属-硅区域；以及
去除未反应的金属层。
7.根据权利要求1所述的方法，还包括：
在形成第一金属硅区域和第二金属-硅区域之前，
在硅区域之上形成第一界面掺杂区域；以及
在第二掺杂区域之上形成第二界面掺杂区域。
8.根据权利要求7所述的方法，
其中，硅区域包括用第一掺杂剂掺杂的多晶硅层，以及
其中，形成第一界面掺杂区域包括：
用第二掺杂剂对硅区域的上部进行掺杂，其中，硅区域的上部的掺杂浓度高于硅区域的下部；以及
执行热处理，以激活硅区域的上部中的第二掺杂剂来形成第一界面掺杂区域。
9.根据权利要求7所述的方法，
其中，通过掺杂第三掺杂剂来形成第二掺杂区域，以及
其中，形成第二界面掺杂区域包括：
用第四掺杂剂对第二掺杂区域的上部进行掺杂，其中，第二界面掺杂区域具有比第二掺杂区域高的掺杂浓度；以及
执行热处理，以激活第二界面掺杂区域中的第四掺杂剂。
10.根据权利要求1所述的方法，其中，第一掺杂区域包括第一晶体管的源极/漏极区域，而第二掺杂区域包括第二晶体管的源极/漏极区域。
11.一种用于制造半导体结构的方法，包括：
准备半导体衬底，半导体衬底包括存储单元区域和外围电路区域；
在存储单元区域中的半导体衬底中形成掩埋字线；
在存储单元区域中的半导体衬底之上形成位线结构；
在外围电路区域中的半导体衬底之上以及存储单元区域中的位线结构之上形成电介质层；
在存储单元区域中的电介质层中形成第一开口；
在第一开口中填充硅填充物；
在外围电路区域中的电介质层中形成第二开口；
在第二开口的侧壁之上形成侧壁间隔物；
凹进硅填充物以形成硅插塞，其中，硅插塞填充第一开口的下部；以及
在硅插塞的顶表面之上形成第一金属硅化物，且同时地在第二开口的下部中形成第二金属硅化物。
12.根据权利要求11所述的方法，还包括：
同时地形成第一金属插塞和第二金属插塞；
其中，第一金属插塞填充第一开口且设置在第一金属硅化物之上，以及
其中，第二金属插塞填充第二开口且设置在第二金属硅化物之上。
13.根据权利要求11所述的方法，还包括：
在形成第一金属硅化物和第二金属硅化物之前，将第一掺杂剂掺杂到硅插塞的顶表面中以形成第一界面掺杂区域。
14.根据权利要求11所述的方法，还包括：
在形成第一金属硅化物和第二金属硅化物之前，将第二掺杂剂掺杂到通过第二开口而暴露出的半导体衬底中以形成第二界面掺杂区域。
15.根据权利要求11所述的方法，其中，形成第二开口和形成侧壁间隔物包括：
对包括硅填充物的存储单元区域进行掩蔽；
通过刻蚀外围电路区域中的电介质层来形成第二开口；
形成间隔物层以覆盖第二开口的侧壁和底表面；以及
回刻蚀间隔物层，以在第二开口的侧壁之上形成侧壁间隔物。
16.根据权利要求11所述的方法，其中，形成硅插塞包括：
对包括第二开口的外围电路区域进行掩蔽；
回刻蚀硅填充物而形成硅插塞；
用掺杂剂对硅插塞的顶表面进行掺杂；以及
执行热处理以激活所述掺杂剂。
17.根据权利要求11所述的方法，其中，在外围电路区域中的半导体衬底之上以及存储单元区域中的位线结构之上形成电介质层包括：
在存储单元区域中的位线之上以及外围电路区域中的半导体衬底之上形成层间电介质层；
平坦化层间电介质层，使得暴露出位线结构的顶表面；
通过部分地刻蚀层间电介质层的一部分来形成插塞隔离部分；
在插塞隔离部分中形成插塞隔离层；以及
从存储单元区域去除剩余的层间电介质层，
其中，层间电介质层保留在外围电路区域中，而插塞隔离层形成在存储单元区域中。
18.根据权利要求11所述的方法，还包括：
通过使用与位线结构相同的材料来在外围电路区域中形成栅结构，
其中，与形成位线结构基本上同时地形成栅结构。
19.根据权利要求18所述的方法，还包括：
在位线结构的侧壁之上形成第一间隔物元件；以及
在栅结构的侧壁之上形成第二间隔物元件。
20.根据权利要求19所述的方法，还包括：
通过去除第一间隔物元件的一部分来形成空气间隙；以及
覆盖空气间隙。
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