KR20170028666A - 반도체구조물 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 메모리셀영역과 주변회로영역에서 금속실리사이드를 동시에 형성할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 메모리셀영역과 주변회로영역을 포함하는 반도체기판을 준비하는 단계; 상기 메모리셀영역의 반도체기판에 워드라인을 매립하는 단계; 상기 메모리셀영역의 반도체기판 상부에 비트라인구조물을 형성하는 단계; 상기 주변회로영역 및 메모리셀영역 상에 절연층을 형성하는 단계; 상기 메모리셀영역의 절연층에 제1오프닝을 형성하는 단계; 상기 제1오프닝에 실리콘필러를 채우는 단계; 상기 주변회로영역의 절연층에 측벽스페이서를 갖는 제2오프닝을 형성하는 단계; 상기 제1오프닝의 저부를 채우는 실리콘플러그를 형성하기 위해, 상기 실리콘필러를 리세싱하는 단계; 및 상기 실리콘플러그의 상부면 상에 제1금속실리사이드를 형성하는 동시에 상기 제2오프닝의 바닥면 상에 제2금속실리사이드를 형성하는 단계를 포함할 수 있다.

Description

반도체구조물 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체구조물에 관한 것으로, 상세하게는 금속실리사이드를 포함하는 반도체구조물 및 그 제조 방법에 관한 것이다.
반도체구조물 제조 시에, 누설전류 및 콘택 저항의 증가를 억제하기 위해 금속실리사이드를 형성하고 있다. 반도체장치의 미세화에 수반하여, 콘택구조도 미세화되고 있다.
따라서, 콘택저항을 더욱 낮추기 위해, 금속실리사이드의 형성 면적을 충분히 확보할 필요가 있다.
본 발명의 실시예들은, 오프닝이 미세화되더라도 금속실리사이드의 면적을 충분히 확보할 수 있는 반도체구조물 및 그 제조 방법을 제공한다.
또한, 본 발명의 실시예들은, 서로 다른 종횡비를 갖는 오프닝 내에 금속실리사이드를 동시에 형성할 수 있는 반도체구조물 및 그 제조 방법을 제공한다.
또한, 본 발명의 실시예들은, 메모리셀영역과 주변회로영역에서 금속실리사이드를 동시에 형성할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체구조물 제조 방법은, 제1도핑영역과 제2도핑영역을 포함하는 기판을 준비하는 단계; 상기 제1도핑영역을 노출시키는 제1오프닝을 형성하는 단계; 상기 제1오프닝에 실리콘필러를 채우는 단계; 상기 제2도핑영역을 노출시키는 제2오프닝을 형성하는 단계; 상기 제2오프닝에 측벽스페이서를 형성하는 단계; 상기 제1오프닝의 저부에 실리콘영역을 형성하기 위해 상기 실리콘필러를 리세싱하는 단계; 및 상기 실리콘영역 상에 제1금속-실리콘영역을 형성하는 동시에 상기 제2도핑영역 상에 제2금속-실리콘영역을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물 제조 방법은, 제1도핑영역과 제2도핑영역을 포함하는 기판을 준비하는 단계; 상기 제1도핑영역을 노출시키는 제1오프닝을 형성하는 단계; 상기 제1오프닝에 실리콘필러를 채우는 단계; 상기 제2도핑영역을 노출시키는 제2오프닝을 형성하는 단계; 상기 제2오프닝에 측벽스페이서를 형성하는 단계; 상기 제1오프닝의 저부에 실리콘영역을 형성하기 위해 상기 실리콘필러를 리세싱하는 단계; 상기 실리콘영역에 제1계면도핑영역을 형성하는 단계; 상기 제2도핑영역에 제2계면도핑영역을 형성하는 단계; 및 상기 제1계면도핑영역 상에 제1금속-실리콘영역을 형성하는 동시에 상기 제2계면도핑영역 상에 제2금속-실리콘영역을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은, 메모리셀영역과 주변회로영역을 포함하는 반도체기판을 준비하는 단계; 상기 메모리셀영역의 반도체기판에 워드라인을 매립하는 단계; 상기 메모리셀영역의 반도체기판 상부에 비트라인구조물을 형성하는 단계; 상기 주변회로영역 및 메모리셀영역 상에 절연층을 형성하는 단계; 상기 메모리셀영역의 절연층에 제1오프닝을 형성하는 단계; 상기 제1오프닝에 실리콘필러를 채우는 단계; 상기 주변회로영역의 절연층에 측벽스페이서를 갖는 제2오프닝을 형성하는 단계; 상기 제1오프닝의 저부를 채우는 실리콘플러그를 형성하기 위해, 상기 실리콘필러를 리세싱하는 단계; 및 상기 실리콘플러그의 상부면 상에 제1금속실리사이드를 형성하는 동시에 상기 제2오프닝의 바닥면 상에 제2금속실리사이드를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물은, 제1도핑영역과 제2도핑영역을 포함하는 반도체기판; 상기 제1도핑영역을 노출시키며, 측벽스페이서를 미포함하는 제1오프닝을 갖는 제1절연층; 상기 제2도핑영역을 노출시키며, 측벽스페이서를 포함하는 제2오프닝을 갖는 제2절연층; 상기 제1오프닝을 채우고, 상기 제1도핑영역에 접촉된 실리콘영역, 상기 실리콘영역 상의 제1금속-실리콘영역을 포함하는 제1콘택구조물; 및 상기 제2오프닝을 채우고, 상기 제2도핑영역에 접촉된 제2금속-실리콘 영역을 포함하는 제2콘택구조물을 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물은, 매립워드라인 및 제1도핑영역을 포함하는 메모리셀영역과 플라나게이트구조물 및 제2도핑영역을 포함하는 주변회로영역이 정의된 반도체기판; 상기 제1도핑영역을 노출시키는 제1오프닝을 포함하는 제1절연층; 상기 제1오프닝에 형성되고, 상기 제1도핑영역과 접촉하는 실리콘플러그, 상기 실리콘플러그 상의 제1금속실리사이드 및 상기 금속실리사이드 상의 제1금속플러그를 포함하는 제1콘택구조물; 상기 제2도핑영역을 노출시키고, 상기 제1오프닝보다 종횡비가 큰 제2오프닝을 포함하는 제2절연층; 상기 제2오프닝에 형성되고, 상기 제2도핑영역과 접촉하는 제2금속실리사이드 및 상기 제2금속실리사이드 상의 제2금속플러그를 포함하는 제2콘택구조물; 및 상기 제2콘택구조물과 상기 제2오프닝의 측벽 사이에 형성된 측벽스페이서를 포함할 수 있다.
본 기술은 스페이서-프리의 오프닝에 금속실리사이드를 형성하므로써, 금속실리사이드의 형성 면적을 충분히 확보할 수 있다.
또한, 본 기술은 저종횡비의 오프닝과 고종횡비의 오프닝에 금속실리사이드를 동시에 형성할 수 있다.
도 1은 제1실시예에 따른 반도체구조물을 도시한 도면이다.
도 2a 내지 도 2n은 제2실시예에 따른 반도체구조물을 형성하기 위한 방법의 일예를 설명한다.
도 3은 제2실시예에 따른 반도체구조물을 도시한 도면이다.
도 4a 내지 도 4h는 제2실시예에 따른 반도체구조물을 형성하기 위한 방법의 일예를 설명한다.
도 5a 및 도 5b는 제3실시예 및 그 변형예에 따른 반도체구조물을 도시한 도면이다.
도 6a 및 도 6b는 제4실시예 및 그 변형예에 따른 반도체구조물을 도시한 도면이다.
도 7a는 제5실시예에 따른 반도체구조물을 설명한다.
도 7b는 도 7a의 A-A'선, B-B'선에 따른 단면도이다.
도 7c는 도 7a의 C-C'선에 따른 단면도이다.
도 7d는 셀콘택구조물(C21)과 주변콘택구조물(C22)의 어레이를 비교한 도면이다.
도 8a 내지 도 8m은 제6실시예에 따른 반도체구조물을 형성하기 위한 방법의 일예를 설명한다.
도 9a 내지 도 9d는 반도체구조물을 형성하기 위한 다른 예를 설명한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 제1실시예에 따른 반도체구조물을 도시한 도면이다.
도 1을 참조하면, 제1실시예에 따른 반도체구조물(100)은, 제1콘택구조물(C1)과 제2콘택구조물(C2)을 포함할 수 있다. 제1콘택구조물(C1)과 제2콘택구조물(C2)은 서로 다른 종횡비를 가질 수 있다. 예컨대, 제1콘택구조물(C1)은 제2콘택구조물(C2)보다 종횡비가 더 작을 수 있다.
제1콘택구조물(C1)과 제2콘택구조물(C2)은 반도체기판(101) 상에 형성될 수 있다. 반도체기판(101)은 제1도핑영역(102) 및 제2도핑영역(103)을 포함할 수 있다. 제1도핑영역(102)은 제1영역(R1)에 형성될 수 있고, 제2도핑영역(103)은 제2영역(R1)에 형성될 수 있다. 제1영역(R1)과 제2영역(R2)은 분리층(104)에 의해 분리될 수 있다. 제2도핑영역(103)에 제3도핑영역(105)이 더 형성될 수 있다. 제1도핑영역(102)과 제2도핑영역(103)은 동일 도펀트 또는 서로 다른 도펀트로 도핑될 수 있다. 제3도핑영역(105)과 제2도핑영역(103)은 동일 도펀트 또는 서로 다른 도펀트로 도핑될 수 있다. 제3도핑영역(105)은 제2도핑영역(103)보다 고농도로 도핑될 수 있다. 제3도핑영역(105)은 계면도핑영역이라고 지칭될 수 있다. 제3도핑영역(105)에 의해 제2콘택구조물(C2)의 콘택저항을 개선할 수 있다.
반도체기판(101) 상에 제1절연층(106A)과 제2절연층(107A)이 형성될 수 있다. 제1영역(R1)에 제1절연층(106A)이 형성될 수 있고, 제2영역(R2)에 제2절연층(107A)이 형성될 수 있다. 제1절연층(106A)과 제2절연층(107A)은 동일 물질이거나, 서로 다른 물질일 수 있다. 제1절연층(106A)은 제1도핑영역(102)의 일부를 노출시키는 제1오프닝(106)을 가질 수 있다. 제2절연층(107A)은 제2도핑영역(103)을 노출시키는 제2오프닝(107)을 가질 수 있다. 제2오프닝(107)은 제1오프닝(106)보다 종횡비가 더 클 수 있다. 본 실시예에서, 제2오프닝(107)과 제1오프닝(106)은 높이가 동일하고, 폭이 서로 다를 수 있다. 예컨대, 제2오프닝(107)이 제1오프닝(106)보다 폭이 더 클 수 있다.
제1오프닝(106)에 제1콘택구조물(C1)이 형성될 수 있다. 제2오프닝(107)에 제2콘택구조물(C2)이 형성될 수 있다. 제2콘택구조물(C2)은 측벽스페이서(108)를 포함할 수 있다. 제1콘택구조물(C1)은 스페이서를 포함하지 않는다. 즉, 제1콘택구조물(C1)은 스페이서-프리(Spacer-free) 구조일 수 있고, 제콘택구조물(C2)은 스페이서가 내장된(Spacer-embedded) 구조일 수 있다. 측벽스페이서(108)는 제2오프닝(107)의 측벽에 위치할 수 있다.
제1콘택구조물(C1)은 실리콘 영역(109), 제1금속-실리콘 영역(110) 및 제1금속영역(111)을 포함할 수 있다. 제2콘택구조물(C2)은 측벽스페이서(108), 제2금속-실리콘 영역(112) 및 제2금속영역(113)을 포함할 수 있다. 제1콘택구조물(C1)은 제1도핑영역(102)에 접속될 수 있다. 제2콘택구조물(C2)은 제2도핑영역(103)에 접속될 수 있다. 제3도핑영역(105)에 의해 제2콘택구조물(C2)의 콘택저항을 개선한다. 실리콘 영역(109)은 폴리실리콘, 특히 도프드 폴리실리콘을 포함할 수 있다. 제1금속-실리콘 영역(110)과 제2금속-실리콘 영역(112)은 코발트실리사이드와 같은 금속실리사이드를 포함할 수 있다. 제1금속영역(111)과 제2금속영역(113)은 텅스텐과 같은 금속을 포함할 수 있다. 제1금속-실리콘 영역(110)과 제1금속영역(111) 사이에 제1배리어(114)가 형성될 수 있다. 제2금속-실리콘영역(112)과 제2금속영역(113) 사이에 제2배리어(115)가 형성될 수 있다. 제1배리어(114) 및 제2배리어(115)는 제1 및 제2콘택구조물(C1, C2)의 저항을 낮추기 위해 금속물질을 포함할 수 있다. 제1배리어(114) 및 제2배리어(115)는 티타늄, 티타늄질화물 또는 이들의 조합을 포함할 수 있다.
반도체구조물(100)은 복수의 트랜지스터를 포함할 수 있다. 예컨대, 제1영역(R1)에 제1트랜지스터가 형성될 수 있고, 제2영역(R2)에 제2트랜지스터가 형성될 수 있다. 제1도핑영역(102)은 제1트랜지스터의 일부일 수 있다. 제2도핑영역(103)은 제2트랜지스터의 일부일 수 있다. 제1트랜지스터와 제2트랜지스터는 분리층(104)에 의해 분리되어 형성될 수 있다.
도 2a 내지 도 2n은 제1실시예에 따른 반도체구조물을 형성하기 위한 방법의 일예를 설명한다.
도 2a에 도시된 바와 같이, 기판(11)이 준비된다. 기판(11)은 제1영역(R1)과 제2영역(R2)을 포함할 수 있다. 제1영역(R1)과 제2영역(R2)은 대칭형 구조물 또는 비대칭형 구조물이 형성될 영역일 수 있다. 예를 들어, 제1영역(R1)과 제2영역(R2)에 동일 구조의 구조물이 형성될 수 있다. 또한, 제1영역(R1)과 제2영역(R2)에 서로 다른 구조의 구조물이 형성될 수 있다. 다른 실시예에서, 제1영역(R1)은 고밀도구조물이 형성될 영역일 수 있고, 제2영역(R2)은 저밀도 구조물이 형성될 영역일 수 있다. 예를 들어, 제1영역(R1)에는 간격이 조밀한 복수의 구조물이 고밀도로 형성될 수 있다. 제2영역(R2)에는 제1영역(R1)보다 간격이 넓은 복수의 구조물이 형성될 수 있다. 아울러, 제1영역(R1)에 형성되는 구조물은 제2영역(R2)에 형성되는 구조물보다 폭이 더 작을 수 있다. 제1영역(R1)은 제1트랜지스터가 형성될 영역이고, 제2영역(R2)은 제2트랜지스터가 형성될 영역일 수 있다. 제1영역(R1)은 메모리셀이 형성될 영역이고, 제2영역(R2)은 주변회로가 형성될 영역일 수 있다.
기판(11)은 반도체 프로세싱(semiconductor processing)을 위한 적절한 물질(suitable materials)을 포함할 수 있다. 기판(11)은 반도체기판(Semiconductor substrate)을 포함할 수 있다. 예컨대, 기판(11)은 실리콘기판, 실리콘저마늄(SiGe) 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 또한, 기판(11)은 절연물질 또는 도전물질을 포함할 수 있다. 예컨대, 기판(11)은 실리콘산화물, 실리콘질화물, 폴리실리콘, 금속물질 또는 이들의 조합을 포함할 수 있다. 기판(11)은 반도체기판 상에 형성된 절연물질을 포함할 수도 있다.
제1영역(R1)에 제1도핑영역(12)이 형성될 수 있다. 제1도핑영역(12)은 기판(11) 내에 형성될 수 있다. 제1도핑영역(12)은 트랜지스터의 일부일 수 있다. 즉, 제1도핑영역(12)은 소스/드레인 영역이라고 지칭될 수 있다. 제1도핑영역(12)은 도펀트로 도핑될 수 있다. 제1도핑영역(12)은 임플란트, 플라즈마도핑(PLAD)과 같은 도핑기술에 의해 형성될 수 있다. 제1도핑영역(12)은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다.
제2영역(R2)에 제2도핑영역(13)이 형성될 수 있다. 제2도핑영역(13)은 기판(11) 내에 형성될 수 있다. 제2도핑영역(13)은 트랜지스터의 일부일 수 있다. 즉, 제2도핑영역(13)은 소스/드레인 영역이라고 지칭될 수 있다. 제2도핑영역(13)은 도펀트로 도핑될 수 있다. 제2도핑영역(13)은 임플란트, 플라즈마도핑(PLAD)과 같은 도핑기술에 의해 형성될 수 있다. 제2도핑영역(13)은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다.
제1도핑영역(12) 및 제2도핑영역(13)은 저농도 또는 고농도로 형성될 수 있다. 다른 실시예에서, 제1도핑영역(12) 및 제2도핑영역(13)은 저농도부와 고농도부를 가질 수 있다. 저농도부는 LDD라고 지칭될 수 있다.
제1영역(R1)과 제2영역(R2)은 분리층(Isolation layer, 14)에 의해 서로 분리될 수 있다. 분리층(14)은 STI(Shallow Trench Isolation) 영역일 수 있다. 분리층(14)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
기판(11) 상부에 절연층(15, 16)이 형성될 수 있다. 절연층(15, 16)은 실리콘산화물, 실리콘질화물, 저유전물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 절연층(15, 16)은 SiO2, TEOS, PSG, BPSG, BSG 또는 SOD을 포함할 수 있다. 절연층(15, 16)은 싱글층(single layer) 또는 다층(multiple layers)일 수 있다. 절연층(15, 16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 다른 적절한 기술(other suitable technique)에 의해 형성될 수 있다.
본 실시예에서, 제1영역(R1)에 제1절연층(15)이 형성될 수 있고, 제2영역(R2)에 제2절연층(16)이 형성될 수 있다. 제1절연층(15)과 제2절연층(16)은 동일 물질이거나 또는 서로 다른 물질일 수 있다. 예컨대, 제1절연층(15)은 실리콘질화물일 수 있고, 제2절연층(16)은 실리콘산화물일 수 있다. 다른 실시예에서, 제1절연층(15)과 제2절연층(16)은 모두 실리콘산화물이거나, 실리콘질화물일 수 있다. 제1절연층(15)은 다층일 수 있고, 제2절연층(16)은 싱글층일 수 있다. 제1절연층(15)은 수직하게 적층된 다층, 수평하게 적층된 다층 또는 이들의 조합으로 형성될 수 있다.
다음으로, 제1절연층(15)에 제1오프닝(first opening, 17)이 형성될 수 있다. 예를 들어, 제1오프닝(17)을 형성하기 위해 제1절연층(15)의 일부가 식각될 수 있다. 제1오프닝(17)은 제1종횡비(First aspect ratio; AR1)를 가질 수 있다. 제1오프닝(17)은 기판(11)의 제1표면(S1)을 노출시킬 수 있다. 평면상으로 볼 때, 제1오프닝(17)은 써클 형상(Circle shape), 타원형상 또는 사각형 형상(rectangle shape)을 가질 수 있다. 제1영역(R1)에 제1오프닝(17)을 형성하는 동안, 제2절연층(16)은 마스킹(도시 생략)될 수 있다. 제1오프닝(17)에 의해 노출되는 제1표면(S1)은 제1도핑영역(15)의 상부면일 수 있다. 다른 실시예에서, 제1표면(S1)은 리세스될 수 있다.
도 2b에 도시된 바와 같이, 제1오프닝(17)을 채우는 필러(filler, 19)가 형성될 수 있다. 필러(19)는 제1오프닝(17)을 완전히 갭필할 수 있다. 필러(19)는 도전물질로 형성될 수 있다. 예를 들어, 필러(19)는 폴리실리콘(Poly-silicon)을 포함할 수 있다. 필러(19)는 도펀트가 도입된 도프드 폴리실리콘을 포함할 수 있다. 필러(19)는 인(Phosphorus), 아세닉 (Arsenic) 또는 보론(Boron)으로 도핑될 수 있다.
필러(19)를 형성하는 방법의 일예는 다음과 같다. 먼저, 제2절연층(16) 상에 보호층(18)을 형성한다. 보호층(18)은 제2영역(R2)을 커버링하고, 제1영역(R1)을 노출시킬 수 있다. 보호층(18)은 실리콘질화물을 포함할 수 있다. 다음으로, 폴리실리콘층(19A)으로 제1오프닝(17)을 채운다. 여기서, 폴리실리콘층(19A)은 시드층, 도프드 폴리실리콘(Doped polysilicon), 언도프드 폴리실리콘층(Undoped polysilicon)을 순차적으로 형성할 수 있다. 폴리실리콘층(19A)은 후속 열공정에 노출될 수 있다. 이어서, CMP(Chemical Mechanical Polishing) 등의 평탄화 공정(Planarization process)이 수행될 수 있다. 폴리실리콘층(19A)의 CMP 공정은 보호층(18)의 표면이 노출될때까지 진행할 수 있다. 이로써, 제1영역(R1)과 제2영역(R2)간의 단차를 제거할 수 있다. 필러(19)와 보호층(18)은 동일 표면(co-planar)일 수 있다. 필러(19)는 제1오프닝(17)을 채우는 필러부(19F)와 필러부(19F) 상의 평판부(19P)를 포함할 수 있다. 평판부(19P)는 필러부(19F) 및 제1절연층(15)을 커버링할 수 있다. 평판부(19P)는 제2영역(R2)으로 확장되지는 않는다. 다른 실시예에서, 필러(19)는 평판부(19P)없이 필러부(19F)만을 포함할 수도 있다. 위와 같이, 폴리실리콘층(19A)을 이용하므로써, 보이드없이(void-free) 제1오프닝(17)을 갭필(gapfill)할 수 있다. 다른 실시예에서, 보호층(18)을 형성하지 않고 폴리실리콘층(19A) 갭필 및 CMP 공정이 수행될 수도 있다.
도 2c에 도시된 바와 같이, 제2오프닝(21)이 형성될 수 있다. 제2절연층(16)에 제2오프닝(21)이 형성될 수 있다. 예를 들어, 제2오프닝(21)을 형성하기 위해, 제1마스크층(20)을 이용한 식각 공정에 의해 보호층(18) 및 제2절연층(16)이 식각될 수 있다. 제2오프닝(21)은 제2종횡비(AR2)를 가질 수 있다. 제1종횡비(AR1)와 제2종횡비(AR2)는 동일하거나 또는 서로 다를 수 있다. 예를 들어, 제1오프닝(17)과 제2오프닝(21)은 높이가 동일하고, 폭이 서로 다를 수 있다. 제2오프닝(21)이 제1오프닝(17)보다 폭이 더 클 수 있다. 이에 따라, 제2종횡비(AR2)는 제1종횡비(AR1)보다 더 클 수 있다. 제2오프닝(21)은 기판(11)의 제2표면(S2)을 노출시킬 수 있다. 평면상으로 볼 때, 제2오프닝(21)은 써클 형상(Circle shape), 타원형상 또는 사각형 형상(rectangle shape)을 가질 수 있다. 제2영역(R2)에 제2오프닝(21)을 형성하는 동안, 제1영역(R1)은 제1마스크층(20)에 의해 보호될 수 있다. 제2오프닝(21)에 의해 노출되는 제2표면(S2)은 제2도핑영역(13)의 상부면일 수 있다. 다른 실시예에서, 제2표면(S2)은 리세스될 수 있다. 제1마스크층(20)은 감광막패턴을 포함할 수 있다. 다른 실시예에서, 제1마스크층(20)은 스핀온카본, TEOS, 비정질카본과 같은 하드마스크물질일 수 있다.
도 2d에 도시된 바와 같이, 제1마스크층(20)이 제거될 수 있다.
다음에, 스페이서층(22A)이 형성될 수 있다. 스페이서층(22A)은 제2절연층(16)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제2절연층(16)이 실리콘산화물로 형성된 경우, 스페이서층(22A)은 실리콘질화물로 형성될 수 있다. 제2절연층(16)이 실리콘질화물로 형성된 경우, 스페이서층(22A)은 실리콘산화물로 형성될 수 있다. 스페이서층(22A)은 제2오프닝(21)의 상부 측벽에서 보잉(Bowing)이 발생되는 것을 방지하기 위한 물질이다. 스페이서층(22A)은 제1영역(R1)에도 형성될 수 있다.
도 2e에 도시된 바와 같이, 제2오프닝(21) 내에 측벽스페이서(sidewall spacer, 22)를 형성할 수 있다. 측벽스페이서(22)를 형성하기 위해, 에치백 공정이 수행될 수 있다. 에치백 공정시에, 제1영역(R1)으로부터 스페이서층(22A)이 모두 제거될 수 있다. 따라서, 측벽스페이서(22)는 제2오프닝(21)의 바닥면을 노출시키고, 제2오프닝(21)의 측벽에만 형성될 수 있다. 측벽스페이서(22)를 형성하기 위한 식각 공정동안에, 제2도핑영역(13)의 제2표면(S2)이 일정 깊이 리세스될 수 있다.
측벽스페이서(22)는 적어도 30Å 이상의 두께일 수 있다. 이로써, 무너짐 없이 측벽스페이서(22)를 견고하게 형성할 수 있다. 측벽스페이서(22)의 두께가 30Å보다 얇은 경우, 측벽스페이서(22)가 손실되어 제2오프닝(21)의 상부 측벽에서 보잉(Bowing)이 발생될 수 있다. 보잉이 발생하면, 이웃하는 제2오프닝(21)간에 브릿지가 발생할 수 있다.
제2오프닝(21)은 측벽스페이서(22)에 의해 제2종횡비(AR2)보다 작아진 수정된 제2종횡비(AR2')를 가질 수 있다.
도 2f에 도시된 바와 같이, 블록킹층(23A)이 형성될 수 있다. 블록킹층(23A)은 스페이서(22) 상에서 제2오프닝(21)을 모두 채울 수 있다. 아울러, 블록킹층(23A)은 제1영역(R1)에도 형성될 수 있다. 즉, 블록킹층(23A)의 일부는 필러(19)를 커버링할 수 있다. 블록킹층(23A)은 카본함유물질(Carbon-containing material)로 형성될 수 있다. 블록킹층(23A)은 스핀온코팅법(Spin on Coating)에 의해 형성될 수 있다. 이에 따라, 제2오프닝(21)에 블록킹층(23A)을 보이드없이(void-free) 채울 수 있다. 블록킹층(23A)은 스핀온카본(Spin On Carbon; SOC)을 포함할 수 있다.
블록킹층(23A) 상에 제2마스크층(24)이 형성될 수 있다. 제2마스크층(24)은 제1영역(R1)을 노출시키고, 제2영역(R2)을 커버링할 수 있다. 제2마스크층(24)은 감광막패턴을 포함할 수 있다. 제2마스크층(24)은 '제1영역 오픈마스크(First open mask)'라고 지칭될 수 있다.
제2마스크층(24)을 식각장벽으로 이용하여, 제1영역(R1)으로부터 블록킹층(23A)을 제거한다. 따라서, 블록킹패턴(23)이 제2영역(R2)에 형성될 수 있다. 블록킹패턴(23)은 측벽스페이서(22)가 형성된 제2오프닝(21)을 채울 수 있다.
도 2g에 도시된 바와 같이, 제2마스크층(24)이 제거될 수 있다.
다음에, 제1절연층(15)의 상부 표면보다 낮은 높이가 되도록, 필러(19)가 리세스될 수 있다. 이에 따라, 제1오프닝(17) 내에 실리콘영역(25)이 형성될 수 있다. 필러(19)를 리세스시키기 위해 에치백 공정이 수행될 수 있다. 한편, 에치백 공정 동안에, 제2영역(R2)은 블록킹패턴(23)에 의해 보호될 수 있다. 필러(19)가 폴리실리콘을 포함하므로, 실리콘영역(25)은 폴리실리콘영역일 수 있다. 실리콘영역(25)은 '폴리실리콘플러그'라고 지칭될 수 있다.
실리콘영역(25)에 의해 제1오프닝(17)은 리세스부(recess portion, 17R)를 갖는다. 리세스부(17R)는 수정된 제1종횡비(AR1')를 가질 수 있다. 수정된 제1종횡비(AR1')는 최초 제1종횡비(AR1)보다 더 감소할 수 있다.
도 2h에 도시된 바와 같이, 블록킹패턴(23)이 제거될 수 있다. 블록킹패턴(23)은 산소플라즈마를 이용한 스트립공정에 의해 제거될 수 있다.
위와 같은 일련의 공정에 의해, 제1영역(R1)에는 실리콘영역(25)이 형성되고, 제2영역(R2)에는 측벽스페이서(22)가 형성될 수 있다. 즉, 제1오프닝(17)에는 실리콘영역(25)이 부분적으로 채워질 수 있고, 제2오프닝(21)의 측벽에는 측벽스페이서(22)가 형성될 수 있다. 결국, 제1오프닝(17)은 측벽스페이서가 존재하지 않는, 즉 스페이서프리(spacer-free) 구조가 될 수 있다. 제1오프닝(17)에는 측벽스페이서가 없고, 제2오프닝(21)에는 측벽스페이서(22)가 존재하게 된다. 이를, 비대칭 오프닝 구조라고 지칭한다.
제1오프닝(17)은 실리콘영역(25)에 의해 제1종횡비(AR1)보다 작아진 수정된 제1종횡비(AR1')를 가질 수 있다. 제2오프닝(21)은 측벽스페이서(22)에 의해 제2종횡비(AR2)보다 작아진 수정된 제2종횡비(AR2')를 가질 수 있다. 수정된 제1종횡비(AR1')는 수정된 제2종횡비(AR2')보다 종횡비 감소량이 더 클 수 있다. 따라서, 수정된 제1종횡비(AR1')는 수정된 제2종횡비(AR2')보다 작은 종횡비를 가질 수 있다.
도 2i에 도시된 바와 같이, 제2영역(R2)에 제3도핑영역(29)이 형성될 수 있다. 제3도핑영역(29)은 제2도핑영역(13) 내에 형성될 수 있다. 제3도핑영역(29)은 콘택저항을 감소시키기 위해 수행될 수 있다. 제3도핑영역(29)은 계면도핑영역이라고 지칭될 수 있다. 제3도핑영역(29)은 도펀트로 도핑될 수 있다. 제3도핑영역(29)은 임플란트, 플라즈마도핑과 같은 도핑기술에 의해 형성될 수 있다. 제3도핑영역(29)은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. 제2도핑영역(13)과 제3도핑영역(29)은 동일 도펀트로 도핑되거나 또는 서로 다른 도펀트로 도핑될 수 있다.
제3도핑영역(29)을 형성하기 위해, 제3마스크층(27)을 이용한 도핑공정(28)이 수행될 수 있다. 제3마스크층(27)은 제1영역(R1)을 커버링할 수 있다. 아울러, 제3마스크층(27)은 제2오프닝(21)을 선택적으로 노출시키면서 제2영역(R2)의 일부를 커버링할 수 있다.
도 2j에 도시된 바와 같이, 제3마스크층(27)이 제거될 수 있다.
다음으로, 실리사이드-금속층(30A)이 형성될 수 있다. 실리사이드-금속층(30A)은 실리콘영역(25) 및 측벽스페이서(22)를 포함한 전면에 형성될 수 있다. 실리사이드-금속층(30A)은 제1오프닝(17) 및 제2오프닝(21)을 채우지 않고 컨포멀하게 형성될 수 있다. 실리사이드-금속층(30A)은 실리사이드화가능물질(silicidable material)일 수 있다. 예컨대, 실리사이드-금속층(30A)에 함유된 금속은 실리콘영역(25)과 반응할 수 있다. 아울러, 실리사이드-금속층(30A)에 함유된 금속은 기판(11), 즉 제3도핑영역(29)과 반응할 수 있다. 본 실시예에서, 실리사이드-금속층(30A)은 코발트를 포함할 수 있다. 실리사이드-금속층(30A)은 ALD, CVD 등의 증착법에 의해 형성될 수 있다.
실리사이드-금속층(30A)을 형성하기 전에, 실리콘영역(25) 및 제3도핑영역(29)의 표면이 노출되어 있다. 제3도핑영역(29)의 표면은 기판(11)의 일부분으로서 실리콘을 포함할 수 있다. 이와 유사하게, 실리콘영역(25)또한 실리콘을 포함할 수 있다. 따라서, 실리사이드-금속층(30A)의 일부는 실리콘이 함유된 표면들 상에 형성될 수 있고, 실리사이드-금속층(30A)의 다른 부분들은 제1층간절연층(15), 보호층(18), 측벽스페이서(22) 상에 형성될 수 있다.
다른 실시예에서, 실리사이드-금속층(30A)은 코발트 외에 티타늄, 니켈 등의 금속을 포함할 수 있다.
도 2k에 도시된 바와 같이, 열공정(thermal process)이 수행될 수 있다. 열공정에 의해, 금속-실리콘 영역(31, 32)이 형성될 수 있다. 제1오프닝(17)과 제2오프닝(21)에서 금속-실리콘 영역(31, 32)이 동시에(Concurrently) 형성될 수 있다. 예컨대, 금속-실리콘영역(31, 32)은 금속실리사이드일 수 있다. 금속-실리콘 영역(31, 32)은 코발트실리사이드를 포함할 수 있다.
금속-실리콘영역(31, 32)은 제1금속-실리콘 영역(31)과 제2금속-실리콘 영역(32)을 포함할 수 있다. 제1금속-실리콘 영역(31)은 제1오프닝(17) 내에 형성될 수 있다. 제2금속-실리콘 영역(32)은 제2오프닝(21) 내에 형성될 수 있다. 제1금속-실리콘 영역(31)은 실리콘영역(25) 상에 형성될 수 있다. 제2금속-실리콘 영역(32)은 제2오프닝(21)의 바닥면(즉, 제3도핑영역(29)) 상에 형성될 수 있다. 제1금속-실리콘 영역(31)은 실리콘영역(25)의 실리콘과 실리사이드-금속층(30A)의 금속이 반응하여 형성될 수 있다. 제2금속-실리콘 영역(32)은 실리사이드-금속층(30A)의 금속과 제3도핑영역(29)의 실리콘이 반응하여 형성될 수 있다.
열공정 이후에, 미반응 실리사이드-금속층(30)이 잔류할 수 있다.
제1금속-실리콘 영역(31)과 제2금속-실리콘 영역(32)은 코발트실리사이드에 한정되지 않는다. 예컨대, 실리콘과 반응하여 실리사이드를 형성할 수 있는 다른 금속(예를 들면, 티타늄, 니켈 등)을 이용하여, 금속-실리콘 영역을 형성할 수도 있다. 제1금속-실리콘 영역(31)과 제2금속-실리콘 영역(32)을 동시에 형성하는 경우, 누설전류가 적고 저저항인 코발트실리사이드를 형성하는 것이 바람직하다.
도 2l에 도시된 바와 같이, 미반응 실리사이드-금속층(30)을 선택적으로 제거할 수 있다. 이에 따라, 제1오프닝(17) 내에는 실리콘 영역(25) 및 제1금속-실리콘 영역(31)이 잔류할 수 있다. 제2오프닝(21) 내에는 제2금속-실리콘 영역(32) 및 측벽스페이서(22)가 잔류할 수 있다. 제2금속-실리콘영역(32)은 제3도핑영역(29)과 접촉될 수 있다. 제1금속-실리콘 영역(31)은 실리콘영역(25)과 접촉될 수 있다.
도 2m에 도시된 바와 같이, 제1오프닝(17)과 제2오프닝(21)에 도전층을 채울 수 있다. 도전층은 실리콘 영역(25)보다 저저항인 물질일 수 있다. 예를 들어, 도전층으로는 금속물질일 수 있다. 도전층은 제1금속층(33A)과 제2금속층(34A)을 순차적으로 형성할 수 있다. 제1금속층(33A)은 Ti, TiN 또는 Ti/TiN을 포함할 수 있다. 제2금속층(34A)은 텅스텐을 포함할 수 있다.
제1오프닝(17)에 측벽스페이서(22)가 존재하지 않으므로, 제1금속층(33A)과 제2금속층(34A)을 충분히 갭필할 수 있다. 이로써, 금속베이스 물질의 체적을 증가시켜, 저항을 감소시킬 수 있다. 비교예로서, 제2오프닝(17)에 측벽스페이서(22)가 존재하는 경우, 제1금속층(33A)과 제2금속층(34A)이 형성될 공간이 부족하게 되거나, 제1 및 제2금속층(33A, 34A)이 형성되지 않을 수 있다.
도 2n에 도시된 바와 같이, 제1오프닝(17)과 제2오프닝(21) 내에만 잔류하도록 제1금속층(33A)과 제2금속층(34A)을 CMP에 의해 평탄화할 수 있다. 이로써, 제1오프닝(17) 내에 제1배리어(33A) 및 제1금속영역(34A)이 형성될 수 있다. 제2오프닝(21) 내에 제2배리어(33B) 및 제2금속영역(34B)이 형성될 수 있다. 제1금속영역(34A)와 제2금속영역(34B)은 금속 베이스이므로, '금속플러그'라고 지칭될 수 있다. 제1배리어(33A)와 제2배리어(33B)는 동시에 형성될 수 있고, 제1금속영역(34A)과 제2금속영역(34B)도 동시에 형성될 수 있다. CMP 공정시에, 보호층(18)이 제거될 수 있다.
상술한 바에 따르면, 제1영역(R1)에 제1콘택구조물(C1)이 형성되고, 제2영역(R2)에 제2콘택구조물(C2)이 형성될 수 있다. 제1콘택구조물(C1)은 실리콘영역(25), 제1금속-실리콘 영역(31), 제1배리어(33A) 및 제1금속영역(34A)을 포함할 수 있다. 제2콘택구조물(C2)은 제2금속-실리콘 영역(32), 제2배리어(33B) 및 제2금속영역(34B)을 포함할 수 있다. 제1콘택구조물(C1)과 제2콘택구조물(C2)은 각각 제1금속-실리콘 영역(31) 및 제2금속-실리콘 영역(32)을 포함할 수 있다. 제1콘택구조물(C1)과 제2콘택구조물(C2)은 모두 금속물질(즉, 제1배리어, 제2배리어, 제1금속영역, 제2금속영역)을 포함할 수 있다. 제2금속영역(34B)과 제2금속-실리콘 영역(32)은 서로 다른 금속을 포함할 수 있다. 제1금속영역(34A)과 제1금속-실리콘 영역(31)은 서로 다른 금속을 포함할 수 있다. 즉, 제1금속영역(34A)과 제2금속영역(34B)은 텅스텐을 포함하고, 제1 및 제2금속-실리콘영역(31, 32)은 코발트를 포함할 수 있다.
제1콘택구조물(C1)과 제2콘택구조물(C2)은 비대칭 구조일 수 있다. 예컨대, 제1콘택구조물(C1)과 제2콘택구조물(C2)은 측벽스페이서(22) 및 실리콘영역(25)에 의해 비대칭 구조가 될 수 있다. 제1콘택구조물(C1)은 스페이서-프리(Spacer-free) 구조이고, 제2콘택구조물(C2)은 측벽스페이서(22)가 내장된(Spacer-embedded) 구조일 수 있다. 제1콘택구조물(C1)은 실리콘영역(25)과 제1금속영역(34A)을 포함하고 있으나, 제2콘택구조물(C2)은 제2금속영역(34B)만을 포함하고 있다. 실리콘 베이스인 실리콘영역(25)와 금속 베이스인 제1금속영역(34A)을 포함하는 제1콘택구조물(C1)은 SMP(Semi-Metal Plug) 또는 하이브리드플러그(Hybrid plug)라고 지칭될 수 있다. 제2콘택구조물(C2)은 금속플러그만을 포함한다.
도 3은 제2실시예에 따른 반도체구조물을 도시한 도면이다.
도 3을 참조하면, 제2실시예에 따른 반도체구조물(200)은, 제1콘택구조물(C11)과 제2콘택구조물(C12)을 포함할 수 있다. 제1콘택구조물(C11)과 제2콘택구조물(C12)은 서로 다른 종횡비를 가질 수 있다. 예컨대, 제1콘택구조물(C11)은 제2콘택구조물(C12)보다 종횡비가 더 작을 수 있다. 제2실시예는, 제1콘택구조물(C11)이 계면도핑영역(116)을 더 포함할 수 있다. 그 이외의 구성은 도 1과 동일하거나 유사할 수 있다.
제2실시예에 따른 제1콘택구조물(C11)은 스페이서-프리구조로서, 실리콘영역(109), 계면도핑영역(116), 제1금속-실리콘 영역(110) 및 제1금속영역(111)을 포함할 수 있다. 계면도핑영역(116)은 실리콘영역(109)과 제1금속-실리콘영역(110)간의 콘택저항을 개선한다. 계면도핑영역(116)과 실리콘영역(109)은 동일 물질일 수 있다. 계면도핑영역(116)은 실리콘영역(109)에 도입된 도펀트보다 고농도일 수 있다. 계면도핑영역(116)과 실리콘영역(109)은 동일 도펀트가 도입될 수 있다. 계면도핑영역(116)은 폴리실리콘, 특히 도프드 폴리실리콘을 포함할 수 있다. 실리콘영역(109)또한 도프드 폴리실리콘을 포함할 수 있다.
도 4a 내지 도 4h는 제2실시예에 따른 반도체구조물을 형성하기 위한 방법의 일예를 설명한다. 제2실시예에 따른 반도체구조물은 계면도핑영역(26)을 포함할 수 있다. 그 이외의 구성은 제1실시예와 동일하거나 유사할 수 있다. 예컨대, 도 2a 내지 도 2g에 도시된 방법에 의해, 실리콘영역(25)까지 형성할 수 있다.
다음으로, 도 4a에 도시된 바와 같이, 실리콘영역(25)에 도펀트가 도입될 수 있다. 도펀트는 임플란트, 플라즈마도핑(PLAD)과 같은 도핑공정(26B)에 의해 도입될 수 있다. 예컨대, 적어도 2회 이상의 임플란트가 수행될 수 있다. 도핑공정(26B)은 이온주입마스크층(26A) 및 블록킹패턴(23)을 배리어로 하여 수행될 수 있다. 이온주입마스크층(26A)은 제1오프닝(17)을 선택적으로 노출시키면서, 다른 영역들을 커버링할 수 있다. 따라서, 이온주입마스크층(26A) 및 블록킹패턴(23)에 의해 제2영역(R2)에서는 도펀트가 도입되지 않는다. 이와 같은, 도핑공정(26B)에 의해 실리콘영역(25)의 상부는 계면도핑영역(26)으로 변환될 수 있다. 계면도핑영역(26)에 의해 계면저항을 개선할 수 있다. 즉, 실리콘영역(25)과 제1금속영역(도 4h의 '34A')간의 계면저항을 낮출 수 있다. 계면도핑영역(26)과 실리콘영역(25)은 동일 도펀트로 도핑될 수 있다. 계면도핑영역(26)은 실리콘영역(25)보다 고농도로 도핑될 수 있고, 이로써, 계면저항을 더욱 개선시킬 수 있다.
도 4b에 도시된 바와 같이, 이온주입마스크층(26A) 및 블록킹패턴(23)이 제거될 수 있다. 이온주입마스크층(26A)은 산소플라즈마를 이용한 스트립공정에 의해 제거될 수 있다. 산소플라즈마에 의해 블록킹패턴(23)도 제거될 수 있다.
계면도핑영역(26)에 의해 주입된 도펀트를 활성화시키기 위해 열공정이 수행될 수 있다. 열공정은 500∼1100℃에서 RTA(Rapid Thermal Anneal)를 수행할 수 있다.
위와 같은 일련의 공정에 의해, 제1영역(R1)에는 실리콘영역(25) 및 계면도핑영역(26)이 형성되고, 제2영역(R2)에는 측벽스페이서(22)가 형성될 수 있다. 즉, 제1오프닝(17)에는 실리콘영역(25) 및 계면도핑영역(26)이 부분적으로 채워질 수 있고, 제2오프닝(21)의 측벽에는 측벽스페이서(22)가 형성될 수 있다. 결국, 제1오프닝(17)은 측벽스페이서가 존재하지 않는, 즉 스페이서프리(spacer-free) 구조가 될 수 있다. 제1오프닝(17)에는 측벽스페이서가 없고, 제2오프닝(21)에는 측벽스페이서(22)가 존재하게 된다. 이를, 비대칭 오프닝 구조라고 지칭한다.
제1오프닝(17)은 실리콘영역(25) 및 계면도핑영역(26)에 의해 제1종횡비(AR1)보다 작아진 수정된 제1종횡비(AR1')를 가질 수 있다. 제2오프닝(21)은 측벽스페이서(22)에 의해 제2종횡비(AR2)보다 작아진 수정된 제2종횡비(AR2')를 가질 수 있다. 수정된 제1종횡비(AR1')는 수정된 제2종횡비(AR2')보다 종횡비 감소량이 더 클 수 있다. 따라서, 수정된 제1종횡비(AR1')는 수정된 제2종횡비(AR2')보다 작은 종횡비를 가질 수 있다.
도 4c에 도시된 바와 같이, 제2영역(R2)에 제3도핑영역(29)이 형성될 수 있다. 제3도핑영역(29)은 제2도핑영역(13) 내에 형성될 수 있다. 제3도핑영역(29)은 콘택저항을 감소시키기 위해 수행될 수 있다. 제3도핑영역(29)은 계면도핑영역이라고 지칭될 수 있다. 제3도핑영역(29)은 도펀트로 도핑될 수 있다. 제3도핑영역(29)은 임플란트, 플라즈마도핑과 같은 도핑기술에 의해 형성될 수 있다. 제3도핑영역(29)은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. 제2도핑영역(13)과 제3도핑영역(29)은 동일 도펀트로 도핑되거나 또는 서로 다른 도펀트로 도핑될 수 있다.
제3도핑영역(29)을 형성하기 위해, 제3마스크층(27)을 이용한 도핑공정(28)이 수행될 수 있다. 제3마스크층(27)은 제1영역(R1)을 커버링할 수 있다. 아울러, 제3마스크층(27)은 제2오프닝(21)을 선택적으로 노출시키면서 제2영역(R2)의 일부를 커버링할 수 있다.
도 4d에 도시된 바와 같이, 제3마스크층(27)이 제거될 수 있다.
다음으로, 실리사이드-금속층(30A)이 형성될 수 있다. 실리사이드-금속층(30A)은 실리콘영역(25) 및 측벽스페이서(22)를 포함한 전면에 형성될 수 있다. 실리사이드-금속층(30A)은 제1오프닝(17) 및 제2오프닝(21)을 채우지 않고 컨포멀하게 형성될 수 있다. 실리사이드-금속층(30A)은 실리사이드화가능물질(silicidable material)일 수 있다. 예컨대, 실리사이드-금속층(30A)에 함유된 금속은 계면도핑영역(26)과 반응할 수 있다. 아울러, 실리사이드-금속층(30A)에 함유된 금속은 기판(11), 즉 제3도핑영역(29)과 반응할 수 있다. 본 실시예에서, 실리사이드-금속층(30A)은 코발트를 포함할 수 있다. 실리사이드-금속층(30A)은 ALD, CVD 등의 증착법에 의해 형성될 수 있다.
실리사이드-금속층(30A)을 형성하기 전에, 계면도핑영역(26) 및 제3도핑영역(29)이 노출되어 있다. 제3도핑영역(29)은 기판(11)의 일부분으로서 실리콘을 포함할 수 있다. 이와 유사하게, 계면도핑영역(26)또한 실리콘을 포함할 수 있다. 따라서, 실리사이드-금속층(30A)의 일부는 실리콘이 함유된 표면들 상에 형성될 수 있고, 실리사이드-금속층(30A)의 다른 부분들은 제1층간절연층(15), 보호층(18), 측벽스페이서(22) 상에 형성될 수 있다.
다른 실시예에서, 실리사이드-금속층(30A)은 코발트 외에 티타늄, 니켈 등의 금속을 포함할 수 있다.
도 4e에 도시된 바와 같이, 열공정(thermal process)이 수행될 수 있다. 열공정에 의해, 금속-실리콘 영역(31, 32)이 형성될 수 있다. 제1오프닝(17)과 제2오프닝(21)에서 금속-실리콘 영역(31, 32)이 동시에(Concurrently) 형성될 수 있다. 예컨대, 금속-실리콘영역(31, 32)은 금속실리사이드일 수 있다. 금속-실리콘 영역(31, 32)은 코발트실리사이드를 포함할 수 있다.
금속-실리콘영역(31, 32)은 제1금속-실리콘 영역(31)과 제2금속-실리콘 영역(32)을 포함할 수 있다. 제1금속-실리콘 영역(31)은 제1오프닝(17) 내에 형성될 수 있다. 제2금속-실리콘 영역(32)은 제2오프닝(21) 내에 형성될 수 있다. 제1금속-실리콘 영역(31)은 계면도핑영역(26) 상에 형성될 수 있다. 제2금속-실리콘 영역(32)은 제2오프닝(21)의 바닥면(즉, 제3도핑영역(29)) 상에 형성될 수 있다. 제1금속-실리콘 영역(31)은 계면도핑영역(26)의 실리콘과 실리사이드-금속층(30A)의 금속이 반응하여 형성될 수 있다. 제2금속-실리콘 영역(32)은 실리사이드-금속층(30A)의 금속과 제3도핑영역(29)의 실리콘이 반응하여 형성될 수 있다.
열공정 이후에, 미반응 실리사이드-금속층(30)이 잔류할 수 있다.
제1금속-실리콘 영역(31)과 제2금속-실리콘 영역(32)은 코발트실리사이드에 한정되지 않는다. 예컨대, 실리콘과 반응하여 실리사이드를 형성할 수 있는 다른 금속(예를 들면, 티타늄, 니켈 등)을 이용하여, 금속-실리콘 영역을 형성할 수도 있다. 제1금속-실리콘 영역(31)과 제2금속-실리콘 영역(32)을 동시에 형성하는 경우, 누설전류가 적고 저저항인 코발트실리사이드를 형성하는 것이 바람직하다.
도 4f에 도시된 바와 같이, 미반응 실리사이드-금속층(30)을 선택적으로 제거할 수 있다. 이에 따라, 제1오프닝(17) 내에는 실리콘 영역(25), 계면도핑영역(26) 및 제1금속-실리콘 영역(31)이 잔류할 수 있다. 제2오프닝(21) 내에는 제2금속-실리콘 영역(32) 및 측벽스페이서(22)가 잔류할 수 있다. 제2금속-실리콘영역(32)은 제3도핑영역(29)과 접촉될 수 있다. 제1금속-실리콘 영역(31)은 계면도핑영역(26)과 접촉될 수 있다.
도 4g에 도시된 바와 같이, 제1오프닝(17)과 제2오프닝(21)에 도전층을 채울 수 있다. 도전층은 실리콘 영역(25) 및 계면도핑영역(26)보다 저저항인 물질일 수 있다. 예를 들어, 도전층으로는 금속물질일 수 있다. 도전층은 제1금속층(33A)과 제2금속층(34A)을 순차적으로 형성할 수 있다. 제1금속층(33A)은 Ti, TiN 또는 Ti/TiN을 포함할 수 있다. 제2금속층(34A)은 텅스텐을 포함할 수 있다.
제1오프닝(17)에 측벽스페이서(22)가 존재하지 않으므로, 제1금속층(33A)과 제2금속층(34A)을 충분히 갭필할 수 있다. 이로써, 금속베이스 물질의 체적을 증가시켜, 저항을 감소시킬 수 있다. 비교예로서, 제2오프닝(17)에 측벽스페이서(22)가 존재하는 경우, 제1금속층(33A)과 제2금속층(34A)이 형성될 공간이 부족하게 되거나, 제1 및 제2금속층(33A, 34A)이 형성되지 않을 수 있다.
도 4h에 도시된 바와 같이, 제1오프닝(17)과 제2오프닝(21) 내에만 잔류하도록 제1금속층(33A)과 제2금속층(34A)을 CMP에 의해 평탄화할 수 있다. 이로써, 제1오프닝(17) 내에 제1배리어(33A) 및 제1금속영역(34A)이 형성될 수 있다. 제2오프닝(21) 내에 제2배리어(33B) 및 제2금속영역(34B)이 형성될 수 있다. 제1금속영역(34A)와 제2금속영역(34B)은 금속 베이스이므로, '금속플러그'라고 지칭될 수 있다. 제1배리어(33A)와 제2배리어(33B)는 동시에 형성될 수 있고, 제1금속영역(34A)과 제2금속영역(34B)도 동시에 형성될 수 있다. CMP 공정시에, 보호층(18)이 제거될 수 있다.
상술한 바에 따르면, 제1영역(R1)에 제1콘택구조물(C11)이 형성되고, 제2영역(R2)에 제2콘택구조물(C12)이 형성될 수 있다. 제1콘택구조물(C11)은 실리콘영역(25), 계면도핑영역(26), 제1금속-실리콘 영역(31), 제1배리어(33A) 및 제1금속영역(34A)을 포함할 수 있다. 제2콘택구조물(C12)은 제2금속-실리콘 영역(32), 제2배리어(33B) 및 제2금속영역(34B)을 포함할 수 있다. 제1콘택구조물(C11)과 제2콘택구조물(C12)은 각각 제1금속-실리콘 영역(31) 및 제2금속-실리콘 영역(32)을 포함할 수 있다. 제1콘택구조물(C1)과 제2콘택구조물(C2)은 모두 금속물질(즉, 제1배리어, 제2배리어, 제1금속영역, 제2금속영역)을 포함할 수 있다.
제1콘택구조물(C11)과 제2콘택구조물(C12)은 비대칭 구조일 수 있다. 예컨대, 제1콘택구조물(C11)과 제2콘택구조물(C12)은 측벽스페이서(22) 및 실리콘영역(25)에 의해 비대칭 구조가 될 수 있다. 제1콘택구조물(C11)은 스페이서-프리(Spacer-free) 구조이고, 제2콘택구조물(C12)은 측벽스페이서(22)가 내장된(Spacer-embedded) 구조일 수 있다. 제1콘택구조물(C11)은 실리콘영역(25)과 제1금속영역(34A)을 포함하고 있으나, 제2콘택구조물(C12)은 제2금속영역(34B)만을 포함하고 있다. 실리콘 베이스인 실리콘영역(25)와 금속 베이스인 제1금속영역(34A)을 포함하는 제1콘택구조물(C11)은 SMP(Semi-Metal Plug) 또는 하이브리드플러그(Hybrid plug)라고 지칭될 수 있다. 제2콘택구조물(C12)은 금속플러그만을 포함한다.
상술한 제1실시예 및 제2실시예에 따르면, 비대칭 구조를 갖는 제1콘택구조물(C1, C11)과 제2콘택구조물(C2, C12)을 형성할 때, 제1금속-실리콘영역(31)과 제2금속-실리콘영역(32)을 동시에 형성할 수 있다. 특히, 제1오프닝(17) 내에 측벽스페이서(22)를 형성하지 않으므로, 제1금속-실리콘 영역(31)의 형성 면적을 넓게 확보할 수 있다. 결국, 오믹콘택특성을 개선할 수 있다. 제2오프닝(21) 내에 측벽스페이서(22)를 형성하므로, 제2오프닝(21)의 상부 측벽에서 보잉프로파일이 형성되는 것을 방지할 수 있다.
도 5a는 제3실시예에 따른 반도체구조물을 도시한 도면이다. 도 5b는 제3실시예의 변형예에 따른 반도체구조물을 도시한 도면이다.
도 5a를 참조하면, 제3실시예에 따른 반도체구조물(300)은, 제1트랜지스터(Tr1), 제2트랜지스터(Tr2), 제1트랜지스터(Tr1)에 접속된 제1콘택구조물(C1), 제2트랜지스터(Tr2)에 접속된 제2콘택구조물(C2)을 포함할 수 있다.
제1트랜지스터(Tr1)는 제1플라나게이트구조물(G1) 및 한 쌍의 제1도핑영역(302)을 포함할 수 있다. 한 쌍의 제1도핑영역(302)은 제1플라나게이트구조물(G1)의 양측 아래의 기판(301)에 각각 위치할 수 있다. 한 쌍의 제1도핑영역(302)에 각각 제1콘택구조물(C1)이 접속될 수 있다. 제1플라나게이트구조물(G1)은 제1게이트절연층(321A), 제1게이트전극(322A) 및 제1게이트캡층(323A)을 포함할 수 있다. 제1플라나게이트구조물(G1)의 양측벽에 제1게이트스페이서(324A)가 형성될 수 있다. 한 쌍의 제1도핑영역(302)은 제1트랜지스터(Tr1)의 소스/드레인영역일 수 있다.
제2트랜지스터(Tr2)는 제2플라나게이트구조물(G2) 및 한 쌍의 제2도핑영역(303)을 포함할 수 있다. 한 쌍의 제2도핑영역(303)은 제2플라나게이트구조물(G2)의 양측 아래의 기판(301)에 각각 위치할 수 있다. 한 쌍의 제2도핑영역(303)에 각각 제2콘택구조물(C2)이 접속될 수 있다. 제2플라나게이트구조물(G2)은 제2게이트절연층(321B), 제2게이트전극(322B) 및 제2게이트캡층(323B)을 포함할 수 있다. 제2플라나게이트구조물(G2)의 양측벽에 제2게이트스페이서(324B)가 형성될 수 있다. 한 쌍의 제2도핑영역(303)은 제2트랜지스터(Tr2)의 소스/드레인영역일 수 있다. 제2도핑영역(303)에 제3도핑영역(305)가 형성될 수 있다. 제3도핑영역(305)과 제2콘택구조물(C2)이 접촉할 수 있다.
제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)는 분리층(304)에 의해 분리될 수 있다. 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)는 동일 유형이거나 서로 다른 유형일 수 있다. 예를 들어, 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)는 모두 NMOSFET이거나 또는 모두 PMOSFET일 수 있다. 또한, 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2) 중 어느 하나의 트랜지스터는 NMOSFET일 수 있고, 다른 하나의 트랜지스터는 PMOSFET일 수 있다. 다른 유형의 트랜지스터인 경우, 제1도핑영역(302)과 제2도핑영역(303)은 서로 다른 도펀트로 도핑될 수 있다.
제1콘택구조물(C1)은 제1실시예에 따른 제1콘택구조물(C1)과 동일할 수 있다. 예컨대, 제1콘택구조물(C1)은 스페이서가 없는 제1오프닝(306) 내에 형성될 수 있다. 제1오프닝(306)은 제1절연층(306A)에 형성될 수 있고, 제1오프닝(306)은 제1도핑영역(302)의 일부를 노출시킨다. 제1콘택구조물(C1)은 실리콘영역(309), 제1금속-실리콘 영역(310), 제1배리어(314) 및 제1금속영역(311)을 포함할 수 있다.
제2콘택구조물(C2)은 제1실시예에 따른 제2콘택구조물(C2)과 동일할 수 있다. 예컨대, 제2콘택구조물(C2)은 측벽스페이서(308)를 포함하는 제2오프닝(307) 내에 형성될 수 있다. 제2오프닝(307)은 제2절연층(307A)에 형성될 수 있고, 제2오프닝(307)은 제3도핑영역(305)의 일부를 노출시킨다. 제2콘택구조물(C2)은 제2금속-실리콘 영역(312), 제2배리어(315) 및 제2금속영역(313)을 포함할 수 있다.
도 5b를 참조하면, 제3실시예의 변형예에 따른 반도체구조물(300M)은, 제1트랜지스터(Tr1), 제2트랜지스터(Tr2), 제1트랜지스터(Tr1)에 접속된 제1콘택구조물(C11), 제2트랜지스터(Tr2)에 접속된 제2콘택구조물(C12)을 포함할 수 있다. 제2콘택구조물(C12)은 도 5a의 제2콘택구조물(C2)과 동일할 수 있다. 제1콘택구조물(C11)은 도 5a의 제1콘택구조물(C1)과 유사할 수 있다. 예컨대, 제1콘택구조물(C11)은 스페이서가 없는 제1오프닝(306) 내에 형성될 수 있다. 제1콘택구조물(C11)은 실리콘영역(309), 제1금속-실리콘 영역(310), 제1배리어(314) 및 제1금속영역(311)을 포함할 수 있다. 제1콘택구조물(C11)은, 실리콘영역(309)와 제1금속-실리콘 영역(310) 사이의 계면도핑영역(316)을 더 포함할 수 있다.
도 6a는 제4실시예에 따른 반도체구조물을 도시한 도면이다. 도 6b는 제4실시예의 변형예에 따른 반도체구조물을 도시한 도면이다.
도 6a을 참조하면, 제4실시예에 따른 반도체구조물(400)은, 제1트랜지스터(Tr1), 제2트랜지스터(Tr2), 제1트랜지스터(Tr1)에 접속된 제1콘택구조물(C1), 제2트랜지스터(Tr2)에 접속된 제2콘택구조물(C2)을 포함할 수 있다.
제1트랜지스터(Tr1)는 매립게이트구조물(BG) 및 한 쌍의 제1도핑영역(402)을 포함할 수 있다. 한 쌍의 제1도핑영역(402)은 매립게이트구조물(BG)의 양측의 기판(401)에 각각 위치할 수 있다. 한 쌍의 제1도핑영역(402)에 각각 제1콘택구조물(C1)이 접속될 수 있다. 매립게이트구조물(BG)은 제1게이트절연층(421A), 제1게이트전극(422A) 및 제1게이트캡층(423A)을 포함할 수 있다. 매립게이트구조물(BG)은 게이트트렌치(420) 내에 형성될 수 있다. 한 쌍의 제1도핑영역(402)은 제1트랜지스터(Tr1)의 소스/드레인영역일 수 있다.
제2트랜지스터(Tr2)는 플라나게이트구조물(PG) 및 한 쌍의 제2도핑영역(403)을 포함할 수 있다. 한 쌍의 제2도핑영역(403)은 플라나게이트구조물(PG)의 양측 아래의 기판(401)에 각각 위치할 수 있다. 한 쌍의 제2도핑영역(403)에 각각 제2콘택구조물(C2)이 접속될 수 있다. 플라나게이트구조물(PG)은 제2게이트절연층(421B), 제2게이트전극(422B) 및 제2게이트캡층(423B)을 포함할 수 있다. 플라나게이트구조물(PG)의 양측벽에 게이트스페이서(424B)가 형성될 수 있다. 한 쌍의 제2도핑영역(403)은 제2트랜지스터(Tr2)의 소스/드레인영역일 수 있다. 제2도핑영역(403)에 제3도핑영역(405)이 형성될 수 있다. 제3도핑영역(405)과 제2콘택구조물(C2)이 접촉할 수 있다.
제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)는 분리층(404)에 의해 분리될 수 있다. 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)는 동일 유형이거나 서로 다른 유형일 수 있다. 예를 들어, 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)는 모두 NMOSFET이거나 또는 모두 PMOSFET일 수 있다. 또한, 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2) 중 어느 하나의 트랜지스터는 NMOSFET일 수 있고, 다른 하나의 트랜지스터는 PMOSFET일 수 있다. 다른 유형의 트랜지스터인 경우, 제1도핑영역(402)과 제2도핑영역(403)은 서로 다른 도펀트로 도핑될 수 있다.
제1콘택구조물(C1)은 제1실시예에 따른 제1콘택구조물(C1)과 동일할 수 있다. 예컨대, 제1콘택구조물(C1)은 스페이서가 없는 제1오프닝(406) 내에 형성될 수 있다. 제1오프닝(406)은 제1절연층(406A)에 형성될 수 있고, 제1오프닝(406)은 제1도핑영역(402)의 일부를 노출시킨다. 제1콘택구조물(C1)은 실리콘영역(409), 제1금속-실리콘 영역(410), 제1배리어(414) 및 제1금속영역(411)을 포함할 수 있다.
제2콘택구조물(C2)은 제1실시예에 따른 제2콘택구조물(C2)과 동일할 수 있다. 예컨대, 제2콘택구조물(C2)은 측벽스페이서(408)를 포함하는 제2오프닝(407) 내에 형성될 수 있다. 제2오프닝(407)은 제2절연층(407A)에 형성될 수 있고, 제2오프닝(407)은 제3도핑영역(405)의 일부를 노출시킨다. 제2콘택구조물(C2)은 제2금속-실리콘 영역(412), 제2배리어(415) 및 제2금속영역(413)을 포함할 수 있다.
도 6b를 참조하면, 제4실시예의 변형예에 따른 반도체구조물(400M)은, 제1트랜지스터(Tr1), 제2트랜지스터(Tr2), 제1트랜지스터(Tr1)에 접속된 제1콘택구조물(C11), 제2트랜지스터(Tr2)에 접속된 제2콘택구조물(C12)을 포함할 수 있다. 제2콘택구조물(C12)은 도 6a의 제2콘택구조물(C2)과 동일할 수 있다. 제1콘택구조물(C11)은 도 6a의 제1콘택구조물(C1)과 유사할 수 있다. 예컨대, 제1콘택구조물(C11)은 스페이서가 없는 제1오프닝(406) 내에 형성될 수 있다. 제1콘택구조물(C11)은 실리콘영역(409), 제1금속-실리콘 영역(410), 제1배리어(414) 및 제1금속영역(411)을 포함할 수 있다. 제1콘택구조물(C11)은, 실리콘영역(409)와 제1금속-실리콘 영역(410) 사이의 계면도핑영역(416)을 더 포함할 수 있다.
도시하지 않았으나, 제4실시예 및 그 변형예는 CMOS에 적용될 수 있다. 예컨대, 제1영역에는 매립게이트구조물을 포함하는 제1트랜지스터가 형성될 수 있고, 제2영역에 CMOS가 형성될 수 있다. 즉, CMOS는 NMOS와 PMOS를 포함하고, NMOS와 PMOS는 각각 플라나게이트구조물 및 제2콘택구조물을 포함한다.
도 7a는 제5실시예에 따른 반도체구조물을 설명한다. 제5실시예는, DRAM 등과 같은 메모리셀을 갖는 반도체장치에서, 콘택플러그를 적용하는 예에 대해 설명한다. 도 7b는 도 7a의 A-A'선, B-B'선에 따른 단면도이다. 도 7c는 도 7a의 C-C'선에 따른 단면도이다. 도 7d는 셀콘택구조물(C21)과 주변콘택구조물(C22)의 어레이를 비교한 도면이다.
반도체구조물(500)는 메모리셀영역(R10)과 주변회로영역(R20)을 포함할 수 있다. 메모리셀영역(R10)에는 복수의 메모리셀이 형성될 수 있다. 각각의 메모리셀은 매립워드라인(602), 비트라인(509C) 및 메모리요소(528)를 포함할 수 있다. 주변회로영역(R20)에는 주변회로를 구성하는 트랜지스터(이하, '주변트랜지스터'라고 약칭함)가 형성될 수 있다. 주변트랜지스터는 플라나게이트구조물(PG)을 포함할 수 있다.
반도체구조물(500)를 자세히 살펴보기로 한다.
기판(501)에 소자분리층(502)이 형성된다. 소자분리층(502)에 의해 메모리셀(R10)에 복수의 활성영역(503)이 정의된다. 소자분리층(502)에 의해 주변회로영역(R20)에 활성영역(503P)이 정의될 수 있다.
메모리셀영역(R10)에 게이트트렌치(600)가 형성된다. 게이트트렌치(600)의 표면 상에 제1게이트절연층(601)이 형성된다. 제1게이트절연층(601) 상에 게이트트렌치(600)를 부분적으로 채우는 매립워드라인(602)이 형성된다. 매립워드라인(602) 상에 실링층(Sealing layer, 603)이 형성된다. 실링층(603)은 기판(501)의 표면과 동일한 높이를 가질 수 있다. 매립워드라인(602)은 기판(501)의 표면보다 낮은 레벨일 수 있다.
활성영역(503)에 한 쌍의 제1도핑영역(504A, 504B)이 형성될 수 있다. 제1도핑영역(504A, 504B)은 게이트트렌치(600)에 의해 서로 이격될 수 있다. 제1도핑영역(504A, 504B)은 소스영역 및 드레인영역이라고 지칭될 수 있다. 이로써, 매립워드라인(602), 제1도핑영역(504A, 504B)은 매립게이트형 트랜지스터가 될 수 있다. 매립게이트형 트랜지스터는 매립워드라인(602)에 의해 숏채널효과를 개선할 수 있다.
활성영역(503P)에 한 쌍의 제2도핑영역(504)이 형성될 수 있다. 제2도핑영역(504)은 각각 저농도 소스/드레인영역과 고농도 소스/드레인영역을 포함할 수 있다. 제2도핑영역(504)에 제3도핑영역(504P)이 형성될 수 있다. 한 쌍의 제2도핑영역(504) 사이의 활성영역(503P) 상에 플라나게이트구조물(PG)이 형성될 수 있다. 플라나게이트구조물(PG)은 제2게이트절연층(507P), 실리콘전극(508P), 금속전극(509P) 및 게이트캡층(510P)을 포함할 수 있다. 이로써, 플라나게이트형 트랜지스터가 형성될 수 있다.
메모리셀영역(R10)의 기판(501) 상에 비트라인콘택(508C)가 형성된다. 비트라인콘택플러그(508C)는 어느 하나의 제1도핑영역(504A)에 접속된다. 비트라인콘택플러그(508C)는 제1오픈부(first opening, 506) 내에 위치한다. 제1오픈부(506)는 하드마스크층(505)에 형성된다. 하드마스크층(505)은 기판(501) 상에 형성된다. 제1오픈부(506)는 제1도핑영역(504A)을 노출시키는 콘택홀이다. 비트라인콘택플러그(508C)의 하부면은 기판(501)의 상부면(501S)보다 낮을 수 있다. 비트라인콘택플러그(508C)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(508C)의 일부는 제1오픈부(506)의 직경보다 더 작은 선폭을 가질 수 있다. 이에 따라, 비트라인콘택플러그(506) 양측에 각각 갭(Gap, G)이 형성된다. 갭(G)은 비트라인콘택플러그(508C)의 양측에 독립적으로 형성된다. 결국, 제1오픈부(506) 내에는 하나의 비트라인콘택플러그(508C)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(508C)에 의해 분리된다. 비트라인콘택플러그(508C)와 실리콘플러그(520) 사이에 갭(G)이 위치할 수 있다.
비트라인콘택플러그(508C) 상에 비트라인구조물(BL)이 형성된다. 비트라인구조물(BL)은 비트라인(509C)과 비트라인(509C) 상의 비트라인캡층(510C)를 포함한다. 비트라인구조물은 매립워드라인(602)과 교차하는 방향으로 연장된 라인 형상을 갖는다. 비트라인(509C)의 일부는 비트라인콘택플러그(508C)와 접속된다. A-A' 방향에서 볼 때, 비트라인(509C)과 비트라인콘택플러그(508C)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(509C)은 비트라인콘택플러그(508C)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(509C)은 금속물질을 포함할 수 있다. 비트라인캡층(510C)은 절연물질을 포함할 수 있다. 비트라인구조물(BL)과 플라나게이트구조물(PG)은 동일 물질을 이용하여 동시에 형성될 수 있다.
이웃하는 비트라인구조물(BL) 사이에 셀콘택구조물(C21)이 형성될 수 있다. 셀콘택구조물(C21)는 제2오픈부(701)에 형성된다. 셀콘택구조물(C21)는 다른 하나의 제1도핑영역(504B)에 접속될 수 있다. 셀콘택구조물(C21)은 실리콘플러그(520)와 제1금속플러그(524)를 포함할 수 있다. 제1금속플러그(524)는 비트라인(509C)에 이웃할 수 있다. 실리콘플러그(520)는 비트라인콘택플러그(508C)에 이웃할 수 있다.
이웃하는 셀콘택구조물(C21) 사이에 플러그분리층(531C)이 형성될 수 있다. 플러그분리층(531C)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 제2오픈부(701)를 제공할 수 있다.
셀콘택구조물(C21)은 실리콘플러그(520), 계면도핑영역(521), 제1금속실리사이드(522), 제1배리어(523) 및 제1금속플러그(524)를 포함할 수 있다. 실리콘플러그(520)는 도프드 폴리실리콘을 포함할 수 있고, 제1금속플러그(524)는 텅스텐을 포함할 수 있다. 제1금속실리사이드(522)는 실리콘플러그(520)와 제1금속플러그(524) 사이에 형성된다. 제1금속실리사이드(522)는 오믹콘택층이다. 제1금속실리사이드(522)에 의해 콘택저항이 감소한다. 계면도핑영역(521)에 의해 콘택저항이 더욱 개선될 수 있다. 계면도핑영역(521)은 실리콘플러그(520)에 도핑된 도펀트보다 고농도일 수 있다. 다른 실시예에서, 계면도핑영역(521)이 생략될 수도 있다.
주변회로영역(R20)에는, 주변콘택구조물(C22)이 형성될 수 있다. 주변콘택구조물(C22)은 층간절연층(531) 내 제3오픈부(702)를 채울 수 있다. 주변콘택구조물(C22)은 제2금속실리사이드(525), 제2배리어(526) 및 제2금속플러그(527)를 포함할 수 있다. 제2배리어(526)는 제1배리어(523)와 동시에 형성될 수 있다. 제2금속플러그(527)는 제1금속플러그(524)와 동시에 형성될 수 있다. 제2금속실리사이드(525)는 제1금속실리사이드(522)와 동시에 형성될 수 있다. 주변콘택구조물(C22) 상에 금속배선(529)이 형성될 수 있다. 제3오픈부(702)는 측벽스페이서(530)를 포함할 수 있다. 제2금속실리사이드(525)는 제3도핑영역(504P)에 접속될 수 있다. 이에 따라, 주변콘택구조물(C22)의 콘택저항이 개선될 수 있다.
셀콘택구조물(C21) 상에 메모리요소(528)가 형성될 수 있다. 메모리요소(528)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다. 다른 실시예에서, 셀콘택구조물(C21) 상에 다양하게 구현된 메모리요소가 연결될 수 있다. 메모리요소(528)가 스토리지노드를 포함하는 경우, 셀콘택구조물(C21)은 스토리지노드콘택플러그(Storagenode contact plug)라고 지칭될 수 있다.
비트라인구조물(BL)의 측벽에 제1스페이서요소(515)가 형성될 수 있다. 플라나게이트구조물(PG)의 측벽에 제2스페이서요소(519)가 형성될 수 있다. 제1스페이서요소(515)는 제1스페이서(511), 제2스페이서(512), 제3스페이서(513) 및 제4스페이서(514)를 포함할 수 있다. 제2스페이서요소(519)는 제5스페이서(516), 제6스페이서(517) 및 제7스페이서(518)를 포함할 수 있다. 제2스페이서(512)는 비트라인콘택플러그(508C) 양측의 갭에 채워질 수 있다.
도 7d에 도시된 바와 같이, 셀콘택구조물(C21)은 고밀도 어레이로 형성될 수 있다. 주변콘택구조물(C22)는 저밀도로 형성될 수 있다. 셀콘택구조물(C21)은 주변콘택구조물(C22)보다 종횡비가 작을 수 있다. 예컨대, 셀콘택구조물(C21)과 주변콘택구조물(C22)는 높이가 동일하되, 폭이 서로 다를 수 있다. 주변콘택구조물(C22)가 셀콘택구조물(C21)보다 폭이 클 수 있다.
상술한 바에 따르면, 메모리셀영역(R10)에는 스페이서-프리 구조의 제2오픈부(701)에 셀콘택구조물(C21)이 형성된다. 주변회로영역(R20)에는 측벽스페이서(530)를 갖는 제3오픈부(702)에 주변콘택구조물(C22)이 형성된다.
도 8a 내지 도 8m은 제5실시예에 따른 반도체구조물을 형성하기 위한 방법의 일예를 설명한다.
이하, DRAM에서는 메모리셀이 형성되는 메모리셀영역 이외에, 일반적으로 메모리셀로의 데이터의 입출력을 제어하는 주변회로영역이 배치될 수 있다. 메모리셀영역과 주변회로영역에 복수의 요소들이 형성될 때, 일부 요소들은 동시에(concurrently), 즉 머지(merge)되어 형성될 수 있다.
도 8a에 도시된 바와 같이, 기판(41)에 소자분리층(42)이 형성된다. 기판(41)은 메모리셀영역(R10)과 주변회로영역(R20)을 포함할 수 있다. 소자분리층(42)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리층(42)에 의해 메모리셀영역(R10)에 활성영역(43)이 정의된다. 활성영역(43)은 단축과 장축을 갖는 섬형태(Island type)가 될 수 있다. 복수의 활성영역(43)이 소자분리층(42)에 의해 분리된다. 소자분리층(42)은 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide) 또는 이들의 조합을 포함할 수 있다. 메모리셀영역(R10)과 주변회로영역(R20)은 소자분리층(42)에 의해 분리될 수 있다. 메모리셀영역(R10)에 형성되는 소자분리층(42)과 주변회로영역(R20)에 형성되는 소자분리층(42)은 그 폭이 다를 수 있다. 예컨대, 주변회로영역(R20)에 형성되는 소자분리층(42)의 폭이 더 클 수 있다. 메모리셀영역(R10)에 형성되는 활성영역(43)과 주변회로영역(R20)에 형성되는 활성영역(43P)은 그 크기가 다를 수 있다. 예컨대, 주변회로영역(R20)에 형성되는 활성영역(43P)이 더 클 수 있다. 메모리셀영역(R10)에 형성되는 활성영역(43)은 고밀도로 형성될 수 있다. 주변회로영역(R20)에 형성되는 활성영역(43P)은 메모리셀영역(R10)보다 저밀도로 형성될 수 있다.
도시되지 않았으나, 도 7c에 도시된 바와 같이, 메모리셀영역(R10)에 제1게이트절연층(도 7c의 601), 매립워드라인(도 7c의 602), 실링층(도 7c의 603)을 포함하는 매립게이트형 셀트랜지스터가 형성될 수 있다.
다음으로, 메모리셀영역(R20)의 활성영역(43)에 복수의 제1도핑영역(44A, 44B)을 형성할 수 있다. 제1도핑영역(44A, 44B)은 소스영역 및 드레인영역에 대응한다. 어느 하나의 제1도핑영역(44A)은 비트라인이 접속될 부분이고, 다른 하나의 제1도핑영역(44B)은 메모리요소가 접속될 부분이다.
다음으로, 하드마스크층(45)이 형성될 수 있다. 하드마스크층(45)은 실리콘산화물을 포함할 수 있다. 하드마스크층(45)은 TEOS를 포함할 수 있다. 하드마스크층(45)은 매립워드라인을 형성하기 위한 게이트트렌치 형성 공정시에 식각장벽으로 사용된 물질일 수도 있다.
주변회로영역(R20)으로부터 하드마스크층(45)이 선택적으로 제거될 수 있다. 이에 따라, 주변회로영역(R20)의 기판(11)의 표면이 노출될 수 있다. 하드마스크층(45)을 선택적으로 제거하기 위해, 메모리셀영역(R10)은 마스킹될 수 있다. 하드마스크층(45)은 메모리셀영역(R10)에 잔류할 수 있다.
다음으로, 주변회로영역(R20)의 기판(41) 상에 제2게이트절연층(46)이 형성될 수 있다. 제2게이트절연층(46)은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 다른 실시예에서, 제2게이트절연층(46)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 제2게이트절연층(46)은 고유전물질, 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 산화물 및 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 고유전 물질은 하프늄산화물 또는 알루미늄산화물 등과 같은 금속산화물 중에서 선택된 적어도 하나일 수 있다. 제2게이트절연층(46)으로서 고유전물질이 적용된 경우, 고유전물질 아래에 계면층이 더 형성될 수 있다.
다음으로, 메모리셀영역(R10)에 제1콘택홀(47)이 형성될 수 있다. 제1콘택홀(47)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 하드마스크층(45)을 식각할 수 있다. 제1콘택홀(47)는 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 제1콘택홀(47)에 의해 기판(41)의 일부분이 노출된다. 제1콘택홀(47)은 일정 선폭으로 제어된 직경을 가질 수 있다. 제1콘택홀(47)은 활성영역(43)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 제1콘택홀(47)에 의해 제1도핑영역(44A)이 노출된다. 제1콘택홀(47)은 활성영역(43)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1콘택홀(47)을 형성하기 위한 식각 공정에서 제1도핑영역(44A) 및 소자분리층(42)의 일부가 식각될 수 있다. 즉, 제1콘택홀(47) 아래의 제1도핑영역(44A) 및 소자분리층(42)이 일정 깊이 리세스될 수 있다. 이에 따라, 제1콘택홀(47)의 저부를 확장시킬 수 있다.
다음으로, 예비 플러그(47A)가 형성된다. 예비 플러그(47A)의 형성 방법을 살펴보면 다음과 같다. 먼저, 제1콘택홀(47)을 포함한 기판(41)의 전면에 제1콘택홀(47)를 채우는 제1도전층(47B)을 형성한다. 제1도전층(47B)은 메모리셀영역(R10)과 주변회로영역(R20)에서 모두 형성될 수 있다. 다음으로, 메모리셀영역(R10)에서 제1도전층(47B)이 선택적으로 식각될 수 있다. 예컨대, 하드마스크층(45)의 표면이 노출되도록 제1도전층(47B)이 식각될 수 있다. 이로써, 제1콘택홀(47)을 채우는 예비 플러그(47A)가 형성된다. 예비 플러그(47A)의 표면은 하드마스크층(42)의 표면과 공면이거나, 더 낮은 높이일 수 있다. 후속하여, 임플란트 등의 도핑공정에 의해 예비 플러그(47A)에 불순물이 도핑될 수 있다. 본 실시예에서, 예비 플러그(47A)는 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 예비 플러그(47A)는 금속함유물질로 형성될 수도 있다. 예비 플러그(47A)는 메모리셀영역(R10)에 형성될 수 있고, 주변회로영역(R20)에는 제2게이트절연층(46) 상에 제1도전층(47B)이 잔류할 수 있다.
도 8b에 도시된 바와 같이, 제2도전층(48)과 캡핑층(49)이 적층될 수 있다. 예비 플러그(47A), 제1도전층(47B) 및 하드마스크층(45) 상에 제2도전층(48)과 캡핑층(49)을 순차적으로 적층할 수 있다. 제2도전층(48)과 캡핑층(49)은 메모리셀영역(R10)과 주변회로영역(R20)에서 동시에 형성될 수 있다. 제2도전층(48)은 금속함유물질을 포함한다. 제2도전층(48)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2도전층(48)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 제2도전층(48)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 캡핑층(49)은 제2도전층(48) 및 예비 플러그(47A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 캡핑층(49)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 캡핑층(49)은 실리콘질화물로 형성된다.
도 8c에 도시된 바와 같이, 메모리셀영역(R10)에 비트라인구조물(BL)과 비트라인콘택플러그(47C)가 형성된다. 주변회로영역(R20)에 플라나게이트구조물(PG)이 형성될 수 있다. 비트라인구조물(BL), 비트라인콘택플러그(47C) 및 플라나게이트구조물(PG)은 동시에 형성될 수 있다. 비트라인구조물(BL)과 비트라인콘택플러그(47C)은 비트라인마스크를 이용한 식각공정에 의해 형성될 수 있다. 플라나게이트구조물(PG)은 게이트마스크를 이용한 식각공정에 의해 형성될 수 있다. 비트라인마스크와 게이트마스크는 머지되어 형성될 수 있다.
비트라인마스크(도시 생략)를 식각장벽으로 하여 캡핑층(49) 및 제2도전층(48)을 식각한다. 이에 따라, 비트라인(48C) 및 비트라인캡층(49C)을 포함하는 비트라인구조물(BL)이 형성된다. 비트라인(48C)은 제2도전층(48)의 식각에 의해 형성될 수 있다. 비트라인캡층(49C)은 캡핑층(49)의 식각에 의해 형성된다.
연속해서, 비트라인(48C)과 동일한 선폭으로, 예비 플러그(47A)를 식각한다. 이에 따라 비트라인콘택플러그(47C)가 형성된다. 비트라인콘택플러그(47C)는 제1도핑영역(44A) 상에 형성된다. 비트라인콘택플러그(47C)는 제1도핑영역(44A)과 비트라인(48C)을 상호 접속시킨다. 비트라인콘택플러그(47C)는 제1콘택홀(47) 내에 형성된다. 비트라인콘택플러그(47C)의 선폭은 제1콘택홀(47)의 직경보다 작다. 따라서, 비트라인콘택플러그(47C) 주변에 갭(G)이 형성된다.
상술한 바와 같이, 비트라인콘택플러그(47C)가 형성되므로써 제1콘택홀(47) 내에 갭(G)이 형성된다. 이는 비트라인콘택플러그(47C)가 제1콘택홀(47)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(G)은 비트라인콘택플러그(47C)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(47C)의 양측벽에 독립적으로 형성된다. 결국, 제1콘택홀(47) 내에는 하나의 비트라인콘택플러그(47C)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(47C)에 의해 분리된다.
비트라인구조물(BL) 및 비트라인콘택플러그(47C)를 형성하는 동안에, 주변회로영역(R20)에 플라나게이트구조물(PG)이 동시에 형성될 수 있다. 플라나게이트구조물(PG)은 제2게이트절연층(46P), 실리콘전극(47P), 금속전극(48P) 및 게이트캡층(49P)을 포함할 수 있다. 실리콘전극(47P)은 제1도전층(47B)의 식각에 의해 형성되고, 금속전극(48P)은 제2도전층(48)의 식각에 의해 형성된다. 게이트캡층(49P)은 캡핑층(49)의 식각에 의해 형성된다. 제1도전층(47B)의 식각 이후에, 제2게이트절연층(46)이 식각될 수 있다. 따라서, 실리콘전극(47P) 아래에 패터닝된 제2게이트절연층(46P)의 위치할 수 있다.
다음으로, 주변회로영역(R20)의 기판(41)에 제2도핑영역(44P)이 형성될 수 있다. 제2도핑영역(44P)은 저농도, 고농도 또는 이들의 조합으로 도펀트가 도핑될 수 있다. 제2도핑영역(44P)을 형성하기 위해 메모리셀영역(R10)은 마스킹될 수 있다.
도 8d에 도시된 바와 같이, 제1스페이서요소(first spacer element, 54)와 제2스페이서요소(58)가 형성될 수 있다. 제1스페이서요소(54)는 메모리셀영역(R10)에 형성될 수 있고, 제2스페이서요소(58)는 주변회로영역(R20)에 형성될 수 있다. 제1스페이서요소(54)는 비트라인콘택플러그(47C) 및 비트라인구조물(BL)의 측벽에 위치할 수 있다. 제2스페이서요소(58)는 플라나게이트구조물(PG)의 측벽에 형성될 수 있다. 제1스페이서요소(54)는 복수의 스페이서로 이루어질 수 있다. 예컨대, 제1스페이서요소(54)는 제1스페이서(50), 제2스페이서(51), 제3스페이서(52) 및 제4스페이서(53)를 포함할 수 있다. 제1스페이서(50)는 비트라인구조물(BL)과 비트라인콘택플러그(47C)의 양측벽을 커버링하면서 갭(G)의 표면을 커버링할 수 있다. 제2스페이서(51)는 비트라인콘택플러그(47C) 양측의 갭을 채울 수 있다. 제3스페이서(52)는 비트라인구조물(BL)의 양측벽에 위치할 수 있다. 제4스페이서(53)는 제3스페이서(52)를 커버링하면서 하드마스크층(45)의 상부에 위치할 수 있다. 제3스페이서(52)와 제4스페이서(53)는 갭을 채우지 않을 수 있다. 제1스페이서(50), 제2스페이서(51) 및 제4스페이서(53)는 실리콘질화물을 포함할 수 있고, 제3스페이서(52)는 실리콘산화물을 포함할 수 있다. 제2스페이서(51)는 실리콘질화물 플러그라고 지칭될 수 있다. 제2스페이서요소(58)는 복수의 스페이서로 이루어질 수 있다. 예컨대, 제2스페이서요소(58)는 제5스페이서(55), 제6스페이서(56) 및 제7스페이서(57)를 포함할 수 있다. 제5스페이서(55)는 플라나게이트구조물(PG)의 측벽에만 형성될 수 있다. 제6스페이서(56) 및 제7스페이서(57)는 플라나게이트구조물(PG)의 측벽에 형성되면서 기판(41)의 상부면을 커버링할 수 있다. 제5스페이서(55)와 제7스페이서(57)는 실리콘질화물을 포함할 수 있고, 제6스페이서(56)는 실리콘산화물을 포함할 수 있다. 제1스페이서요소(54)와 제2스페이서요소(58)는 동시에 형성되는 스페이서를 포함할 수 있다. 다른 실시예에서, 제1스페이서요소(54)와 제2스페이서요소(58)는 각각 형성될 수도 있다. 다른 실시예에서, 제3스페이서(52)는 희생스페이서라고 지칭될 수 있다. 즉, 후속 공정에서, 제3스페이서(52)가 제거되어 에어(Air)가 형성될 수 있다.
다음으로, 층간절연층(60)이 형성된다. 층간절연층(60)은 비트라인구조물(BL) 사이에 갭필된다. 층간절연층(60)은 실리콘산화물을 포함한다. 층간절연층(60)은 스핀온절연물질(SOD)을 포함할 수 있다. 후속하여 층간절연층(60)은 비트라인구조물(BL)의 상부가 노출되도록 평탄화될 수 있다. 이에 따라, 비트라인구조물(BL) 사이에 층간절연층(60)이 형성된다. 층간절연층(60)은 비트라인구조물(BL)과 평행할 수 있다. 층간절연층(60)은 주변회로영역(R20)에도 형성될 수 있다. 플라나게이트구조물(PG) 양측의 기판(41) 상부에 형성될 수 있다.
도 8e에 도시된 바와 같이, 제2콘택홀(61)이 형성될 수 있다. 제2콘택홀(61)은 메모리셀영역(R10)에 형성될 수 있다. 제2콘택홀(61)을 형성하기 위해 메모리셀영역(R10)으로부터 층간절연층(60)이 제거될 수 있다. 제2콘택홀(61)을 형성하기 위해 다마신 공정이 적용될 수 있다. 예컨대, 층간절연층(60)의 일부를 식각하여 플러그분리부를 형성하고, 플러그분리부에 플러그분리층(도 7c의 '531C' 참조)을 채운다. 이후에, 잔류하는 층간절연층을 제거하므로써 제2콘택홀(61)이 형성될 수 있다. 플러그분리층은 실리콘질화물을 형성한 후 평탄화하여 형성될 수 있다. 메모리셀영역(R10)으로부터 층간절연층(60)을 제거하기 위해 딥아웃 공정이 적용될 수 있다. 제2콘택홀(61)는 평면상으로 볼 때, 사각형 형상일 수 있다. 주변회로영역(R20)에는 층간절연층(60P)이 잔류할 수 있다. 제1스페이서요소(54), 플러그분리층 및 비트라인구조물(BL)에 의해 제2콘택홀(61)의 크기가 결정될 수 있다. 제4스페이서(53), 플러그분리층 및 비트라인캡층(49C)이 실리콘질화물을 포함하므로, 제2콘택홀(61)의 실리콘질화물계 절연물질 내에 형성되는 구조가 될 수 있다.
다음으로, 제2콘택홀(61)의 바텀부를 확장시킨다. 이를 위해 제4스페이서(53)를 에치백한다. 계속해서, 제4스페이서(53)에 자기정렬시켜 하드마스크층(45)을 식각한다. 따라서, 제2콘택홀(61) 아래에 제1도핑영역(44B)이 노출된다. 후속하여 제1도핑영역(44B) 및 소자분리층(42)의 일부가 일정 깊이 리세스될 수 있다.
상술한 바와 같은, 제2콘택홀(61)은 제1실시예 및 제2실시예의 제1오프닝에 대응되는 요소일 수 있다. 제2콘택홀(61)은 제1종횡비(AR1)를 가질 수 있다.
도 8f에 도시된 바와 같이, 제2콘택홀(61)을 채우는 필러(filler, 63)가 형성될 수 있다. 필러(63)는 제2콘택홀(61)을 완전히 갭필할 수 있다. 필러(63)는 도전물질로 형성될 수 있다. 예를 들어, 필러(63)는 폴리실리콘(Poly-silicon)을 포함할 수 있다. 필러(63)는 도펀트가 도입된 도프드 폴리실리콘을 포함할 수 있다. 필러(63)는 인(Phosphorus), 아세닉 (Arsenic) 또는 보론(Boron)으로 도핑될 수 있다.
필러(63)를 형성하는 방법의 일예는 다음과 같다. 먼저, 층간절연층(60P) 상에 보호층(62)을 형성한다. 보호층(62)은 주변회로영역(R20)을 커버링하고, 메모리셀영역(R10)을 노출시킬 수 있다. 보호층(62)은 실리콘질화물을 포함할 수 있다. 다음으로, 폴리실리콘층으로 제2콘택홀(61)을 채운다. 이어서, 폴리실리콘층은 제2도핑영역(44P)에 도핑된 도펀트를 활성화시키기 위한 열공정에 노출될 수 있다. 이어서, CMP(Chemical Mechanical Polishing) 등의 평탄화 공정(Planarization process)이 수행될 수 있다. 폴리실리콘층의 CMP 공정은 보호층(62)의 표면이 노출될때까지 진행할 수 있다. 이로써, 필러(63)가 형성될 수 있다. 필러(63)와 보호층(62)은 동일 표면(co-planar)일 수 있다. 필러(63)는 제2콘택홀(61) 내에만 위치하도록 추가로 제거될 수 있다. 즉, 제1실시예와 같은 평판부를 제거하여 필러부만을 갖도록 형성할 수 있다. 위와 같이, 폴리실리콘층을 이용하므로써, 보이드없이(void-free) 제2콘택홀(61)을 갭필(gapfill)할 수 있다. 다른 실시예에서, 필러(63)를 형성하기 위해, 보호층(62)을 형성하지 않고, 폴리실리콘층 갭필 및 CMP 공정이 수행될 수도 있다.
도 8g에 도시된 바와 같이, 주변회로영역(R20)에 제3콘택홀(64)이 형성될 수 있다. 제3콘택홀(64)은 층간절연층(60P)에 형성될 수 있다. 예를 들어, 제3콘택홀(64)을 형성하기 위해, 보호층(62) 및 층간절연층(60P)이 식각될 수 있다. 제3콘택홀(64)은 제2종횡비(AR2)를 가질 수 있다. 제1종횡비(AR1)와 제2종횡비(AR2)는 동일하거나 또는 서로 다를 수 있다. 예를 들어, 제2콘택홀(61)과 제3콘택홀(64)은 높이 및 폭이 서로 다를 수 있다. 제3콘택홀(64)이 제2콘택홀(61)보다 폭이 더 클 수 있다. 이에 따라, 제2종횡비(AR2)는 제1종횡비(AR1)보다 더 클 수 있다. 제3콘택홀(64)은 기판(41)의 제2도핑영역(44P)을 노출시킬 수 있다. 평면상으로 볼 때, 제3콘택홀(64)은 써클 형상(Circle shape), 타원형상 또는 사각형 형상(rectangle shape)을 가질 수 있다. 주변회로영역(R20)에 제3콘택홀(64)을 형성하는 동안, 메모리셀영역(R10)은 마스크층(65)에 의해 보호될 수 있다. 설명의 편의를 위해, 제1마스크층(65)이라고 지칭한다. 다른 실시예에서, 제2도핑영역(44P)의 표면은 리세스될 수 있다. 제1마스크층(65)은 감광막패턴을 포함할 수 있다. 다른 실시예에서, 제1마스크층(65)은 스핀온카본, TEOS, 비정질카본과 같은 하드마스크물질일 수 있다.
도 8h에 도시된 바와 같이, 제1마스크층(65)이 제거될 수 있다.
제3콘택홀(64)에 측벽스페이서(66)가 형성될 수 있다. 측벽스페이서(66)는 층간절연층(60P)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 층간절연층(60P)이 실리콘산화물로 형성된 경우, 측벽스페이서(66)는 실리콘질화물로 형성될 수 있다. 층간절연층(60P)이 실리콘질화물로 형성된 경우, 측벽스페이서(66)는 실리콘산화물로 형성될 수 있다. 측벽스페이서(66)는 제3콘택홀(64)의 상부 측벽에서 보잉(Bowing)이 발생되는 것을 방지하기 위한 물질이다. 측벽스페이서(66)는 메모리셀영역(R10)에 형성되지 않는다. 측벽스페이서(66)는 제3콘택홀(64)의 바닥면을 노출시키고, 제3콘택홀(64)의 측벽에만 형성될 수 있다. 측벽스페이서(66)를 형성하기 위한 식각 공정동안에, 기판(41)의 제2도핑영역(44P)이 일정 깊이 리세스될 수 있다.
측벽스페이서(66)는 적어도 30Å 이상의 두께일 수 있다. 이로써, 무너짐 없이 측벽스페이서(66)를 견고하게 형성할 수 있다. 측벽스페이서(66)의 두께가 30Å보다 얇은 경우, 측벽스페이서(66)가 손실되어 제3콘택홀(64)의 상부 측벽에서 보잉(Bowing)이 발생될 수 있다. 보잉이 발생하면, 이웃하는 제3콘택홀(64)간에 브릿지가 발생할 수 있다.
측벽스페이서(66)에 의해 제3콘택홀(64)은 수정된 제2종횡비(AR2')를 가질 수 있다. 수정된 제2종횡비(AR2')는 최초 제2종횡비(AR2)보다 감소할 수 있다.
도 8i에 도시된 바와 같이, 블록킹패턴(67)이 형성될 수 있다. 블록킹패턴(67)은 측벽스페이서(66) 상에서 제3콘택홀(64)을 모두 채울 수 있다. 아울러, 블록킹패턴(67)은 주변회로영역(R20)에만 형성되도록 메모리셀영역(R10)으로부터 제거될 수 있다. 블록킹패턴(67)은 카본함유물질로 형성될 수 있다. 블록킹패턴(67)은 스핀온코팅법(Spin on Coating)에 의해 형성될 수 있다. 이에 따라, 제3콘택홀(64)에 블록킹패턴(67)을 보이드없이(void-free) 채울 수 있다. 블록킹패턴(67)은 스핀온카본(Spin On Carbon; SOC)을 포함할 수 있다.
다음에, 비트라인구조물(BL)의 상부 표면보다 낮은 높이가 되도록, 필러(63)가 리세스될 수 있다. 이에 따라, 제2콘택홀(61) 내에 실리콘영역, 즉 실리콘플러그(63C)가 형성될 수 있다. 필러(63)를 리세스시키기 위해 에치백 공정이 수행될 수 있다. 한편, 에치백 공정 동안에, 주변회로영역(R20)은 블록킹패턴(67)에 의해 보호될 수 있다. 필러(63)가 폴리실리콘을 포함하므로, 실리콘플러그(63C)는 '폴리실리콘플러그'라고 지칭될 수 있다.
실리콘플러그(63C)에 의해 제2콘택홀(61)은 수정된 제1종횡비(AR1')를 가질 수 있다. 수정된 제1종횡비(AR1')는 최초 제1종횡비(AR1)보다 감소할 수 있다.
도 8j에 도시된 바와 같이, 실리콘플러그(63C)의 상부에 도펀트를 도핑한다. 이에 따라, 계면도핑영역(68)이 형성될 수 있다. 계면도핑영역(68)은 실리콘플러그(63C)에 도핑된 도펀트보다 고농도일 수 있다. 계면도핑영역(68)과 실리콘플러그(63C)는 동일 도펀트로 도핑될 수 있다.
다음으로, 계면도핑영역(68)에 도핑된 도펀트를 활성화하기 위한 열처리가 수행될 수 있다.
도 8k에 도시된 바와 같이, 블록킹패턴(67)이 제거될 수 있다. 블록킹패턴(67)은 산소플라즈마를 이용한 스트립공정에 의해 제거될 수 있다.
위와 같은 일련의 공정에 의해, 메모리셀영역(R10)에는 실리콘플러그(63C)가 형성되고, 주변회로영역(R20)에는 측벽스페이서(66)가 형성될 수 있다. 즉, 제2콘택홀(61)에는 실리콘플러그(63C)이 부분적으로 채워질 수 있고, 제3콘택홀(64)의 측벽에는 측벽스페이서(66)가 형성될 수 있다. 결국, 제2콘택홀(61)은 측벽스페이서가 존재하지 않는, 즉 스페이서프리(spacer-free) 구조가 될 수 있다. 제2콘택홀(61)에는 측벽스페이서가 없고, 제3콘택홀(64)에는 측벽스페이서(66)가 존재하게 된다.
제2콘택홀(61)은 실리콘플러그(63C)에 의해 제1종횡비(AR1)보다 작아진 수정된 제1종횡비(AR1')를 가질 수 있다. 제3콘택홀(64)은 측벽스페이서(66)에 의해 제2종횡비(AR2)보다 작아진 수정된 제2종횡비(AR2')를 가질 수 있다. 수정된 제1종횡비(AR1')는 수정된 제2종횡비(AR2')보다 종횡비 감소량이 더 클 수 있다. 따라서, 수정된 제1종횡비(AR1')는 수정된 제2종횡비(AR2')보다 작은 종횡비를 가질 수 있다.
다음에, 제3도핑영역(69)이 형성될 수 있다. 제3도핑영역(69)은 추가 도핑영역 또는 계면도핑영역이라고 지칭될 수 있다. 제3도핑영역(69)에 의해 콘택저항이 개선될 수 있다. 제3도핑영역(69)은 제2도핑영역(44P)에 형성될 수 있다. 주변회로영역(R20)에 제3도핑영역(69)이 형성될 수 있다. 제3도핑영역(69)은 임플란트, 플라즈마도핑과 같은 도핑기술에 의해 형성될 수 있다. 제3도핑영역(69)은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. 제2도핑영역(44P)과 제3도핑영역(69)은 동일 도펀트로 도핑되거나 또는 서로 다른 도펀트로 도핑될 수 있다.
다음으로, 실리사이드-금속층 증착 및 열공정에 의해 제1,2금속실리사이드(70C, 70P)가 형성될 수 있다. 제2콘택홀(61)에 제1금속실리사이드(70C)가 형성되고, 동시에 제3콘택홀(64)에 제2금속실리사이드(70P)가 제1 및 제2금속실리사이드(70C, 70P)은 코발트실리사이드를 포함할 수 있다.
제1금속실리사이드(70C)는 계면도핑영역(68) 상에 형성될 수 있다. 제2금속실리사이드(70P)는 제3도핑영역(69) 상에 형성될 수 있다. 제1금속실리사이드(70C)는 계면도핑영역(68)의 실리콘과 실리사이드-금속층의 금속이 반응하여 형성될 수 있다. 제2금속실리사이드(70P)는 실리사이드-금속층의 금속과 제3도핑영역(69)의 실리콘이 반응하여 형성될 수 있다.
열공정 이후에, 미반응 실리사이드-금속층을 제거할 수 있다.
제1금속실리사이드(70C)와 제2금속실리사이드(70P)는 코발트실리사이드에 한정되지 않는다. 예컨대, 실리콘과 반응하여 실리사이드를 형성할 수 있는 다른 금속(예를 들면, 티타늄, 니켈 등)을 이용하여, 금속실리사이드를 형성할 수도 있다. 제1금속실리사이드(70C)과 제2금속실리사이드(70P)을 동시에 형성하는 경우, 누설전류가 적고 저저항인 코발트실리사이드를 형성하는 것이 바람직하다.
도 8l에 도시된 바와 같이, 제2콘택홀(61)과 제3콘택홀(64)에 도전층을 채울 수 있다. 도전층은 실리콘플러그(63C)보다 저저항인 물질일 수 있다. 예를 들어, 도전층으로는 금속물질일 수 있다. 도전층을 채운후에 CMP 공정이 수행될 수 있다. 제2콘택홀(61) 내에 제1배리어(71C) 및 제1금속플러그(72C)가 형성될 수 있다. 제3콘택홀(64) 내에 제2배리어(71P) 및 제2금속플러그(72P)가 형성될 수 있다. 제1배리어(71C)와 제2배리어(71P)는 동시에 형성될 수 있고, 제1금속플러그(72C)와 제2금속플러그(72P)도 동시에 형성될 수 있다. 제1금속플러그(72C)와 제2금속플러그(72P)를 형성하기위한 CMP 공정시에, 보호층(62)이 제거될 수 있다.
상술한 바에 따르면, 메모리셀영역(R10)에 셀콘택구조물이 형성되고, 주변회로영역(R20)에 주변콘택구조물이 형성될 수 있다. 셀콘택구조물은 실리콘플러그(63C), 계면도핑영역(68), 제1금속실리콘사이드(70C), 제1배리어(71C) 및 제1금속플러그(72C)를 포함할 수 있다. 주변콘택구조물은 제2금속실리사이드(70P), 제2배리어(71P) 및 제2금속플러그(72P)를 포함할 수 있다.
셀콘택구조물과 주변콘택구조물은 비대칭 구조일 수 있다. 예컨대, 셀콘택구조물과 주변콘택구조물은 측벽스페이서(67) 및 실리콘플러그(63C)에 의해 서로 비대칭 구조가 될 수 있다. 셀콘택구조물은 스페이서-프리(Spacer-free) 구조이고, 주변콘택구조물은 측벽스페이서(67)가 내장된(Spacer-embedded) 구조일 수 있다. 셀콘택구조물은 실리콘플러그(63C)와 제1금속플러그(72C)를 포함하고 있으나, 주변콘택구조물은 제2금속플러그(72P)만을 포함하고 있다.
도 8m에 도시된 바와 같이, 제1금속플러그(72C) 상에 메모리요소(73)가 형성될 수 있다. 메모리요소(73)는 캐패시터를 포함할 수 있다.
제2금속플러그(72P) 상에 금속배선(Metal wiring layer, 74)이 형성될 수 있다.
도 9a 내지 도 9d는 반도체구조물을 형성하기 위한 다른 예를 설명한다. 도 8a 내지 도 8k에 도시된 방법에 의해, 제1금속실리사이드(70C) 및 제2금속실리사이드(70P)까지 형성할 수 있다.
다음으로, 도 9a에 도시된 바와 같이, 제1배리어(71C) 및 제1금속플러그(72C)를 형성한다. 제1금속플러그(72C)는 비트라인구조물의 상부까지 연장되는 연장부를 더 포함할 수 있다. 즉, 제1금속플러그(72C)는 비트라인구조물과 일부가 오버랩될 수 있다. 제1금속플러그(72C)를 형성하기 위한 식각 공정시, 제1스페이서요소(54)의 일부가 식각될 수 있다. 이에 따라, 제3스페이서(52)가 노출될 수 있다.
제1배리어(71C) 및 제1금속플러그(72C)를 형성하는 동안에, 주변회로영역(R20)에 제1배리어(71P) 및 금속배선(74)이 동시에 형성될 수 있다. 금속배선(74)은 금속플러그없이 직접 형성될 수 있다. 평면관점으로 볼 때, 금속배선(74)은 라인 형상일 수 있고, 제1금속플러그(72C)는 도트 형상일 수 있다.
도 9b에 도시된 바와 같이, 제3스페이서(52)를 제거할 수 있다. 이에 따라, 에어갭(75)이 형성될 수 있다. 에어갭(75)은 비트라인구조물의 양측벽에 평행하는 라인 형상일 수 있다. 제1스페이서(50)와 제3스페이서(53) 사이에 에어갭(75)이 형성될 수 있다.
도 9c에 도시된 바와 같이, 에어캡핑층(76)이 형성될 수 있다. 에어캡핑층(76)에 에어갭(75)이 밀봉될 수 있다. 에어캡핑층(76)은 제1금속플러그(72C)의 표면이 노출되도록 평탄화될 수 있다.
도 9d에 도시된 바와 같이, 제1금속플러그(72C) 상에 메모리요소(73)가 형성될 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
501 : 반도체기판 502 : 소자분리층
503 : 활성영역 508C : 비트라인콘택플러그
509C : 비트라인 510C : 비트라인캡층
520 : 실리콘플러그 521 : 계면도핑영역
522 : 제1금속실리사이드 523 : 제1배리어
524 : 제1금속플러그 525 : 제2금속실리사이드
526 : 제2배리어 527 : 제2금속플러그
701 : 제2오픈부 702 : 제3오픈부
C21 : 셀콘택구조물 C22 : 주변콘택구조물

Claims (40)

  1. 제1도핑영역과 제2도핑영역을 포함하는 기판을 준비하는 단계;
    상기 제1도핑영역을 노출시키는 제1오프닝을 형성하는 단계;
    상기 제1오프닝에 실리콘필러를 채우는 단계;
    상기 제2도핑영역을 노출시키는 제2오프닝을 형성하는 단계;
    상기 제2오프닝에 측벽스페이서를 형성하는 단계;
    상기 제1오프닝의 저부에 실리콘영역을 형성하기 위해 상기 실리콘필러를 리세싱하는 단계; 및
    상기 실리콘영역 상에 제1금속-실리콘영역을 형성하는 동시에 상기 제2도핑영역 상에 제2금속-실리콘영역을 형성하는 단계
    를 포함하는 반도체구조물 제조 방법.
  2. 제1항에 있어서,
    상기 제1금속-실리콘영역 상에 제1금속영역을 형성하는 동시에 상기 제2금속-실리콘영역 상에 제2금속영역을 동시에 형성하는 단계
    를 더 포함하는 반도체구조물 제조 방법.
  3. 제1항에 있어서,
    상기 제1오프닝은 상기 제2오프닝보다 종횡비가 작게 형성하는 반도체구조물 제조 방법.
  4. 제1항에 있어서,
    상기 제1오프닝과 제2오프닝은 동일한 높이로 형성하되, 상기 제1오프닝은 상기 제2오프닝보다 폭이 작게 형성하는 반도체구조물 제조 방법.
  5. 제1항에 있어서,
    상기 제1금속-실리콘영역과 제2금속-실리콘영역을 형성하는 단계는,
    상기 실리콘영역 및 제2도핑 상에 금속층을 형성하는 단계;
    상기 실리콘영역과 금속층을 반응시켜 상기 제1금속-실리콘 영역을 형성하는 단계;
    상기 제2도핑영역과 금속층을 반응시켜 상기 제2금속-실리콘영역을 형성하는 단계; 및
    미반응 금속층을 제거하는 단계
    를 포함하는 반도체구조물 제조 방법.
  6. 제1도핑영역과 제2도핑영역을 포함하는 기판을 준비하는 단계;
    상기 제1도핑영역을 노출시키는 제1오프닝을 형성하는 단계;
    상기 제1오프닝에 실리콘필러를 채우는 단계;
    상기 제2도핑영역을 노출시키는 제2오프닝을 형성하는 단계;
    상기 제2오프닝에 측벽스페이서를 형성하는 단계;
    상기 제1오프닝의 저부에 실리콘영역을 형성하기 위해 상기 실리콘필러를 리세싱하는 단계;
    상기 실리콘영역에 제1계면도핑영역을 형성하는 단계;
    상기 제2도핑영역에 제2계면도핑영역을 형성하는 단계; 및
    상기 제1계면도핑영역 상에 제1금속-실리콘영역을 형성하는 동시에 상기 제2계면도핑영역 상에 제2금속-실리콘영역을 형성하는 단계
    를 포함하는 반도체구조물 제조 방법.
  7. 제6항에 있어서,
    상기 실리콘영역은 제1도펀트가 도핑된 폴리실리콘층으로 형성하고,
    상기 제1계면도핑영역을 형성하는 단계는,
    상기 실리콘영역의 상부에 상기 제1도펀트보다 고농도의 제2도펀트를 도핑하는 단계; 및
    상기 도핑된 제2도펀트를 활성화하기 위한 열처리 단계
    를 포함하는 반도체구조물 제조 방법.
  8. 제6항에 있어서,
    상기 제2도핑영역은 제3도펀트를 도핑하여 형성하고,
    상기 제2계면도핑영역을 형성하는 단계는,
    상기 제3도펀트보다 고농도의 제4도펀트를 도핑하는 단계; 및
    상기 도핑된 제2도펀트를 활성화하기 위한 열처리 단계를 포함하는 반도체구조물 제조 방법.
  9. 제6항에 있어서,
    상기 제1금속-실리콘영역 상에 제1금속영역을 형성하는 동시에 상기 제2금속-실리콘영역 상에 제2금속영역을 형성하는 단계
    를 더 포함하는 반도체구조물 제조 방법.
  10. 제6항에 있어서,
    상기 제1오프닝은 상기 제2오프닝보다 종횡비가 작게 형성하는 반도체구조물 제조 방법.
  11. 제6항에 있어서,
    상기 제1오프닝과 제2오프닝은 동일한 높이로 형성하되, 상기 제1오프닝은 상기 제2오프닝보다 폭이 작게 형성하는 반도체구조물 제조 방법.
  12. 제6항에 있어서,
    상기 제1금속-실리콘영역과 제2금속-실리콘영역을 형성하는 단계는,
    상기 제1계면도핑영역 및 제2계면도핑영역상에 금속층을 형성하는 단계;
    상기 제1계면도핑영역과 금속층을 반응시켜 상기 제1금속-실리콘 영역을 형성하는 단계;
    상기 제2계면도핑영역과 금속층을 반응시켜 상기 제2금속-실리콘영역을 형성하는 단계; 및
    미반응 금속층을 제거하는 단계
    를 포함하는 반도체구조물 제조 방법.
  13. 제6항에 있어서,
    상기 제1도핑영역은 제1트랜지스터의 소스/드레인영역을 포함하고, 상기 제2도핑영역은 제2트랜지스터의 소스/드레인영역을 포함하는 반도체구조물 제조 방법.
  14. 메모리셀영역과 주변회로영역을 포함하는 반도체기판을 준비하는 단계;
    상기 메모리셀영역의 반도체기판에 워드라인을 매립하는 단계;
    상기 메모리셀영역의 반도체기판 상부에 비트라인구조물을 형성하는 단계;
    상기 주변회로영역 및 메모리셀영역 상에 절연층을 형성하는 단계;
    상기 메모리셀영역의 절연층에 제1오프닝을 형성하는 단계;
    상기 제1오프닝에 실리콘필러를 채우는 단계;
    상기 주변회로영역의 절연층에 측벽스페이서를 갖는 제2오프닝을 형성하는 단계;
    상기 제1오프닝의 저부를 채우는 실리콘플러그를 형성하기 위해, 상기 실리콘필러를 리세싱하는 단계; 및
    상기 실리콘플러그의 상부면 상에 제1금속실리사이드를 형성하는 동시에 상기 제2오프닝의 바닥면 상에 제2금속실리사이드를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  15. 제14항에 있어서,
    상기 제1금속실리사이드 상에 상기 제1오프닝을 채우는 제1금속플러그를 형성하는 동시에 상기 제2금속실리사이드 상에 상기 제2오프닝을 채우는 제2금속플러그를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  16. 제14항에 있어서,
    상기 제1금속실리사이드 및 제2금속실리사이드를 형성하는 단계 이전에,
    제1계면도핑영역을 형성하기 위해 상기 실리콘플러그의 상부에 도펀트를 도핑하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  17. 제14항에 있어서,
    상기 제1금속실리사이드 및 제2금속실리사이드를 형성하는 단계 이전에,
    제2계면도핑영역을 형성하기 위해 상기 제2도핑영역에 도펀트를 도핑하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  18. 제14항에 있어서,
    상기 측벽스페이서를 갖는 제2오프닝을 형성하는 단계는,
    상기 실리콘필러를 포함한 메모리셀영역을 마스킹하는 단계;
    상기 주변회로영역의 절연층을 식각하여 상기 제2오프닝을 형성하는 단계;
    상기 제2오프닝의 측벽 및 바닥면을 덮도록 스페이서층을 형성하는 단계; 및
    상기 제2오프닝의 측벽에 상기 측벽스페이서를 형성하기 위해, 상기 스페이서층을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  19. 제14항에 있어서,
    상기 실리콘플러그를 형성하는 단계는,
    상기 측벽스페이서가 형성된 제2오프닝을 포함한 주변회로영역을 마스킹하는 단계;
    상기 실리콘필러를 에치백하여 상기 실리콘플러그를 형성하는 단계;
    상기 실리콘플러그의 상부에 도펀트를 도핑하는 단계; 및
    상기 도펀트의 활성화를 위한 열처리 단계
    를 포함하는 반도체장치 제조 방법.
  20. 제14항에 있어서,
    상기 주변회로영역 및 메모리셀영역 상에 절연층을 형성하는 단계는,
    상기 비트라인구조물이 형성된 메모리셀영역 및 주변회로영역 상부에 제1절연층을 형성하는 단계;
    상기 비트라인구조물의 상부 표면이 노출되도록 상기 제1절연층을 일부 제거하여 상기 메모리셀영역에 희생층을 형성하는 단계;
    상기 비트라인구조물과 교차하도록 상기 희생층을 식각하여 분리부를 형성하는 단계; 및
    상기 분리부에 제2절연층을 형성하는 단계를 포함하고,
    상기 제1절연층은 상기 주변회로영역에 잔류하고, 상기 제2절연층은 상기 메모리셀영역에 형성하는 반도체장치 제조 방법.
  21. 제14항에 있어서,
    상기 비트라인구조물을 형성하는 단계에서,
    상기 비트라인구조물의 재료를 이용하여 상기 주변회로영역에 게이트구조물을 동시에 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  22. 제21항에 있어서,
    상기 비트라인구조물의 측벽에 제1스페이서요소를 형성하는 단계; 및
    상기 게이트구조물의 측벽에 제2스페이서요소를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  23. 제22항에 있어서,
    상기 제1스페이서요소의 일부를 제거하여 에어갭을 형성하는 단계; 및
    상기 에어갭을 캡핑하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  24. 제1도핑영역과 제2도핑영역을 포함하는 반도체기판;
    상기 제1도핑영역을 노출시키며, 측벽스페이서를 미포함하는 제1오프닝을 갖는 제1절연층;
    상기 제2도핑영역을 노출시키며, 측벽스페이서를 포함하는 제2오프닝을 갖는 제2절연층;
    상기 제1오프닝을 채우고, 상기 제1도핑영역에 접촉된 실리콘영역, 상기 실리콘영역 상의 제1금속-실리콘영역을 포함하는 제1콘택구조물; 및
    상기 제2오프닝을 채우고, 상기 제2도핑영역에 접촉된 제2금속-실리콘 영역을 포함하는 제2콘택구조물
    을 포함하는 반도체구조물.
  25. 제24항에 있어서,
    상기 제1콘택구조물과 제2콘택구조물은 각각,
    상기 제1금속-실리콘 영역 사이의 제1금속 영역과 상기 제2금속-실리콘영역 상의 제2금속영역
    을 더 포함하는 반도체구조물.
  26. 제24항에 있어서,
    상기 실리콘 영역은 도프드 폴리실리콘을 포함하는 반도체구조물.
  27. 제24항에 있어서,
    상기 제1금속-실리콘 영역과 제2금속-실리콘 영역은 금속실리사이드를 포함하는 반도체구조물.
  28. 제24항에 있어서,
    상기 측벽스페이서는, 절연물질을 포함하는 반도체구조물.
  29. 제24항에 있어서,
    상기 제1절연층과 제2절연층은 서로 다른 물질인 반도체구조물.
  30. 제24항에 있어서,
    상기 제1오프닝은 상기 제2오프닝보다 종횡비가 작은 반도체구조물.
  31. 제24항에 있어서,
    상기 제1오프닝과 제2오프닝은 높이가 동일하고, 상기 제1오프닝은 상기 제2오프닝보다 폭이 작은 반도체구조물.
  32. 제24항에 있어서,
    상기 제1도핑영역은 제1트랜지스터의 일부이고, 상기 제2도핑영역은 제2트랜지스터의 일부인 반도체구조물.
  33. 제24항에 있어서,
    상기 제1콘택구조물은
    상기 실리콘영역과 제1금속-실리콘영역 사이의 제1계면도핑영역을 더 포함하는 반도체구조물.
  34. 제33항에 있어서,
    상기 제1계면도핑영역은 상기 실리콘영역에 도핑된 제1도펀트보다 고농도인 제2도펀트를 포함하는 반도체구조물.
  35. 제24항에 있어서,
    상기 제2콘택구조물은
    상기 제2도핑영역과 제1금속-실리콘영역 사이의 제2계면도핑영역을 더 포함하는 반도체구조물.
  36. 매립워드라인 및 제1도핑영역을 포함하는 메모리셀영역과 플라나게이트구조물 및 제2도핑영역을 포함하는 주변회로영역이 정의된 반도체기판;
    상기 제1도핑영역을 노출시키는 제1오프닝을 포함하는 제1절연층;
    상기 제1오프닝에 형성되고, 상기 제1도핑영역과 접촉하는 실리콘플러그, 상기 실리콘플러그 상의 제1금속실리사이드 및 상기 금속실리사이드 상의 제1금속플러그를 포함하는 제1콘택구조물;
    상기 제2도핑영역을 노출시키고, 상기 제1오프닝보다 종횡비가 큰 제2오프닝을 포함하는 제2절연층; 및
    상기 제2오프닝에 형성되고, 상기 제2도핑영역과 접촉하는 제2금속실리사이드 및 상기 제2금속실리사이드 상의 제2금속플러그를 포함하는 제2콘택구조물; 및
    상기 제2콘택구조물과 상기 제2오프닝의 측벽 사이에 형성된 측벽스페이서
    를 포함하는 반도체구조물.
  37. 제36항에 있어서,
    상기 메모리셀영역에 형성된 비트라인구조물, 상기 비트라인구조물 양측벽의 스페이서요소 및 메모리요소를 더 포함하고,
    상기 비트라인구조물은 상기 스페이서요소를 사이에 두고 상기 제1콘택구조물과 이웃하고, 상기 메모리요소는 상기 제1콘택구조물에 전기적으로 접속된
    반도체구조물.
  38. 제37항에 있어서,
    상기 스페이서요소는 에어갭을 포함하는 반도체구조물.
  39. 제36항에 있어서,
    상기 실리콘플러그와 제1금속실리사이드 사이의 제1계면도핑영역을 더 포함하는 반도체구조물.
  40. 제36항에 있어서,
    상기 제2도핑영역과 제2금속실리사이드 사이의 제2계면도핑영역을 더 포함하는 반도체구조물.
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