CN113517226A - 用于制造半导体器件的方法 - Google Patents

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Abstract

一种用于制造半导体器件的方法包括：在半导体衬底之上形成硬掩模层；通过利用硬掩模层刻蚀半导体衬底来形成沟槽；在硬化硬掩模层时在沟槽的表面上形成栅电介质层；以及在栅电介质层之上形成部分填充沟槽的栅电极。

Description

用于制造半导体器件的方法
相关申请的交叉引用
本申请要求2020年4月10日提交的申请号为10-2020-0043724的韩国专利申请的优先权，其全部内容通过引用合并于本文中。
技术领域
本发明的各个实施例总体而言涉及一种用于制造半导体器件的方法，更具体而言，涉及一种用于制造包括栅电介质层的半导体器件的方法。
背景技术
包括集成电路的半导体器件可以应用于各种电子设备。半导体器件可以包括多个晶体管。
形成晶体管的方法通常可以包括沟槽形成工艺，用于通过利用硬掩模层在衬底中形成沟槽。然而，由于在用于形成晶体管的凹陷工艺期间可能破坏硬掩模层，因此也可能破坏硬掩模层之下的有源区。
此外，通常地，晶体管的栅电介质层可以由通过热氧化有源区而形成的氧化物层而形成。在有源区的热氧化期间，可能发生硅损失。由于硅损失，所以有源区的临界尺寸会减小并且会发生弯曲。
结果，晶体管的性能会受损。
发明内容
本发明的各个实施例涉及一种用于制造半导体器件的改进方法，该方法尤其能够保护在沟槽的凹陷工艺中所采用的硬掩模层免遭破坏。该方法还可以减少或防止对有源区的破坏。
本发明的各个实施例涉及这样一种用于制造半导体器件的方法，其能够防止有源区的临界尺寸变差及弯曲。
根据本发明的一个实施例，一种用于制造半导体器件的方法包括：在半导体衬底之上形成硬掩模层；通过利用所述硬掩模层刻蚀所述半导体衬底来形成沟槽；在硬化所述硬掩模层时，在所述沟槽的表面上形成栅电介质层；以及在所述栅电介质层之上形成部分地填充所述沟槽的栅电极。
根据本发明的另一个实施例，一种用于制造半导体器件的方法包括：在半导体衬底中形成硬掩模层；通过利用所述硬掩模层刻蚀所述半导体衬底来形成沟槽；在所述沟槽的表面上形成具有湿法刻蚀速率与所述硬掩模层的湿法刻蚀速率不同的栅电介质层；在所述栅电介质层之上形成填充所述沟槽的掩埋栅极结构；在所述掩埋栅结构的两侧上，在半导体衬底中形成第一源极/漏极区和第二源极/漏极区；形成接触所述第一源极/漏极区的位线结构；以及形成接触所述第二源极/漏极区的储存节点接触插塞。
根据本发明的另一个实施例，一种用于制造半导体器件的方法包括：在半导体衬底之上形成硬掩模层；利用所述硬掩模层在所述半导体衬底中形成沟槽；在所述沟槽的表面上形成栅电介质层；硬化所述硬掩模层；以及在所述栅电介质层之上的沟槽中形成栅电极。
其中，所述硬掩模层的硬化与所述栅电介质层的形成同时执行。
其中，通过在形成所述栅电介质层之后执行的氧化来形成所述硬掩模层的硬化。
通过以下参考附图对具体实施例的描述，可以更好地理解本发明的这些和其它特征和优点。
附图说明
图1是图示根据本发明的一个实施例的半导体器件的平面图。
图2A是沿着图1所示的线A-A’截取的剖视图。
图2B是沿着图1所示的线B-B’截取的剖视图。
图3A至图3H是图示根据本发明的第一实施例的用于制造半导体器件的方法的剖视图。
图4A至图4F是图示根据本发明的第二实施例的用于制造半导体器件的方法的剖视图。
图5A至图5K是图示根据本发明的各个实施例的用于制造存储单元的方法的剖视图。
图6A至图6G是图示根据本发明的各个实施例的半导体器件的剖视图。
具体实施方式
下面将参照附图更详细地描述本发明的各种实施例。然而，本发明可以采用不同的形式来实施，并且不应被解释为限于本文中阐述的实施例。与之相反，提供这些实施例使得本公开将是全面且完整的，并且将向本领域技术人员充分地传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。
附图不一定按比例绘制，并且在某些情况下，比例可能被放大以清楚地示出实施例的特征。当第一层称为在第二层“上”或在衬底“上”时，不仅指第一层直接形成在第二层或衬底上的情况，而且还指在第一层与第二层或衬底之间存在第三层的情况。
将进一步理解的是，当一个元件称为“连接至”或“耦接至”另一个元件时，它可以直接在另一个元件上、连接至或耦接至另一个元件，或者可以存在一个或更多个中间元件。此外，连接/耦接可以不限于物理连接，还可以包括非物理连接，例如无线连接。
此外，还将理解的是，当提及一个元件在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
当提及第一元件在第二元件“之上”时，它不仅指第一元件直接形成在第二元件上的情况，还指在第一元件与第二元件之间存在第三元件的情况。
如本文中所使用的，单数形式也旨在包括复数形式，除非上下文另外明确说明。
应当理解的是，附图是所描述的器件的简化示意图，并且可能不包括众所周知的细节，以避免使得本发明的特征不清晰。
还应当注意的是，在不脱离本发明的范围的情况下，一个实施例中存在的特征可以与另一个实施例的一个或多个特征一起使用。
现在参见图1，根据本发明的一个实施例提供了图示半导体器件的平面图。图2A是沿着图1的线A-A’截取的剖视图。图2B是沿着图1的线B-B’截取的剖视图。
参见图1至图2B，半导体器件100可以包括衬底101和嵌入在衬底101中的掩埋栅结构100G。半导体器件100可以是存储单元的一部分。例如，半导体器件100可以是动态随机存取存储器(DRAM)的存储单元的一部分。
衬底101可以由适合于半导体处理的材料制成。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂的硅、其组合或其多层。衬底101可以包括另一种半导体材料，例如锗。衬底101可以包括III/V族半导体衬底，该III/V族半导体衬底是诸如GaAs的复合半导体衬底。衬底101可以包括绝缘体上硅(SOI)衬底。
隔离层102和有源区103可以形成在衬底101中。有源区103可以由隔离层102限定。隔离层102可以是通过沟槽刻蚀工艺形成的浅沟槽隔离区(STI)区域。可以通过利用诸如氧化硅、氮化硅或其组合的电介质材料填充浅沟槽(例如，隔离沟槽102A)来形成隔离层102。
可以在衬底101中形成沟槽105。参见图1的平面图，沟槽105可以具有在一个方向上延伸的线形状。沟槽105可以具有横穿有源区103和隔离层102的线形状。沟槽105可以具有比隔离沟槽102A浅的深度。根据本发明的另一个实施例，沟槽105的底部可以具有曲率。沟槽105可以是将要形成掩埋栅极结构100G的空间，并且沟槽105在本文中也称为“栅极沟槽”。
可以在有源区103中形成第一掺杂区107和第二掺杂区108。第一掺杂区107和第二掺杂区108可以是掺杂有导电掺杂剂的区域。例如，导电掺杂剂可以包括：磷(P)、砷(As)、锑(Sb)或硼(B)。第一掺杂区107和第二掺杂区108可以掺杂有相同导电类型的掺杂剂。在一个实施例中，第一掺杂区107和第二掺杂区108可以掺杂有相同的掺杂剂。第一掺杂区107和第二掺杂区108可以位于沟槽105两侧上的有源区103中。第一掺杂区107和第二掺杂区108的底表面可以位于距有源区103的顶表面预定深度处。在一个实施例中，第一掺杂区107和第二掺杂区108的底表面可以位于距有源区103的顶表面相同的预定深度处。第一掺杂区107和第二掺杂区108可以接触沟槽105的侧壁。第一掺杂区107和第二掺杂区108的底表面可以高于沟槽105的底表面。第一掺杂区107在本文中也称为“第一源极(或漏极)区”，第二掺杂区108在本文中也称为“第二漏极(或源极)区”。可以通过掩埋栅结构100G在第一掺杂区107和第二掺杂区108之间限定沟道(未示出)。可以在沟槽105的轮廓之上限定沟道。
沟槽105可以包括第一沟槽T1和第二沟槽T2。第一沟槽T1可以形成在有源区103中。第二沟槽T2可以形成在隔离层102中。沟槽105可以从第一沟槽T1连续地延伸至第二沟槽T2。在沟槽105中，第一沟槽T1和第二沟槽T2可以具有位于不同水平的底表面。例如，第一沟槽T1的底表面可以位于比第二沟槽T2的底表面高的位置处。第一沟槽T1与第二沟槽T2之间的高度差可以随着隔离层102的凹陷而形成。因此，第二沟槽T2可以包括凹陷区R，该凹陷区R的底表面低于第一沟槽T1的底表面。由于第一沟槽T1与第二沟槽T2之间的台阶差，可以在有源区103中形成鳍区103F。因此，有源区103可以包括鳍区103F。
以这种方式，可以在第一沟槽T1之下形成鳍区103F。鳍区103F的侧壁可以被凹陷的隔离层102F暴露。鳍区103F可以是形成沟道的一部分的部分。鳍区103F在本文中也称为鞍形鳍。鳍区103F可以增加栅极的沟道宽度，从而改善器件的电气特性。
根据本发明的另一个实施例，可以省略鳍区103F。
掩埋栅结构100G可以包括栅电介质层106、栅电极110和栅覆盖层120，栅电介质层106覆盖沟槽105的底表面和侧壁以及硬掩模层104的侧壁，栅电极110和栅覆盖层120顺序地层叠以填充栅电介质层106之上的沟槽105。栅电极110可以包括：下栅111、阻挡层112和上栅113。下栅111可以填充在栅电介质层106之上的沟槽105的下部，并且阻挡层112和上栅113可以填充在下栅111之上的沟槽105的中间部分。更具体地，可以在下栅111之上形成阻挡层112，并且可以在阻挡层112之上形成上栅113。栅覆盖层120可以在上栅113之上填充沟槽105的上部。为了便于描述，可以呈现沟槽105的下部、中间部和上部，并且下部、中间和上部的高度(或深度)可以彼此相同或不同。在图2A的实施例中，阻挡层112的厚度可以小于上栅113的厚度，并且上栅113的厚度可以小于下栅111的厚度。
例如，栅电介质层106可以包括氧化硅。例如，栅电介质层106可以包括具有湿法刻蚀速率与硬掩模层104的湿法刻蚀速率不同的氧化硅。例如，栅电介质层106可以在炉中通过原子层沉积工艺形成。在形成栅电介质层106的过程中，硬掩模层104可以通过加热而硬化。例如，栅电介质层106可以包括在至少约500℃或更高的温度下沉积的氧化硅。例如，栅电介质层106可以包括在大约500℃至大约900℃的温度下沉积的氧化硅。这在本文中也称为“HQ-氧化物(高质量氧化物)层”。
栅电极110可以位于比有源区103的上表面低的位置处。在一个实施例中，栅电极110的上表面可以位于比有源区103的上表面低的位置处。例如，上栅113的上表面可以位于比有源区103的上表面低的位置处。下栅111可以具有填充沟槽105的底部的形状。下栅111可以由低电阻材料形成，以降低栅极薄层电阻。下栅111可以由含金属的材料制成。例如，下栅111可以包括金属、金属氮化物或其组合。下栅111可以包括：氮化钽(TaN)、氮化钛(TiN)、钨(W)、氮化钨(WN)或其组合。下栅111可以仅由氮化钛形成。此外，下栅111可以由氮化钛和钨的叠层(即，TiN/W)形成。
根据本发明的另一个实施例，下栅111可以具有高功函数。这里，高功函数是指着比硅的中间间隙功函数更高的功函数。低功函数是指比硅的中间间隙功函数更低的功函数。换言之，高功函数是指比约4.5eV高的功函数，低功函数是指约4.5eV低的功函数。例如，下栅111可以包括P型多晶硅或富氮的氮化钛(TiN)。
根据本发明的另一个实施例，下栅111可以具有增加的高功函数。例如，下栅111可以包括金属硅氮化物。金属硅氮化物可以是掺杂有硅的金属氮化物。例如，下栅111可以包括其硅含量被调节的金属硅氮化物。例如，下栅111可以包括氮化钽硅(TaSiN)或氮化钛硅(TiSiN)。氮化钛具有高功函数，并且为了进一步提高氮化钛的功函数，可以在氮化钛中包括硅。具体地，为了增加氮化钛硅的高功函数，可以调节硅的含量。在本文中，氮化钛硅中硅的含量(原子百分比：at％)可以等于或小于大约21at％。作为比较例，为了具有低功函数，氮化钛硅中硅的含量可以为大约30at％或更高。
阻挡层112可以包括含金属材料。阻挡层112可以包括金属氮化物。例如，阻挡层112可以包括氮化钛或氮化钽。
上栅113可以是低电阻材料，以降低栅极薄层电阻。上栅113可以是含金属材料。上栅113可以包括：金属、金属氮化物或其组合。上栅113可以包括：氮化钽(TaN)、氮化钛(TiN)、钨、氮化钨或其组合。上栅113可以仅由氮化钛形成。此外，上栅113可以由氮化钛和钨的叠层(即，TiN/W)形成。
在一些实施例中，下栅111、阻挡层112和上栅113中的每一个可以仅由氮化钛形成。此外，下栅111和上栅113中的每一个可以由氮化钛和钨的叠层(TiN/W)形成。在本文中，阻挡层112可以与下栅111一样由氮化钛形成。上栅113可以具有比下栅111低的高度，因此，下栅111在沟槽105中占据的体积可以更大。上栅113可以具有比下栅111更小的宽度。
栅覆盖层120可以用来保护上栅113。栅覆盖层120可以填充在上栅113之上的沟槽105的上部。栅覆盖层120的上表面可以位于与硬掩模层104的上表面相同的高度处。例如，栅覆盖层120可以包括氮化硅、氮氧化硅或其组合。根据本发明的另一个实施例，栅覆盖层120可以包括氮化硅和氧化硅的组合。栅覆盖层120可以包括氮化硅内衬和旋涂电介质材料(SOD)。
硬掩模层104可以形成在栅覆盖层120的两侧上。硬掩模层104可以是电介质材料。例如，硬掩模层104可以包括具有湿法刻蚀速率比栅电介质层106更快的氧化硅。硬掩模层104可以包括低温氧化物。可以在大约50℃或更低的温度下形成硬掩模层104。硬掩模层104可以包括ULTO(超低温氧化物)。硬掩模层104可以形成在衬底101之上并且可以覆盖有源区103和隔离层102。
如随后将描述的，当形成栅电介质层106时，硬掩模层104可以通过加热而硬化。备选地，可以通过在形成栅电介质层106之后进行的氧化工艺来硬化硬掩模层104。
在本文中，通过加热使膜质硬化的硬掩模层104可足以用作在干法刻蚀工艺中的刻蚀阻挡层，而在湿法刻蚀工艺期间的刻蚀速率与由于加热而硬化(固化)之前的刻蚀速率并没有区别。因此，可以通过利用湿法刻蚀工艺容易地去除硬掩模层104。
图3A至图3H是图示根据本发明的第一实施例的用于制造半导体器件的方法的剖视图。图3A至图3H图示了用于制造图2A中所示的半导体器件100的方法。
参见图3A，可以在半导体衬底11中形成隔离层12。有源区13可以由隔离层12限定。
隔离层12可以通过浅沟槽隔离(STI)工艺形成。例如，可以通过刻蚀半导体衬底11来形成隔离沟槽12A。随后，可以用电介质材料来填充隔离沟槽12A，结果，可以形成隔离层12。例如，隔离层12可以包括氧化硅、氮化硅或其组合。可以利用化学气相沉积或任何其它合适的沉积工艺来用电介质材料填充隔离沟槽12A。此外，可以附加地利用诸如化学机械抛光(CMP)工艺的平坦化工艺来仅用电介质材料填充隔离沟槽12A。
参见图3B，硬掩模层14可以形成在半导体衬底11之上。硬掩模层14可以形成为包括多个线形状的开口。开口可以限定设置有栅电极的区域。
硬掩模层14可以形成为暴露出有源区13的一部分和隔离层12的一部分。硬掩模层14在本文中也称为刻蚀掩模。硬掩模层14可以由针对半导体衬底11具有刻蚀选择性的材料形成。例如，硬掩模层14可以包括氧化硅。例如，硬掩模层14可以包括具有湿法刻蚀速率与通过后续工艺形成的栅电介质层的湿法刻蚀速率不同的氧化硅。换言之，例如，硬掩模层14可以包括具有比栅电介质层更快的湿法刻蚀速率的氧化硅。硬掩模层14可以包括低温氧化物。可以在大约50℃或更低的温度下形成硬掩模层14。硬掩模层14可以是硅氧化物，如ULTO(超低温氧化物)。有源区13的一部分可以通过硬掩模14的开口而暴露。
随后，可以形成多个沟槽15。为了形成沟槽15，可以刻蚀由硬掩模14暴露的部分。即，为了形成沟槽15，可以刻蚀有源区13的暴露部分和隔离层12的暴露部分。沟槽15可以形成为比隔离沟槽12A浅，但是，沟槽15可以形成为具有足够的深度以充分增加随后在沟槽15中形成的栅电极的表面积。因此，可以减小栅电极的电阻。根据本发明的其它实施例的沟槽15的底部的边缘可以具有曲率。
随后，可以形成鳍区13F。为了形成鳍区13F，可以选择性地使沟槽15之下的隔离层12凹陷。关于鳍区13F的结构，可以参见图2B的鳍区103F。
参见图3C，可以通过硬化硬掩模层14’来形成栅电介质层16。栅电介质层16可以形成在包括沟槽15的半导体衬底11的轮廓之上。换言之，栅电介质层16可以形成为覆盖沟槽15的底表面和侧壁以及硬掩模层14’的侧壁和上表面。栅电介质层16可以包括覆盖沟槽15的底表面和侧壁的第一部分16A和覆盖硬掩模层14’的第二部分16B。栅电介质层16的第一部分16A和第二部分16B可以是连续的。栅电介质层16的第二部分16B可以用作覆盖硬掩模层14’的钝化层。在下文中，栅电介质层16的第二部分16B将称为“钝化层16B”。
例如,栅电介质层16可以包括氧化硅。例如，栅电介质层16可以包括具有湿法刻蚀速率比硬掩模层14’更慢的氧化硅。栅电介质层16可以包括高温氧化物。可以在炉中通过原子层沉积工艺来沉积栅电介质层16。例如，栅电介质层16可以包括在大约500℃或更高(例如，从大约500℃到大约900℃)的温度下通过原子层沉积工艺沉积的氧化硅。这在本文中也称为“HQ-氧化物(高质量氧化物)层”。
通过经由沉积工艺形成栅电介质层16，可以防止有源区13的硅损失。因此，可以防止有源区13的临界尺寸变差及的弯曲。
此外，由于例如通过原子层沉积方法形成栅电介质层16，因此台阶覆盖率可以是优异的。此外，由于在大约500℃或更高的温度下沉积包括HQ-氧化物的栅电介质层16，所以膜质可以比在大约200℃至400℃的通常原子层沉积温度下沉积的氧化物层的膜质更硬且更密。因此，它可以用作钝化层，以防止在后续工艺中破坏硬掩模层14’。
此外，通过加热T硬化的硬掩模层14’可以被重整为硬化的氧化硅。因此，可以在随后的栅极层的凹陷工艺期间防止硬掩模层14’的损失。换言之，即使在用于形成栅电极的回蚀工艺中由于栅电介质层16的破坏而可能暴露出硬掩模层14’，也可以使破坏最小化。此外，膜质(例如，通过加热)被硬化的硬掩模层14’可足以用作干刻蚀工艺期间的刻蚀阻挡层，并且由于湿法刻蚀工艺期间的刻蚀速率与硬化之前的速率并没有区别，所以它可能很容易去除。
参见图3D，可以在栅电介质层16之上形成栅极层17A。栅极层17A可以形成为填充栅电介质层16之上的沟槽15。栅极层17A可以形成在包括沟槽15的半导体衬底11的轮廓上。为了降低栅电极的电阻，栅极层17A可以包括低电阻金属。例如，栅极层17A可以包括：钨(W)、氮化钛(TiN)或其组合。
根据本发明的另一个实施例，栅极层17A可以包括高功函数材料。栅极层17A可以包括高功函数金属或高功函数多晶硅。例如，高功函数多晶硅可以包括P型多晶硅。例如，高功函数金属可以包括富氮的氮化钛(TiN)。
参见图3E，下栅17可以形成在第二沟槽15的内部。为了形成下栅17，可以执行凹陷工艺。可以通过干法刻蚀工艺(例如，回蚀工艺)来执行凹陷工艺。可以利用等离子体来执行回蚀工艺。
根据本发明的另一个实施例，可以通过首先执行平坦化工艺以在硬掩模层14’的上部中暴露钝化层16B，然后执行回蚀工艺来执行凹陷工艺。
如上所述，在凹陷工艺中，由于硬掩模层14’的膜质与上部中的钝化层16B一起被重整为硬化的氧化硅，因此硬掩模层14’可以不被破坏，并且可以在凹陷工艺之前保持宽度和厚度。
参见图3F，可以在下栅17之上进一步形成阻挡层18和上栅19。
可以通过在下栅17的表面上执行氮化工艺来形成阻挡层18。例如，阻挡层18可以包括氮化钛。
可以经由用于形成栅极层(未示出)以填充阻挡层18之上的沟槽15并且然后执行凹陷工艺的一系列工艺来形成上栅19。可以通过干法刻蚀工艺(例如，回蚀工艺)来执行凹陷工艺。可以利用等离子体来执行回蚀工艺。
根据本发明的另一个实施例，可以通过首先执行平坦化处理以暴露出硬掩模层14’的上部的栅电介质层16，随后执行回蚀工艺来执行凹陷工艺。
如上所述，在凹陷工艺期间，由于硬掩模层14’的膜质与上部的钝化层16B一起被重整为硬化的氧化硅，所以硬掩模层14’可以不被损坏，并且可以在凹陷工艺之前保持宽度和厚度。
上栅19可以包括低电阻材料。上栅19可以由与下栅17相同的材料形成。上栅19可以包括含金属的材料，含金属的材料包括例如，金属、金属氮化物或其组合。上栅19可以包括例如，钨、氮化钨、氮化钛或其组合。根据本发明的另一个实施例，上栅19可以包括低功函数金属或低功函数多晶硅。
因此，可以形成其中层叠有下栅17、阻挡层18和上栅19的掩埋栅电极BG。当下栅17、阻挡层18和上栅19由基于金属的材料形成时，在掩埋栅电极BG中含金属材料所占据的体积可以增加。因此，可以降低掩埋栅电极BG的电阻。
参见图3G，可以在上栅19之上形成栅覆盖层20。栅覆盖层20可以包括电介质材料。例如，栅覆盖层20可以包括氮化硅。根据所描述的实施例的实施，栅覆盖层20可以具有氧化物-氮化物-氧化物(ONO)结构。
随后，可以将栅覆盖层20平坦化以暴露出硬掩模层14’的上表面，同时填充沟槽15的栅覆盖层20可以保留在沟槽15中。例如，可以通过化学机械抛光(CMP)工艺或回蚀工艺来执行平坦化。此外，可以通过平坦化工艺去除钝化层16B(参见图3F)，同时覆盖沟槽15的底表面和侧壁的栅电介质层16保留。
栅覆盖层20的底表面可以接触上栅19的上表面。栅覆盖层20的两个侧壁可以接触栅电介质层16。
可以通过如上所述的一系列工艺来形成掩埋栅结构。掩埋栅结构可以包括栅电介质层16、掩埋栅电极BG和栅覆盖层20。掩埋栅电极BG可以包括下栅17、阻挡层18和上栅19。上栅19的上表面可以定位为低于有源区13的上表面。
参见图3H，可以在有源区13中形成第一掺杂区21和第二掺杂区22。第一掺杂区21和第二掺杂区22可以通过诸如注入工艺(implantation process)或其它掺杂技术的杂质掺杂工艺形成。第一掺杂区21可以形成在两个相邻的掩埋栅电极BG之间。第一掺杂区21在本文中也称为第一源极或漏极区。第二掺杂区22可以形成在隔离层12与掩埋栅电极BG之间。第二掺杂区22在本文中也称为第二源极或漏极区。
图4A至图4F是图示根据本发明的第二实施例的用于制造半导体器件的方法的剖视图。
参见图4A，可以在半导体衬底11中形成限定有源区13、硬掩模层14’和多个沟槽15的隔离层12。这些可以经由与参考图3A至图3C描述的工艺相同的工艺形成。
随后，可以执行氧化工艺，以形成硬化的栅电介质层16’和硬化的硬掩模层14”。在下文中，硬化的栅电介质层16’在本文中也称为栅电介质层16’。硬化的硬掩模层14’在本文中也称为硬掩模层14”。栅电介质层16’的位于硬掩模层14”之上的部分在本文中也称为钝化层16’B。
可以在栅电介质层16(参见图3C)形成工艺中所采用的同一腔室内原位执行氧化工艺。可以在与栅电介质层(参见图3C)形成工艺相同的温度下执行氧化工艺。根据本发明的另一个实施例，可以在栅电介质层16(参见图3C)形成工艺中所采用的同一腔室中异位执行氧化工艺。可以在比栅电介质层16(参见图3C)形成工艺中所采用的温度高的温度下执行氧化工艺。
根据氧化工艺，栅电介质层16’和硬掩模层14”可以被硬化以具有改善的膜质。因此，可以在随后的凹陷工艺中更有效地防止硬掩模层14”和沟槽15的侧壁被破坏。
参见图4B，可以在栅电介质层16’之上形成栅极层17A。可以形成栅极层17A以填充栅电介质层16’之上的沟槽15。可以在包括沟槽15的半导体衬底的轮廓之上形成栅极层17A。为了降低栅电极的电阻，栅极层17A可以包括低电阻金属。例如，栅极层17A可以包括钨(W)、氮化钛(TiN)或其组合。
根据本发明的另一个实施例，栅极层17A可以包括高功函数材料。栅极层17A可以包括高功函数金属或高功函数多晶硅。高功函数多晶硅可以包括例如，P型多晶硅。例如，高功函数金属可以包括富氮的氮化钛(TiN)。
参见图4C，可以在沟槽15内部形成下栅17。可以利用凹陷工艺来形成下栅17。凹陷工艺可以是干法刻蚀工艺(例如，回蚀工艺)。可以利用等离子体来执行回蚀工艺。
根据本发明的另一个实施例，凹陷工艺可以包括平坦化工艺，该工艺首先在硬掩模层14”的上部中暴露钝化层16’B，然后执行回蚀工艺。
如上所述，在凹陷工艺期间，硬掩模层14”可以不被破坏并且可以保持在凹陷工艺之前的宽度和厚度，因为如前所述，硬掩模层14”的膜质与上部的钝化层16’B一起被重整为硬化的氧化硅。
参见图4D，可以在下栅17之上进一步形成阻挡层18和上栅19。
可以通过在下栅17的上表面上执行氮化工艺，在下栅17的上表面的顶部上形成阻挡层18。例如，阻挡层18可以包括氮化钛。
可以通过包括形成栅极层(未示出)以填充阻挡层18之上的沟槽15然后执行凹陷工艺的一系列工艺来形成上栅19。凹陷工艺可以是干法刻蚀工艺(例如，回蚀工艺)。可以利用等离子体来执行回蚀工艺。
根据本发明的另一个实施例，凹陷工艺可以包括平坦化工艺，首先执行平坦化工艺以暴露出在硬掩模层14的上部中的H栅电介质层的第二部分16’B，随后执行回蚀工艺。
如上所述，在凹陷工艺期间，因为硬掩模层14”的膜质与上部的钝化层16’B一起被重整为硬化的氧化硅，所以硬掩模层14”可以不被破坏并且可以保持其在凹陷工艺之前的宽度和厚度。
上栅19可以包括低电阻材料。上栅19可以由与下栅17相同的材料形成。上栅19可以包括含金属的材料。上栅19可以包括金属、金属氮化物或其组合。例如，上栅19可以包括钨、氮化钨、氮化钛或其组合。根据本发明的另一个实施例，上栅19可以包括低功函数金属或低功函数多晶硅。
因此，可以形成其中层叠有下栅17、阻挡层18和上栅19的掩埋栅电极BG。当下栅17、阻挡层18和上栅19由含金属的材料形成时，在掩埋栅电极BG中含金属的材料所占据的体积可以增加。因此，可以降低掩埋栅电极BG的电阻。
参见图4E，可以在上栅19之上形成栅覆盖层20。栅覆盖层20可以包括电介质材料。例如，栅覆盖层20可以包括氮化硅。根据所描述的实施例的实施，栅覆盖层20可以具有氧化物-氮化物-氧化物(ONO)结构。
随后，可以将栅覆盖层20平坦化以暴露出硬掩模层14”的上表面，同时填充沟槽15的栅覆盖层20可以保留在沟槽15中。可以通过化学机械抛光(CMP)工艺或回蚀工艺来执行平坦化。此外，可以通过平坦化工艺去除钝化层16’B，并且可以保留覆盖沟槽15的底表面和侧壁的栅电介质层16’。
栅覆盖层20的底表面可以接触上栅19的上表面。栅覆盖层20的两个侧壁可以接触栅电介质层16’。
通过如上所述的一系列工艺来形成掩埋栅结构。掩埋栅结构可以包括栅电介质层16’、掩埋栅电极BG和栅覆盖层20。掩埋栅电极BG可以包括下栅17、阻挡层18和上栅19。上栅19的上表面可以定位为低于有源区13的上表面。
参见图4F，可以在有源区13中形成第一掺杂区21和第二掺杂区22。可以通过杂质掺杂工艺、通过注入工艺或其它掺杂技术来形成第一掺杂区21和第二掺杂区22。第一掺杂区21可以形成在两个相邻的掩埋栅电极BG之间。第一掺杂区21在本文中也称为第一源极或漏极区。第二掺杂区22可以形成在隔离层12与掩埋栅电极BG之间。第二掺杂区22在本文中也称为第二源极或漏极区。
图5A至图5K是图示根据本发明实施例的用于制造存储单元的方法的剖视图。
参见图5A，可以形成第一接触孔51。例如，可以通过利用接触掩模(未示出)来刻蚀硬掩模层14’，以形成第一接触孔51。当从平面图的角度看时，第一接触孔51可以具有圆形或椭圆形。有源区13的一部分可以由第一接触孔51暴露。第一接触孔51可以具有由预定线宽调节的直径。例如，第一掺杂区21可以由第一接触孔51暴露。第一接触孔51的直径可以大于有源区13的短轴的宽度。因此，可以在用于形成第一接触孔51的刻蚀工艺中刻蚀第一掺杂区21和栅覆盖层20的一部分。换言之，在第一接触孔51之下的第一掺杂区21和栅覆盖层20可以被凹陷至预定深度。结果，第一接触孔51的底部可以扩大。
参见图5B，可以形成初步插塞52A。用于形成初步插塞52A的方法如下。首先，可以在包括第一接触孔51的半导体衬底11的轮廓之上形成用于填充第一接触孔51的第一导电层(未示出)。随后，可以刻蚀第一导电层以暴露出硬掩模层14’的表面。结果，可以形成填充第一接触孔51的初步插塞52A。初步插塞52A的上表面可以与硬掩模层14’的上表面共面。在实施例的另一实施中(未示出)，初步插塞52A的上表面可以低于硬掩模层14’的表面。随后，可以利用任何合适的掺杂工艺(例如，注入工艺)利用杂质来掺杂初步插塞52A。
参见图5C，可以层叠第二导电层53A和位线覆盖层54A。第二导电层53A和位线覆盖层54A可以顺序地层叠在初步插塞52A和硬掩模层14’之上。第二导电层53A可以包括含金属的材料。第二导电层53A可以包括金属、金属氮化物、金属硅化物或其组合。在本发明的该实施例中，第二导电层53A可以包括钨(W)。根据本发明的另一个实施例，第二导电层43A可以包括氮化钛和钨(TiN/W)的叠层。在本文中，氮化钛可以用作阻挡层。位线覆盖层54A可以由相对于第二导电层53A和初步插塞52A具有刻蚀选择性的电介质材料形成。例如，位线覆盖层54A可以包括氧化硅或氮化硅。
参见图5D，可以形成位线结构BL和位线接触插塞52。可以通过利用位线掩模(未示出)的刻蚀工艺来形成位线结构BL和位线接触插塞52。可以通过利用位线掩模(未示出)作为刻蚀阻挡层来刻蚀位线覆盖层54A(参见图5C)和第二导电层53A(参见图5C)。因此，可以形成包括位线53和位线覆盖层54的位线结构BL。可以通过刻蚀第二导电层53A来形成位线53。可以通过刻蚀位线覆盖层54A来形成位线覆盖层54。在一个实施例中，位线覆盖层54可以直接形成在位线53之上。
随后，可以利用与位线53相同的线宽来刻蚀初步插塞52A(参见图5C)。结果，可以形成位线接触插塞52，使得位线可以直接在位线接触插塞52之上。位线接触插塞52可以形成在第一掺杂区21之上。位线接触插塞52可以将第一掺杂区21和位线53彼此互连。位线接触插塞52可以形成在第一接触孔51中。位线接触插塞52的直径可以小于第一接触孔51的直径。因此，可以在位线接触插塞52周围形成间隙55。
参见图5E，可以形成间隔元件56A。间隔元件56A可以位于位线接触插塞52和位线结构BL的侧壁上。间隔元件56A可以由多个间隔件或间隔部形成。在一个实施例中，多个间隔件(或间隔部)可以是连续的，从而形成单个连续的间隔件结构(或间隔元件)56A。间隔元件56A可以由任何合适的材料形成。例如，间隔元件56A可以由氧化硅、氮化硅或其组合形成。间隔元件56A的间隔部分可以填充间隙55(参见图5D)。
参见图5F至图5H，可以在位线结构BL之间形成牺牲层57A。牺牲层57A可以包括氧化物。例如，牺牲层57A可以包括旋涂电介质(SOD)或BPSG。可以在利用氧化物间隙填充位线结构BL之间的空间之后，经由暴露位线结构BL的上表面的平坦化工艺来形成牺牲层57A。在平坦化工艺期间，可以去除形成在位线结构BL的上表面上的间隔元件56A的一部分。
随后，可以形成插塞隔离层59和第二接触孔60。插塞隔离层59可以间隙填充位线结构BL之间的空间。例如，插塞隔离层59可以包括氮化硅。可以应用镶嵌工艺以形成第二接触孔60。例如，可以通过利用牺牲层57A填充位线结构BL之间的空间，然后刻蚀牺牲层57A的一部分来形成插塞隔离部58。
随后，可以利用插塞隔离层59来填充插塞隔离部58。随后，可以通过去除剩余的牺牲层57来形成第二接触孔60。例如，可以通过形成氮化硅然后平坦化已形成的氮化硅来形成插塞隔离层59。可以应用浸出工艺以去除牺牲层57。从平面图的角度看，第二接触孔60可以具有矩形形状。
参见图5I，可以执行刻蚀工艺以暴露第二掺杂区22。这在本文中也称为第二接触孔60的加宽工艺。例如，可以通过刻蚀第二接触孔60中的间隔元件56A而在位线结构BL的侧壁上形成间隔件56。
随后，可以通过自对齐间隔件56来刻蚀硬掩模层14’。可以通过加宽工艺来加宽第二接触孔60的底部，并且可以暴露出第二掺杂区22。随后，第二掺杂区22和栅覆盖层20的一部分可以被凹陷至预定深度。由于刻蚀选择性的差异，第二接触孔60的底部可以具有圆化轮廓(参见R)。随后将在其中形成的储存节点接触插塞的接触面积可以因圆化轮廓R而增加。
第二接触孔60的加宽过程可以在横向以及深度方向上进行。为此，可以执行各向同性刻蚀工艺。可以通过各向同性刻蚀工艺来各向同性地刻蚀硬掩模层14’。
在本发明的实施例中，由于在掩埋栅电极BG的形成期间不会发生硬掩模层14’的损失，因此可以充分地保证在加宽工艺期间用于将相邻的第二接触孔60彼此电绝缘的间隙。
参见图5J，可以形成部分填充第二接触孔60的硅插塞61。为了形成硅插塞61，可以形成多晶硅层以填充第二接触孔60。随后，多晶硅层可以被凹陷为具有比位线结构BL的上表面低的上表面。结果，可以在第二接触孔60中形成硅插塞61。硅插塞61在本文中也称为“多晶硅插塞”。可以利用掺杂剂来掺杂硅插塞。
随后，可以通过硅化物-金属层沉积工艺和热处理来形成金属硅化物62。可以在硅插塞61的上表面之上形成金属硅化物62。在热处理之后，可以去除未反应的硅化物-金属层。
金属硅化物62可以包括硅化钴，但是本发明的构思和精神不限于硅化钴。例如，可以通过利用可以与硅反应以形成硅化物的另一种金属(例如，钛、镍等)来形成金属硅化物。
导电层可以填充在金属硅化物层62的上表面之上的第二接触孔60的其余部分。导电层可以是具有电阻比硅插塞61低的材料。例如，导电层可以是金属材料。在利用导电层填充第二接触孔60之后，可以执行化学机械抛光(CMP)工艺。结果，可以在第二接触孔60中形成金属插塞63。
作为上述内容的结果，可以形成储存节点接触插塞。储存节点接触插塞可以包括硅插塞61、金属硅化物62和金属插塞63。
参见图5K，可以在金属插塞63之上形成存储元件。存储元件可以包括电容器，该电容器包括储存节点64。尽管未示出，但是可以在储存节点64之上形成电介质层和板节点。储存节点64可以具有柱形状。根据本发明的另一个实施例，储存节点64可以具有圆柱形状。
图6A至图6G是图示根据本发明的其它实施例的半导体器件的剖视图。图6A至图6G中所示的半导体器件，除了掩埋栅结构200G至501G之外，可以具有与图2A的半导体器件100类似的组成元件。在下文中，可以省略重复的构成元件的详细描述。
参见图6A，半导体器件可以包括掩埋栅结构200G、第一掺杂区107和第二掺杂区108。隔离层102和有源区103可以形成在衬底101中。此外，可以形成与有源区103和隔离层102交叉的沟槽105。可以在沟槽105中形成掩埋栅结构200G。可以通过掩埋栅结构200G在第一掺杂区107与第二掺杂区108之间形成沟道。可以根据沟槽105的轮廓来限定沟道。
掩埋栅结构200G可以设置在沟槽105的内部。掩埋栅结构200G可以设置在第一掺杂区107与第二掺杂区108之间的有源区103中并且延伸至隔离层102中。鳍区103F可以位于掩埋栅结构200G之下的有源区103中。
掩埋栅结构200G可以包括栅电介质层106、栅电极210和栅覆盖层120，栅电介质层106覆盖沟槽105的底表面和侧壁。栅电极210和栅覆盖层120可以顺序地层叠以填充栅电介质层106之上的沟槽105。
栅电极210可以形成为单个栅电极。栅电极210可以是低电阻材料。栅电极210可以是含金属的材料。栅电极210可以包括金属、金属氮化物或其组合。栅电极210可以具有高功函数。例如，栅电极210可以包括P型多晶硅或富氮的氮化钛。例如，栅电极210可以包括金属硅氮化物。
参见图6B，半导体器件可以包括掩埋栅结构300G、第一掺杂区107和第二掺杂区108。隔离层102和有源区103可以形成在衬底101中。此外，可以形成与有源区103和隔离层102交叉的沟槽105。可以在沟槽105中形成掩埋栅结构300G。可以通过掩埋栅结构300G在第一掺杂区107与第二掺杂区108之间形成沟道。可以根据沟槽105的轮廓来定义沟道。
掩埋栅结构300G可以设置在沟槽105中。掩埋栅结构300G可以设置在第一掺杂区107与第二掺杂区108之间的有源区103中并且延伸至隔离层102中。鳍区103F可以位于掩埋栅结构300G之下的有源区103中。
掩埋栅结构300G可以包括栅电介质层106、栅电极310和栅覆盖层120，栅电介质层106覆盖沟槽105的底表面和侧壁，栅电极310和栅覆盖层120形成在栅电介质层106之上以填充沟槽105。
栅电极310可以包括下栅311、上栅313和垂直栅314。下栅311和上栅313可以对应于图2A中所示的下栅111和上栅113。
垂直栅314可以覆盖上栅313的两侧。垂直栅314可以位于上栅313与栅电介质层106之间。垂直栅314可以从下栅311的两侧上的上部边缘表面垂直地延伸。垂直栅314可以具有比下栅311更低的功函数。垂直栅314可以包括低功函数金属或N型多晶硅。
参见图6C，半导体器件可以包括掩埋栅结构301G、第一掺杂区107和第二掺杂区108。隔离层102和有源区103可以形成在衬底101中。此外，可以形成与有源区103和隔离层102交叉的沟槽105。掩埋栅结构301G可以形成在沟槽105中。可以通过掩埋栅结构301G在第一掺杂区107与第二掺杂区108之间形成沟道。可以根据沟槽105的轮廓来限定沟道。
掩埋栅结构301G可以设置在沟槽105中。掩埋栅结构301G可以设置在第一掺杂区107和第二掺杂区108之间的有源区103中并且延伸至隔离层102中。鳍区103F可以位于掩埋栅结构301G之下的有源区103中。
掩埋栅结构301G可以包括栅电介质层106、栅电极310和栅覆盖层120，栅电介质层106覆盖沟槽105的底表面和侧壁，栅电极310和栅覆盖层120可以顺序地层叠在栅电极之上，以填充栅电介质层106之上的沟槽105。掩埋栅极结构301G可以进一步包括在栅覆盖层120与栅电介质层106之间的间隔件130。
栅电极310可以包括下栅311、上栅313和垂直栅314。间隔件130可以直接地接触垂直栅314的上部。间隔件130可以覆盖栅电介质层106的一部分。
间隔件130的侧壁和垂直栅314的侧壁可以是自对齐的。间隔件130可以包括电介质材料。间隔件130可以包括氧化物。间隔件130可以包括CFD氧化物或ULTO。
参见图6D，半导体器件可以包括掩埋栅结构400G、第一掺杂区107和第二掺杂区108。隔离层102和有源区103可以形成在衬底101中。此外，可以形成与有源区103和隔离层102交叉的沟槽105。掩埋栅结构400G可以形成在沟槽105中。可以通过掩埋栅结构400G在第一掺杂区107与第二掺杂区108之间形成沟道。可以根据沟槽105的轮廓来限定沟道。
掩埋栅结构400G可以设置在沟槽105中。掩埋栅结构400G可以设置在第一掺杂区107与第二掺杂区108之间的有源区103中并且延伸至隔离层102中。鳍区103F可以位于掩埋栅结构400G下方的有源区103中。
掩埋栅结构400G可以包括栅电介质层106、栅电极410和栅覆盖层120，栅电介质层106覆盖沟槽105的底表面和侧壁，栅电极410和栅覆盖层120顺序地层叠以填充栅电介质层106之上的沟槽105。
栅电极410可以包括下栅411、上栅413和垂直栅414。下栅411、上栅413和垂直栅414可以分别对应于图6B中所示的下栅311、上栅313和垂直栅314。
下栅411可以包括阻挡层415和低电阻栅电极416。阻挡层415可以共形地形成在栅电介质层106的表面上。阻挡层415可以包括含金属的材料。阻挡层415可以包括金属氮化物。阻挡层415可以包括例如氮化钛或氮化钽。
参见图6E，半导体器件可以包括掩埋栅结构401G、第一掺杂区107和第二掺杂区108。隔离层102和有源区103可以形成在衬底101中。此外，可以形成与有源区103和隔离层102交叉的沟槽105。掩埋栅结构401G可以形成在沟槽105中。可以通过掩埋栅结构401G在第一掺杂区107与第二掺杂区108之间形成沟道。可以根据沟槽105的轮廓来限定沟道。
掩埋栅结构401G可以设置在沟槽105中。掩埋栅结构401G可以设置在第一掺杂区107与第二掺杂区108之间的有源区103中并且延伸至隔离层102中。鳍区103F可以位于掩埋栅结构401G之下的有源区103中。
掩埋栅结构401G可以包括栅电介质层106、栅电极410和栅覆盖层120，栅电介质层106覆盖沟槽105的底表面和侧壁，栅电极410和栅覆盖层120顺序地层叠以填充栅电介质层106之上的沟槽105。掩埋栅极结构401G可以进一步包括在栅覆盖层120与栅电介质层106之间的间隔件130。
栅电极410可以包括下栅411、上栅413和垂直栅414。下栅411、上栅413和垂直栅414可以分别对应于图6B所示的下栅311、上栅313和垂直栅314。
参见图6F，半导体器件可以包括掩埋栅结构500G、第一掺杂区107和第二掺杂区108。隔离层102和有源区103可以形成在衬底101中。此外，可以形成与有源区103和隔离层102交叉的沟槽105。掩埋栅结构500G可以形成在沟槽105中。可以通过掩埋栅结构500G在第一掺杂区107与第二掺杂区108之间形成沟道。可以根据沟槽105的轮廓来限定沟道。
掩埋栅结构500G可以设置在沟槽105中。掩埋栅结构500G可以设置在第一掺杂区107与第二掺杂区108之间的有源区103中并且延伸至隔离层102中。鳍区103F可以位于掩埋栅结构401G之下的有源区103中。
掩埋栅结构500G可以包括：栅电介质层106、栅电极510和栅覆盖层120，栅电介质层106覆盖沟槽105的底表面和侧壁，栅电极510和栅覆盖层120顺序地层叠以填充栅电介质层106之上的沟槽105。
栅电极510可以包括下栅511、上栅513和垂直栅514。下栅511可以包括第一阻挡层515和低电阻栅电极516。第二阻挡层517可以形成在垂直栅513与第一阻挡层515之间。第一阻挡层515和低电阻栅电极516可以分别对应于图6D所示的阻挡层415和低电阻栅电极416。例如，低电阻栅电极516可以由钨(W)形成，并且第一阻挡层515可以由氮化钛(TiN)形成。因此，下栅511可以包括“TiN/W叠层”。上栅513可以包括例如钨，并且垂直栅514可以包括N型多晶硅。
第二阻挡层517可以形成在第一阻挡层515之上。第二阻挡层517可以形成在第一阻挡层515与垂直栅514之间。另外，第二阻挡层517可以形成在栅电介质层106与上栅513之间。第一阻挡层515和第二阻挡层517可以是相同的材料或不同的材料。第二阻挡层517可以包括金属氮化物。
第二阻挡层517可以具有与垂直栅514的厚度相同的厚度。第二阻挡层517的厚度可以根据垂直栅514的厚度而不同地改变。垂直栅514、第一阻挡层515和第二阻挡层517可以具有相同的厚度。
第二阻挡层517可以通过等离子体氮化工艺形成。例如，可以通过将低电阻栅电极516和第一阻挡层515的上表面暴露于等离子体氮化工艺来形成第二阻挡层517。
参见图6G，半导体器件可以包括掩埋栅结构501G、第一掺杂区107和第二掺杂区108。隔离层102和有源区103可以形成在衬底101中。此外，可以形成与有源区103和隔离层102交叉的沟槽105。掩埋栅结构501G可以形成在沟槽105中。可以通过掩埋栅结构501G在第一掺杂区107与第二掺杂区108之间形成沟道。可以根据沟槽105的轮廓来限定沟道。
掩埋栅结构501G可以设置在沟槽105中。掩埋栅结构501G可以设置在第一掺杂区107与第二掺杂区108之间的有源区103中并且延伸至隔离层102中。鳍区103F可以位于掩埋栅结构501G之下的有源区103中。
掩埋栅结构501G可以包括栅电介质层106、栅电极510和栅覆盖层120，栅电介质层106覆盖沟槽105的底表面和侧壁，栅电极510和栅覆盖层120顺序地层叠以填充栅电介质层106之上的沟槽105。
栅电极510可以包括下栅511、上栅513和垂直栅514。下栅511可以包括第一阻挡层515和低电阻栅电极516。第二阻挡层517可以形成在垂直栅514与第一阻挡层515之间。掩埋栅结构501G可以进一步包括在垂直栅514之上垂直延伸的间隔件130。
根据本发明的实施例，可以通过改善栅电介质层的膜质来改善半导体器件的可靠性。
根据本发明的实施例，可以通过使硬掩模层的损坏最小化来提高半导体器件的可靠性。
尽管已经参照具体的实施例描述了本发明，但是对于本领域技术人员而言显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括：
在半导体衬底之上形成硬掩模层；
通过利用所述硬掩模层刻蚀所述半导体衬底来形成沟槽；
硬化所述硬掩模层，并在所述沟槽的表面上形成栅电介质层；以及
在所述栅电介质层之上形成部分地填充所述沟槽的栅电极。
2.根据权利要求1所述的方法，其中，在比形成所述栅电介质层的温度低的温度下形成所述硬掩模层。
3.根据权利要求1所述的方法，其中，所述硬掩模层包括低温氧化物。
4.根据权利要求1所述的方法，其中，所述硬掩模层包括超低温氧化物ULTO。
5.根据权利要求1所述的方法，其中，所述栅电介质层包括氧化硅。
6.根据权利要求1所述的方法，其中，所述栅电介质层的形成是在约500℃至900℃的温度下执行的。
7.根据权利要求1所述的方法，其中，通过在炉中利用原子层沉积方法来执行所述栅电介质层的形成。
8.根据权利要求1所述的方法，其中，所述栅电极的形成包括：
在所述栅电介质层之上形成填充所述沟槽的栅极层；以及
使所述栅极层凹陷，以形成在所述沟槽中具有比半导体衬底的上表面低的水平的所述栅电极。
9.根据权利要求1所述的方法，进一步包括：
在形成所述栅电介质层之后，执行所述栅电介质层和所述硬掩模层的氧化工艺。
10.根据权利要求9所述的方法，其中，所述氧化工艺是在与形成所述栅电介质层的温度相同的温度下或者在比形成所述栅电介质层的温度高的温度下执行的。
11.根据权利要求1所述的方法，在形成所述栅电极之后，进一步包括：
在所述栅电极之上形成栅覆盖层；
在所述半导体衬底中形成第一源极/漏极区和第二源极/漏极区；
形成接触所述第一源极/漏极区的位线结构；以及
形成接触所述第二源极/漏极区的接触插塞。
12.根据权利要求11所述的方法，其中，所述接触插塞的形成包括：
通过刻蚀所述硬掩模层形成暴露出所述第二源极/漏极区的接触孔；
通过湿法刻蚀工艺使所述接触孔的底部加宽；以及
在加宽了的所述接触孔中形成储存节点接触插塞。
13.一种用于制造半导体器件的方法，包括：
在半导体衬底中形成硬掩模层；
通过利用所述硬掩模层刻蚀所述半导体衬底来形成沟槽；
在所述沟槽的表面上形成具有湿法刻蚀速率与所述硬掩模层的湿法刻蚀速率不同的栅电介质层；
在所述栅电介质层之上形成填充所述沟槽的掩埋栅结构；
在所述掩埋栅结构的两侧上，在半导体衬底中形成第一源极/漏极区和第二源极/漏极区；
形成接触所述第一源极/漏极区的位线结构；以及
形成接触所述第二源极/漏极区的储存节点接触插塞。
14.根据权利要求13所述的方法，其中，在比形成所述栅电介质层的温度低的温度下形成所述硬掩模层。
15.根据权利要求13所述的方法，其中，所述硬掩模层包括氧化硅，诸如超低温氧化物ULTO。
16.根据权利要求13所述的方法，其中，所述硬掩模层包括氧化硅，所述氧化硅具有比所述栅电介质层的湿法刻蚀速率高的湿法刻蚀速率。
17.根据权利要求13所述的方法，其中，通过原子层沉积法在约500℃至900℃的温度下形成所述栅电介质层。
18.根据权利要求13所述的方法，进一步包括：
在形成所述栅电介质层之后，执行所述栅电介质层和所述硬掩模层的氧化工艺。
19.根据权利要求18所述的方法，其中，所述氧化工艺在与形成所述栅电介质层的温度相同的温度下或者在比形成所述栅电介质层的温度高的温度下执行。
20.根据权利要求13所述的方法，其中，所述储存节点接触插塞的形成包括：
通过刻蚀所述硬掩模层来形成暴露出第二源极/漏极区的接触孔；
通过湿法刻蚀工艺使所述接触孔的底部加宽；以及
在所述加宽的接触孔中形成所述储存节点接触插塞。
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