KR100854868B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 제1 및 제2 층간 절연막이 형성된 반도체 기판이 제공되는 단계, 상기 제2 및 제1 층간 절연막을 식각하여 셀 영역의 접합 영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀 내부에 상기 제1 및 제2 층간 절연막의 계면보다 높이가 낮은 콘택 플러그를 형성하는 단계, 및 상기 콘택 플러그 상부의 상기 콘택홀 측벽에 스페이서를 형성하는 단계를 포함한다.
브릿지, 콘택 플러그, 도전성 잔류물층, 스페이서, 비트 라인
Description
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 접합 영역
102a : 소스 영역 102b : 드레인 영역
104 : 제1 층간 절연막 106 : 제1 콘택홀
108 : 배리어 메탈막 110 : 소스 콘택 플러그
112 : 도전성 잔류물층 114 : 제2 층간 절연막
116 : 제2 콘택홀 118 : 도전막
118a : 드레인 콘택 플러그 120 : 스페이서용 절연막
120a : 스페이서
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 콘택 플러그(Contact Plug) 간 브릿지(bridge)를 개선하여 비트 라인 페일(Bit Line Fail)을 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
낸드 플래시 소자의 셀 어레이(Cell Array)는 다수의 셀 블록을 포함하며, 각각의 셀 블록은 일반 플래시 소자와 달리 셀 어레이가 스트링(String)으로 구분되어 동작하고 있다. 이러한 특성상 스트링의 양 끝단에 비트라인(Bit Line)으로 연결되는 드레인 콘택(Drain Contact)과 글로벌 그라운드(Global Ground)를 위한 소스 콘택(Source Contact)이 위치하게 되며, 이들 콘택은 스트링 제어를 위한 셀렉트 트랜지스터(Select Transistor)의 정션과 연결된다.
일반적인 플래시 소자의 소스 콘택 플러그 및 드레인 콘택 플러그 형성 공정을 간략히 설명한다. 반도체 기판에는 소스 셀렉트 트랜지스터, 다수의 메모리 셀 및 드레인 셀렉트 트랜지스터를 포함하는 다수의 스트링 구조가 형성된다. 이어서, 이들 상부에 제1 층간 절연막을 형성한 후 소스 셀렉트 트랜지스터의 소스가 노출되도록 제1 콘택홀을 형성한다. 이후, 제1 콘택홀을 포함한 제1 층간 절연막 상에 배리어 메탈막(Ti/TiN) 및 텅스텐(W)막을 적층한 후 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화하여 제1 콘택홀을 채우는 소스 콘택 플러그(Drain Contact Plug)를 형성한다. 계속해서, 소스 콘택 플러그 상에 제2 층간 절연막을 형성한 후 드레인 셀렉트 트랜지스터의 드레인이 노출되도록 제2 콘택홀을 형성한다. 그런 다음, 제2 콘택홀을 포함하는 제2 층간 절연막 상에 폴리실리 콘막을 증착한 후 화학적 기계적 연마(CMP) 공정으로 평탄화하여 제2 콘택홀을 채우는 드레인 콘택 플러그(Drain Contact Plug)를 형성한다.
그러나, CMP 공정을 이용하여 소스 콘택 플러그를 형성하는 과정에서 배리에 메탈막 또는 텅스텐(W)막의 잔류물(Residue)이 제1 층간 절연막 상에 잔존하게 된다. 이러한 도전성 잔류물이 잔존하는 영역이 드레인 콘택 플러그가 형성되는 영역일 경우 도전성 잔류물에 의해 인접한 드레인 콘택 플러그들이 서로 연결되어 브릿지(bridge)가 발생하게 된다. 또한, 도전성 잔류물 중 텅스텐(W)의 이상산화에 의해 드레인 콘택 플러그 간 브릿지가 발생하게 된다. 이 경우, 브릿지로 인한 비트 라인 누설 전류를 유발하여 수율이 저하된다.
더욱이, 드레인 콘택홀 형성을 위한 습식 식각 공정 시 제1 층간 절연막과 제2 층간 절연막의 계면에서 식각 손상에 의한 오픈 패스(open path)가 발생하며, 이 경우 콘택홀에 폴리실리콘막 증착 시 오픈 패스를 통해 인접한 드레인 콘택 플러그가 서로 연결되어 브릿지가 발생함에 따라 비트 라인 페일(Bit Line Fail)을 유발한다.
본 발명은 콘택 플러그 형성 시 도전성 잔류물층 및 층간 절연막 계면의 오픈 패스(open path)에 의한 콘택 플러그 간 브릿지(bridge)를 개선하여 비트 라인 페일(Bit Line Fail)을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 제1 및 제2 층간 절연막이 형성된 반도체 기판이 제공되는 단계, 제2 및 제1 층간 절연막을 식각하여 셀 영역의 접합 영역을 노출시키는 콘택홀을 형성하는 단계, 콘택홀 내부에 제1 및 제2 층간 절연막의 계면보다 높이가 낮은 콘택 플러그를 형성하는 단계, 및 콘택 플러그 상부의 콘택홀 측벽에 스페이서를 형성하는 단계를 포함한다.
상기에서, 콘택 플러그를 형성하는 단계는, 콘택홀이 채워지도록 콘택홀을 포함한 제2 층간 절연막 상에 도전막을 형성하는 단계, 도전막을 제2 층간 절연막이 노출되는 시점까지 식각하는 단계, 및 도전막이 제1 및 제2 층간 절연막의 계면보다 낮아지도록 식각하는 단계를 포함한다.
식각 공정 시 목표 식각 두께를 제2 층간 절연막의 두께보다 두껍게 하여 도전막을 제1 및 제2 층간 절연막의 계면보다 낮춘다. 제2 층간 절연막은 2000 내지 3000Å의 두께로 형성된다. 식각 공정은 목표 식각 두께를 3100 내지 4000Å으로 하여 실시된다. 식각 공정은 고밀도 플라즈마 방식의 건식 식각 장비로 육불화황(SF6), 삼불화질소(NF3), 사불화탄소(CF4)의 불소(F)계열 가스와 염소(Cl2) 가스를 사용하여 실시된다.
스페이서는 질화막 또는 산화막으로 형성되며, 50 내지 130Å의 두께로 형성된다. 스페이서는 CCC(Close-Coupled Catalyst) 타입의 건식 식각 장비를 이용한 이방성 식각 공정으로 형성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)의 셀 영역에 소스 셀렉트 트랜지스터, 다수의 메모리 셀 및 드레인 셀렉트 트랜지스터를 포함하는 다수의 스트링 구조(소스 셀렉트 트랜지스터의 소스 및 드레인 셀렉트 트랜지스터의 드레인만 도시됨; 102a, 102b)를 형성한다. 이어서, 소스 셀렉트 트랜지스터의 소스(102a) 상에 소스 콘택 플러그(Source Contact Plug; 110)를 형성하기 위한 공정을 실시한다. 소스 콘택 플러그(110) 형성 공정을 간략하게 설명하기로 한다. 먼저, 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 다수의 메모리 셀을 포함한 반도체 기판(100) 상에 제1 층간 절연막(104)을 형성한 후 소스 셀렉트 트랜지스터의 소스(102a)가 노출되도록 제1 콘택홀(106)을 형성한다. 이 경우, 제1 콘택홀(106)은 소스 콘택홀이 된다. 이후, 제1 콘택홀(106)을 포함한 제1 층간 절연막(104) 상에 Ti/TiN의 적층막으로 배리어 메탈막(108)을 형성하고, 제1 콘택홀(106)이 채워지도 록 배리어 메탈막(108) 상부에 텅스텐(W)막(미도시)을 적층한 후 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 제1 층간 절연막(104) 표면이 노출되는 시점까지 평탄화하여 제1 콘택홀(106)을 채우는 소스 콘택 플러그(110)를 형성한다.
그러나, CMP 공정을 이용하여 소스 콘택 플러그(110)를 형성하는 과정에서 배리에 메탈막(106) 또는 텅스텐(W)막의 도전성 잔류물이 제1 층간 절연막(104) 상에 도전성 잔류물층(112)으로 잔존하게 된다.
도 1b를 참조하면, 소스 콘택 플러그(110) 및 도전성 잔류물층(112)을 포함한 제1 층간 절연막(104) 상에 제2 층간 절연막(114)을 형성한다. 제2 층간 절연막(114)은 산화막 계열의 물질이면 모두 적용 가능하며, 예를들어 SOG(Spin On Glass), BPSG(Boron-Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ortho Silicate Glass), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glass) 및 IPO(Inter Poly Oxide) 중에서 선택되는 어느 하나로 형성할 수 있다. 이때, 제2 층간 절연막(114)은 2000 내지 3000Å의 두께로 형성한다.
그런 다음, 마스크(미도시)를 이용한 식각 공정으로 제2 층간 절연막(114) 및 제1 층간 절연막(104)의 일부 영역을 식각하여 접합 영역, 즉 드레인 영역(102b)을 노출시키는 제2 콘택홀(116)을 형성한다. 이 경우, 제2 콘택홀(116)은 드레인 콘택홀이 된다. 한편, 제2 및 제1 층간 절연막(114, 104) 식각 과정에서 제1 층간 절연막(104)과 제2 층간 절연막(114)의 계면에 잔존하는 도전성 잔류물층(112)도 함께 식각된다.
도시되지는 않았으나, 제2 콘택홀(116) 형성 시 제1 층간 절연막(104)과 제2 층간 절연막(114)의 계면에서 식각 손상에 의한 오픈 패스(open path)가 발생할 수도 있다.
도 1c를 참조하면, 제2 콘택홀(116)이 채워지도록 제2 콘택홀(116)을 포함한 제2 층간 절연막(114) 상에 도전 물질을 증착하여 도전막(118)을 형성한다. 바람직하게, 도전막(118)은 폴리실리콘막으로 형성할 수 있다.
도 1d를 참조하면, 제2 층간 절연막(114) 표면이 노출되는 시점까지 도전막(118)을 식각한다. 이때, 식각 공정은 평탄화 식각 공정, 예를들어 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 이용하여 실시할 수 있다. 이로써, 제2 콘택홀(116) 내부에만 도전막(118)이 잔류되어 콘택 플러그(118a)가 형성된다. 여기서, 콘택 플러그(118a)는 드레인 콘택 플러그가 된다.
그러나, 콘택 플러그(118a) 형성 공정을 이 상태에서 완료하면 심한 경우 소스 콘택 플러그(110) 형성을 위한 CMP 공정에서 발생된 도전성 잔류물층(112)에 의해 드레인 콘택 플러그(118a)들이 서로 연결되어 브릿지(bridge)가 발생될 수 있을 뿐만 아니라 제1 층간 절연막(104)과 제2 층간 절연막(114)의 계면에서 발생된 오픈 패스(open path)를 통해 드레인 콘택 플러그(118a)들이 서로 연결되어 브릿지(bridge)가 발생될 수 있다.
따라서, 상기한 브릿지를 방지하기 위해 실시되는 후속 공정을 첨부된 도면을 참조하여 설명하기로 한다.
도 1e를 참조하면, 제2 콘택홀(116) 내부의 드레인 콘택 플러그(118a)가 제1 및 제2 층간 절연막(104, 114)의 계면보다 낮아지도록 드레인 콘택 플러그(118a)를 일정 두께만큼 식각한다. 식각 공정은 건식 식각(dry etch) 공정으로 형성할 수 있으며, 바람직하게 에치백(etchback) 공정으로 실시할 수 있다. 여기서, 에치백 공정은 제1 및 제2 층간 절연막(104, 114)보다 드레인 콘택 플러그(118a)에 대해 식각 선택비가 높은 식각 레시피(recipe)를 이용하여 실시한다. 본 발명의 일 실시예에서는 제1 및 제2 층간 절연막(104, 114)은 산화막으로 형성하고, 드레인 콘택 플러그(118a)는 폴리실리콘막으로 형성하므로, 에치백 공정은 산화막보다 폴리실리콘막에 대해 식각 선택비가 높은 식각 레시피를 이용하여 실시한다.
구체적으로, 에치백 공정은 TCP, ICP 또는 MERIE 등의 고밀도 플라즈마(High Density Plasma) 방식의 건식 식각 장비로 육불화황(SF6), 삼불화질소(NF3), 사불화탄소(CF4) 등의 불소(F)계열의 가스와 염소(Cl2) 가스를 사용하여 식각할 수 있다.
이때, 드레인 콘택 플러그(118a)가 제1 및 제2 층간 절연막(104, 114)의 계면으로부터 하부에 형성되도록 목표 식각 두께를 제2 층간 절연막(114)의 두께보다 두껍게 하여 식각 공정을 실시한다. 바람직하게, 드레인 콘택 플러그(118a) 식각 공정은 목표 식각 두께를 3100 내지 4100Å으로 하여 실시한다.
이로써, 드레인 콘택 플러그(118a)의 일부만이 선택적으로 식각됨에 따라 제2 층간 절연막(114)의 측벽 및 제1 층간 절연막(104)의 측벽 일부가 노출되어 드레인 콘택 플러그(118a)가 제1 및 제2 층간 절연막(104, 114)의 계면 뿐만 아니라 도전성 잔류물층(112)의 표면으로부터 하부에 형성된다. 즉, 제1 및 제2 층간 절연 막(104, 114)의 계면으로부터 -100 내지 -2000Å 하부에 형성된다.
상기한 바와 같이, 드레인 콘택 플러그(118a)가 형성될 경우 소스 콘택 플러그(110) 형성을 위한 CMP 공정에서 발생된 도전성 잔류물층(112)이 잔존하더라도 인접한 드레인 콘택 플러그(118a)가 서로 연결되지 않으므로 인접한 드레인 콘택 플러그(118a) 간에 브릿지를 개선할 수 있다.
또한, 드레인 콘택홀(116) 형성 시 식각 손상에 의해 제1 층간 절연막(104)과 제2 층간 절연막(114)의 계면에 오픈 패스가 형성되더라도 오픈 패스에 증착된 폴리실리콘막과 드레인 콘택 플러그(118a)가 서로 연결되지 않으므로 인접한 드레인 콘택 플러그(118a) 간에 브릿지를 개선할 수 있다. 따라서, 드레인 콘택 플러그(118a) 간 브릿지를 개선하여 공정 수율 및 소자의 신뢰성을 향상시킬 수 있다.
도 1f를 참조하면, 드레인 콘택 플러그(118a)를 포함한 제2 층간 절연막(114) 상에 스페이서용 절연막(120)을 형성한다. 스페이서용 절연막(120)은 질화막 또는 산화막으로 형성할 수 있으며, 바람직하게, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성할 수 있다. 이때, 스페이서용 절연막(120)은 50 내지 130Å의 두께로 형성한다.
도 1g를 참조하면, 스페이서 식각 공정을 실시한다. 스페이서 식각 공정은 CCC(Close-Coupled Catalyst) 타입의 건식 식각 장비를 이용하여 이방성 식각(anisotropic etching)으로 실시한다. 이로써, 수평부의 스페이서용 절연막(120)은 제거되고, 수평부에 비해 두껍게 증착된 수직부의 스페이서용 절연막(120)이 잔 류되어 드레인 콘택 플러그(118a) 상부의 제1 및 제2 절연막(104, 114) 및 도전성 잔류물층(112)의 측벽에 스페이서(120a)가 형성된다.
상기한 바와 같이, 스페이서(120a)를 형성할 경우 후속한 공정에서 드레인 콘택 플러그(118a)와 접속되는 비트 라인(미도시) 형성 시 도전성 잔류물층(112) 및 오픈 패스에 의한 페일을 방지하여 공정 수율 및 소자의 신뢰성을 향상시킬 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 드레인 콘택 플러그를 제1 및 제2 층간 절연막의 계면 및 도전성 잔류물층 표면으로부터 하부에 형성하고, 노출된 제1 및 제2 층간 절연막 및 도전성 잔류물층의 측벽에 스페이서를 형성함으로써, 도전성 잔류물층 및 제1 및 제2 층간 절연막 계면의 오픈 패스(open path)에 의한 드레인 콘택 플러그 간 브릿지를 개선하여 드레인 콘택 플러그와 접속되는 비트 라인의 페일을 방지함에 따라 공정 수율 및 소자의 신뢰성을 향상시킬 수 있다.
Claims (9)
- 제1 및 제2 층간 절연막이 형성된 반도체 기판이 제공되는 단계;상기 제2 및 제1 층간 절연막을 식각하여 셀 영역의 접합 영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 내부에 상기 제1 및 제2 층간 절연막의 계면보다 높이가 낮은 콘택 플러그를 형성하는 단계; 및상기 콘택 플러그 상부의 상기 콘택홀 측벽에 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 콘택 플러그를 형성하는 단계는,상기 콘택홀이 채워지도록 상기 콘택홀을 포함한 상기 제2 층간 절연막 상에 도전막을 형성하는 단계;상기 도전막을 상기 제2 층간 절연막이 노출되는 시점까지 식각하는 단계; 및상기 도전막이 상기 제1 및 제2 층간 절연막의 계면보다 낮아지도록 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 식각 공정 시 목표 식각 두께를 상기 제2 층간 절연막의 두께보다 두껍 게 하여 상기 도전막을 상기 제1 및 제2 층간 절연막의 계면보다 낮추는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 제2 층간 절연막은 2000 내지 3000Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 식각 공정은 목표 식각 두께를 3100 내지 4000Å으로 하여 실시되는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 식각 공정은 고밀도 플라즈마 방식의 건식 식각 장비로 육불화황(SF6), 삼불화질소(NF3), 사불화탄소(CF4)의 불소(F)계열 가스와 염소(Cl2) 가스를 사용하여 실시되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 질화막 또는 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 50 내지 130Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 CCC(Close-Coupled Catalyst) 타입의 건식 식각 장비를 이용한 이방성 식각 공정으로 형성되는 플래시 메모리 소자의 제조 방법.
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