KR101055754B1 - 반도체 메모리 소자의 금속배선 형성방법 - Google Patents
반도체 메모리 소자의 금속배선 형성방법 Download PDFInfo
- Publication number
- KR101055754B1 KR101055754B1 KR1020040083163A KR20040083163A KR101055754B1 KR 101055754 B1 KR101055754 B1 KR 101055754B1 KR 1020040083163 A KR1020040083163 A KR 1020040083163A KR 20040083163 A KR20040083163 A KR 20040083163A KR 101055754 B1 KR101055754 B1 KR 101055754B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- interlayer insulating
- drain contact
- contact plug
- nitride film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 78
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 36
- 239000002184 metal Substances 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 230000015572 biosynthetic process Effects 0.000 title description 2
- 239000010410 layer Substances 0.000 claims abstract description 69
- 239000011229 interlayer Substances 0.000 claims abstract description 64
- 150000004767 nitrides Chemical class 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 1
- 238000004140 cleaning Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- XQMTUIZTZJXUFM-UHFFFAOYSA-N tetraethoxy silicate Chemical compound CCOO[Si](OOCC)(OOCC)OOCC XQMTUIZTZJXUFM-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 메모리 소자의 금속배선 형성방법에 관한 것으로, 본 발명은 드레인 컨택홀을 형성하기 전에 소오스 컨택 플러그가 형성된 반도체 기판 상에 질화막을 포함하는 층간 절연막을 형성하고, 드레인 컨택홀 및 드레인 컨택 플러그 형성공정시 상기 질화막을 식각 정지막으로 사용하여 공정을 진행한다. 이를 통해, 본 발명에서는 소오스 컨택 플러그와 금속배선 사이에 형성된 층간 절연막의 손실을 방지하여 금속배선과 소오스 컨택 플러그 간에 단락이 발생되는 것을 방지할 수 있다.
반도체 메모리 소자, 낸드 플래시 메모리 소자, 드레인 컨택 플러그, 소오스 컨택 플러그
Description
도 1a 내지 도 1n은 일반적인 낸드 플래시 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 2a 내지 도 2k는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판 11, 111 : 터널 산화막
12, 112 : 플로팅 게이트 13, 113 : 유전체막
14, 114 : 컨트롤 게이트 15, 115 : 도전층
16, 116 : 게이트 전극 17, 117 : 스페이서
18, 118 : 절연막 19, 119 : 제1 층간 절연막
20 : 소오스 컨택홀 21, 120 : 소오스 컨택 플러그
22, 124 : 제2 층간 절연막 23, 125 : 하드 마스크
24, 126 : 반사 방지막 25, 127 : 드레인 컨택 마스크
26, 130 : 드레인 컨택 플러그용 도전층 26a, 130a : 드레인 컨택 플러그
27, 122 : 질화막 28, 131 : 제3 층간 절연막
29, 132 : 금속배선 121, 123 : 산화막
본 발명은 반도체 메모리 소자의 금속배선 형성방법에 관한 것으로, 특히 드레인 컨택 플러그(drain contact plug)와 전기적으로 접속되는 금속배선과 소오스 컨택 플러그(source contact plug) 간에 브릿지(bridge)가 발생되어 소자의 오동작이 발생되는 것을 방지할 수 있는 반도체 메모리 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서는 금속배선을 형성하기 위한 배선기술로서 절연막 상에 도전체막을 증착한 후 포토리소그래피(photolithography) 공정 및 식각공정을 이용하여 도전체막을 패터닝하여 금속배선을 형성하는 기술이 널리사용되고 있다.
이러한 금속배선은 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층으로 전달하는 역할을 수행하는데, 금속배선과 소정의 반도체 구조물층을 전기적으로 접속시키기 위해서 컨택 플러그(contact plug)가 필요하게 된다.
반도체 메모리 소자 중 낸드 플래시 메모리 소자에서는 컨택 플러그로 소오스 컨택 플러그(SouRce ConTact Plug, SRCT)와 드레인 컨택 플러그(DRain CoTact Plug, DRCT)가 형성된다. 소오스 컨택 플러그는 소오스 영역과 소정의 금속배선을 접속시키고, 드레인 컨택 플러그는 드레인 영역과 소정의 금속배선을 전기적으로 접속시킨다.
이하에서는, 일반적인 낸드 플래시 메모리 소자의 금속배선 형성방법을 도 1a 내지 도 1n을 참조하여 설명하기로 한다. 여기서, 도 1a 내지 도 1d, 도 1k 내지 도 1n은 Y축(비트라인 방향)으로 절단한 단면도들이고, 도 1e 내지 도 1j는 X축(워드라인 방향)으로 절단한 단면도들이다.
도 1a를 참조하면, 게이트 전극(16)과 소오스 및 드레인 영역(미도시)이 형성된 반도체 기판(10)이 제공된다. 여기서, 게이트 전극(16)은 설명의 편의를 위해 터널 산화막(11), 플로팅 게이트(12), 유전체막(13), 컨트롤 게이트(14) 및 도전층(15)을 포함한다.
이러한 게이트 전극(16)의 양측벽에는 스페이서(spacer, 17)가 형성된다. 그런 다음, 스페이서(17)를 포함하는 전체 구조 상부에는 질화막(18)과 층간 절연막(19)(이하, '제1 층간 절연막'이라 함)이 순차적으로 형성된다. 그런 다음, 제1 층간 절연막(19)은 평탄화된다.
도 1b를 참조하면, 소오스 컨택 마스크(미도시)를 형성한다. 그런 다음, 질화막(18)을 식각 정지층으로 하여 소오스 컨택 마스크를 이용한 식각공정을 실시하여 제1 층간 절연막(19)을 식각한다. 그런 다음, 스트립(strip) 공정과 세정공정을 실시하여 소오스 컨택 마스크를 제거하는 한편, 패터닝된 제1 층간 절연막(19)을 통해 노출되는 질화막(18)을 제거하여 소오스 영역이 노출되도록 소오스 컨택홀(20)을 형성한다.
도 1c를 참조하면, 소오스 컨택홀(20)이 갭 필링(gap filling)되도록 소오스 영역과 접속되는 소오스 컨택 플러그(21)를 형성한다. 그런 다음, 소오스 컨택 플러그(21)를 포함하는 전체 구조 상부에 층간 절연막(22)(이하, '제2 층간 절연막'이라 함)을 형성한다.
도 1d를 참조하면, 제2 층간 절연막(22) 상부에 하드 마스크(hard mask, 23)를 증착한다.
도 1e를 참조하면, 하드 마스크(23) 상에 반사 방지막(24)(Bottom Anti Reflection Coating layer, BARC)을 도포한다. 그런 다음, 반사 방지막(24) 상에 드레인 컨택 마스크(25)를 형성한다.
도 1f를 참조하면, 드레인 컨택 마스크(25)를 이용한 식각공정을 실시하여 반사 방지막(24), 하드 마스크(23) 및 제2 층간 절연막(22)의 일부를 식각하여 제1 드레인 컨택홀(H1)을 형성한다.
도 1g를 참조하면, 드레인 컨택 마스크(25)를 스트립 공정으로 제거한 후 절연막(18)을 식각 정지층으로 하여 도 1f에서 패터닝된 하드 마스크(23)를 식각 마스크로 이용한 식각공정을 실시하여 제2 층간 절연막(22) 및 제1 층간 절연막(19)을 식각한다. 그런 다음, 스트립 공정과 세정공정을 실시하여 드레인 컨택 마스크(25)를 제거하는 한편, 패터닝된 제1 층간 절연막(19) 및 제2 층간 절연막(22)을 통해 노출되는 절연막(18)을 제거하여 드레인 영역이 노출되도록 제2 드레인 컨택홀(H2)을 형성한다.
도 1h를 참조하면, 제2 드레인 컨택홀(H2)이 갭 필링되도록 드레인 컨택 플러그용 도전층(26)을 증착한다.
도 1i를 참조하면, 도전층(26)에 대하여 평탄화 공정을 실시하여 드레인 컨택 플러그(26a)를 형성한다. 이때, 하드 마스크(23)가 제거되고, 제2 층간 절연막(22)이 일정 두께만큼 리세스(recess)되어 제2 층간 절연막(22)의 두께가 얇아지게 된다.
도 1j 및 도 1k를 참조하면, 드레인 컨택 플러그(26a)를 포함하는 전체 구조 상부에 질화막(27)을 증착한다.
도 1l을 참조하면, 질화막(27) 상에 절연막(28)(이하, '제3 층간 절연막'이라 함)을 증착한다.
도 1m을 참조하면, 트렌치 마스크(trench mask, 미도시)를 형성한 후 이 트렌치 마스크를 이용한 식각공정을 실시하여 제3 층간 절연막(28)을 패터닝한다. 그런 다음, 세정공정을 실시하여 상기 식각공정에서 식각 정지층으로 사용된 질화막(27)을 제거한다. 이로써, 드레인 컨택 플러그(26a)가 돌출되는 트렌치(미도시)가 형성된다.
도 1n을 참조하면, 트렌치가 갭 필링되도록 전체 구조 상부에 도전층을 증착한다. 이로써, 드레인 컨택 플러그(26a)와 전기적으로 접속되는 금속배선(29)이 형성된다.
그러나, 도 1a 내지 도 1n을 통해 설명한 일반적인 낸드 플래시 메모리 소자의 금속배선 형성방법에서는 금속배선(29)과 소오스 컨택 플러그(21) 간을 절연시키는 제2 층간 절연막(22)의 두께가 두번에 걸쳐 감소되는데, 먼저 도 1i에 도시된 바와 같이 드레인 컨택 플러그(26a)를 형성하기 위한 평탄화 공정시 일차적으로 그 두께가 감소되고, 도 1m에서 트렌치를 형성하기 위한 질화막(27) 제거공정시 발생되는 잔재물(residue)를 제거하기 위하여 실시되는 과도 식각에 의해 두번째로 그 두께가 감소된다.
이처럼 제2 층간 절연막(22)의 두께가 감소하는 경우 금속배선(29)과 소오스 컨택 플러그(21) 간에 브릿지(bridge)가 형성된다. 이는, 금속배선(29)과 소오스 컨택 플러그(21) 간에 전기적인 절연을 유지시켜 주는 제2 층간 절연막(22)의 두께가 얇아지기 때문이다. 보통, 드레인 컨택 플러그(26a)와 소오스 컨택 플러그(21)는 서로 나란한 방향으로 형성되고, 금속배선(29)은 제2 층간 절연막(22)을 사이에 두고 소오스 컨택 플러그(21)의 상부를 90°로 교차하는데, 이 때문에 제2 층간 절연막(22)의 두께가 감소하는 경우 금속배선(29)과 소오스 컨택 플러그(21) 간에는 브릿지가 발생하게 된다. 이에 따라, 소오스 컨택 플러그(21)와 금속배선(29) 간에 절연 마진(margin)이 취약하여 이 들간에 브릿지가 발생하는 경우 반도체 메모리 소자가 오동작하게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로, 드레인 컨택 플러그와 전기적으로 접속되는 금속배선과 소오스 컨택 플러그 간에 브릿지가 발생되어 소자의 오동작이 발생되는 것을 방지할 수 있는 반도체 메모리 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 소오스 컨택 플러그가 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상에 질화막이 중간층에 배치되도록 복수의 절연막을 적층하여 제1 층간 절연막을 형성하는 단계와, 드레인 컨택 마스크를 이용한 식각공정을 실시하여 상기 제1 층간 절연막을 패터닝하여 상기 반도체 기판 내에 형성된 드레인 영역을 노출시키는 드레인 컨택홀을 형성하는 단계와, 상기 드레인 컨택홀이 갭 필링되도록 드레인 컨택 플러그용 도전층을 증착하는 단계와, 상기 질화막이 노출되도록 상기 드레인 컨택 플러그용 도전층을 평탄화하여 상기 드레인 컨택홀이 매립되는 드레인 컨택 플러그를 형성하는 단계와, 상기 드레인 컨택 플러그를 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계와, 상기 질화막을 식각 정지막으로 이용한 식각공정을 실시하여 제2 층간 절연막을 패터닝하여 상기 드레인 컨택 플러그의 상부가 노출되도록 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 금속배선을 형성하는 단계를 포함하는 반도체 메모리 소자의 금속배선 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2k는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 일례로 낸 드 플래시 메모리 소자를 도시하였으며, 도 2a 및 도 2b, 도 2h 내지 도 2k는 Y축(비트라인 방향)으로 절단한 단면도들이고, 도 2c 내지 도 2g는 X축(워드라인 방향)으로 절단한 단면도들이다.
도 2a를 참조하면, 게이트 전극(116)과 소오스 및 드레인 영역(미도시)이 형성된 반도체 기판(110)이 제공된다. 여기서, 게이트 전극(116)은 설명의 편의를 위해 터널 산화막(111), 플로팅 게이트(112), 유전체막(113), 컨트롤 게이트(114) 및 도전층(115)을 포함한다. 여기서, 도전층(115)은 텅스텐 실리사이드층으로 형성할 수 있다.
그런 다음, 게이트 전극(116)의 양측벽에 스페이서(117)를 형성한다.
그런 다음, 스페이서(117)를 포함하는 전체 구조 상부의 단차를 따라 절연막(118)을 형성한다. 이때, 절연막(118)은 식각 정지층으로 기능하기 위하여 식각공정시 제1 층간 절연막(119)과의 식각 선택비가 높은 질화막으로 형성하는 것이 바람직하다.
그런 다음, 절연막(118) 상부에 제1 층간 절연막(119)을 형성한다. 이때, 제1 층간 절연막(119)은 갭 필링 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다. 여기서, 제1 층간 절연막(119)은 5000Å 내지 10000Å의 두께로 형성한다. 한편, 제1 층간 절연막(119)은 HDP 산화막 이외에, BPSG(Boron Phosphorus Silicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막 및 SOG(Spin On Glass)막 중 어느 하나로 형성하거나, 이 들이 적층된 구조로 형성할 수도 있다.
그런 다음, CMP(Chemical Mechanical Polishing) 공정을 이용한 평탄화 공정을 실시하여 제1 층간 절연막(119)을 평탄화한다.
그런 다음, 제1 층간 절연막(119) 상에 소오스 컨택 마스크(미도시)를 형성한 후 이 소오스 컨택 마스크를 이용한 식각공정을 실시하여 소오스 컨택홀(미도시)을 형성한다.
그런 다음, 스트립 공정을 실시하여 소오스 컨택 마스크를 제거하는 한편, 세정공정을 실시하여 잔류되는 불순물을 제거한다.
그런 다음, 소오스 컨택홀이 갭 필링되도록 소오스 컨택 플러그(120)를 형성한다. 소오스 컨택 플러그(120)는 소오스 컨택홀이 갭 필링되도록 전체 구조 상부에 폴리 실리콘막을 증착한 후 CMP 공정 또는 에치백(etch back) 공정을 이용한 평탄화 공정을 실시함으로써 형성된다.
도 2b를 참조하면, 소오스 컨택 플러그(120)가 형성된 전체 구조 상부에 제2 층간 절연막(124)를 형성한다. 이때, 제2 층간 절연막(124)은 최하층과 최상층 사이에 적어도 하나의 질화막을 포함하는 다층 구조로 형성한다. 예컨대, 제2 층간 절연막(124)은 3층 구조로, 제1 산화막(121), 질화막(122) 및 제2 산화막(123)으로 형성할 수 있다. 이 경우, 제1 산화막(121) 및 제2 산화막(123)은 PE-TEOS(Plasma Enhanced TEOS)막 또는 HDP 산화막으로 500Å 내지 1500Å의 두께로 형성하고, 질화막(122)은 PE-질화막(Plasma Enhance nitride)막으로 300Å 내지 800Å의 두께로 형성한다.
한편, 도 2b에서, 제2 층간 절연막(124)은 중간층으로 질화막(122)을 포함하 는데, 이 질화막(122)은 후속 드레인 컨택 플러그(도 2g의 '130a' 참조)를 형성하기 위한 평탄화 공정시 방지막으로 기능하고, 트렌치 형성공정시 식각 방지막으로 기능한다.
도 2c를 참조하면, 제2 층간 절연막(124) 상에 하드 마스크(125)를 증착한다. 이때, 하드 마스크(125)는 식각공정시 제거가 간편하도록 폴리 실리콘막으로 형성한다.
그런 다음, 하드 마스크(125) 상에 반사 방지막(126)과 드레인 컨택 마스크(127)을 형성한다.
도 2d를 참조하면, 드레인 컨택 마스크(127)를 이용한 식각공정을 실시하여 반사 방지막(126), 하드 마스크(125) 및 제2 층간 절연막(124)의 최상층인 제2 산화막(123)을 식각하여 제1 드레인 컨택홀(128)을 형성한다. 여기서, 상기 식각공정시 질화막(123)은 식각 정지막으로 기능한다.
그런 다음, 스트립 공정 및/또는 세정공정을 실시하여 드레인 컨택 마스크(127)와 반사 방지막(126)을 제거한다.
도 2e를 참조하면, 도 2d에서 패터닝된 하드 마스크(125)를 식각 마스크로 이용한 식각공정을 실시하여 제1 층간 절연막(119), 제2 층간 절연막의 질화막(122) 및 제1 산화막(121)을 패터닝한다. 이때, 절연막(118)은 식각 정지막으로 기능한다.
그런 다음, 패터닝된 제1 층간 절연막(119) 및 제2 층간 절연막(124)을 통해 노출되는 절연막(118)을 제거하여 드레인 영역이 노출되도록 드레인 컨택홀(129)을 형성한다.
도 2f를 참조하면, 드레인 컨택홀(129)이 갭 필링되도록 드레인 컨택 플러그용 도전층(130)을 증착한다. 여기서, 드레인 컨택 플러그용 도전층(130)은 폴리 실리콘막을 이용한다. 이 외에, 텅스텐, 구리 또는 알루미늄과 같은 도전층으로 형성할 수도 있다.
도 2g 및 도 2h를 참조하면, CMP 공정 또는 에치백 공정을 이용한 평탄화 공정을 실시하여 드레인 컨택 플러그용 도전층(130)을 평탄화한다. 이때, 평탄화 공정은 질화막(122)이 노출되도록 실시된다. 평탄화 공정시 제2 산화막(123)은 완충막(buffer layer)으로 기능한다. 이에 따라, 웨이퍼(wafer)(즉, 전체 구조 상부면) 내의 균일성(uniformity)을 보완하면서, 평탄화 공정은 질화막(122)에 거의 손상을 주지 않고 정지하게 된다. 이로써, 드레인 컨택홀(129)이 매립된 드레인 컨택 플러그(130a)가 형성된다.
한편, 상기 평탄화 공정시 질화막(122) 상에 제2 산화막(123)이 잔류되는 경우 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H2O)로 실시하거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시하여 제2 산화막(123)을 제거하는 공정을 더 실시할 수도 있다.
도 2i를 참조하면, 질화막(122) 상에 제3 층간 절연막(131)을 증착한다. 이때, 제3 층간 절연막(131)은 PE-TEOS막을 이용하여 1000Å 내지 3000Å 두께로 증착한다.
그런 다음, 제3 층간 절연막(131) 상에 반사 방지막(미도시, BARC)을 증착한다.
그런 다음, 포토리소그래피 공정을 통해 반사 방지막 상에 트렌치 마스크(미도시)를 형성한다.
도 2j를 참조하면, 도 2i에서 형성된 트렌치 마스크를 이용한 식각공정을 실시하여 제3 층간 절연막(도 2i의 '131' 참조)을 패터닝한다. 도 2j에서는 제3 층간 절연막(131)이 도시되진 않았지만, 하기와 같은 방법으로 식각공정이 진행된다. 우선, 트렌치 마스크를 이용하여 반사 방지막과 제3 층간 절연막(131)의 일부를 패터닝한다. 그런 다음, 질화막과의 식각 선택비가 높은 레시피(recipe) 조건을 선택하여 질화막(122)이 노출되도록 패터닝된 제3 층간 절연막(131)을 완전히 패터닝하여 트렌치(미도시)를 형성한다. 여기서, 상기 식각공정은 C4F8/CH2F2/Ar의 혼합가스 또는 C4F6/Ar/O2의 혼합가스를 이용한다.
그런 다음, 스트립 공정을 실시하여 트렌치 마스크를 제거하고, DHF 또는 BOE 용액을 이용한 세정공정을 실시하여 질화막(122)과 드레인 컨택 플러그(130a)의 상부 표면에 잔류되는 불순물을 제거한다.
도 2k를 참조하면, 트렌치를 포함하는 전체 구조 상부의 단차를 따라 베리어막(barrier layer, 미도시)을 증착한다. 이때, 베리어막은 Ti/TiN막으로 형성하는 것이 바람직하다.
그런 다음, 트렌치가 갭 필링되도록 전체 구조 상부에 도전층을 증착한다. 여기서, 도전층은 폴리 실리콘막, 구리, 텅스텐 및 알루미늄 중 어느 하나일 수 있다.
그런 다음, CMP 공정 또는 에치백 공정을 이용한 평탄화 공정을 실시하여 트렌치가 매립되도록 드레인 컨택 플러그(130a)와 전기적으로 접속되는 금속배선(132)이 형성된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 드레인 컨택홀을 형성하기 전에 소오스 컨택 플러그가 형성된 반도체 기판 상에 질화막을 포함하는 층간 절연막을 형성하고, 드레인 컨택홀 및 드레인 컨택 플러그 형성공정시 상기 질화막을 식각 정지막으로 사용하여 공정을 진행함으로써, 소오스 컨택 플러그와 금속배선 사이에 형성된 층간 절연막의 손실을 방지하여 금속배선과 소오스 컨택 플러그 간에 단락이 발생되는 것을 방지할 수 있다. 이를 통해, 반도체 메모리 소자의 오동작을 방지할 수 있다.
Claims (8)
- (a) 소오스 컨택 플러그가 형성된 반도체 기판이 제공되는 단계;(b) 상기 반도체 기판 상에 질화막이 중간층에 배치되도록 복수의 절연막을 적층하여 제1 층간 절연막을 형성하는 단계;(c) 드레인 컨택 마스크를 이용한 식각공정을 실시하여 상기 제1 층간 절연막을 패터닝하여 상기 반도체 기판 내에 형성된 드레인 영역을 노출시키는 드레인 컨택홀을 형성하는 단계;(d) 상기 드레인 컨택홀이 갭 필링되도록 드레인 컨택 플러그용 도전층을 증착하는 단계;(e) 상기 질화막이 노출되도록 상기 드레인 컨택 플러그용 도전층을 평탄화하여 상기 드레인 컨택홀이 매립되는 드레인 컨택 플러그를 형성하는 단계;(f) 상기 드레인 컨택 플러그를 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계;(g) 상기 질화막을 식각 정지막으로 이용한 식각공정을 실시하여 제2 층간 절연막을 패터닝하여 상기 드레인 컨택 플러그의 상부가 노출되도록 트렌치를 형성하는 단계; 및(h) 상기 트렌치가 매립되도록 금속배선을 형성하는 단계를 포함하는 반도체 메모리 소자의 금속배선 형성방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제1 층간 절연막은 상기 질화막의 하부층에 형성된 제1 산화막과, 상기 질화막의 상부층에 형성된 제2 산화막으로 이루어진 반도체 메모리 소자의 금속배선 형성방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 제1 및 제2 산화막은 PE-TEOS막 또는 HDP 산화막으로 형성되는 반도체 메모리 소자의 금속배선 형성방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 2 항 또는 제 3 항에 있어서,상기 제1 및 제2 산화막은 500Å 내지 1500Å의 두께로 형성되는 반도체 메모리 소자의 금속배선 형성방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 질화막은 PE-질화막인 반도체 메모리 소자의 금속배선 형성방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 (e) 단계는,(e-1) 상기 질화막을 정지막으로 하여 CMP 공정 또는 에치백 공정을 통해 상기 제1 층간 절연막을 평탄화하는 단계; 및(e-2) 상기 질화막 상에 잔류되는 상기 제1 층간 절연막의 산화막을 DHF 용 액 또는 BOE 용액을 이용하여 제거하는 단계를 포함하는 반도체 메모리 소자의 금속배선 형성방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항, 제 5 항 및 제 6 항 중 어느 하나의 항에 있어서,상기 질화막은 300Å 내지 800Å의 두께로 형성되는 반도체 메모리 소자의 금속배선 형성방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 (g) 단계에서 상기 식각공정은 C4F8/CH2F2/Ar의 혼합가스 또는 C4F6/Ar/O2의 혼합가스를 이용하여 실시되는 반도체 메모리 소자의 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040083163A KR101055754B1 (ko) | 2004-10-18 | 2004-10-18 | 반도체 메모리 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040083163A KR101055754B1 (ko) | 2004-10-18 | 2004-10-18 | 반도체 메모리 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060034037A KR20060034037A (ko) | 2006-04-21 |
| KR101055754B1 true KR101055754B1 (ko) | 2011-08-11 |
Family
ID=37142979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040083163A KR101055754B1 (ko) | 2004-10-18 | 2004-10-18 | 반도체 메모리 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101055754B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1167761A (ja) | 1997-08-14 | 1999-03-09 | Lg Semicon Co Ltd | 半導体素子の金属配線及びその形成方法 |
| KR20020002574A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 콘택플러그 형성방법 |
| KR20040063350A (ko) * | 2003-01-07 | 2004-07-14 | 삼성전자주식회사 | 낸드형 플래시 메모리 소자 및 그의 제조방법 |
-
2004
- 2004-10-18 KR KR1020040083163A patent/KR101055754B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1167761A (ja) | 1997-08-14 | 1999-03-09 | Lg Semicon Co Ltd | 半導体素子の金属配線及びその形成方法 |
| KR20020002574A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 콘택플러그 형성방법 |
| KR20040063350A (ko) * | 2003-01-07 | 2004-07-14 | 삼성전자주식회사 | 낸드형 플래시 메모리 소자 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060034037A (ko) | 2006-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100691492B1 (ko) | 플래시 메모리 소자의 금속배선 형성방법 | |
| US7262122B2 (en) | Method of forming metal line in semiconductor memory device | |
| KR20020042274A (ko) | 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치 | |
| KR100685677B1 (ko) | 반도체 소자 제조 방법 | |
| KR100558008B1 (ko) | 반도체 소자의 배선 방법 | |
| KR101055754B1 (ko) | 반도체 메모리 소자의 금속배선 형성방법 | |
| KR100755141B1 (ko) | 반도체 소자 콘택 플러그 및 그 제조 방법 | |
| KR100587602B1 (ko) | 반도체소자의 엠아이엠 캐패시터 형성방법 | |
| KR101021176B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100784074B1 (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| TWI512894B (zh) | 金屬內連線結構及其製程 | |
| KR101204919B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20070002325A (ko) | 반도체 소자 제조방법 | |
| KR0165379B1 (ko) | 반도체 장치의 층간접속방법 | |
| KR100431815B1 (ko) | 반도체소자의 제조방법 | |
| KR100577309B1 (ko) | 반도체 소자의 형성방법 | |
| KR100268810B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100641488B1 (ko) | 반도체 소자의 콘택 제조 방법 | |
| KR20080060360A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20010056792A (ko) | 이중 다마신 공정을 이용한 배선 형성 방법 | |
| KR20090000327A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20050075178A (ko) | 낸드 플래시 메모리 소자의 제조 방법 | |
| KR20050024853A (ko) | 플래쉬 메모리 소자의 금속배선 형성방법 | |
| KR20050001537A (ko) | 플래쉬 메모리 소자의 금속배선 형성방법 | |
| KR20060035127A (ko) | 반도체 소자의 컨택 플러그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |