KR100577309B1 - 반도체 소자의 형성방법 - Google Patents

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Abstract

본 발명은 금속배선층 CMP 과정후, 금속배선층 잔여물의 발생을 제거하고자 하는 반도체 소자의 형성방법에 관한 것으로서, 반도체 소자를 형성하기 위한 트랜지스터 및 여러 요소들이 형성된 반도체 기판에 있어서, 상기 반도체 기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 및 반도체 기판을 식각하고 절연층을 매립하여 소자격리막을 형성하는 단계와, 상기 소자격리막을 포함한 전면에 제 1 층간절연막 및 제 2 층간절연을 차례로 형성하는 단계와, 상기 제 1 ,제 2 층간절연막에 대해 CMP(Chemical Mechanical Polishing) 과정을 수행하는 단계와, 상기 제 2 층간절연막의 디싱영역을 포함한 전면에 포토레지스트를 도포하는 단계와, 상기 포토레지스트가 제거될 때까지 상기 제 2 층간절연막을 식각하여 평탄화하는 단계와, 상기 제 1 ,제 2 층간절연막을 선택적으로 패터닝한 트랜치에 금속배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
절연막 평탄화, 소자격리막, CMP

Description

반도체 소자의 형성방법{Method for Forming Semiconductor Device}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도.
*도면의 주요 부분에 대한 부호설명
11 : 반도체 기판 12 : 버퍼층
13 : 소자격리막 14 : 제 1 층간절연막
15 : 제 2 층간절연막 16 : 포토레지스트
17 : 금속배선층
본 발명은 구리배선을 이용한 반도체 소자의 제조방법에 관한 것으로, 특히 금속배선층 CMP 과정후, 금속배선층 잔여물의 발생을 제거하고자 하는 반도체 소자의 형성방법에 관한 것이다.
현재 반도체 소자는 미세화, 대용량화 및 고집적화를 위해서 반도체 소자의 트랜지스터, 비트라인 및 커패시터 등을 형성한 다음, 각각의 소자를 전기적으로 연결할 수 있는 금속 배선 등과 같은 다층 배선을 형성하기 위한 후속 공정을 필수적으로 요구하고 있다.
이 때, 트랜지스터, 비트라인 및 커패시터가 형성되어 있는 소자층을 포함한 전면에 층간절연막을 형성하고, 상기 층간절연막을 CMP 공정에 의해 평탄화한 다음, 그 위에 금속배선를 형성하고 하부의 소자층과 전기적으로 연결시킨다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 형성방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(601) 상에 열산화 방식을 이용한 게이트 산화막 등의 버퍼층(602)을 형성하고, 상기 버퍼층 상에 패터닝된 포토 레지스트를 도포하고 상기 포토 레지스트를 마스크로 이용하여 상기 반도체 기판을 이방성 식각하여 트랜치(trench)를 형성한다.
이후에 상기 반도체 기판 전면에 상기 트랜치를 채우도록 절연막을 증착한 후 평탄화시켜서 소자격리막(603)을 형성함으로써 소자 형성 영역을 정의한다.
다음, 도 1b에 도시된 바와 같이, 상기 소자격리막(603)을 포함한 전면에 USG(Undoped Silicate Glass) 산화막을 증착하여 제 1 층간절연막(604)을 형성한다.
그리고, 제 1 층간절연막(604) 위에 TEOS(tetraethylorthosilicate, Si(OCH2CH3)3)계 또는 SiH4계의 PE-USG(Plasma Enhanced Undoped Silicate Glass) 등의 산화막을 증착하여 제 2 층간절연막(605)을 형성한다.
이때, 상기 제 1 ,제 2 층간절연막(604,605)은 하부의 하부 배선층(603)의 단차에 의해 평탄하게 형성되지 아니하고, 표면에 굴곡을 가지게 된다. 따라서, 상기 제 1 ,제 2 층간절연막(604,605)을 평탄화하기 위한 화학적 기계적 연마(CMP; Chemical Mechanical Polising) 공정을 실시한다. 그러나, 화학적 기계적 연마만으로는 완전한 평탄화가 이루어지지 않고 오버-폴리싱 또는 디싱 현상이 유발된 영역이 형성된다. 이러한 현상은 소자격리막(603)이 형성되어 있는 부분에서 더욱 심해진다.
이후, 도 1c에 도시된 바와 같이, 상기 제 2 층간절연막(605)을 선택적으로 식각하여 트랜치(606)를 형성한 후, 상기 트랜치를 포함한 제 2 층간절연막 상에 구리(607)를 증착한다. 이로써, 상기 트랜치 내부에 구리가 필링(filling)된다.
마지막으로, 도 1d에 도시된 바와 같이, 상기 제 2 층간절연막(605)을 엔드 포인트로 하여 상기 구리에 대해 CMP 공정을 수행하여 구리배선(607)을 형성한다.
그러나, 상기 구리 CMP 과정에서, 하부에 소자격리막(603)이 구비되어 있는 쪽에 평탄화가 제대로 이루어지지 않고 디싱(Dishing) 현상이 유발되어 금속배선층의 잔유물(607a)이 잔여하는 문제점이 발생하게 된다. 상기와 같은 배선층의 잔여물은 금속배선간 브릿지를 발생시킬 수 있으며, 이는 소자 작동의 성능을 저하시키고 소자의 신뢰도를 저하시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 포토레지스트를 사용하여 디싱영역을 효과적으로 제거함으로써, 금속배선층 CMP 과정후 금속배선층 잔여물의 발생을 제거하여 반도체 소자의 수율을 향상시키고자 하는 반도체 소자의 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 형성방법은 반도체 소자를 형성하기 위한 트랜지스터 및 여러 요소들이 형성된 반도체 기판에 있어서, 상기 반도체 기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 및 반도체 기판을 식각하고 절연층을 매립하여 소자격리막을 형성하는 단계와, 상기 소자격리막을 포함한 전면에 제 1 층간절연막 및 제 2 층간절연을 차례로 형성하는 단계와, 상기 제 1 ,제 2 층간절연막에 대해 CMP(Chemical Mechanical Polishing) 과정을 수행하는 단계와, 상기 제 2 층간절연막의 디싱영역을 포함한 전면에 포토레지스트를 도포하는 단계와, 상기 포토레지스트가 제거될 때까지 상기 제 2 층간절연막을 식각하여 평탄화하는 단계와, 상기 제 1 ,제 2 층간절연막을 선택적으로 패터닝한 트랜치에 금속배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 형성방법을 설명하기 위한 공정단면도이다.
이하의 반도체 기판은 반도체 소자를 형성하기 위한 트랜지스터 및 여러 요소들이 형성된 기판에 관한 것이다.
본 발명의 실시예에 따른 반도체 소자는 우선, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 버퍼(buffer) 역할을 하기 위해 열산화 방식을 이용하여 버퍼층(12)을 형성하고, 상기 반도체 기판 상에 패터닝된 포토 레지스트를 도포하고 상기 포토 레지스트를 마스크로 이용하여 상기 반도체 기판을 이방성 식각하여 트랜치(trench)를 형성한다.
이후에 상기 반도체 기판 전면에 상기 트랜치를 채우도록 절연막을 증착한 후 평탄화시켜서 소자격리막(13)을 형성함으로써 활성 영역과 비활성 영역으로 구분한다.
다음, 소자격리공정을 수행한 반도체 기판(11) 상에 트랜지스터와 배선 등의 회로패턴들을 보호하기 위해 USG(Undoped Silicate Glass) 산화막을 두텁게 증착하여 제 1 층간절연막(14)을 형성한다.
그리고, 제 1 층간절연막(14) 위에 TEOS(tetraethylorthosilicate, Si(OCH2CH3)3)계, SiH4계의 PE-USG(Plasma Enhanced Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass) 등의 산화막을 두텁게 증착하여 제 2 층간절연막(15)을 형성한다.
이때, 상기 제 1 ,제 2 층간절연막(14,15)은 하부의 하부 배선층(13)의 단차에 의해 평탄하게 형성되지 아니하고, 표면에 굴곡을 가지게 된다. 따라서, 상기 제 1 ,제 2 층간절연막(14,15)을 평탄화하기 위한 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 실시한다.
그러나, 화학적 기계적 연마만으로는 완전한 평탄화가 이루어지지 않고 하부의 소자격리막(13)에 의해 오버-폴리싱 영역 또는 디싱영역(70)이 생긴다.
이후, 도 2b에 도시된 바와 같이, 상기 디싱영역(70)을 포함하는 제 2 층간절연막(15)을 포함한 전면에 포토레지스트(16)를 형성한다. 상기 포토레지스트(16)는 디싱영역(70)의 최대높이보다 약간 두꺼운 500±200Å의 두께로 형성한다.
다음, 제 2 층간절연막(15)이 나올때까지 상기 포토레지스트(16)를 에칭하고, 이후 디싱영역의 바닥위치까지 제 2 층간절연막(15)을 에칭한다. 이어서, 디싱영역(70)에 남아있는 포토레지스트(16)가 완전제거될 때까지 포토레지스트를 에칭한다.
이와같이, 디싱영역을 제거하고 제 2 층간절연막의 표면을 평탄화하기 위해 3단계의 과정을 수행한다. 상기 3단계 과정은 RIE(Reactive Ion Etching)을 진행하면서 수행하여도 된다.
이로써, 도 2c에 도시된 바와 같이, 제 2 층간절연막(15)을 표면을 평탄화할 수 있다.
이 때, 상기 포토레지스트(16)의 PR 식각률(Etch Rate)은 100~300Å 전후로 타켓(Target)으로 하고 O2 염기(Base)로 식각한다. 그리고, 제 2 층간절연막(15)의 식각률 역시 100~300Å 전후로 타켓으로 하며, CF4/O2/Ar계열의 가스를 사용하여 식 각한다.
한편, 상기에서와 같이, 제 2 층간절연막 CMP 이후 포토레지스트를 코팅하여 평탄화를 진행하는 이외에, 제 2 층간절연막 CMP 이후 SiH4를 증착한 후 포토레지스트를 코팅하여 평탄화를 진행하여도 된다.
마지막으로, 제 2 층간절연막 상에 디싱영역을 완전제거한 후에는, 도 2d에 도시된 바와 같이, 상기 제 2 층간절연막(15)을 선택적으로 패터닝하여 트랜치를 형성한 후, 상기 트랜치를 포함한 제 2 층간절연막 상에 구리와 같은 금속배선층 물질을 증착한다. 그리고, 상기 제 2 층간절연막(15)을 엔드 포인트로 하여 상기 금속배선층 물질에 대해 CMP 공정을 수행하여, 도 2e에 도시된 바와 같이, 금속배선층(17)을 완성한다.
이때, 절연막 표면이 평탄하므로 금속배선층 잔유물이 형성될 염려가 없다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 반도체 소자의 형성방법은 다음과 같은 효과가 있다.
즉, 포토레지스트를 사용하여 디싱영역을 제거함으로써, 절연막 표면의 단차를 효과적으로 제거하여 절연막 표면을 평탄하게 할 수 있다.
따라서, 금속배선층 잔유물이 형성될 염려가 없고, 금속배선층의 브릿지에 의한 누설 전류 및 후속 공정의 정렬 오차 (miss-align)가 감소되어 반도체 소자의 수율이 향상된다.

Claims (8)

  1. 반도체 소자를 형성하기 위한 트랜지스터 및 여러 요소들이 형성된 반도체 기판에 있어서,
    상기 반도체 기판 상에 버퍼층을 형성하는 단계와,
    상기 버퍼층 및 반도체 기판을 식각하고 절연층을 매립하여 소자격리막을 형성하는 단계와,
    상기 소자격리막을 포함한 전면에 제 1 층간절연막 및 제 2 층간절연을 차례로 형성하는 단계와,
    상기 제 1 ,제 2 층간절연막에 대해 CMP(Chemical Mechanical Polishing) 과정을 수행하는 단계와,
    상기 제 2 층간절연막의 디싱영역을 포함한 전면에 포토레지스트를 도포하는 단계와,
    상기 포토레지스트가 제거될 때까지 상기 제 2 층간절연막을 식각하여 평탄화하는 단계와,
    상기 제 1 ,제 2 층간절연막을 선택적으로 패터닝한 트랜치에 금속배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 ,제 2 층간절연막에 대해 CMP 과정을 수행하는 단계 이후,
    상기 제 2 층간절연막 상에 SiH4를 더 증착하는 것을 특징으로 하는 반도체 소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 제 2 층간절연막을 평탄화하는 단계는,
    상기 제 2 층간절연막이 외부로 노출될 때까지 상기 포토레지스트를 에칭하는 단계와,
    상기 디싱영역의 바닥위치까지 제 2 층간절연막을 에칭하는 단계와,
    상기 디싱영역에 남아있는 포토레지스트가 완전제거될 때까지 포토레지스트를 에칭하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 제 2 층간절연막을 평탄화하는 단계는, RIE(Reactive Ion Etching)공정장비에서 수행하는 것을 특징으로 하는 반도체 소자의 형성방법.
  5. 제 1 항에 있어서,
    포토레지스트는 500±200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  6. 제 1 항에 있어서,
    상기 금속배선층으로 구리를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  7. 제 1 항에 있어서,
    상기 포토레지스트의 식각률(Etch Rate)은 100~300Å 전후로 타켓(Target)으로 하고 O2 염기(Base)로 식각하는 것을 특징으로 하는 반도체 소자의 형성방법.
  8. 제 1 항에 있어서,
    상기 제 2 층간절연막의 식각률은 100~300Å 전후로 타켓으로 하고, CF4/O2/Ar계열의 가스를 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성방법.
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