KR100545190B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

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Abstract

반도체 소자의 층간 절연막을 형성하는 방법에 관한 것으로, 그 목적은 층간절연막의 유전율을 최소화하는 것이다. 이를 위하여 본 발명에서는, 층간 절연막 내에 보이드(void)를 형성한다. 즉, 금속배선 패턴을 덮는 하부 절연막을 형성하고, 그 상부에 개구부를 가지는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 식각 마스크로 사용하여 하부 절연막을 식각하여 금속배선 패턴 사이의 하부 절연막에 트렌치를 형성한다. 이어, 하부 절연막의 상부에 상부 절연막을 적층하여 트렌치를 보이드로 바꾼 다음, 상부 절연막을 화학 기계적 연마하여 평탄화한다.
층간절연막, 유전율, 보이드, 산화막, 연마

Description

반도체 소자의 층간 절연막 형성 방법 {Formation method of inter metal dielectric layer in semiconductor device}
도 1a 내지 도 1c는 종래의 기술에 따른 층간절연막 형성 방법을 도시한 공정단면도이고,
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 도시한 공정 단면도이고,
도 3a 내지 도 3g는 본 발명의 제1 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 도시한 공정 단면도이다.
본 발명은 반도체 소자 제조 공정에 관한 것으로, 더욱 상세하게는 집적 회로에서의 배선을 다층화 하여 기판 내에 배치된 각 소자간의 조합에 자유도를 주어, 고밀도의 반도체 소자를 제조할 경우 각 금속 배선 사이를 절연하기 위해 층간 절연막을 형성하는 방법에 관한 것이다.
일반적인 반도체 소자의 제조 공정에서 실리콘 기판 상에 단층만의 배선에서는 배선 패턴 설계상의 자유도가 작아, 실질적인 배선이 길어짐으로써 기판 내 소 자의 레이아웃에도 큰 제약이 가해진다. 이것에 반해서 금속 배선을 다층화 하면 아주 효율이 높은 설계가 가능하다. 즉, 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 소자를 배치 설계할 수 있기 때문에 집적도 및 밀도가 향상되어 칩 사이즈를 최적화할 수 있게 된다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고 할 수 있게 된다.
이러한 금속 배선의 다층화에서는 폴리 실리콘과 금속막 또는 금속막과 금속막 간의 절연을 위한 층간 절연막을 형성하는데, 최근에는 절연막을 다양하게 적층하고 층간 절연막을 형성하고 층간 절연막을 평탄화하는 기술이 개발되었다.
그러면, 첨부된 도 1a 내지 도 1c를 참조하여 종래의 기술에 따른 층간 절연막을 적층하고 기계 화학적 연마 공정을 통한 층간 절연막을 평탄화하는 방법을 그 공정 순서에 따라 설명하면 다음과 같다.
먼저, 도 1a에서와 같이 하부 층간 절연막과 같은 하부 박막(1) 상에 전자선 증착법 또는 스퍼터링 방법에 의해 금속막을 6300Å 정도의 두께로 증착한 다음, 마스크를 이용한 사진 식각(lithography) 공정에 의해 금속막을 패터닝하여 금속배선 패턴(2)을 형성한다.
이어, 도 1b에서 보는 바와 같이, 금속배선 패턴(2)이 형성된 하부 박막(1) 전면에 실리콘이 다량 함유된 산화막(3)을 500Å 정도의 두께로 얇게 증착한 다음, 산화막(3)이 형성된 하부 박막(1) 전면에 SOG(spin on glass)에 의해 유기 용제로 녹인 유리를 5000Å 정도의 두께로 회전 도포하고, 열처리하여 각 금속배선 패턴(2) 사이의 갭(gap) 즉, 금속 콘택트 홀에 유전막인 SOG 박막(4)을 매입하여 후속 공정에 의한 절연막 증착시 발생되는 요곡을 최소화하기 위하여 국부적인 평탄화를 한다. 그 다음, PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 전기적 방전을 통해 TEOS(tetraethyl orthosilicate; Si(OC2H5)) 기체 내에 화학 반응을 일으켜 9000Å 정도의 두께로 금속 배선층 간의 절연을 위하여 절연막인 PETEOS 박막(5)을 증착한다.
그 다음, 도 1c에서 보는 바와 같이, 기계 화학적 연마 공정을 통해 PETEOS 박막(5)을 연마율에 따른 일정 시간에 의해 일정 두께만큼 연마하여 광역 평탄화를 함으로써 층간 절연막(5)을 평탄화한다.
하지만, 소자의 크기가 작아지면서 금속배선 패턴 사이를 절연시켜 주는 층간 절연막의 두께는 얇아져, 금속막을 통하여 전달되는 신호에 대하여 간섭이 발생하거나 커패시터가 형성되는 문제점이 발생한다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 층간 절연막의 유전율을 최소화할 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 층간절연막 내의 금속배선 패턴 사이에 보이드(void)를 형성한다.
더욱 상세하게, 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법에서는, 우선 하부 박막의 상부에 금속배선 패턴을 덮는 하부 층간 절연막을 형성한 다음, 그 상부에 개구부를 가지는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 식각 마스크로 하부 층간 절연막을 식각하여 트렌치를 형성하고, 그 상부에 상부 층간 절연막을 형성하여 트렌치를 보이드로 형성하고, 화학 기계적으로 연마하여 상부 층간 절연막 평탄화한다.
이때, 트렌치의 깊이는 1,500 내지 2,500Å 범위로 형성하는 것이 바람직하며, 보이드는 금속배선 패턴 사이의 상부 및 하부 층간 절연막에 형성하는 것이 바람직하다.
또한, 하부 절연막의 하부에 고밀도 플라즈마(high density plasma) 절연막을 적층할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다 른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 층간절연막 형성 방법을 도시한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 먼저, 도 2a에서와 같이 하부 층간 절연막과 같은 하부 박막(10) 상에 전자선 증착법 또는 스퍼터링 방법에 의해 금속막을 6300Å 정도의 두께로 증착한 다음, 감광막 패턴을 이용한 사진 식각 공정(lithography) 공정으로 금속막을 패터닝하여 금속배선 패턴(20)을 형성한다.
이어, 도 2b에서 보는 바와 같이, 금속배선 패턴(20)이 형성된 하부 박막(10) 전면에 실리콘이 다량 함유된 산화막(30)을 얇게 증착한다. 산화막(30)으로는 일반적으로 티이오에스(TEOS :tetra ethyl ortho silicate)를 1000Å 정도 형성하며, 이러한 TEOS막은 이후에 형성될 에스오지(SOG : spin on glass)법에 의해 형성된 절연막(이하, SOG 절연막이라 칭한다)에 의해 금속선이 부식되는 것을 방지하기 위해 형성하는 것이다.
이어, 도 2c에서 보는 바와 같이, 산화막(30)이 형성된 하부 박막(10) 전면에 SOG(spin on glass)에 의해 유기 용제로 녹인 유리를 5000Å 정도의 두께로 회전 도포하고, 열처리하여 각 금속배선 패턴(20) 사이의 갭(gap)에 유전막인 SOG 절연막(40)을 매입하여 후속 공정에 의한 절연막 증착시 발생되는 요곡을 최소화하기 위하여 국부적인 평탄화를 한다.
다음, 도 2d에서 보는 바와 같이, SOG 절연막(40) 상부에 감광막을 도포하고 마스크를 이용한 사진 공정으로 감광막을 노광하고 현상하여 금속배선 패턴(20) 사이에 미세한 개구부(91)를 가지는 감광막 패턴(90)을 형성한다. 이때, 개구부(91)를 다량으로 형성하며 화학 기계적 연마 공정시 SOG 절연막(40)이 무너지는 것을 방지할 뿐만 아니라 감광막 패턴(90)을 제거할 때 SOG 절연막(40)이 유실되는 것을 방지하기 위해 감광막 패턴(90)의 두께는 가능한 얇게 형성하는 것이 바람직하다.
이어, 도 2e에서 보는 바와 같이, 감광막 패턴(90)을 식각 마스크로 이용하여 SOG 산화막(40)을 식각하여 금속배선 패턴(20) 사이에 미세한 트렌치(41)를 형성한 다음 감광막 패턴(90)을 제거한다. 이때, 트렌치(41)의 깊이는 1,500-3,500Å 범위인 것이 바람직하다.
다음, 도 2f에 도시된 바와 같이, SOG 산화막(40)의 상부에 PECVD(plasma enhanced chemical vapor deposition) 공정으로 전기적 방전을 통하여 TEOS(tetraethyl orthosilicate; Si(OC2H5)) 기체 내에 화학 반응을 일으켜 5000 내지 15000Å 범위의 두께로 금속배선 패턴(20) 간의 절연을 위하여 TEOS 절연막(50)을 적층한다. 이때, 트렌치(41)가 미세하여 TEOS 절연막(50)은 트렌치의 내부로 흐르지 않으며, 산화막(30), SOG 산화막(40) 및 TEOS 절연막(50)을 포함하는 층간 절연막에는 보이드(void, 42)가 만들어진다.
다음, 도 2g에 도시된 바와 같이, TEOS 절연막(50)을 화학 기계적 연마 공 정을 통하여 평탄화한다.
이러한 본 발명의 실시예에 따른 층간 절연막 형성 방법을 포함하여 제조된 반도체 소자에는 금속배선 패턴(20) 사이의 층간 절연막(30, 40, 50)에는 보이드(42)가 형성되어 있어, 금속배선 패턴(20) 사이에 유전율이 낮아진다. 따라서, 금속배선 패턴(20)을 통하여 전달되는 신호에 대하여 간섭 현상이 발생하는 것을 최소화할 수 있으며, 커패시터가 형성되는 것을 방지할 수 있다. 동일한 두께의 층간 절연막(30, 40, 50)을 형성하더라도 유전율을 최소화할 수 있어 반도체 소자의 특성을 확보할 수 있다.
상기한 바와 같은 층간절연막 형성 방법에서, 고밀도 플라즈마(high density plasma : HDP)를 포함하여 층간 절연막을 형성할 수도 있으며, 이에 대하여 도면을 참조하여 구체적으로 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 제1 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 도시한 공정 단면도이다.
도 3a 내지 도 3g에서 보는 바와 같이, 대부분의 층간 절연막 형성 방법의 제1 실시예와 동일하다.
하지만, 도 3b에서 보는 바와 같이 고밀도 플라스마(high density plasma)로 증착 및 식각을 동시에 실시하는 증착 원리를 이용하여 산화막(30)의 상부에 HDP 절연막(35)을 형성한다. 이렇게 증착 및 식각을 동시에 실시하는 증착 방식을 채택하면 도면에서 보는 바와 같이 봉우리를 가지는 HDP 절연막(35)을 형성할 수 있다.
상술한 바와 같이, 본 발명에서는 층간절연막 내의 금속배선 패턴 사이에 보이드를 형성함으로써, 금속배선 패턴을 효과적으로 절연시킬 수 있는 동시에 금속 배선 패턴 사이의 유전율을 최소화할 수 있다. 따라서, 금속배선 패턴을 통하여 전달되는 신호에 대한 간섭 현상을 최소화할 수 있으며, 반도체 소자의 특성을 향상시킬 수 있다.

Claims (5)

  1. 금속배선 패턴을 덮는 하부 층간 절연막을 형성하는 단계;
    상기 하부 층간 절연막 상에 개구부를 가지는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 하부 층간 절연막을 식각하여 상기 하부 층간 절연막의 상기 금속배선 패턴의 사이에 트렌치를 형성하는 단계,
    상기 하부 층간 절연막 상부에 상부 층간 절연막을 적층하여 상기 트렌치를 보이드로 형성하는 단계,
    화학 기계적으로 연마하여 상기 상부 층간 절연막 평탄화하는 단계
    를 포함하며,
    상기 보이드는 상기 금속배선 패턴 사이의 상기 상부 및 하부 층간 절연막에 형성하는 것을 특징으로 반도체 소자의 층간 절연막 형성 방법.
  2. 제1항에서,
    상기 트렌치의 깊이는 1,500 내지 3,500Å 범위로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  3. 삭제
  4. 제1항에서,
    상기 하부 층간 절연막의 하부에 고밀도 플라즈마 절연막을 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  5. 제1항에서,
    상기 금속배선 패턴을 덮는 하부 층간 절연막을 형성하는 단계는 상기 금속배선 패턴의 표면에 실리콘이 다량 함유된 산화막을 얇게 증착하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
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