KR930008869B1 - 반도체장치의 다층배선 형성방법 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도부터 제 1h 도는 종래의 다층배선 형성방법을 나타낸 공정순서도.
제 2a 도부터 제 2f 도는 본 발명에 의한 다층배선 형성방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 중간절연막
3 : 1층 배선층 4 : 층간절연막
5 : 희생막 6 : 식각마스크패턴
7 : 엣지슬로프 8 : 콘택홀
9 : 2층 배선층
본 발명은 반도체장치의 다층배선 형성방법에 관한 것으로, 특히 에치백 평탄화 기술을 이용한 다층배선 형성방법에 관한 것이다.
VLSI소자의 고밀도화는 서브미크론시대에 접어들었고, 평탄화 기술에 대한 요구도 점점 강해지고 있다. 4M DRAM에 대표되는 0.8μm레벨 MOS소자는 1μm레벨 MOS소자에 적용된 평탄화기술을 개량해서 실현할 수 있으나 16M DRAM이상의 0.5μm레벨 MOS소자에 요구되는 평탄도는 더 엄격해져서 새로운 평탄화 기술의 개발이 요구되고 있다. 특히, 칩위의 배선연결용 공간을 고려하지 않고 소자를 설계할 수 있어 집적도를 향상시키고 칩 사이즈를 감소시킬 수 있는 다층 배선기술에 있어서는 층간절연막(IMD : Inter Metal Dielectrics)의 보다 엄격한 평탄화기술이 요구된다. 0.5μm레벨의 다층배선구조에 있어서의 평탄화요구는 미세 패터닝 측면뿐만 아니라 신뢰성 측면에서도 엄격해서 1μm레벨 프로세스의 개량만으로는 어렵게 된다.
최근, 층간 절연막의 평탄화방법에 관해서 여러 가지 제안, 예컨대, 콘포밀(Conformal) CVD법, 도포법, 스퍼터 에치법 및 플라즈마 에치법등이 있다. 콘포밀 CVD법을 TEOS등의 유기실란(Silane)가스를 사용한 저온 CVD막을 사용하는 것으로써 공정이 간단하나 0.5μm레벨의 층간절연막에 요구되는 평탄도를 만족하기 위해서는 단독 프로세스로는 어렵고 다른 도포법이나 에칭법을 조합해서 적용할 필요가 있다. 도포법은 무기형 SOG(Spin on Glass)막 또는 폴리이미드 수지막을 사용하는 것으로써 하부패턴의 형상에 구애받지 않으나 크랙(Crack)내성과 탈 가스등의 문제점이 있어 두꺼운 SOG막을 만들기 어렵고 폴리이미드수지막은 내밀착성 향상을 해결과제로 가지고 있다. 스퍼터에치법은 스퍼터에치시에 일어나는 깍은 면(facet)효과에 의해 테이퍼각을 제어하는 방식으로써 바이어스 ECR법이나 바이어스 스퍼터법이 있다. 그러나 스퍼터 에치법은 데포지션과 에치를 동시에 하기 때문에 평탄화모드에는 패턴 의존성이나 시간의존성이 나타나고 폭이 넓은 Al배선상에서는 테이퍼형상의 패턴이 남기 때문에 프로세스 조건설정의 최적화가 요구된다. 플라즈마 에치법은 희생막을 전면 플라즈마 에칭하여 평탄화시키는 에치백 방법으로써 편평한 평탄화구조의 실현이 가능해서 가장 고밀도의 다층배선구조에 적합하다. 희생막에는 종래의 레지스트나 SOG막이 사용되고 있으며 프로세스가 복잡하다는 결점이 있다. 상술한 바와같이 여러 가지 평탄화 방법이 제시되고 있으나 3~4층 배선의 경우에는 각 층간절연막은 거의 평평한 평탄화구조가 요구되므로 각 층간절연막의 형성법으로는 에치백법이 유력한 방법으로 연구되고 있다. 따라서 에치백법의 프로세스의 단순화가 요청되고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 에치백법의 프로세스를 간단화할 수 있는 반도체장치의 다층배선 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 다층배선 형성방법은, 반도체장치의 다층배선 형성방법에 있어서,
a. 반도체기판상에 형성된 중간절연막상에 제 1 층 배선층을 형성하는 공정 :
b. 상기 제 1 충 배선층을 층간절연막으로 덮는 공정 :
c. 상기 층간절연막상에 희생막을 형성하고 이 희생막에 개구를 형성하는 공정 :
d. 상기 개구형성후 결과물의 전표면을 이방성식각방법으로 에치백하여 상기 층간절연막의 평탄화와 동시에 상기 개구하방의 층간절연막에 콘택홀을 형성하는 공정 : 및
e. 상기 에치백공정후, 상기 평탄화된 층간절연막과 상기 콘택홀 내벽과 상기 콘택홀내에 노출된 상기 제 1 층 배선층상에 제 2 층 배선층을 형성하는 공정을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다. 본 발명의 이해를 돕기 위하여 먼저 종래의 플라즈마 에치백방법을 이용한 이층배선 형성방법을 제 1a 도부터 제 1h 도를 참조하여 설명한다.
제 1a 도를 참조하면, 실리콘기판(1)위에 BPSG와 같은 중간절연막(ILD : Inter Layer Dielectrics)(2)을 형성한다. 이어서 중간절연막(2)상에 Al 또는 Al합금과 같은 1층 금속물질을 물리증착방법으로 데포지션하고 사진식각공정에 의해 1층 배선층(3)을 형성한다. 제 1b 도를 참조하여, 1층 배선층(3)을 형성한후, 층간절연막(4)을 결과물의 전면에 데포지션한다. 제 1c 도를 참조하면, 층간절연막(4)의 데포지션 후 그위에 식각선택비(selectiviry)가 좋고 그 표면이 평평하게 도포되는 포토레지스트를 도포하여 희생막(5)을 형성한다. 제 1d 도를 참조하면, 희생막(5)을 형성한 후, 결과물의 전면에 플라즈마 에칭법에 의해 에치백을 실시한다. 이때, 층간절연막(4)이 희생막(5)보다 에치가 잘되게 하거나 최소한 식각률이 동일하게 한다. 이것을 희생막(5)으로 사용되는 포토레지스트는 산소 O2와 반응하며 층간절연막(4)은 CHF3, CF4등에 반응하여 식각되기 때문에 가스유량의 조절만으로 선택비를 쉽게 조절할 수가 있다. 제 1e 도를 참조하면, 에치백 후, 남겨진 층간절연막(4)의 두께가 1층 배선층(3)상에서는 얇아지게 되므로 배선간 기생캐패시턴스를 줄이기 위해 다시 층간절연물질을 데포지션하여 층간절연막(6)을 형성한다. 제 1g 도를 참조하면, 상기 식각마스크 패턴(6)을 통하여 층간절연막(4)을 등방성 식각하여 콘택홀의 엣지 슬로프(7)을 형성한다. 이어서 층간절연막(4)을 이방성 식각하여 층간절연막(4)내에 콘택홀(8)을 형성한다. 제 1h 도를 참조하면, 상기 콘택홀(8)을 형성한 후, 식각마스크패턴(6)을 제거하고 층간절연막(4), 콘택홀(8)내에 노출된 1층 배선층(3)의 표면, 및 콘택홀(8)의 내벽상에 Al 또는 Al합금, 또는 금속적층막등의 금속물질을 물리증착방법으로 데포지션하고 사진식각 공정에 의해 2층 배선층(9)을 형성한다. 상기 콘택홀(8)의 엣지 슬로프(7)는 콘택홀단차에서의 2층 배선층(9)의 커버리지를 향상시킨다.
이상과 같이 종래의 에치백방법을 이용하여 평탄화된 층간절연막을 개재한 다층배선 형성방법은 1층 배선층(3)과 2층 배선층(9)을 상호 연결하기 위한 콘택홀을 형성하기 위해 평탄화공정후 사진식각공정이 반드시 요구되므로 공정이 복잡하고 공정에 소요되는 시간이 많이 걸린다. 또한 사진식각공정후 식각마스크패턴으로 사용된 포토레지스트와 식각물과의 반응에 의해 생성된 반응잔유물은 포토레지스트 제거후에도 남게되어 표면을 오염시키게 된다. 이러한 오염물은 금속배선의 전기적특성 및 신뢰성을 열화시키므로 이를 제거하기 위한 엄격한 세정공정등이 요구된다.
이와같은 종래 문제점을 해결하기 위한 본 발명의 다층배선 형성방법을 제 2a 도부터 제 2f 도를 참조하여 설명하면 다음과 같다. 제 2a 도부터 제 2f 도는 상술한 종래의 구조와 동일한 구조에 대해서는 동일부호로 표시한다.
제 2a 도 및 제 2b 도에 도시된 공정은 제 1a 도 및 제 1b 도와 동일하다. 다만, 제 2b 도에 도시한 바와같이 층간절연막(4)은 에치백공정후 배선간 기생캐패시턴스를 무시할 수 있을 정도의 충분한 두께와 에치백공정으로 식각되는 두께를 더한 두께(t1)로 형성한다. 제 2c 도를 참조하면, 층간절연막(4)상에 포토레지스트를 도포하여 희생막(5)를 형성하고 이 희생막(5)을 사진공정에 의해 패터닝하여 콘택홀형성을 위한 식각마스크패턴으로 사용한다. 제 2d 도를 참조하면, 상기 희생막(5)에 형성된 홀을 통하여 홀내에 노출된 층간절연막(4)의 표면을 등방성식각하여 콘택홀의 엣지슬로프(7)를 형성한다. 여기서, 희생막(5)과 층간절연막(4)의 이방성식각의 선택비는 약 1 : 1로 한다. 예컨대, 플라즈마 에칭챔버에 공급되는 고주파에너지는 1750, CHF3가스량은 92sccm, O2가스량은 8ccm으로 조절하면 포토레지스트는 O2에 반응하여 식각되고 층간절연막(4)은 CHF3가스에 반응하여 식각된다. 이때, 포토레지스트만 식각되는 깊이(t2)와, 층간절연막(4)만 식각되는 깊이(t3)와, 포토레지스트 및 층간절연막(4)이 식각되는 깊이(t4)가 동일하거나, 거의 비슷한 두께를 가져야 한다. 상기 t3의 두께는 t1에서 등방성 식각 깊이를 뺀 값과 1층 배선층(3)의 선택비를 고려한 과도식각(overetch)등을 고려해서 정해지게 된다. 제 2e 도를 참조하면, 상기 등방성 식각 후, 결과물의 전표면에 플라즈마 에칭방법을 이용한 에치백을 실시하면 층간절연막(4)의 평탄화와 동시에 콘택홀(8)이 형성된다. 제 2f 도를 참조하면, 상기 에치백공정후, Al 또는 Al합금등과 같은 금속물질을 물리증착법에 의해 결과물의 전표면에 데포지션한다. 이어서, 사진식각공정에 의해 침적된 금속물질을 패터닝하여 2층 배선층(9)을 형성한다.
이상과 같이 본 발명의 다층배선 형성방법은 에치백 공정시 층간절연막의 평탄화와 콘택홀형성을 동시에 달성할 수 있으므로 종래 방법에 비해 콘택홀 형성을 위한 포토레지스트 공정이 단순화되고 공정시간을 단축시킬 수 있다. 또한, 두 번째의 포토레지스트의 도포 및 제거공정이 없어지므로 식각반응잔유물을 제거하기 위한 세정(Ashing)공정도 제거되므로 공정의 간단화, 재료절감의 효과를 얻을 수 있다.
Claims (9)
- 반도체장치의 다층배선 형성방법에 있어서, a. 반도체기판상에 형성된 중간절연막상에 제 1 층 배선층을 형성하는 공정 ; b. 상기 제 1 층 배선층을 층간절연막으로 덮는 공정 ; c. 상기 층간절연막상에 희생막을 형성하고 이 희생막에 개구를 형성하는 공정 ; d. 상기 개구형성후 결과물의 전표면을 이방성식각방법으로 에치백하여 상기 층간절연막의 평탄화와 동시에 상기 개구하방의 층간절연막에 콘택홀을 형성하는 공정 : 및 e. 상기 에치백공정후, 상기 평탄화된 층간절연막과 상기 콘택홀 내벽과 상기 콘택홀내에 노출된 상기 제 1 층 배선층상에 제 2 층 배선층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
- 제 1 항에 있어서, 상기 개구형성후, 개구에 노출된 층간절연막을 등방성 식각하여 상기 콘택홀의 엣지 슬로프를 형성하는 것을 특징으로하는 다층배선 형성방법.
- 제 1 항에 있어서, 상기 희생막을 포토레지스트로 형성한 것을 특징으로 하는 다층배선 형성방법.
- 제 1 항에 있어서, 상기 희생막과 층간절연막을 이방성식각 선택비가 약 1 : 1 인 것을 특징으로 하는 다층배선 형성방법.
- 제 4 항에 있어서, 상기 희생막의 최대 두께가 상기 층간절연막의 최대두께와 거의 비슷한 것을 특징으로 하는 다층배선 형성방법.
- 제 1 항에 있어서, 상기 이방성 식각방법은 O2와 CHF2의 혼합가스를 사용하는 플라즈마 에칭방법인 것을 특징으로 하는 다층배선 형성방법.
- 제 1 항에 있어서, 상기 평판화된 층간절연막의 두께는 상기 제 1 층 및 제 2 층 배선층간에 기생캐패시턴스를 무시할 수 있을 정도의 두께인 것을 특징으로 하는 다층배선 형성방법.
- 제 1 항에 있어서, 상기 배선층들은 Al 또는 Al합금 중 어느 하나로 형성한 것을 특징으로 하는 다층 배선 형성방법.
- 반도체장치의 다층배선 형성방법에 있어서, a. 반도체기판상에 형성된 중간절연막상에 서로 소정간격을 두고 배치된 하부도전층들을 형성하는 공정 ; b. 상기 하부도전층들을 층간절연막으로 덮는 공정 ; c. 상기 층간절연막상에 포토레지스트층을 덮고 사진공정에 의해 포토레지스트층에 개구를 형성하는 공정 ; d. 상기 개구를 통하여 이 개구내에 노출된 상기 층간절연막 표면을 등방성 에칭하는 공정 ; e. 상기 등방성 에칭 후, 결과물의 전표면을 플라즈마 식각방법으로 에치백하여 상기 층간절연막의 평탄화와 동시에 개구하방의 층간절연막에 콘택홀을 형성하는 공정 ; f. 상기 에치백 공정후, 상기 평탄화된 층간절연막과 상기 콘택홀 내벽과 상기 콘택홀내에 노출된 상기 하부도전층상에 상부도전층을 형성하는 공정 : 및 g. 상기 상부도전층 형성 후, 상기 b공정부터 d공정까지는 적어도 1회 이상 반복하는 것을 특징으로 하는 반도체장치의 다층배선 형성방법.
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Cited By (1)
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|---|---|---|---|---|
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-
1991
- 1991-04-24 KR KR1019910006585A patent/KR930008869B1/ko not_active IP Right Cessation
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| KR100221625B1 (ko) * | 1996-10-25 | 1999-09-15 | 문정환 | 도선의 형성 방법 |
Also Published As
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| KR920020694A (ko) | 1992-11-21 |
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