KR940008372B1 - 반도체 기판의 층간 절연막의 평탄화 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 기판의 층간 절연막의 평탄화 방법

제1a도 내지 제1d도는 종래 방법의 일실시예를 나타낸 개략도.

제2a도 내지 제2f도는 본 발명의 일실시예를 나타낸 개략도.

본 발명은 반도체 장치의 제조방법에 관한 것이다. 보다 구체적으로 본 발명은 다층배선공정의 층간절연막의 평탄화막의 평탄화 공정에 관한 것이다.

집적회로를 제조하기 위하여는, 단일 기판상에 많은 활성소자를 형성시키는 것이 필요하다. 초기에 개개의 소자를 상호 전기적으로 분리되어 있었지만, 최근에는 소기회로기능을 수행하기 위하여는 제조시에 일련의 특정 소자들이 전기적으로 상호 연결되어야 한다. MOS 및 바이폴라 VLS1 및 ULS1 장치는 모두가 다중층 접속구조를 갖고 있다. 상호접촉구조에서 층수가 증가함에 따라 반도체 웨이퍼 표면의 거칠음 정도는 증가한다. 예를들면 2개 이상의 금속층을 갖는 웨이퍼를 형성하는 공정에서, 비아를 형성하고 제2금속층을 적층하기 전에, 다수의 산화물층, 다결정 전도체층 및 제1금속 전도체층을 형성한 후 이들 전면에 제1층간 절연막층을 피복시킨다. 하부에 형성된 구조의 표면이 매우 울퉁불퉁하기 때문에, 제1층간 절연막의 표면도 매우 울퉁불퉁하게 된다.

이러한 제1층간절연막층 상에 제2금속층이 직접 적층되는 경우에는, 제1층간 절연막의 표면에 존재하는 날카로운 단부나 균열 때문에 제2금속층은 금이 가게 되고, 그 결과 절연막 표면위에서의 공정에서 금속이 불량하게 피복된다. 이와 같은 결함 때문에 반도체 장치의 수율이 떨어지게 된다.

따라서, 다층으로 금속으로 피복시키는 공정에서는 비아를 형성하거나 제2금속을 적층하기 전에 표면을 평탄화시키는 것이 중요하다.

상기 단차부가 존재하는 반도체 웨이퍼를 평탄화하는 가장 간단한 방법은 단차 높이보다 큰 CVD-SiO₂층을 증착하는 방법이다.

그렇지만 상기 방법은, 절연체층의 두께가 증가함에 따라 제1금속층과 제2금속간의 비아(via)깊이를 증가시키기 때문에 비현실적이다. 또한 제1금속층이 보다 밀집하여 형성되어 있는 경우에 통상적인 CVD-SiO₂공정에 의하면 절연층내에 보이드(void)가 형성하게 된다.

종래 일반적으로 행해진 평탄화 방법으로서는 레지스트 물질층을 도포하여 세크리피셜(sacriticial)층으로 이용하여 에치백하여 상기 절연체층의 두께를 조정하는 방법이 공지되어 있다. 이 방법에 의하면, 레지스트층이 상기 층간절연체층 상에 도포된다. 그 다음에 상기 레지스트는 층간절연층의 최상부분이 노출될때까지 플라즈마 내에서 신속하게 에칭한 후, 다시 세크리피셜층과 절연막층의 에칭속도를 동일하게 조정한 후 상기 세크리피셜등을 모두 에칭제거한다. 에치백 공정에 의하여 세크리피셜층의 프로필이 절연층상에 전사되기 때문에 매우 평탄화된 절연층을 얻을 수 있다. 어떤 경우에는 상기 에치백 공정후에 소기한 두께보다 얇은 절연층이 형성된다. 또한 평탄화도를 높이기 위하여 에치백을 제1금속층이 노출될때까지 수행한다. 이 경우에는 최소한의 절연층의 두께를 확보하기 위하여 추가로 CVD절연층을 증착한다.

반도체 장치와 직접도가 증가하면서, 금속과 금속간의 스페이스가 좁아짐에 따라, 보이드형성을 방지하고 평탄도를 향상시키는데 어려운 점이 있다. 평탄도를 향상시키기 위하여 에치백을 2회 수행하는 방법이 제안되어 있다.

제1a도 내지 제1d도는 상기한 2회의 에치백 공정을 사용하여 층간절연막을 평탄화시키는 방법을 나타낸 개략도이다.

제1a도에서, 반도체 기판(1)에 금속층을 형성하고 상기 금속층을 에칭하여 제1금속배선(2)을 형성시킨다. 상기 금속배선층상에 층간절연막으로서 CVD-SiO₂층(3)을 형성시킨 후 레지스트(4)를 도포한다. 제1B도는 상기 레지스트(4) 및 CVD-SiO₂층(3)을 에치백하는 단계를 나타낸다. 이때 동도에 나타낸 바와 같이 에치백된 CVD-SiO₂층(3a)은 배선간의 스페이스 영역에서 바람직하지 못한 프로필을 갖게 된다.

제1c도는 상기 1차 에치백 공정이후에 제2CVD-SiO₂층(5) 및 제2레지스트층(6)을 형성하는 단계를 나타낸다. 상기 1차 에치백 공정이후에, 다시 제1CVD-SiO₂층(3) 형성시와 동일한 방법으로 제2CVD-SiO₂(5)을 형성한 후 그 위에 제1레지스트 도포에서와 동일한 방법으로 제2레지스트를 도포하여 제2레지스트층(6)을 형성시킨다.

제1d도는 제2레지스트 도포후 2차 에치백하는 단계를 나타낸다.

상기 제2레지스트를 도포한 후 2차 에치백하여 평탄화된 층간절연막을 수득한다. 층간절연막의 두께가 소기 최소두께보다 얇은 경우에는 제3CVD-SiO₂층(도시안됨)을 형성시킨다.

상기한 방법에 의하면, 평탄화 절연막층을 수득할 수 있지만, 제1CVD-SiO₂(3) 형성후 에치백하면, 에치백 된 제1CVD-SiO₂층(3a)은 제2B도에 나타낸 바와 같이, 이후에 증착되기가 곤란한 네거티브 슬로프(negative sloped)된 프로필을 갖고 있으므로 제2CVD-SiO₂층(5)을 형성하는 경우에, 보이드(7)가 형성되어 바람직하지 않다.

따라서 본 발명의 목적은 상기한 층간절연막의 평탄화 공정이 발생하는 보이드 형성을 방지하는 것을 목적으로 한다.

본 발명에 의하면 반도체 기판상에 금속배선을 형성하고, 상기 금속배선이 형성된 반도체 기판상에 절연층을 도포하고 상기 절연층상에 세크리피셜층을 형성한 후 상기 절연층을 에치백하는 것으로 구성된 반도체 기판의 절연층의 평탄화 방법에 있어서, 상기 세크리피셜층을 에칭하여 잔류세크리피셜을 형성하고, 상기 절연층을 등방성 에칭하고, 상기 잔류세크리피셜 및 상기 절연층을 이방성 에칭하여 상기 절연층을 에치백함을 특징으로 하는 방법이 제공된다.

이하 도면을 참조하여 본 발명을 보다 구체적으로 설명하지만 본 발명은 이에 한정되는 것은 아니다.

제2a도에서, 반도체 기판(11)상에 금속층을 형성하고 상기 금속층을 에칭하여 제1금속배선(12)을 형성한다. 상기한 금속층을 예를들면 Al-Si 또는 Al-Si-Cu 등의 Al합금을 사용하여 스퍼터링이나 진공증착법에 의해 형성할 수 있다. 다음에 통상적인 리토그래프 공정에 따라 금속배선(12)를 형성한다.

상기 금속배선(12)이 형성된 반도체 웨이퍼상에, 절연층(13)으로서 SiO₂층을 형성한다. 상기 SiO₂층(13)은 통상적인 CVD방법에 따라 형성할 수 있다. 예를들면 SiH₄와 N₂O 또는 O₂를 사용하여 200∼400℃의 온도에서 PECVD법에 의해 형성시킨다. 상기 CVD법에 의해 형성된 SiO₂층은 상기 제2a도에서 보는 바와 같이 단차도포성(step coverage)이 불량하기 때문에 반도체 기판상에 형성된 금속배선간의 간격이 좁을수록 보이드가 생성될 가능성이 높아진다. 따라서 상기 SiO₂층이 보이드가 형성된 금속배선간의 간격이 좁을수록 보이드가 생성될 가능성이 높아진다. 따라서 상기 SiO₂층이 보이드가 형성되지 않을 정도로 CVD-SiO₂층(13)을 형성하여야 한다. 예를들면, 금속배선간의 간격에 0.8㎛인 경우에 증착된 CVD-SiO₂층(13)의 두께는 제2a도에서 d는 0.3㎛이고, b는 0.85㎛ 정도이다.

상기 증착된 CVD-SiO₂층(13)의 b의 두께는 금속배선간의 간격에 따라서 변화한다.

다음에 상기 CVD-SiO₂층 상에 세크리피셜층(14)을 형성한다. 세크리피셜층(14)으로서는 포토레지스트를 사용하여 형성시키는 것이 일반적이다. 폴리이미드나 스핀온글래스(SOG)층이 때때로 사용되기도 하지만, 순도, 가격의 관점에서 레지스트를 사용하는 것이 일반적이다.

레지스트의 두께는 1.22㎛ 정도이고, 상기 제2a도에서 금속배선의 간격이 0.8㎛인 경우에는 c는 2.1㎛이고 a는 1㎛이 되도록 도포하는 것이 바람직하다.

제2b도는 세크리피셜층(14)인 포토레지스트를 에칭하여 제거한 후 수득한 프로필을 나타낸 단면도이다. 상기 에칭은 플라즈마에서 CF₄와 혼합된 0₂나 O₂를 사용하여 에칭한다. 이때 금속배선 사이에 형성된 상기 PVO-SiO₂층상에는 세크리피셜층의 일부(15)(이하 "잔류세크리피셜"이라 한다)가 잔류하게 된다. 이러한 잔류세크리피셜의 두께(g)는 이후 등방성 에칭량을 예상하여 에칭한다.

등방성 에칭시에 레지스트는 에칭되지 않기 때문에 레지스트 제거후에 제2c도에서 (g+1)의 높이가 (금속배선층의 두께+f)보다 큰 경우에는 이후에 절연층을 이방성 에칭하면 잔류세크리피셜(15)의 아래의 절연층이 에칭되지 않고 일부 남아 있게 되고, (g+d)의 높이가(금속배선층의 두께+f)보다 낮은 경우에는 SiO₂층을 이방성 에칭하면 전류세크리피셜 주변부위가 과다하게 에칭되어 바람직하지 않다.

따라서 제2c도에서 등방성 에칭후 금속배선상의 CVD-SiO₂층의 두께를 f라고 하면 상기 레지스트의 에칭량은 a+(b-f)가 되도록 정한다. 제2a도에 도시한 바와 같은 조건하에서 상기 레지스트의 에칭량은 1.30∼1.40㎛이다.

상기 에칭후 잔류세크리피셜의 두께(g)는 약 0.8㎛ 정도이다.

제2c도는 상기에서 수득한 반도체 웨이퍼를 등방성 에칭한 후에 수득한 절연층의 프로필(13a)을 나타낸 단면도이다. 동도에서, b는 등방성 에칭전의 금속배선상의 CVD-SiO₂층의 두께이고, f는 등방성 에칭후의 금속배선상의 CVD-SiO₂의 두께이고, h(점선부위)는 등방성 에칭전의 CVD-SiO₂층의 프로필이고, g는 등방성 에칭후 금속배선 사이에 존재하는 잔류세크리피셜(15)의 두께이고, e는 등방성 에칭전의 절연층(13)의 높이와 잔류세크리피셜(15)의 높이 차이 및 절연층의 에치량을 나타낸다.

등방성 에칭은 이후 제2절연층의 단차도포성을 양호하게 하기 위하여 수행한다.

제2d는 등방성 에칭후에 수득한 반도체 웨이퍼상에 형성된 CVD SiO₂층(13a)을 이방성 에칭방법에 의해 에치백한 후 수득한 SiO₂층의 프로필(13b)을 나타낸 단면도이다.

이 경우에 CVD-SiO₂층에 대한 세크리피셜의 선택비를 3 : 1∼5 : 1로 유지하는 것이 바람직하다.

에칭은 레지스트가 모두 제거될 때까지 계속하기 때문에, 선택비가 낮으면 배선상에 형성된 CVD-SiO₂가 모두 제거될 염려가 있고, 선택비가 너무 높으면 이후 SiO₂층을 도포하기 위한 양호한 프로필을 수득하기 위하여는 금속배선간에 존재하는 SiO₂까지 과도하게 제거하게 되어 오히려 바람직하지 못한 SiO₂층의 프로필이 얻어진다. 따라서, 선택비를 상기와 같이 유지하는 것이 중요하다.

상기와 같은 조건에서, 등방성 에칭전 잔류세크리피셜(15)의 두께(g)가 0.8㎛이고, CVD-SiO₂의 에칭된 두께는 0.6㎛정도이다.

제2e도는 상기 이방성 에칭후 제2절연층(16)을 형성하고, 제2세크리피셜층(17)을 형성하는 단계를 나타낸다. 상기 절연층인 제1CVD-SiO₂층의 형성시와 동일한 방법으로 제2절연층인 제2CVD-SiO₂층(16)을 4000∼5000Å의 두께로 형성한 후, 상기 제2CVD-SiO₂층 상에 제1레지스트층의 형성시와 동일한 방법으로 제2세크리피셜층인 제2레지스트층(17)을 1.20∼1.24㎛ 정도로 형성한다.

제2F도는 상기 제2절연층(16) 및 제2세크리피셜층(17)이 형성된 반도체 웨이퍼를 제2절연층(16)과 제2세크리피셜층(17) 선택비를 1 : 1로 유지하면서 식각하여 수득한 평판한 표면을 갖는 반도체 웨이퍼를 나타낸다.

금속배선상에 도포된 절연막인 CVD-SiO₂층의 두께는 1000∼2000Å인 것이 바람직하다. CVD-SiO₂층의 두께가 1000Å 이하이면 다시 CVD법에 의해 제3절연층인 SiO₂층을 도포하여 제3의 CVD SiO₂층을 형성할 수도 있다.

본 발명에 의하면, 반도체 웨이퍼의 층간 절연막을 평탄화하는 방법에서, 에치백 공정시 등방성 에칭을 수행한 후 에치백 공정을 수행하기 때문에, 에치백 이후에 수득한 절연층인 CVD-SiO₂층의 프로필이 양호하여 이후에 제2절연층을 도포하는 경우에도 보이드가 형성되지 않는다. 따라서 간격이 0.8㎛ 정도인 금속배선이 형성된 반도체 웨이퍼상에 평탄도가 우수한 절연층을 형성하여 이후에 제2금속배선공정이나 리토그래피공정을 용이하게 수행할 수 있어서 반도체 장치의 수율을 형성시키고 신뢰성을 높일 수도 있다.

Claims (7)

1. 하부에 배선층이 형성되어 이는 반도체 기판상에 제1절연층을 형성하는 공정, 상기 제1절연층 상에 제1세크리피셜층을 형성하는 고정, 상기 제1세크리피셜층을 에칭하여 상기 배선층 사이에 잔류세크리피셜을 형성하는 공정, 상기 제1절연층을 등방성 에칭하는 공정, 상기 잔류세크리피셜 및 상기 제1절연층을 이방성 에칭하는 공정, 상기 이방성 에칭된 기판상에 제2절연층 및 제2세크리피셜층을 연속하여 형성하는 공정, 상기 제2절연층 및 제2세크리피셜층을 에치백하는 공정을 구비하는 것을 특징으로 하는 방법.
2. 제1항에 있어서, 상기 에치백후에 수득한 평탄화 웨이퍼의 표면상에 제3절연층을 형성함을 특징으로 하는 방법.
3. 제1항에 있어서, 상기 제1 및 제2절연층이 CVD법에 의해 형성된 SiO₂층임을 특징으로 하는 방법.
4. 제1항에 있어서, 상기 제1 및 제2세크리피셜층을 레지스트를 도포하여 형성함을 특징으로 하는 방법.
5. 제1항에 있어서, 상기 잔류세크리피셜의 높이가 상기 제1절연층의 높이보다 낮게 상기 레지스트를 에칭함을 특징으로 하는 방법.
6. 제5항에 있어서, 상기 제1절연층을 상기 잔류레지스트의 높이와 동일한 높이가 되도록 등방성 에칭함을 특징으로 하는 방법.
7. 제1항에 있어서, 상기 제1절연층에 대한 제1세크리피셜층 선택비를 3 : 1∼5 : 1로 하여 이방성 에칭함을 특징으로 하는 방법.