KR100505408B1 - 반도체 소자의 금속절연막 형성 방법 - Google Patents

반도체 소자의 금속절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 메탈층 및 상하 배선간의 분리를 위하여 증착하는 반도체 소자의 금속절연막 형성방법에 관한 것으로, 메탈 패턴이 형성된 반도체 기판상에 절연막을 증착하여 메탈 패턴 측벽에 스페이서를 형성하는 단계와, 상기 결과물 상부에 폴리마이드를 증착하여 경화시키는 단계와, 상기 결과물 상부에 저유전물질을 증착하여 메탈 상부의 폴리마이드층이 노출되도록 에치백을 실시하는 단계를 포함하여 구성함으로써, 후위 환경 테스트에서 디바이스 기능의 마비를 유발시키는 금속절연막 보이드를 금속절연막 스페이서 및 폴리마이드로 제거하여 디바이스 효율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 금속절연막 형성 방법{Method of making intermetal dielectric in semiconductor device}
본 발명은 반도체 메탈층(Metal Layer) 및 상하 배선간의 분리를 위하여 증착하는 반도체 소자의 금속절연막(INtermetal Dielectric ; IMD) 형성 방법에 관한 것으로, 보다 상세하게는 후위 환경 테스트에서 디바이스 기능의 마비를 유발시키는 금속절연막 보이드(void)를 금속절연막 스페이서(spacer) 및 폴리마이드(polyimide)로 제거하여 디바이스 효율을 향상시킨 금속절연막 형성 방법에 관한 것이다.
도 1은 종래의 금속절연막의 보이드 증착을 나타낸 단면도로서, 부호 12는 금속절연막 오버랭 형성 지역을 표시한 것이고, 부호 14는 금속절연막 보이드 형성 지역을 표시한 것이다.
도시한 바와 같이, 종래의 금속절연막 증착 방법은 기존의 패터닝(patterning) 조건하에서 금속절연막 오버행(overhang)을 발생(12)시키거나 금속절연막 증착 완료후 후속 래이어(layer) 증착시 스텝(step) 커버리지(coverage)를 열화시켜 금속절연막 보이드(14)를 만들게 된다.
그런데, 종래의 반도체 메모리의 메탈층은 디바이스 동작 속도에 직접적으로 영향을 미치기 때문에 공정 진행중 두께나 폭을 쉽게 바꿀 수 없었다. 따라서, 디바이스 고집적화로 패턴 사이의 종횡비를 높임으로써 다음과 같은 문제가 발생하였다.
첫째, 금속절연막 스텝 커버리지 열화로 메탈 패턴을 충분히 보호하지 못함에 따라 후속 환경 테스트에서 메탈이 부식되거나 수분 및 불순물의 침투에 의해 디바이스의 특성이 나빠지는 문제점이 있었다.
둘째, 패턴 간격의 감소에 따른 종횡비 증가로 금속절연막 증착시 오버행이 발생하였다. 이때, 오버행이 심화될 경우 금속절연막 공간이 나타나며 공간 내에 잔류할 수 있는 가스나 이물질로 인한 영향을 제어하기 힘든 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 금속절연막 증착후 패턴의 높은 종횡비를 낮추고 증착시 오버행에 의하여 발생되는 금속절연막 보이드를 제거하여 디바이스 효율을 향상시킨 반도체 소자의 금속절연막 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 소자의 금속절연막 형성 방법은,
메탈 패턴이 형성된 반도체 기판상에 절연막을 증착하여 메탈 패턴 측벽에 스페이서를 형성하는 단계와,
상기 결과물 상부에 폴리마이드를 증착하여 경화시키는 단계와,
상기 결과물 상부에 저유전물질을 증착하여 메탈 상부의 폴리마이드층이 노출되도록 에치백을 실시하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 저유전물질은 USG막 또는 폴리마이드인 것을 특징으로 한다.
그리고, 상기 폴리마이드는 2000∼3000Å인 것을 특징으로 한다.
그리고, 상기 폴리마이드는 탄화불화수소 계열 가스와 비활성 가스, 혼합 가스를 이용하여 800∼2000mT의 압력과 200W 미만의 파워 조건으로 플라즈마 처리하여 치밀화시키는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
본 발명은 종래의 금속절연막 오버랭 지역에 금속절연막 스페이서를 형성시킴으로써 가스 유입 밀도를 낮추고, 패턴 공간의 종횡비를 낮추어 후속 금속절연막층 증착후 발생하는 금속절연막 공간을 줄일 수 있다. 이를 도식화하면 도 2a와 같이 금속절연막 스페이서 형성후 오버행 지역이 넓어지고 종횡비가 완화되게 된다.
도 2a에 도시한 바와 같이, 본 발명은 금속절연막 제거 및 스텝 커버리지 향상을 위하여 금속절연막 스페이서 에치를 실시하였다.
이때, 플라즈마 인가 화학기상 증착법(PECVD)에 의한 금속절연막 스페이서를 형성할때 누설 전원(Reflected power)은 1000∼1600W, 압력은 200∼300mT 범위로 사용한다. 그리고, USG(undoped silicate glass)막에 의한 금속절연막 스페이서를 만들 경우 누설 전원 500∼700W, 챔버의 압력은 1600∼2000mT를 유지한다. 이때, 금속절연막 스페이서 에칭시 가스는 탄화불화수소(CxHyFz), 탄화불소(CxFy), 아르곤(Ar) 등으로 구성한다.
그리고, PECVD 방식의 금속절연막 스페이서 에칭의 경우 탄화불화수소(CxHyFz)와 탄화불소(CxFy)의 비율은 0.3대 1에서 0.5대 1로 유지하며 아르곤(Ar)의 유입비는 500∼800 sccm 범위로 한다. 또한, USG막에 의한 금속절연막 스페이서를 형성할 경우 탄화불화수소(CxHyFz)와 탄화불소(CxFy)의 비율은 1대 1.5에서 1대 1.6으로 유지하며 아르곤(Ar)의 유입비는 900∼1200 sccm 범위로 한다.
도 2b는 본 발명에 의한 폴리마이드 경화층을 매탈 패턴 및 금속절연막 스페이서 주변에 형성시킨 공정 단면도이다.
상기 도면에서, 폴리마이드를 웨이퍼 표면에 2000∼3000Å 가량 코팅한 후 약 200℃ 내외 온도의 페더스텔(혹은 프로세스 챔버) 위에서 탄화불화수소(CxHyFz), 아르곤(Ar) 등 가스와 높은 압력(800∼2000mT), 낮은 누설 전원(200W 미만) 조건에서 이온 조사(플라즈마 처리)에 의한 폴리마이드 치밀화를 실시한다. 상기 공정을 완료할 경우 메탈 및 금속절연막 표면에 치밀한 구조의 저 유전물질이 메탈 보호막(Polyimide 경화층)으로 도 2b와 같이 형성되고 메탈의 부식 및 불순물 침투의 영향을 억제하게 된다.
도 2c는 본 발명에 의한 저 유전율의 금속절연막 증착 및 에치 백을 실시한 공정 단면도이다.
도시한 바와 같이, USG막, 폴리마이드를 증착하거나 폴리마이드와 유사한 저 유전율 물질을 증착한다. 저 유전율 물질의 장점은 디바이스 동작에서 발생하는 기생 커패시턴스를 억제하여 상대적으로 동작 속도를 향상시키는 잇점이 있고, 특히 폴리마이드를 금속절연막으로 사용할 경우 우수한 코팅 능력으로 금속절연막 공간을 억제할 수 있다.
상기 폴리마이드 코팅후 비아(via) 에치와 같은 후속 공정의 마진(margin) 확보를 위하여 폴리마이드 에치 백을 실시한다. 폴리마이드 에치 백을 실시하면 IMD 두께를 낮추어 비아(Via) 콘택트 에치 목표값을 줄일 수 있다. 또한, 상기 공정을 고온·저압에서 실시할 경우 폴리마이드 벌크 아우트 개싱(out-gassing)에 의하여 폴리마이드 보이드를 제거할 수 있다. 이때, 탄화불소(CxFy), 탄화불화수소(CxHyFz), 아르곤(Ar), 산소(O2) 등의 가스와 200mT 이하 압력 및 1200W 이상의 누설 전원에서 에치를 실시하고 챔버나 페더스털의 온도는 150℃ 이상을 유지한다.
폴리마이드 에치 백을 실시할 첫번째 스텝에서 산소(O2)를 첨가하며, 가스비(CxFy/O2)=(5.0∼3.5), 유입비(CxFy+O2)=(70%∼90%)를 유지한다. 이때, 아르곤(Ar)의 유입비는 전체 가스 유입의 20%를 첨가한다.
폴리마이드 경화층이 나타나는 두번째 스텝에서는 산소(O2) 가스를 전체의 5%미만으로 유지하고, 탄화불화수소(CxHyFz)의 가스 유입비를 전체의 40∼60%로 유지하고, (Ar/CxFy)의 가스 유입비를 10: 1 이상으로 하여 폴리마이드 경화층을 보호하고 표면 형태를 개선한다.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자의 금속절연막 형성 방법에 의하면, 후위 환경 테스트에서 디바이스 기능의 마비를 유발시키는 금속절연막 보이드를 금속절연막 스페이서 및 폴리마이드로 제거하여 디바이스 효율을 향상시킬 수 있다. 또한, 금속절연막 스페이서를 형성하여 종횡비를 낮추어 후속 레이어 증착을 용이하게 하고, 폴리마이드 경화층을 만들어 금속절연막내 수분이나 이물질에 의한 디바이스와 회로의 손상을 방지할 수 있는 효과가 있다. 그리고, 폴리마이드를 금속절연막으로 사용하여 증착 스텝 커버리지를 향상시킬 수 있고, 저 유전율 물질 및 특별히 폴리마이드를 금속절연막으로 사용하여 기생 커패시턴스를 줄임으로서 디바이스의 동작속도지연 및 오동작을 억제시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 금속절연막의 보이드 증착을 나타낸 단면도
도 2a는 본 발명에 의한 금속절연막 에치 백을 실시하여 금속절연막 스페이서를 형성시키는 공정 단면도
도 2b는 본 발명에 의한 폴리마이드 경화층을 메탈 패턴 및 금속절연막 스페이서 주변에 형성시키는 공정 단면도
도 2c는 본 발명에 의한 저유전율의 금속절연막 증착 및 에치 백을 실시하는 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 메탈 12 : 금속절연막 오버랭 형성 지역
14 : 금속절연막 보이드 형성 지역

Claims (4)

  1. 메탈 패턴이 형성된 반도체 기판상에 절연막을 증착하여 메탈 패턴 측벽에 스페이서를 형성하는 단계와,
    상기 결과물 상부에 폴리마이드를 증착하여 경화시키는 단계와,
    상기 결과물 상부에 저유전물질을 증착하여 메탈 상부의 폴리마이드층이 노출되도록 에치백을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 저유전물질은 USG막 또는 폴리마이드인 것을 특징으로 하는 반도체 소자의 금속절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 폴리마이드는 2000∼3000Å인 것을 특징으로 하는 반도체 소자의 금속절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 폴리마이드는 탄화불화수소 계열 가스와 비활성 가스, 혼합 가스를 이용하여 800∼2000mT의 압력과 200W 미만의 파워 조건으로 플라즈마 처리하여 치밀화시키는 것을 특징으로 하는 반도체 소자의 금속절연막 형성 방법.
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