KR20000010134A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20000010134A
KR20000010134A KR1019980030885A KR19980030885A KR20000010134A KR 20000010134 A KR20000010134 A KR 20000010134A KR 1019980030885 A KR1019980030885 A KR 1019980030885A KR 19980030885 A KR19980030885 A KR 19980030885A KR 20000010134 A KR20000010134 A KR 20000010134A
Authority
KR
South Korea
Prior art keywords
insulating film
film
semiconductor device
insulating
oxide film
Prior art date
Application number
KR1019980030885A
Other languages
English (en)
Inventor
김주완
황병근
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980030885A priority Critical patent/KR20000010134A/ko
Publication of KR20000010134A publication Critical patent/KR20000010134A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Abstract

본 발명은 인-시츄 방식을 이용하여 공정을 단순화하고, 평탄도 특성을 향상시키는 반도체 장치의 제조 방법에 관한 것으로, 층간 절연막이 형성되어 있는 반도체 기판 상에 배선을 위한 금속막 패턴이 형성된다. 금속막 패턴 상에 제 1 절연막이 형성되고, 금속막 패턴 사이에 형성된 제 1 절연막간의 공간을 넓히기 위해 제 1 절연막의 일부 두께가 식각 가스로 제거된다. 상기 제 1 절연막 상에 제 2 절연막을 형성하되, 상기 제 1 절연막 및 제 2 절연막의 증착과 식각 공정은 인-시츄(in-situ)로 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 고밀도 플라즈마 산화막 증착 설비에서 식각 공정과 증착 공정을 인-시츄 방식으로 진행함으로써, 공정을 단순화하여 공정 비용을 줄일 수 있고, 고밀도 플라즈마 다층 증착 방식으로 층간 절연막을 형성함으로써, 갭-필(gap-fill)이나 평탄도 특성을 향상시킬 수 있다.

Description

반도체 장치의 제조 방법(METHOD OF FABRICATING SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 층간 절연막(IMD) 형성 방법에 관한 것이다.
일반적으로, 반도체 장치의 집적도가 증가하여 IMD(intermetal dielectric) 구조가 점점 더 축소됨에 따라 금속 배선 사이의 간격은 좁아지는 반면 종횡비는 증가하고 있다. 따라서, 좁은 금속 배선 사이에 보이드를 형성하지 않으면서 층간 절연막을 증착하는 것은 매우 중요한 과제이다. 이를 위해, SOG(spin on glass)막으로 금속 배선 사이의 공간을 메우는 방법이 사용되고 있다.
도 1a 내지 도 1d는, 종래의 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 반도체 장치의 제조 방법은, 먼저 층간 절연막(12)이 형성되어 있는 반도체 기판(10) 상에 배선 형성을 위한 금속막이 형성된다. 포토레지스트막 패턴을 마스크로 사용하여 상기 금속막을 식각함으로써 금속막 패턴(14)이 형성된다. 일반적으로, 상기 금속막 패턴(14)은 Al-Si-Cu의 합금으로 형성되며, 반도체 기판(10) 상에 형성되어 있는 트랜지스터, 저항 또는 기타 소자에 바이어스를 인가하기 위한 막이다.
상기 금속막 패턴(14) 상에 제 1 산화막(16)이 형성된다. 제 1 산화막(16)은 플라즈마 산화막이나, 상압 산화막 중 어느 하나이고, CVD(chemical vapor deposition) 공정으로 증착된다. 그런 다음, 상기 제 1 산화막(16) 상에 상기 제 1 산화막(16) 간의 갭(gap)을 채우기 위해 SOG막(18)이 도 1b와 같이, 형성된다. 상기 SOG막(18)은 무기 SOG와 유기 SOG로 크게 나뉘는데, 여기에서 상기 SOG막(18)은 유기 SOG막이 사용된다.
다음에, 상기 제 1 산화막(16) 사이를 채우기 위해 형성된 SOG막(18)을 큐어링(curing) 하기 위해 400℃에서 2시간 정도 열처리한다.
도 1c에 있어서, 비아(via) 형성 공정시, 상기 유기 SOG막(18)이 남지 않게 하기 위해 상기 제 1 산화막(16)의 표면이 노출될 때까지 상기 SOG막(18)이 건식 식각(dry etch) 공정으로 제거된다. 마지막으로, 상기 제 1 산화막(16) 사이의 SOG막(18)을 포함하여 상기 제 1 산화막(16) 상에 제 2 산화막(20)이 형성된다. 상기 제 2 산화막(20)은 평탄도 특성을 향상시키기 위한 플라즈마 산화막으로 형성된다.
여기에서, 상기 유기 SOG막(18)은 점도(viscosity)가 낮아 금속막 패턴(104) 사이의 공간을 충분히 채울 수 있으나, 금속 패턴 사이의 거리가 매우 작을 경우 패턴 사이의 공간이 완전히 채워지지 않아 보이드(void)가 생기고, 평탄도 특성이 열화될 수 있다. 그리고, 종래의 IMD 형성 공정은 공정 단계가 복잡하여 공정 비용이 많이 드는 문제가 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 갭-필(gap-fill) 특성 및 평탄도 특성이 우수한 층간 절연막(intermetal dielectric layer)을 형성할 수 있고, 공정 단계를 단순화할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 층간 절연막
14, 104 : 금속막 패턴 16, 106 : 제 1 산화막
18 : SOG막 20, 108 : 제 2 산화막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 층간 절연막이 형성되어 있는 반도체 기판 상에 배선을 위한 금속막 패턴을 형성하는 단계와; 상기 금속막 패턴 상에 제 1 절연막을 형성하는 단계와; 상기 금속막 패턴 사이에 형성된 제 1 절연막간의 공간을 넓히기 위해 상기 제 1 절연막의 일부 두께를 식각 가스로 식각하는 단계와; 상기 제 1 절연막 상에 제 2 절연막을 형성하되, 상기 제 1 절연막 및 제 2 절연막의 증착과 식각 공정은 인-시츄(in-situ)로 형성되는 반도체 장치의 제조 방법.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 제조 방법은, 상기 제 2 절연막 상에 제 3 절연막을 더 형성할 수 있다.
(작용)
도 2c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법은, 층간 절연막이 형성되어 있는 반도체 기판 상에 배선을 위한 금속막 패턴이 형성된다. 금속막 패턴 상에 제 1 절연막이 형성되고, 금속막 패턴 사이에 형성된 제 1 절연막간의 공간을 넓히기 위해 제 1 절연막의 일부 두께가 식각 가스로 제거된다. 상기 제 1 절연막 상에 제 2 절연막을 형성하되, 상기 제 1 절연막 및 제 2 절연막의 증착과 식각 공정은 인-시츄(in-situ)로 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 고밀도 플라즈마 산화막 증착 설비에서 식각 공정과 증착 공정을 인-시츄 방식으로 진행함으로써, 공정을 단순화하여 공정 비용을 줄일 수 있고, 고밀도 플라즈마 다층 증착 방식으로 층간 절연막을 형성함으로써, 갭-필(gap-fill)이나 평탄도 특성을 향상시킬 수 있다.
(실시예)
이하, 도 2a 내지 도 2c를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 먼저 층간 절연막(102)이 형성되어 있는 반도체 기판(100) 상에 배선 형성을 위한 금속막이 형성된다. 포토레지스트막 패턴을 마스크로 사용하여 상기 금속막을 식각함으로써 금속막 패턴(104)이 형성된다. 상기 금속막 패턴(104)은 약, 1.0㎛ 피치(pitch)로 형성되며, 패턴 사이의 간격은 0.5㎛이다.
상기 금속막 패턴(104)을 포함하여 상기 층간 절연막(102) 상에 제 1 산화막(106)이 형성된다. 상기 제 1 산화막(106)은 고밀도 플라즈마 산화막(high density plasma oxide layer; 이하 'HDP 산화막'이라 함)이다. HDP 산화막의 경우 종횡비(aspect ratio) 2.0㎛ 내지 2.5㎛의 금속막 패턴 간격을 보이드(void) 없이 채울 수 있기 때문에 갭-필 특성이 우수하다.
상기 제 1 산화막은, 노벨러스(Novellus)사의 스피드(Speed) 장비에 의해 증착된다. 상기 장비로 바이어스 파워(bias power) 1000W 내지 2000W의 범위에서 식각대증착비(etch-deposition ratio; 이하 'E/D비'라 함)가 0.10 내지 0.15를 만족하도록 증착된다. 상기 제 1 산화막(106)의 두께는 상기 금속막 패턴(104)의 두께에 의해 결정되는데 약, 3000 내지 10000Å의 두께 범위 내로 형성된다.
이때, 상기 제 1 산화막(106)은 갭-필(gap-fill) 특성을 향상시키기 위해 낮은 바이어스 파워 조건에서 증착하는데 이 경우, 상기 금속막 패턴(104) 사이의 제 1 산화막(106)간의 상부 간격이 좁아져서 후속 공정의 제 2 산화막의 형성시 보이드가 생길 수 있다. 이때, 상기 제 1 산화막(106)간의 공간을 넓히기 위해 도 2b에 도시된 바와 같이, 식각 공정이 수행된다.
상기 식각 공정은, Ar, O2, N2, NF3, CF4, Cl2, He 중 적어도 어느 하나의 식각 가스가 사용되어 스퍼터링 방식으로 수행된다. 상기 제 1 산화막(106)의 식각 공정은 상기 금속막 패턴(104)이 식각되지 않는 범위 내에서 수행된다.
예를 들어, Ar 가스를 사용하여 식각 공정을 수행할 때는 초고순도(ultra high pure; UHP)의 Ar이 Ar 이온-빔의 소오스 가스로 사용된다. 상기 Ar 이온-빔은 Ar 이온과 이온화되지 못한 Ar 원자로 구성된다. 이온화되지 못한 Ar 원자의 일부는 충분한 운동 에너지를 얻지 못해 반도체 기판과의 충돌시 제 1 산화막(106)에 묻히게 된다. 상기 Ar 스퍼터링 단계에서 제 1 산화막(106)의 충분한 프로파일 개선 효과를 위해서는 이러한 Ar 원자의 비율을 낮추어야 한다.
그리고, 상기 식각 공정은 상기 제 1 산화막(106)의 증착 공정 후, 인-시츄(in-situ)로 수행된다.
그런 다음, 도 2c를 참조하면, 상기 제 1 산화막(106) 상에 HDP 산화막인 제 2 산화막(108)이 형성된다. 상기 제 2 산화막(108)은 평탄도 특성을 향상시키기 위해서 2000W 내지 4000W 범위 내의 바이어스 파워로 형성된다. 그리고, 상기 제 2 산화막(108)의 E/D비가 0.15 내지 0.33의 범위를 갖는다.
상기 제 2 산화막(108) 상에 높은 바이어스 파워로 제 3 산화막을 더 형성할 수 있다.(도면에 미도시) 상기 제 1 산화막(106) 및 제 2 산화막(108) 그리고 제 3 산화막의 전체 두께는 9000Å 이하로 형성되고, 상기 제 2 산화막(108) 및 제 3 산화막도 상기 식각 공정 후, 인-시츄로 증착된다.
본 발명은 고밀도 플라즈마 산화막 증착 설비에서 식각 공정과 증착 공정을 인-시츄 방식으로 진행함으로써, 공정을 단순화하여 공정 비용을 줄일 수 있고, 고밀도 플라즈마 다층 증착 방식으로 층간 절연막을 형성함으로써, 갭-필(gap-fill)이나 평탄도 특성을 향상시킬 수 있는 효과가 있다.

Claims (11)

  1. 층간 절연막이 형성되어 있는 반도체 기판 상에 배선을 위한 금속막 패턴을 형성하는 단계와;
    상기 금속막 패턴 상에 제 1 절연막을 형성하는 단계와;
    상기 금속막 패턴 사이에 형성된 제 1 절연막간의 공간을 넓히기 위해 상기 제 1 절연막의 일부 두께를 식각 가스로 식각하는 단계와;
    상기 제 1 절연막 상에 제 2 절연막을 형성하되, 상기 제 1 절연막 및 제 2 절연막의 증착과 식각 공정은 인-시츄(in-situ)로 형성되는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 절연막은 고밀도 플라즈마 산화막인 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연막은, 필(fill) 특성을 향시시키기 위해 1000W 내지 2000W 정도의 낮은 바이어스 파워에서 형성되는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 절연막의 식각대증착비(etch/deposition ratio)는 0.10 내지 0.15 범위인 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 절연막은, 3000Å 내지 10000Å 두께 범위로 형성되는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 식각 가스는 Ar, O2, N2, NF3, CF4, Cl2, He 중 적어도 어느 하나인 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 절연막은, 평탄도 특성을 향상시키기 위해 2000W 내지 4000W 정도의 바이어스 파워로 형성되는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 2 절연막의 E/D비는 0.15 내지 0.35 범위인 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 반도체 장치는, 상기 제 2 절연막 상에 제 3 절연막을 더 형성할 수 있는 반도체 장치의 제조 방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 층간 절연막 상에 형성되는 제 1 및 제 2 그리고, 제 3 절연막들의 전체 두께는 9000Å 이하로 형성되는 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 3 절연막은 상기 제 2 절연막 형성 후, 인-시츄로 증착되는 반도체 장치의 제조 방법.
KR1019980030885A 1998-07-30 1998-07-30 반도체 장치의 제조 방법 KR20000010134A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980030885A KR20000010134A (ko) 1998-07-30 1998-07-30 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980030885A KR20000010134A (ko) 1998-07-30 1998-07-30 반도체 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20000010134A true KR20000010134A (ko) 2000-02-15

Family

ID=19545805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980030885A KR20000010134A (ko) 1998-07-30 1998-07-30 반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR20000010134A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510743B1 (ko) * 2000-12-30 2005-08-30 주식회사 하이닉스반도체 배선간 절연막 형성방법
KR100545710B1 (ko) * 1999-05-25 2006-01-24 주식회사 하이닉스반도체 고밀도 플라즈마 산화막의 다단계 증착을 이용한 반도체 소자의층간절연막 형성방법
KR100657149B1 (ko) * 2005-11-15 2006-12-13 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR101039865B1 (ko) * 2004-04-28 2011-06-09 주식회사 하이닉스반도체 반도체소자의 갭필 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100545710B1 (ko) * 1999-05-25 2006-01-24 주식회사 하이닉스반도체 고밀도 플라즈마 산화막의 다단계 증착을 이용한 반도체 소자의층간절연막 형성방법
KR100510743B1 (ko) * 2000-12-30 2005-08-30 주식회사 하이닉스반도체 배선간 절연막 형성방법
KR101039865B1 (ko) * 2004-04-28 2011-06-09 주식회사 하이닉스반도체 반도체소자의 갭필 방법
KR100657149B1 (ko) * 2005-11-15 2006-12-13 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Similar Documents

Publication Publication Date Title
US6057226A (en) Air gap based low dielectric constant interconnect structure and method of making same
US20010030351A1 (en) Low temperature process for forming intermetal gap-filling insulating layers in silicon wafer integrated circuitry
JP2003258090A (ja) 半導体装置の製造方法
JPH10303295A (ja) 半導体装置の製造方法
KR20000010134A (ko) 반도체 장치의 제조 방법
KR19990054912A (ko) 반도체 장치의 층간 절연막 형성방법
KR100876532B1 (ko) 반도체 소자의 제조 방법
KR20010061516A (ko) 반도체 소자의 금속배선 형성방법
KR101019699B1 (ko) 반도체 소자의 절연막 형성방법
KR20020010807A (ko) 반도체소자의 층간절연막 형성 방법
KR20020002814A (ko) 반도체 소자의 층간 절연막 형성방법
KR20040059466A (ko) 반도체 소자의 금속 배선용 갭필 형성 방법
KR100313785B1 (ko) 반도체소자의 층간절연막 형성방법
KR100420416B1 (ko) 반도체소자의금속배선형성방법
KR100197766B1 (ko) 반도체장치의 제조방법
KR0126777B1 (ko) 반도체 장치의 다층배선방법
KR100450569B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100459063B1 (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법
KR100253337B1 (ko) 반도체소자의 금속배선 형성방법
KR20020048720A (ko) 구리를 사용한 대머신 금속배선 형성 방법
KR100297105B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100297106B1 (ko) 반도체 소자의 에스.오.지.막 형성 방법
KR19990081299A (ko) 반도체 장치의 층간절연막 형성방법
KR100744265B1 (ko) 금속 배선 및 층간 절연막 제조 방법
KR19980038451A (ko) 반도체 소자의 층간 절연막 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination