KR20020002814A - 반도체 소자의 층간 절연막 형성방법 - Google Patents

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Abstract

본 발명은 유기 SOG막을 이용한 반도체 소자의 층간 절연막 형성방법을 개시한다.
개시된 본 발명은 반도체 기판 상부에 제1 금속배선층을 형성하는 단계; 상기 제1 금속배선층 상부에 제1 절연막을 증착하는 단계; 상기 결과물 상부에 층간 절연막용 유기 SOG막을 증착하여 매립하는 단계; 상기 유기 SOG막을 아웃게싱 및 치밀화를 위한 처리를 수행한 후, 연속적으로 동일 챔버내에서 제2 절연막을 증착하는 단계; 상기 제1 금속배선층과 접속되는 비아홀을 형성하는 단계; 및 상기 비아홀 내에 제2 금속배선층을 매립하여 금속배선을 형성하는 것을 특징으로 한다.

Description

반도체 소자의 층간 절연막 형성방법{METHOD FOR FORMING INTER-LEVEL INSULATOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 층간 절연막 형성방법에 관한 것으로, 특히, SOG막을 이용한 층간 절연막 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 높아지면서 기판상에 형성되는 패턴들의 단차가 커지고 패턴들 간의 간격도 매우 좁아진다. 이에 따라 패턴 사이에 절연막을 채우는 과정에서 절연막 내에 보이드가 형상되는 등 미세 간격내에 절연막을 채우는데 있어서 상당한 문제점이 나타난다.
이러한 문제점을 해소하기 위해 절연막 형성방식으로 고밀도 플라즈마(High Density Plasma)를 이용한 화학 기상 증착(Chemical Vapor Deposition) 방식이 개발되고, 그외 증착과 식각이 동시에 진행되는 공정들이 개발 되었다. 이러한 방식을 이용할 격우, 미세 패턴 사이에 절연막을 채우는 공간 매립 특성이 향상되고, 패턴 의존성이 강한 프로화일(profile)을 형성하여 결과적으로 고 단차를 감소시키는 잇점이 있다.
그러나, 미세 패턴 사이에 절연막을 채우는 공정에서 고려해야 할 점은 절연막을 채우는 방식 외에도 패턴 사이에 어떤 절연막을 채워야 하는가 하는 점이다. 물론, 미세 간격을 채우는 능력이 우수해야 하지만, 반도체 장치가 정확하게 고속으로 동작하기 위해 패턴간에 기생 캐패시터의 형성을 최소화 해야 한다. 이에 따라, 소자의 RC delay 면에서 low-k 물질이 요구되고 있는바, 공간 매립 능력이 뛰어나고, 낮은 유전률을 갖는 절연막으로 SOG막을 적용한다.
도 1a는 AR(aspect ratio)이 3.5 이상일 때의 HDP 절연막의 증착 특성을 도시한 것이고, 도 1b는 AR이 3.5 이하일 때의 HDP 절연막의 증착 과정을 도시한 것이며, 도 1c는 공간 매립 능력이 뛰어나고, 낮은 유전률을 갖는 절연막인 SOG막 의 증착 특성을 도시한 것이다.
도 1a를 참조하면, 금속 배선 형성을 위한 제1 금속배선층(12)이 형성된 반도체 기판(11)이 제공된다. 그런다음, 층간 절연막, 예컨데, 공간 매립 능력이 뛰어난 HDP 산화막(13)을 증착한다. 이 때, 제1 금속배선층(12)의 AR이 3.5 이상일 때에는 HDP 산화막 내에 보이드(14)가 생성된다.
도 1b를 참조하면, AR이 3.5 이하인 제1 금속배선층(12)이 형성된 반도체 기판(11)이 제공된다. 그런다음, 공간 매립 능력이 뛰어난 HDP 절연막(13)을 증착한다. HDP 절연막은 평탄화 공정의 CMP 공정과 같이 적용되게 되는데, HDP-CVD 장비의 양산성을 고려하여 HDP 절연막의 매립이 충분히 이루어지는 정도의 두께로 증착한 다음, 그 상부에 양산성이 높은 PE-CVD 희생 산화막(15)을 증착한다. 그리고나서, CMP 공정을 수행하여 평탄화된 산화막(17)을 형성한다. 이 때, HDP 산화막(13)과 희생 산화막(15) 사이에 보이드(14)가 발생되기 쉽다.
도 1c를 참조하면, AR 3.5이상의 제1 금속배선층(22)이 형성된 반도체 기판 (21)이 제공된다. 상기 반도체 기판(21) 상부에 PE-CVD(plasma enhanced - chemical vapor deposion) 방식으로 제1 산화막(23)을 증착한다. 그런다음, 상기 결과물 상부에 스핀-온 방식으로 공간 매립 특성이 우수한 SOG막(24)을 증착한다. 그리고나서 상기 SOG막(24) 상부에 금속배선 형성을 위한 제2 산화막(25)을 증착하고, 제1 금속배선층(22)과 접속되는 비아홀(26)을 형성한다. 이어서, CVD 방식으로 제2 금속배선층(27), 예컨데, 텅스텐막을 증착하여 금속 배선을 형성한다.
그러나, 종래의 금속 배선 형성을 위한 층간 절연막 형성과정은 다음과 같은 문제점이 있다.
반도체 소자의 고집적화에 따라 공간 매립 능력이 뛰어난 HDP 절연막을 층간 절연막으로 사용하고 있다. 하지만, 도1a에 도시된 바와같이 HDP 절연막은 금속 배선층의 AR 3.5 이상에서 공간 매립 특성이 저하된다. 즉, 절연막 내에 보이드가 생성되어 반도체 소자의 전기적 특성을 저하시킨다. 또한, 도 1b에 도시된 바와같이 HDP 절연막과 희생 산화막 사이의 보이드는 CMP 공정중에 노출되게 되어 보이드 안에 슬러리 등의 불순물이 CMP 공정중에 오픈되 보이드 안에 존재 하게되어 반도체 소자의 특성을 열화시킨다.
또한, 도 1c에 도시된 바와같이, 금속배선 형성을 위하여 비아홀 내에 텅스텐막 매립시 층간 절연막을 유기 SOG막으로 사용할 경우, 아웃게싱(outgassing)에 의해 비아홀 내의 텅스텐막 매립이 이루어 지지 않게 된다.
이에 따라, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 상기 SOG막의 아웃 게싱 및 치밀화를 동시에 진행하고, 후속의 절연막 증착 공정을동일의 HDP 산화막 증착 장비에서 진행함으로써 금속막 매립을 안정적으로 진행할 수 있는 반도체 소자의 층간 절연막 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 층간 절연막 형성방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명의 반도체 소자의 층간 절연막 형성방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호 설명
31 : 반도체 기판
32 : 제1 금속배선층
33 : 게1 절연막
34 : 층간 절연막용 SOG막
35 : 제2 절연막
36 : 비아홀
37 ; 제2 금속배선층
상기와 같은 목적을 달성하기 위하여, 본 발명의 반도체 소자의 층간 절연막 형성 방법은, 반도체 기판 상부에 제1 금속배선층을 형성하는 단계; 상기 제1 금속배선층 상부에 제1 절연막을 증착하는 단계; 상기 결과물 상부에 층간 절연막용 유기 SOG막을 증착하여 매립하는 단계; 상기 유기 SOG막을 아웃게싱 및 치밀화를 위한 처리를 수행한 후, 연속적으로 동일 챔버내에서 제2 절연막을 증착하는 단계; 상기 제1 금속배선층과 접속되는 비아홀을 형성하는 단계; 및 상기 비아홀 내에 제2 금속배선층을 매립하여 금속배선을 형성하는 것을 특징으로 한다.
상기 제1 절연막은 PE-CVD 절연막 또는 HDP-CVD 절연막으로 형성되며, 그 상부의 층간 절연막용 유기 SOG막은 스핀 코우팅 방식으로 증착된다.
또한, 상기 층간절연막으로 유기 SOG막 대신에 low-k 물질을 스핀 코우팅 방식으로 증착할 수 있다.
상기 유기 SOG막의 아웃 게싱 및 치밀화 처리와 후속의 제2 절연막 증착은 HDP-CVD 챔버 내에서 진행한다.
상기 유기 SOG막은 플라즈마 처리로 이온의 충격 효과에 의해 반도체 기판의 온도를 올려주는 선 열처리를, 300℃ 이상의 온도에서 아웃게싱과 동시에 치밀화 처리를 수행하여 SOG막의 구조를 변형한다.
상기 제2 금속 배선층은 바람직하게 알루미늄막 또는 텅스텐막으로 형성한다.
상기 제2 금속 배선층이 알루미늄막으로 형성되는 경우, 상기 SOG막의 아웃 게싱을 위해 PE-CVD 혹은 HDP-CVD 장비에서 300 ~ 450℃의 온도에서 아웃게싱 및 치밀화 처리를 수행한다.
또한, 상기 제2 금속 배선층이 텅스텐막으로 형성되는 경우, 상기 SOG막의아웃게싱을 위해 PE-CVD 또는 HDP-CVD 장비에서 300 ~ 800℃의 온도에서 아웃게싱 및 치밀화 처리를 수행한다.
상기 치밀화 처리는 Ar, O2, N2 또는 그 혼합 개스를 이용하여 수행한다. 이 때, 상기 치밀화 처리시 챔버의 압력은 수mmTorr ~ 10 Torr에서 진행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 층간 절연막 형성방법을 상세히 설명한다.
도 2a를 참조하면, 제1 금속배선층(32)이 형성된 반도체 기판(31) 상부에 PE-CVD 절연막인 제1 절연막(33)을 증착한다. 상기 제1 절연막은 PE-CVD 절연막 또는 HDP-CVD 절연막으로 형성된다. 그런다음, 상기 결과물 상부에 공간 매립 특성이 우수한 층간 절연막용 유기 SOG막(34)을 스핀-온 방식으로 증착한다. 이어서, 상기 유기 SOG막을 아웃게싱 및 치밀화를 위한 처리를 수행한 후, 연속적으로 동일 챔버내에서 제2 절연막(35)을 증착한다. 여기서, 제2 절연막 증착 전, 상기 유기 SOG막(34)은 플라즈마 처리로 이온의 충격 효과에 의해 반도체 기판의 온도를 올려주는 선 열처리를 300℃ 이상의 온도에서 아웃게싱 및 치밀화 처리를 수행하는데, 제1 금속배선층(32)과 접속되는 후속의 금속 배선층(도시되지 않음)이 알루미늄막으로 형성되는 경우, 상기 SOG막(34)의 아웃 게싱을 위해 PE-CVD 혹은 HDP-CVD 장비에서 300 ~ 450℃의 온도에서 아웃게싱 및 치밀화 처리를 수행한다. 아울러, 제1 금속배선층과 접속되는 후속의 금속 배선층(도시되지 않음)이 텅스텐막으로 형성되는 경우, 상기 SOG막(34)의 아웃게싱을 위해 PE-CVD 또는 HDP-CVD 장비에서 300 ~800℃의 온도에서 아웃게싱 및 치밀화 처리를 수행한다. 이 때, 상기 치밀화 처리는 Ar, O2, N2 또는 그 혼합 개스를 이용하여 압력이 수mmTorr ~ 10 Torr 내의 챔버안에서 진행된다. 이에 따라, 상기 유기 SOG막내의 - CHx 기를 제거하고, 수분을 흡수하는 원인을 제거함으로써, 후속 금속배선층의 비아홀 매립이 안정적으로 진행할 수 있다.
도 2b를 참조하면, 공지된 방식으로 상기 제1 금속배선층(32)과 접속되는 비아홀(36)을 형성한다. 그런다음, 상기 비아홀(36) 내에 제2 금속배선층(37)을 매립하여 금속배선을 형성한다. 이 때, 상기 제2 금속 배선층(37)은 바람직하게 알루미늄막 또는 텅스텐막으로 형성한다.
이상에서 자세히 설명한 바와같이, 본 발명은 층간 절연막으로 공간 매립 특성이 뛰어나고, 유전률이 낮은 유기 SOG막을 이용한다. 상기 유기 SOG막을 아웃 게싱 및 치밀화 공정을 통하여, SOG막의 구조를 변형하여 후속 금속배선층, 예컨데, 알루미늄 또는 텅스텐막의 비아홀 매립을 향후 0.15㎛ 이하으이 소자에 대해서도 안정적인 공정을 진행할 수 있다.
또한, HDP 장비는 장비의 특성상 AR 3.5 이상의 공간 매립을 이루지 못함으로 앞으로의 소자에 대해서는 적용할 수 없게되는 HDP 장비를, 보다 효과적으로 연장 사용하면서 안정적인 공정과 반도체 소자의 수율 향상 효과를 가져온다.
기타, 본 발명은 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (10)

  1. 반도체 기판 상부에 제1 금속배선층을 형성하는 단계;
    상기 제1 금속배선층 상부에 제1 절연막을 증착하는 단계;
    상기 결과물 상부에 층간 절연막용 유기 SOG막을 증착하여 매립하는 단계;
    상기 유기 SOG막을 아웃게싱 및 치밀화를 위한 처리를 수행한 후, 연속적으로 동일 챔버내에서 제2 절연막을 증착하는 단계;
    상기 제1 금속배선층과 접속되는 비아홀을 형성하는 단계; 및
    상기 비아홀 내에 제2 금속배선층을 매립하여 금속배선을 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  2. 제 1항에 있어서, 상기 제1 절연막은 PE-CVD 절연막 또는 HDP-CVD 절연막으로 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  3. 제 1항에 있어서, 층간 절연막용 유기 SOG막은 스핀 코우팅 방식으로 증착되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  4. 제 1항에 있어서, 상기 층간절연막으로 유기 SOG막 대신에 low-k 물질을 스핀 코우팅 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  5. 제 1항에 있어서, 상기 유기 SOG막의 아웃 게싱 및 치밀화 처리와 후속의 제2 절연막 증착은 HDP-CVD 챔버 내에서 진행하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  6. 제 1항에 있어서, 상기 유기 SOG막은 플라즈마 처리로 이온의 충격 효과에 의해 반도체 기판의 온도를 올려주는 선 열처리를, 300℃ 이상의 온도에서 아웃게싱과 동시에 치밀화 처리를 수행하여 SOG막의 구조를 변형하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  7. 제 1항에 있어서, 상기 제2 금속 배선층은 바람직하게 알루미늄막 또는 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  8. 제 1항 또는 제 5항에 있어서, 상기 제2 금속 배선층이 알루미늄막으로 형성되는 경우, 상기 SOG막의 아웃 게싱을 위해 PE-CVD 혹은 HDP-CVD 장비에서 300 ~ 450℃의 온도에서 아웃게싱 및 치밀화 처리를 수행하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  9. 제 1항 또는 제 5항에 있어서, 상기 제2 금속 배선층이 텅스텐막으로 형성되는 경우, 상기 SOG막의 아웃게싱을 위해 PE-CVD 또는 HDP-CVD 장비에서 300 ~ 800℃의 온도에서 아웃게싱 및 치밀화 처리를 수행하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
  10. 제 1항에 있어서, 상기 치밀화 처리는 Ar, O2, N2 또는 그 혼합 개스를 이용하여 압력이 수mmTorr ~ 10 Torr내의 챔버내에서 진행하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
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KR1020000037125A KR20020002814A (ko) 2000-06-30 2000-06-30 반도체 소자의 층간 절연막 형성방법

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100607363B1 (ko) * 2004-12-29 2006-08-01 동부일렉트로닉스 주식회사 저유전율 절연막을 이용한 금속간 절연막 및 그 형성방법
KR100616187B1 (ko) * 2004-10-07 2006-08-25 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 절연막 형성 방법
KR101133513B1 (ko) * 2005-05-27 2012-04-05 매그나칩 반도체 유한회사 메탈 레이어간 절연층 형성 방법

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