KR100529388B1 - 반도체 소자의 층간절연막 형성방법 - Google Patents
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Abstract
본 발명은 DED 공정에 의한 HDP-CVD 절연막을 이용한 비트라인간 층간절연막 형성시 플라즈마로 인한 게이트 산화막 열화 등의 손상을 방지할 수 있는 방법을 제공한다.
본 발명은 갭이 구비된 반도체 기판을 준비하는 단계; 갭을 일부 매립하도록 1000 내지 3000W의 비교적 낮은 소오스 전력 또는 OW의 비교적 낮은 바이어스 전력 하에서 제 1 HDP-CVD 절연막을 증착하는 단계; 제 1 HDP-CVD 절연막을 인-시튜 식각으로 일부 식각하는 단계; 식각된 제 1 HDP-CVD 절연막 상에 제 2 HDP-CVD 절연막을 증착하여 갭을 완전히 매립하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 DED 공정에 의한 HDP-CVD 절연막을 이용한 반도체 소자의 층간절연막 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴 사이의 간격이 좁아지면서, 예컨대 80㎚ 급 이하의 반도체 소자에서는 비트 라인(Bit Line) 사이를 절연하는 층간절연막으로서 DED(Deposition-Etch-Deposition) 공정에 의한 고밀도플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP-CVD) 절연막을 사용하고 있다.
이러한 DED 공정에 의한 HDP-CVD 절연막 형성은 제 1 HDP-CVD 절연막 증착(Deposition), NF3 개스에 의한 인-시튜(in-situ) 식각(Etch) 및 제 2 HDP-CVD 절연막 증착(Deposition)으로 이루어지고, 우수한 갭매립(gap-fill) 능력에 의해 보이드(void)를 유발하는 것 없이 미세한 비트라인 사이의 갭을 완전히 채울 수 있다.
그러나, HDP-CVD 절연막 증착시 사용되는 플라즈마에 의해 게이트 산화막 열화 등의 손상이 발생하여 게이트 누설전류 및 게이트 산화막 브레이크다운(breakdown)을 크게 증가시키는 문제가 있다. 도 1은 안테나 비율(antenna ratio)에 따른 게이트 누설전류를 측정한 것으로, 도 1에 나타낸 바와 같이, 안테나 비율, 즉 플라즈마 발생량이 많을수록 게이트 누설전류가 증가하는 것을 알 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, DED 공정에 의한 HDP-CVD 절연막을 이용한 비트라인간 층간절연막 형성시 플라즈마로 인한 게이트 산화막 열화 등의 손상을 방지할 수 있는 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 갭이 구비된 반도체 기판을 준비하는 단계; 상기 갭을 일부 매립하도록 제1HDP-CVD 절연막을 증착하는 단계; 상기 제1HDP-CVD 절연막을 인-시튜 식각으로 일부 식각하는 단계; 및 상기 식각된 제1HDP-CVD 절연막 상에 제2HDP-CVD 절연막을 증착하여 상기 갭을 완전히 매립하는 단계를 포함하고, 상기 제1HDP-CVD 절연막 증착시의 소오스전력은 상기 제2HDP-CVD 절연막 증착시의 소오스전력보다 낮은 소오스전력을 사용하는 반도체 소자의 층간절연막 형성방법에 의해 달성될 수 있다.
바람직하게, 제 1 HDP-CVD 절연막의 증착은 1000 내지 3000W의 소오스 전력 및 500 내지 3000W의 바이어스 전력 하에서, 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여 수행한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 상기의 본 발명의 목적은 갭이 구비된 반도체 기판을 준비하는 단계; 상기 갭을 일부 매립하도록 바이어스 전력을 인가하지 않은 상태에서 제 1 HDP-CVD 절연막을 증착하는 단계; 상기 제 1 HDP-CVD 절연막을 인-시튜 식각으로 일부 식각하는 단계; 및 상기 식각된 제 1 HDP-CVD 절연막 상에 바이어스전력을 인가한 상태에서 제 2 HDP-CVD 절연막을 증착하여 상기 갭을 완전히 매립하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법에 의해 달성될 수 있다.
바람직하게, 제 1 HDP-CVD 절연막의 증착은 0W의 바이어스 전력 및 3000 내지 6000W의 소오스 전력 하에서 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
먼저, 도 2a 및 도 2b를 참조하여 본 발명의 일 실시예에 따른 DED 공정에 의한 HDP-CVD 절연막을 사용한 반도체 소자의 층간절연막 형성방법을 설명한다.
도 2a에 도시된 바와 같이, 비트라인(12)이 형성된 반도체 기판(11) 상에 비트라인(12) 사이의 갭을 일부 매립하도록 500 내지 2000Å의 두께로 제 1 HDP-CVD 절연막(13)을 증착한다. 바람직하게, 제 1 HDP-CVD 절연막(13)의 증착은, 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여, 500 내지 3000W의 바이어스 전력과 비교적 낮은 소오스 전력(source power), 더욱 바람직하게 1000 내지 3000W의 소오스 전력 하에서 수행한다. 즉, 소오스 전력을 낮추게 되면, 증착시 생성되는 플라즈마의 이온플럭스(ion flux) 및 이온에너지 (ion energy)가 감소하여 이온충돌(ion bombardment)이 최소화됨으로써 게이트 산화막 열화 등의 플라즈마 손상이 방지된다. 이때, 낮은 소오스 전력에 의해 증착속도가 상대적으로 낮아지므로, 이를 고려하여 제 1 HDP-CVD 절연막(13)이 예컨대 2000Å 이상으로 두꺼운 경우에는 2단계로 증착을 수행하는데, 제 1 단계는 상기와 같이 1000 내지 3000W의 낮은 소오스 전력 하에서 수행하고, 제 2 단계는 소오스 전력을 3000 내지 6000W로 증가시켜 수행한다.
도 2b에 도시된 바와 같이, NF3 개스에 의한 인-시튜 식각에 의해 이후 제 2 HDP-CVD 절연막의 증착시 보이드가 발생되지 않도록 제 1 HDP-CVD 절연막(13)을 100 내지 1000Å 정도 일부 식각한다. 바람직하게, 인-시튜 식각은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서 NF3 개스의 유량을 10 내지 150sccm으로 조절하여 수행한다. 이때, NF3 개스 대신 SiF4 개스를 사용할 수도 있고, NF3 또는 SiF4 개스에 O2 또는 H2를 혼합한 개스를 사용할 수도 있는데, 이 경우 SiF4, O2 및 H2의 유량은 각각 10 내지 150sccm으로 조절한다.
그 후, 식각된 제 1 HDP-CVD 절연막(13) 상부에 제 2 HDP-CVD 절연막(14)을 증착하여 비트라인(13) 사이의 갭을 완전히 매립한다. 바람직하게, 제 2 HDP-CVD 절연막(14)의 증착은 제 1 HDP-CVD 절연막(14)의 낮은 증착속도를 감안하여 보이드가 발생되지 않으면서 증착속도가 증가되도록, 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여 수행한다.
상기 실시예에 의하면, 제 1 HDP-CVD 절연막 증착시 소오스 전력을 감소킴으로써 플라즈마에 의한 게이트 산화막 열화 등의 손상을 방지할 수 있으므로, 게이트 누설전류 및 게이트 산화막 브레이크 다운을 감소시킬 수 있게 된다.
다음으로, 도 3a 및 도 3b를 참조하여 본 발명의 다른 실시예에 따른 DED 공정에 의한 HDP-CVD 절연막을 사용한 반도체 소자의 층간절연막 형성방법을 설명한다.
도 3a에 도시된 바와 같이, 비트라인(12)이 형성된 반도체 기판(11) 상에 비트라인(12) 사이의 갭을 일부 매립하도록 500 내지 2000Å의 두께로 제 1 HDP-CVD 절연막(15)을 증착한다. 바람직하게, 제 1 HDP-CVD 절연막(15)의 증착은 제 1 HDP-CVD 절연막(13)의 증착은, 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여, 3000 내지 6000W의 소오스 전력과 비교적 낮은 바이어스 전력, 더욱 바람직하게 약 0W의 바이어스 전력 하에서 수행한다. 즉, 바이어스 전력을 거의 인가하지 않으면서 증착을 수행하게 되면, 플라즈마보조 (Plasma Enhanced; PE)-CVD 절연막 증착 특성과 유사해져, 스퍼터링(sputtering) 및 재증착(redeposition)으로 인해 상부가 하부보다 두껍게 비등각(nonconformal)으로 형성되는 통상의 경우와 달리, 막이 등각(conformal)으로 형성됨에 따라 터널링되는 전하전류(charge current)가 최소화되므로 증착시 게이트 산화막 열화 등의 플라즈마 손상이 방지되고 증착속도 저하는 발생되지 않는다. 이때, 제 1 HDP-CVD 절연막(15)이 예컨대 2000Å 이상으로 두꺼운 경우에는 2단계로 증착을 수행하는데, 제 1 단계는 상기와 같이 0W의 낮은 바이어스 전력 하에서 수행하고, 제 2 단계는 바이어스 전력을 500 내지 3000W로 증가시켜 수행한다.
그 다음, NF3 개스에 의한 인-시튜 식각으로 이후 제 2 HDP-CVD 절연막(16) 증착시 보이드가 발생되지 않도록, 제 1 HDP-CVD 절연막(15)을 100 내지 1000Å 정도로 일부 식각한다. 바람직하게, 인-시튜 식각은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서 NF3 개스의 유량을 10 내지 150sccm으로 조절하여 수행한다. 이때, NF3 개스 대신 SiF4 개스를 사용할 수도 있고, NF
3 또는 SiF4 개스에 O2 또는 H2를 혼합한 개스를 사용할 수도 있는데, 이 경우 SiF4, O2 및 H2의 유량은 각각 10 내지 150sccm으로 조절한다.
도 3b에 도시된 바와 같이, 식각된 제 1 HDP-CVD 절연막(15) 상부에 제 2 HDP-CVD 절연막(16)을 증착하여 비트라인(13) 사이의 갭을 완전히 매립한다. 바람직하게, 제 2 HDP-CVD 절연막(16)의 증착은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여 수행한다.
상기 실시예에 의하면, 제 1 HDP-CVD 절연막 증착을 무 바이어스 전력 하에서 수행함으로써, 증착속도를 저하시키지 않으면서 플라즈마에 의한 게이트 산화막 열화 등의 손상을 방지할 수 있으므로, 게이트 누설전류 및 게이트 산화막 브레이크 다운을 감소시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 DED 공정에 의한 HDP-CVD 절연막을 이용한 비트라인간 층간절연막 형성시 플라즈마로 인한 게이트 산화막 열화 등의 손상을 방지하여 게이트 누설전류 및 게이트 산화막 브레이크 다운을 감소시킴으로써, 소자의 특성 및 신뢰성을 향상시킬 수 있다.
도 1은 다양한 안테나 비율에서 측정된 게이트 누설전류를 나타낸 그래프.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 DED 공정에 의한 HDP-CVD 절연막을 사용한 반도체 소자의 층간절연막 형성방법을 설명하기 위한 단면도.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 DED 공정에 의한 HDP-CVD 절연막을 사용한 반도체 소자의 층간절연막 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판
12 : 비트라인
13, 15 : 제 1 HDP-CVD 절연막
14, 16 : 제 1 HDP-CVD 절연막
Claims (10)
- 갭이 구비된 반도체 기판을 준비하는 단계;상기 갭을 일부 매립하도록 제1HDP-CVD 절연막을 증착하는 단계;상기 제1HDP-CVD 절연막을 인-시튜 식각으로 일부 식각하는 단계; 및상기 식각된 제1HDP-CVD 절연막 상에 상기 제1HDP-CVD 절연막 증착시의 소오스전력보다 높은 소오스전력 하에서 제2HDP-CVD 절연막을 증착하여 상기 갭을 완전히 매립하는 단계를 포함하고,상기 제1HDP-CVD 절연막 증착시의 소오스전력은 상기 제2HDP-CVD 절연막 증착시의 소오스전력보다 낮은 소오스전력을 사용하는 반도체 소자의 층간절연막 형성방법.
- 제 1 항에 있어서,상기 제 1 HDP-CVD 절연막의 증착은 1000 내지 3000W의 소오스 전력 및 500 내지 3000W의 바이어스 전력 하에서, 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 인-시튜 식각은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서, NF3 또는 SiF4 개스를 사용하거나, NF3 또는 SiF 4 개스에 O2 또는 H2를 혼합한 개스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제 3 항에 있어서,상기 NF3, SiF4, O2 및 H2의 유량은 각각 10 내지 150sccm으로 조절하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제 3 항에 있어서,상기 제 2 HDP-CVD 절연막의 증착은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서, 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 갭이 구비된 반도체 기판을 준비하는 단계;상기 갭을 일부 매립하도록 바이어스 전력을 인가하지 않은 상태에서 제 1 HDP-CVD 절연막을 증착하는 단계;상기 제 1 HDP-CVD 절연막을 인-시튜 식각으로 일부 식각하는 단계; 및상기 식각된 제 1 HDP-CVD 절연막 상에 바이어스전력을 인가한 상태에서 제 2 HDP-CVD 절연막을 증착하여 상기 갭을 완전히 매립하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.
- 제 6 항에 있어서,상기 제 1 HDP-CVD 절연막의 증착은 0W의 바이어스 전력과 3000 내지 6000W의 소오스 전력 하에서, 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500scc의 He 개스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제 6 항 또는 제 7 항에 있어서,상기 인-시튜 식각은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서, NF3 또는 SiF4 개스를 사용하거나, NF3 또는 SiF 4 개스에 O2 또는 H2를 혼합한 개스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제 8 항에 있어서,상기 NF3, SiF4, O2 및 H2의 유량은 각각 10 내지 150sccm으로 조절하는 것을 특징으로 하는 층간절연막 형성방법.
- 제 8 항에 있어서,상기 제 2 HDP-CVD 절연막의 증착은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
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