KR100670686B1 - 반도체 소자의 콘택플러그 제조 방법 - Google Patents

반도체 소자의 콘택플러그 제조 방법 Download PDF

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Abstract

본 발명은 콘택플러그의 매립 특성을 개선하는데 적합한 반도체 소자의 콘택플러그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택플러그 제조 방법은 콘택홀이 형성된 기판을 준비하는 단계; 상기 콘택홀의 일부를 매립하는 두께로 플러그용 텅스텐막을 증착하는 단계; 전면 식각을 실시하여 상기 플러그용 텅스텐막의 표면을 매끄럽게 형성하는 단계; 및 상기 콘택홀을 완전 히 매립하는 두께로 상기 플러그용 텅스텐막을 다시 증착하는 단계를 포함한다.
반도체 소자, 메탈플러그, 텅스텐, 콘택플러그

Description

반도체 소자의 콘택플러그 제조 방법{METHOD FOR MANUFACTURING CONTACT PLUG IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 콘택플러그 제조 방법을 도시한 단면도,
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 콘택플러그 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 하부 구조
23 : 층간절연막 24 : 포토레지스트 패턴
25 : 콘택홀 26 : 티타늄
27 : 티타늄실리사이드 28 : 티타늄질화막
29a, 29b : 텅스텐막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 텅스텐을 이용한 콘택플러그(Contact Plug) 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고, 이러한 콘택 공정 마진을 확보하기 위하여 랜딩 플러그 콘택(Landing Plug Contact; 'LPC') 구조를 널리 사용하고 있다.
랜딩 플러그 콘택 공정은 비트라인 콘택 및 스토리지노드 콘택이 형성될 게이트 전극 사이의 간극에 미리 폴리실리콘을 매립시킴으로써 후속 콘택 공정시 오버레이 마진을 확보하는 기술이다.
도 1은 종래 기술에 따른 반도체 소자의 콘택플러그 제조 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 절연막/게이트 전도막/게이트 하드마스크가 적층된 게이트 패턴(도시하지 않음)을 형성한다.
이어서, 고농도 소스/드레인 이온 주입을 실시하여 소스/드레인(도시하지 않음)을 형성한다.
이어서, 상기 결과물(게이트 패턴 및 소스/드레인)을 포함하는 하부 구조(12) 전면에 층간절연막(13)을 증착하고, T자형 LPC 마스크 또는 I자형 LPC 마스크를 사용한 사진 및 식각 공정을 실시하여 층간절연막(13)을 식각하여 콘택홀을 형성한다.
이어서, 콘택홀의 표면을 따라 티타늄실리사이드(14), 티타늄질화막(15)으로 이루어진 확산방지막 상에 텅스텐(16)을 증착한다.
이후 도면에 도시하지는 않았지만, CMP 공정을 실시하여 텅스텐을 평탄화시켜 플러그를 형성한다. 이 때, 플러그 내의 텅스텐의 표면이 매우 거칠기 때문에 플러그가 충분히 채워지기 전에 플러그의 입구가 막혀 플러그 내에 보이드(A)가 발생함을 알 수 있다.
상술한 바와 같이, 텅스텐을 이용한 플러그 형성에 있어서 텅스텐은 증착 두께가 두꺼워질수록 결정립이 커지고 표면 거칠기가 증가하는 성향이 있다. 그로 인해 플러그가 완전히 채워지지 않고 내부에 보이드가 발생하는데 이는 곧 플러그 저항의 증가로 이어진다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택 플러그의 매립 특성을 개선하는데 적합한 반도체 소자의 콘택플러그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 콘택플러그 제조 방법은 콘택홀이 형성된 기판을 준비하는 단계; 상기 콘택홀의 일부를 매립하는 두께로 플러그용 텅스텐막을 증착하는 단계; 전면 식각을 실시하여 상기 플러그용 텅스텐막의 표면을 매끄럽게 형성하는 단계; 및 상기 콘택홀을 완전히 매립하는 두께로 상기 플러그용 텅스텐막을 다시 증착하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자의 콘택플러그 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 소자분리막, 게이트 패턴을 포함하는 DRAM 구성에 필요한 공정을 진행하여 하부 구조(22)를 형성한다.
한편, 하부 구조는 반도체 기판 및 게이트 패턴 뿐만 아니라, 비트라인 또는 금속 배선으로 형성 가능하다. 따라서, 층간절연막의 특성도 하부 구조의 종류에 따라 적합한 물질과 두게를 선정해야 한다. 본 발명의 실시예에서는 반도체 기판 상에 형성된 게이트 패턴을 그 예로 하였다.
이어서, 하부 구조(22) 상부에 층간절연막(23)을 형성한다.
이 때, 층간절연막(23)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma)막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있고 약 2000Å∼4000Å의 두께로 형성한다.
도 2b에 도시된 바와 같이, 층간절연막(23) 상에 콘택홀 예정 지역을 오픈하는 포토레지스트 패턴(24)을 형성한다.
이 때, 포토레지스트 패턴(24)은 층간절연막(23) 전면에 포토레지스트를 도포하고 노광을 통해 패터닝하여 형성한다.
도 2c에 도시된 바와 같이, 포토레지스트 패턴(24)을 식각베리어로 층간절연막(23)의 소정 영역을 식각하여 콘택홀(25)을 형성한다. 콘택홀(25) 식각 공정이 끝나면 포토레지스트 패턴(24)을 스트립하고 세정을 실시한다.
도 2d에 도시된 바와 같이, 콘택홀(25) 및 층간절연막(23)의 표면을 따라 확산방지막으로서 티타늄막(Ti, 26)을 증착한다.
한편, 티타늄막(26)은 하부 구조(22)가 금속 또는 금속실리사이드일 경우에는 증착하지 않아도 무방하다. 하부 구조(22)가 실리콘 계열일 경우 증착하는 막이며 그 두께는 5㎚∼15㎚ 인 것이 바람직하다.
또는, 티타늄막(26) 상에 10㎚∼20㎚ 두께의 티타늄질화막(TiN)을 증착하는 것도 무방하다.
도 2e에 도시된 바와 같이, 티타늄막(26)이 형성된 콘택홀 구조에 급속 열처리(Rapid Thermal Annealing)를 실시하여 티타늄실리사이드(27)을 형성한다.
티타늄실리사이드(27) 역시 하부 구조가 실리콘 계열일 때에만 필요한 공정이며 열처리는 750℃∼850℃ 온도로 60초 미만으로 진행한다.
도 2f에 도시된 바와 같이, 티타늄실리사이드(27)를 형성한 결과물의 전면에 티타늄질화막(28)과 텅스텐막(29)을 순차적으로 형성한다.
이 때, 티타늄질화막(28)은 그 두께를 10㎚∼20㎚로 형성하며, 텅스텐막(29)의 두께는 목표로 하는 텅스텐 전체 두께의 1/3∼1/2로 형성하는 것이 바람직하다. 예컨대, 콘택홀의 직경이 1000Å이면, 텅스텐막은 300Å∼500Å으로 증착한다.
도 2g에 도시된 바와 같이, 티타늄질화막(28) 상에 형성된 텅스텐막(29)을 전면 식각하여 텅스텐막(29a)의 거친 표면을 제거하여 깨끗한 표면을 형성한다.
전면 식각시 SF6 가스를 N2 또는 Ar과 같은 비활성 기체와 혼합하여 사용한다. 한편 식각시 플라즈마를 이용하는 것이 바람직한데 반응기 내부의 플라즈마는 1kW 미만으로 하는 것이 바람직하며 실리콘 기판에 걸리는 바이어스는 100W∼300W로 유지한다.
도 2h에 도시된 바와 같이, 거친 표면을 제거한 텅스텐막(29a) 상에 다시 텅스텐막(29b)을 증착하여 플러그를 매립한다. 종래에 텅스텐막을 매립하므로써 발생하던 보이드가 상당히 감소하였음을 알 수 있다.
텅스텐막의 증착, 식각 공정을 1 싸이클이라고 할 때, 전체 싸이클 수는 플러그의 직경 및 증착해야 할 텅스텐의 최종 두께에 따라 적절한 조건을 찾아야한다.
그러므로, 원하는 두께를 맞추기 위해 텅스텐의 증착 및 식각의 1 싸이클 공정을 2∼3회 반복한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플러그를 형성할 때, 증착 공정 중간에 식각 공정을 추가하므로써 결정립의 조대화를 막을 수 있고 표면 거칠기를 줄일 수 있어 플러그 물질이 완전히 매립되기 전에 콘택홀 입구가 막히는 것을 방지할 수 있고, 플러그 내부의 보이드를 줄일 수 있는 효과를 얻을 수 있다.
또한, 보이드를 감소시킴으로써 플러그 콘택 저항을 감소시킬 수 있는 효과가 있다.

Claims (7)

  1. 콘택홀이 형성된 기판을 준비하는 단계;
    상기 콘택홀의 일부를 매립하는 두께로 플러그용 텅스텐막을 증착하는 단계;
    전면 식각을 실시하여 상기 플러그용 텅스텐막의 표면을 매끄럽게 형성하는 단계; 및
    상기 콘택홀을 완전히 매립하는 두께로 상기 플러그용 텅스텐막을 다시 증착하는 단계
    를 포함하는 반도체 소자의 콘택플러그 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 전면 식각은 플라즈마 식각으로 SF6 가스에 N2 또는 Ar 가스를 첨가하여 상기 플러그용 텅스텐막을 식각하는 반도체 소자의 콘택플러그 제조 방법.
  4. 제 1 항에 있어서,
    상기 전면 식각은 반응기에 1㎾ 미만의 플라즈마를 발생시키는 반도체 소자의 콘택플러그 제조 방법.
  5. 제 1 항에 있어서,
    상기 전면 식각은 상기 기판에 걸리는 바이어스를 100Ｗ∼300Ｗ로 유지하는 반도체 소자의 콘택플러그 제조 방법.
  6. 제 1 항에 있어서,
    상기 콘택홀의 일부를 매립하는 두께의 상기 플러그용 텅스텐막의 두께는 총 플러그용 텅스텐막 두께의 1/3∼1/2 비율로 하되, 300Å∼500Å 두께로 형성하는 반도체 소자의 콘택플러그 제조 방법.
  7. 삭제
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