KR100646964B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 층간 절연막으로 질화막과 산화막을 증착하고 비아홀 식각시 산화막과 질화막의 선택비를 이용하여 산화막만 식각한 후 Ar 스퍼터링과 동시에 N2 플라즈마를 이용하여 비아홀 측벽에 질화막/WN층을 재증착시키어 SOG 아웃 개싱을 억제시킴으로써 SOG 아웃 개싱에 의한 배선 단락 문제를 개선할 수 있다. 또한, 재증착되는 WN층을 텅스텐 플러그의 씨드층으로 사용하므로써 씨드층 형성을 위한 별도의 공정을 실시하지 않아도 되므로 공정을 단순화시킬 수 있다.
금속 배선, SOG 아웃 개싱(Out-gassing), 베리어 금속막
Description
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 제 1 층간 절연막
203 : 접착층 204 : 배선층
205 : ARC막 206 : 하부 배선
207a : 질화막 207b : SOG 산화막
207c : TEOS 산화막 207 : 제 2 층간 절연막
208 : 비아홀 209 : 질화막 측벽
210 : 텅스텐 질화막 측벽 211 : 텅스텐 플러그
212 : 상부 배선
본 발명은 반도체 소자에 관한 것으로, 특히 공정 단순화 및 생산 수율(Yield) 향상에 적합한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
도 1a 내지 도 1i는 종래 기술에 따른 반도체 소자의 금속 배선의 제조공정 단면도이다.
도 1a에 도시된 바에 따르면, 소정의 구조물이 형성된 반도체 기판(101)상에 층간 절연을 위한 산화막을 증착하여 제 1 층간 절연막(102)을 형성하고, 상기 제 1 층간 절연막(102)과 이후 형성하는 배선층과의 접착력을 향상시키기 위하여 Ti 또는 TiN을 증착하여 접착층(103)을 형성한다.
그리고, 상기 접착층(103)상에 배선층(104)을 형성하고, 노광시 난반사 방지 및 EM 내성(Electro-Migration Resistance) 향상을 위하여 상기 배선층(104)상에 TiN막을 증착하여 반사 방지막(Anti Reflective Coating)(105)을 형성한다.
여기서, 상기 배선층(104)으로는 알루미늄(Al) 또는 구리(Cu)를 사용한다.
이어, 도 1b에 도시하는 바와 같이 상기 반사 방지막(105)상에 포토레지스트막(PR)을 도포하고 배선이 형성될 부분에만 남도록 노광 및 형상 공정으로 상기 포토레지스트막(PR)을 패터닝한다.
그런 다음, 도 1c에 도시하는 바와 같이 상기 패터닝된 포토레지스트막(PR)을 마스크로 상기 반사 방지막(105)과, 배선층(104)과, 접착층(103)을 식각하여 하부 배선(106)을 형성하고, 상기 포토레지스트막(PR)을 제거한다.
그러고 나서, 상기 하부 배선(106)을 차후에 형성되는 상부 배선과 절연시킴 과 동시에 표면을 평탄화시키기 위하여 도 1d에 도시하는 바와 같이 상기 하부 배선(106)을 포함한 전면에 제 1 TEOS 산화막(107a), SOG(Spin On Glass) 산화막(107b), 제 2 TEOS 산화막(107c)을 차례로 형성하여 제 2 층간 절연막(107)을 구성한다.
그리고, 도 1e에 도시하는 바와 같이 포토 및 식각 공정으로 상기 제 2 층간 절연막(107)을 선택적으로 식각하여 상기 하부 배선(106)을 노출하는 비아홀(Via hole)(108)을 형성한다.
도면에는 나타내지 않았지만, 비아홀(108) 형성으로 노출되는 하부 배선(106) 표면에는 자연 산화막이 형성되게 되게 되는데, 이 자연 산화막을 제거하기 위하여 전세정 공정 또는 Ar 스퍼터링 식각(Sputtering etch) 공정을 실시한다.
이어서, 도 1f에 도시하는 바와 같이 상기 비아홀(108)의 내부 표면에 Ti/TiN을 증착하여 씨드층(109)을 형성한다.
상기 씨드층(109)은 이후에 형성하는 텅스텐 플러그의 씨드(seed) 역할을 할 뿐만 아니라 콘택(contact) 저항을 줄이고, 제 2 층간 절연막(107)과 텅스텐 플러그간 접착력(adhesion)을 향상시키는 역할을 한다.
그러고 나서, 400℃ 이상의 온도에서 상기 비아홀(108)을 포함한 전면에 텅스텐막을 증착하고, 블랭킷 에치백(Blanket etch back)하여 도 1g에 도시하는 바와 같이 상기 비아홀(108) 내부에 텅스텐 플러그(110)를 형성한다. 계속해서 상기 텅스텐 플러그(110)를 포함한 제 2 층간 절연막(107)상에 상부 배선(111)을 형성한다.
이상으로 종래 기술에 따른 반도체 소자의 배선을 완성한다.
전술한 종래 기술에서 텅스텐 플러그(110)를 위한 텅스텐막 증착 공정은 400℃ 이상의 고온에서 진행되는데, 이때의 고온으로 인하여 비아홀(108) 식각시 SOG 산화막(107b)에 발생된 데미지(damage)에 의해 SOG 산화막(107b)으로부터 수분이 아웃 개싱(Out-gassing)되어 텅스텐막이 미증착되게 됨에 따라서 배선이 단락되어 소자의 생산 수율(yield)이 저하되는 문제점이 있다.
이러한 문제점을 해결하기 위하여 상기 씨드층(109) 증착시 디개스(degas) 온도를 증가시키어 텅스텐막 증착 전에 미리 아웃 개싱(Out-gassing)하는 방법이 제안된 바 있다.
이 방법은 SOG 아웃 개싱을 줄이는 데는 다소 효과가 있지만, 온도 증가에 따른 카본(carbon)계 이물 증가 또는 하부 배선의 알루미늄의 분출(Extrusion) 발생으로 실제 적용이 불가능한 실정이다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 금속배선 형성방법은 층간 절연막으로 질화막과 산화막을 증착하고 비아홀 식각시 산화막과 질화막의 선택비를 이용하여 산화막만 식각한 후 Ar 스퍼터링과 동시에 N2 플라즈마를 이용하여 비아홀 측벽에 질화막/WN층을 재증착시키어 SOG 아웃 개싱을 억제시킴으로써 SOG 아웃 개싱에 의한 배선 단락 문제를 개선할 수 있다. 또한, 재증착되는 WN층을 텅스 텐 플러그의 씨드층으로 사용하므로써 씨드층 형성을 위한 별도의 공정을 실시하지 않아도 되므로 공정을 단순화시킬 수 있다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은 (a)절연 기판의 일정 영역상에 베리어막, 배선층, 텅스텐(W)막의 적층막으로 구성되는 하부 배선을 형성하는 단계와, (b)상기 하부 배선을 포함한 전면에 질화막과 산화막을 차례로 형성하여 층간 절연막을 형성하는 단계와, (c)상기 산화막에 하부 전극 상부의 질화막을 노출하는 비아홀을 형성하는 단계와, (d)Ar 스퍼터링과 N2 플라즈마를 이용하여 상기 노출된 질화막과 상기 텅스텐(W)막의 일부를 비아홀 측면에 재증착하여 하부 배선을 노출시킴과 동시에 상기 비아홀 측면에 절연막 측벽/텅스텐 질화막 측벽을 형성하는 단계와, (e)상기 텅스텐 질화막 측벽을 씨드로 텅스텐을 성장시키어 상기 비아홀을 매립하는 플러그를 형성하는 단계를 포함한다.
바람직하게, 상기 플러그를 형성한 다음에 상기 플러그와 이에 인접한 영역상에 상부 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 (a) 단계에서 베리어막은 Ti, TiN, WN 중 어느 하나로 형성하거나 이들 중 2개 이상을 적층하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 (a) 단계에서 배선층은 Al, Cu 중 어느 하나로 형성하는 것을 특징으로 한다.
바람직하게, 상기 (a) 단계에서 상기 텅스텐막은 0.2㎛보다 작은 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 (b) 단계에서 상기 질화막은 PE-CVD 방법을 이용하여 300 내지 1000Å의 두께로 형성하는 것을 특징으로 한다.
바람직하게, 상기 (c) 단계는 질화막에 대하여 산화막이 높은 식각 선택성을 갖도록 20 내지 70sccm의 인(P), 15 내지 40sccm의 C4F8, 8 내지 14sccm의 산소(O
2)분위기에서 진행하는 것을 특징으로 한다.
바람직하게, 상기 (d)단계에서 Ar 스퍼터링의 압력은 3 내지 10 Torr이고, Ar 유량은 30sccm인 것을 특징으로 한다.
바람직하게, 상기 (d)단계에서 상기 N2 플라즈마는 1 내지 30sccm의 유량, 200 내지 800watt의 RF 파워를 갖는 N2 가스를 이용하여 발생시키는 것을 특징으로 한다.
바람직하게, 상기 (d)단계는 (f)상기 비아홀 하부에 노출되어 있는 질화막을 비아홀 측벽에 재증착시키어 질화막 측벽을 형성하는 단계와, (f)상기 비아홀 하부의 질화막을 제거하여 상기 텅스텐막을 노출시키는 단계와, (h)상기 노출된 텅스텐을 스퍼터링한 다음 스퍼터링된 텅스텐을 질화시키고 이를 비아홀 측벽에 재증착시키어 텅스텐 질화막 측벽을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 (h) 단계 이후에 잔류하는 텅스텐막의 두께가 100Å보다 크게 되도록 상기 (h) 단계의 공정을 제어하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 금속 배선 제조 공정 단면도이다.
본 발명에 따른 반도체 소자의 금속 배선 제조방법은 우선, 도 2a에 도시하는 바와 같이 소정의 구조물이 형성된 반도체 기판(201)상에 층간 절연을 위하여 산화막을 증착하여 제 1 층간 절연막(202)을 형성하고, 상기 제 1 층간 절연막(202)과 배선간의 접착력 향상을 위하여 접착층(203)을 형성한 다음, 상기 접착층(203)상에 배선층(204)을 형성한다.
이때, 상기 접착층(203)은 Ti, TIN, WN 중 어느 하나를 이용하여 형성하거나, 이들 중 적어도 2 이상을 적층하여 형성한다. 그리고, 상기 배선층(204)은 Al, Cu 중 어느 하나를 이용하여 형성한다.
이어, 노광시 난반사 방지 및 EM 내성(Electro-Migration Resistance) 향상을 위하여 상기 배선층(204)상에 텅스텐(W)을 증착하여 반사 방지막(Anti Reflective Coating : 이하, ARC막이라 함)(205)을 형성한다.
상기 ARC막(205)은 그 두께가 0.2㎛보다 작게 되도록 형성한다.
이어, 도 2b에 도시하는 바와 같이 상기 ARC막(205)상에 포토레지스트막(PR)을 도포하고 배선이 형성될 부분에만 남도록 노광 및 형상 공정으로 상기 포토레지스트막(PR)을 패터닝한다.
그런 다음, 도 2c에 도시하는 바와 같이 상기 패터닝된 포토레지스트막(PR)을 마스크로 상기 ARC막(205)과, 배선층(204)과, 접착층(203)을 식각하여 하부 배선(206)을 형성하고, 상기 포토레지스트막(PR)을 제거한다.
그러고 나서, 상기 하부 배선(206)을 차후에 형성되는 상부 배선과 절연시킴과 동시에 표면을 평탄화시키기 위하여 도 2d에 도시하는 바와 같이 상기 하부 배선(206)을 포함한 전면에 질화막(207a), SOG(Spin On Glass) 산화막(207b), TEOS 산화막(207c)으로 구성되는 제 2 층간 절연막(207)을 형성한다.
상기 질화막(207a)은 PE-CVD법을 이용하여 300 내지 1000Å의 두께로 형성한다.
그리고, 전면에 포토레지스트(미도시)를 도포한 다음 노광 및 현상 공정으로 상기 포토레지스트를 패터닝한 다음에 상기 TEOS 산화막(207c)과 SOG 산화막(207b)을 식각하여 도 2e에 도시하는 바와 같이 상기 하부 배선(206) 상부의 질화막(207a)을 노출하는 비아홀(208)을 형성한다.
이때, 상기 비아홀(208) 형성 공정은 질화막 대비 산화막에 대한 높은 식각 선택성을 갖도록 20 내지 70sccm의 인(P)과 15 내지 40sccm의 C4F8과, 8 내지 14sccm의 산소(O2) 분위기에서 진행시킨다.
이어서, 도 2f 및 도 2g에 도시하는 바와 같이 Ar 스퍼터링(sputtering)과 동시에 N2 플라즈마를 이용하여 비아홀(208)의 측면에 질화막 측벽(209)/텅스텐 질화막 측벽(210)을 형성한다.
즉, 도 2f에 도시하는 바와 같이 Ar 스퍼터링(sputtering) 공정으로 상기 비아홀(208) 하부의 질화막(207a)을 비아홀(208)의 측벽에 재증착(Redeposition)시키어 질화막 측벽(209)을 형성한다.
그 다음으로, 상기 비아홀(208) 하부에 잔류하는 질화막(207a)을 제거하여 ARC막(205)을 노출시킨다.
이어서, 상기 노출된 ARC막(205)의 텅스텐(W)을 스퍼터링시킴과 동시에 N2 플라즈마를 이용하여 스퍼터링된 W를 질화시키어 WN을 형성하고 이 WN을 비아홀(208) 측벽에 재증착하여 텅스텐 질화막 측벽(210)을 형성한다.
이때, 상기 스퍼터링시 압력은 3 내지 10mTorr이고, Ar 유량은 30sccm보다 작게 되도록 하고, 상기 N2 플라즈마는 1 내지 30sccm의 유량, 200 내지 800W의 RF 파워를 갖는 N2 가스를 사용하여 발생시킨다.
상기 공정 완료 후에 잔류하는 ARC막(205)의 두께가 100Å 이상이 되도록 한다.
상기 텅스텐 질화막 측벽(210)은 베리어(barrier) 역할을 할 뿐만 아니라 이후에 비아홀(208)을 매립하는 텅스텐(W)에 대한 씨드층(Seed layer) 역할을 한다.
이처럼, 텅스텐 질화막 측벽(210)이 베리어 역할을 하기 때문에 Ti/TiN막 증 착 공정의 생략이 가능하다.
이어, 도 2h상기 텅스텐 질화막 측벽(210)을 씨드층으로 상기 비아홀(208)이 매립되도록 텅스텐막을 성장시킨 후, 블랭킷 에치(blanket etch)하여 비아홀(208) 내부에 텅스텐 플러그(211)를 형성한다. 그런 다음, 상기 텅스텐 플러그(211) 및 그에 인접한 TEOS막(207c)상에 상부 배선(212)을 형성한다.
상기 텅스텐 성장시 비아홀(208)의 내부 측벽에 질화막 측벽(210)이 존재하기 때문에 SOG 산화막(207b)으로부터 수분이 아웃 개싱(Out-gassing)되는 것을 방지할 수 있다.
한편, 텅스텐 질화막 측벽(210)을 씨드층으로 하여 텅스텐 플러그(211)를 형성하기 때문에 기존에 Ti/TiN 베리어막을 적용하는 경우보다 W 생성이 빠르게 진행된다. 따라서 SOG 아웃 개싱 이전에 텅스텐을 증착시킬 수 있으므로 텅스텐의 미증착을 제어할 수 있다.
상술한 바와 같이, 본 발명은 텅스텐 플러그의 측면에 베리어 역할 및 텅스텐 씨드 역할을 하는 텅스텐 질화막 측벽을 형성하여 베리어막인 Ti/TIN막 형성 공정을 생략할 수 있으므로 공정을 단순화시킬 수 있다.
또한, 텅스텐 플러그 증착시 비아홀 측벽에 질화막이 존재하기 때문에 SOG로부터 수분이 아웃 개싱되는 것을 막을 수 있고, 텅스텐 질화막 측벽을 씨드로 하여 텅스텐을 성장시킴에 따라서 텅스텐 성장 속도가 빨라 SOG 아웃 개싱 이전에 텅스 텐의 증착이 가능하다. 따라서, SOG 아웃 개싱에 따른 텅스텐 플러그 미증착 현상을 예방할 수 있으므로 생산 수율을 향상시킬 수 있다.
Claims (11)
- (a) 절연 기판의 일정 영역상에 베리어막, 배선층, 텅스텐(W)막의 적층막으로 구성되는 하부 배선을 형성하는 단계;(b) 상기 하부 배선을 포함한 전면에 질화막과 산화막을 차례로 형성하여 층간 절연막을 형성하는 단계;(c) 상기 산화막에 하부 전극 상부의 질화막을 노출하는 비아홀을 형성하는 단계;(d) Ar 스퍼터링과 N2 플라즈마를 이용하여 상기 노출된 질화막과 상기 텅스텐(W)막의 일부를 비아홀 측면에 재증착하여 하부 배선을 노출시킴과 동시에 상기 비아홀 측면에 절연막 측벽/텅스텐 질화막 측벽을 형성하는 단계; 및(e) 상기 텅스텐 질화막 측벽을 씨드로 텅스텐을 성장시키어 상기 비아홀을 매립하는 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 플러그를 형성한 다음에 상기 플러그와 이에 인접한 영역상에 상부 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 (a) 단계에서 베리어막은 Ti, TiN, WN 중 어느 하나로 형성하거나 이들 중 2개 이상을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 (a) 단계에서 배선층은 Al, Cu 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 (a) 단계에서 상기 텅스텐막은 0.2㎛보다 작은 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 (b) 단계에서 상기 질화막은 PE-CVD 방법을 이용하여 300 내지 1000Å 의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 (c) 단계는 질화막에 대하여 산화막이 높은 식각 선택성을 갖도록 20 내지 70sccm의 인(P), 15 내지 40sccm의 C4F8, 8 내지 14sccm의 산소(O2)분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1항에 있어서,상기 (d)단계에서 Ar 스퍼터링의 압력은 3 내지 10 Torr이고, Ar 유량은 30sccm인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 (d)단계에서 상기 N2 플라즈마는 1 내지 30sccm의 유량, 200 내지 800watt의 RF 파워를 갖는 N2 가스를 이용하여 발생시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서,상기 (d)단계는(f) 상기 비아홀 하부에 노출되어 있는 질화막을 비아홀 측벽에 재증착시키어 질화막 측벽을 형성하는 단계;(g) 상기 비아홀 하부의 질화막을 제거하여 상기 텅스텐막을 노출시키는 단계; 및(h) 상기 노출된 텅스텐을 스퍼터링한 다음 스퍼터링된 텅스텐을 질화시키고 이를 비아홀 측벽에 재증착시키어 텅스텐 질화막 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 10항에 있어서,상기 (h) 단계 이후에 잔류하는 텅스텐막의 두께가 100Å보다 크게 되도록 상기 (h) 단계의 공정을 제어하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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